JPS603710B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS603710B2 JPS603710B2 JP55012660A JP1266080A JPS603710B2 JP S603710 B2 JPS603710 B2 JP S603710B2 JP 55012660 A JP55012660 A JP 55012660A JP 1266080 A JP1266080 A JP 1266080A JP S603710 B2 JPS603710 B2 JP S603710B2
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- Japan
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- charge
- transistors
- logic
- precharge
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタにより構
成されるダイナミックＲＯＭ方式の半導体記憶装置に関
する。
成されるダイナミックＲＯＭ方式の半導体記憶装置に関
する。
近年、各種半導体記憶装置の大容量化および高速化が進
められているが、現在実用に供されているダイナミック
ＲＯＭは必ずしもこれらを満足したものではない。
められているが、現在実用に供されているダイナミック
ＲＯＭは必ずしもこれらを満足したものではない。
第１図は相補型ＭＯＳトランジスタによって機成された
、従来のダイナミックＲＯＭを示すものであり、第２図
はその動作を示す波形図である。第１図において１は複
数のコラムおよびローが交差する各位層におけるトラン
ジスタの有無によって情報を記憶する、複数のＰチャネ
ルＭＯＢトランジスタからなるＲＯＭ部、２はこのＲＯ
Ｍ部１のコラムを選択するためのＹデコーダ、３はロー
を選択するための×デコーダであり、Ｙデコーダ２、Ｘ
デコーダ３にはＹアドレス、Ｘアドレスがそれぞれ与え
られる。さらに４はクロックパルスでＲに同期して、回
路点Ｎ，に負の電荷をプリチヤージするためのＮチャネ
ルＭＯＳトランジスタであり、５，・・・５はそれぞれ
パルスＯＲに同期して、回路点Ｎ，にプリチャージされ
た電荷をディスチャージするためのＰチャネルＭＯＳト
ランジスタである。また６はタイミング信号ＯＬに同期
して作動するクロックドィンバータ７、インバータ８お
よびタイミング信号ＯＬに同期して作動するクロックド
ィンバータ９によって構成され、上記回路点Ｎ，の電位
をＯＬの期間にサンプリングしかつこのサンプリングさ
れた電位をスタティックに保持するラッチ回路である。
このような回路構成において、いまＪＲら接地電位（Ｏ
Ｖ）、×デコーダ３の出力Ｘ，〜ＸＮがすべて−ＥＶで
あるとする。このときトランジスタ４はオン、トランジ
スタ５，・・・５はオフ、ＲＯＭ部１内のすべてのトラ
ンジスタはオンとなり、現在Ｙアドレスに対応してＹデ
コーダ２で選択されているＲＯＭ部１のコラムが−ＥＶ
にプリチャージされる。次に新しいアドレスに応答して
、Ｘデコーダ３の出力Ｘ，（１≦１ミＮ）のみがＯＶに
変化したとする。このときＲＯＭ部１内のトランジスタ
の中で、上記×，をゲート入力信号とするトランジスタ
のみがオフし、残りの他のトランジスタはオンする。次
に◇Ｒが−ＥＶに変化すると「いままでオンしていたト
ランジスタ４がオフしてプリチヤージが終了しｔ代って
いままでオフしていたトランジスタ５，…５がオンする
。ここで現在、選択されているコラムにおいて、Ｘ，に
対応する位置にトランジスタが存在していれば、このト
ランジスタはオフであるので、予めＮ，点にプリチャー
ジされた電荷はディスチャージされず、したがってＮ，
の電位は−ＥＶを保持する。またＸ，に対応する位置に
トランジスタが存在していなければ、Ｎ，にプリチャー
ジされた電荷はこのコラムの各トランジスタおよびトラ
ンジスタ５を直列に介してＯＶ電位点にディスチャージ
される。すなわち、このときのＮ，点の電位は第２図に
示すように、一ＥＶからＯＶに向って変化する。一方、
ＪＲが−ＥＶの期間にめしが所定期間−ＥＶになり、こ
の期間にクロックドィンバータ７が動作してＮ，の電位
がサンプリングされる。さらにこの後めＬがＯＶに戻る
と、今度はラッチ回路６内のクロックドィンバータ９が
動作して、上記サンプリングされた電位がィンバータ８
とともにスタティックに保持され、この結果出力情報が
得られる。ところで上記回路において、ＪＲが−ＥＶの
期間にＮ，の電位が−ＥＶからＯＶに向って変化する場
合、クロックドィンバータ７でＮ，の電位をサンプリン
グするタイミングまでに、Ｎ，の電位かクロツクドィン
バータ７の回路しきい値Ｖ側Ｎｖ。まで達している必要
がある。ところでＮ，の電位が上記回路しきい値Ｖｔｈ
ｌＮｖ。まで達するに要する時間は個々のＲＯＭで異な
るし、しかもこれを正確に計算することは困難である。
このために従来では最高動作周波マージンを確保するた
め、ＯＲの立下りから◇Ｌの立下りまでの時間ｔ，を必
要以上に長く設定しているのが現状である。
、従来のダイナミックＲＯＭを示すものであり、第２図
はその動作を示す波形図である。第１図において１は複
数のコラムおよびローが交差する各位層におけるトラン
ジスタの有無によって情報を記憶する、複数のＰチャネ
ルＭＯＢトランジスタからなるＲＯＭ部、２はこのＲＯ
Ｍ部１のコラムを選択するためのＹデコーダ、３はロー
を選択するための×デコーダであり、Ｙデコーダ２、Ｘ
デコーダ３にはＹアドレス、Ｘアドレスがそれぞれ与え
られる。さらに４はクロックパルスでＲに同期して、回
路点Ｎ，に負の電荷をプリチヤージするためのＮチャネ
ルＭＯＳトランジスタであり、５，・・・５はそれぞれ
パルスＯＲに同期して、回路点Ｎ，にプリチャージされ
た電荷をディスチャージするためのＰチャネルＭＯＳト
ランジスタである。また６はタイミング信号ＯＬに同期
して作動するクロックドィンバータ７、インバータ８お
よびタイミング信号ＯＬに同期して作動するクロックド
ィンバータ９によって構成され、上記回路点Ｎ，の電位
をＯＬの期間にサンプリングしかつこのサンプリングさ
れた電位をスタティックに保持するラッチ回路である。
このような回路構成において、いまＪＲら接地電位（Ｏ
Ｖ）、×デコーダ３の出力Ｘ，〜ＸＮがすべて−ＥＶで
あるとする。このときトランジスタ４はオン、トランジ
スタ５，・・・５はオフ、ＲＯＭ部１内のすべてのトラ
ンジスタはオンとなり、現在Ｙアドレスに対応してＹデ
コーダ２で選択されているＲＯＭ部１のコラムが−ＥＶ
にプリチャージされる。次に新しいアドレスに応答して
、Ｘデコーダ３の出力Ｘ，（１≦１ミＮ）のみがＯＶに
変化したとする。このときＲＯＭ部１内のトランジスタ
の中で、上記×，をゲート入力信号とするトランジスタ
のみがオフし、残りの他のトランジスタはオンする。次
に◇Ｒが−ＥＶに変化すると「いままでオンしていたト
ランジスタ４がオフしてプリチヤージが終了しｔ代って
いままでオフしていたトランジスタ５，…５がオンする
。ここで現在、選択されているコラムにおいて、Ｘ，に
対応する位置にトランジスタが存在していれば、このト
ランジスタはオフであるので、予めＮ，点にプリチャー
ジされた電荷はディスチャージされず、したがってＮ，
の電位は−ＥＶを保持する。またＸ，に対応する位置に
トランジスタが存在していなければ、Ｎ，にプリチャー
ジされた電荷はこのコラムの各トランジスタおよびトラ
ンジスタ５を直列に介してＯＶ電位点にディスチャージ
される。すなわち、このときのＮ，点の電位は第２図に
示すように、一ＥＶからＯＶに向って変化する。一方、
ＪＲが−ＥＶの期間にめしが所定期間−ＥＶになり、こ
の期間にクロックドィンバータ７が動作してＮ，の電位
がサンプリングされる。さらにこの後めＬがＯＶに戻る
と、今度はラッチ回路６内のクロックドィンバータ９が
動作して、上記サンプリングされた電位がィンバータ８
とともにスタティックに保持され、この結果出力情報が
得られる。ところで上記回路において、ＪＲが−ＥＶの
期間にＮ，の電位が−ＥＶからＯＶに向って変化する場
合、クロックドィンバータ７でＮ，の電位をサンプリン
グするタイミングまでに、Ｎ，の電位かクロツクドィン
バータ７の回路しきい値Ｖ側Ｎｖ。まで達している必要
がある。ところでＮ，の電位が上記回路しきい値Ｖｔｈ
ｌＮｖ。まで達するに要する時間は個々のＲＯＭで異な
るし、しかもこれを正確に計算することは困難である。
このために従来では最高動作周波マージンを確保するた
め、ＯＲの立下りから◇Ｌの立下りまでの時間ｔ，を必
要以上に長く設定しているのが現状である。
ところがＲＯＭの大容量化に伴ない、Ｎ，の電位がクロ
ツクドインバータ７の回路しきい値Ｖｔｈ…ｖ．まで達
するに要する時間はますます増加する方向にある。この
結果、上記従来のようにぐＬのタイミングを設定してい
ると、ＲＯＭの高速化をさまたげることになる。この発
明は上記のような事情を考慮してなされたものであり、
その目的は、大容量化および高速化するのに最適な半導
体記憶装置を提供することにある。
ツクドインバータ７の回路しきい値Ｖｔｈ…ｖ．まで達
するに要する時間はますます増加する方向にある。この
結果、上記従来のようにぐＬのタイミングを設定してい
ると、ＲＯＭの高速化をさまたげることになる。この発
明は上記のような事情を考慮してなされたものであり、
その目的は、大容量化および高速化するのに最適な半導
体記憶装置を提供することにある。
以下、図面を参照してこの発明の一実施例を説明する。
なお、ここでは−ＥＶを論理“１”ＯＶを論理“０”と
する負論理を用いる。第３図はこの発明に係る半導体記
憶装置の一実施例を示すものであり、前記第１図に示す
ダイナミックＲＯＭのラッチ回路６で用いられるタイミ
ング信号？Ｌを得るための回路のみが示されていて、そ
の他のＲＯＭ部１「 Ｙデコーダ２、Ｘデコーダ３等の
構成は従釆と同機である。第３図において一ＥＶ印加点
と回路点Ｎ２との間には、前記クロツクパルスＪＲをゲ
ート入力信号とするＮチャネルＭＯＳトランジスタ１１
が接続されている。
する負論理を用いる。第３図はこの発明に係る半導体記
憶装置の一実施例を示すものであり、前記第１図に示す
ダイナミックＲＯＭのラッチ回路６で用いられるタイミ
ング信号？Ｌを得るための回路のみが示されていて、そ
の他のＲＯＭ部１「 Ｙデコーダ２、Ｘデコーダ３等の
構成は従釆と同機である。第３図において一ＥＶ印加点
と回路点Ｎ２との間には、前記クロツクパルスＪＲをゲ
ート入力信号とするＮチャネルＭＯＳトランジスタ１１
が接続されている。
また上記回路点Ｎ２には前記Ｙデコーダ２とは異なった
他のＹデコーダー２の一端が接続〕：れる。このＹデコ
−ダ１２の他端には一つのコラムのみが接続されていて
、このコラムには前記ＲＯＭ部１の一つのコラムにおい
て直列接続されたトランジスタよりも、より多くの数の
ＰチャネルＭＯＳトランジスタ１３，…ｉ ３が直列接
続される。上記複数のトランジスタ１３？・・・１３の
各ゲートは共通接続され〜さらにこのゲート共通接続点
には信号Ｘｉｎが与えられる。また上記直列接続された
複数のトランジスタ１３，…１３の他端は、前記＆Ｒを
ゲート入力信号とするＰチャネルＭＯＳトランジスタ１
４を介してＯＶ印加点に接続される。なお、上記トラン
ジスタ１１，１４は前記トランジスタ４，５それぞれと
同一の形状および同一の寸法で形成されている。また図
において回路点Ｎ２の電位は「 そのクロック入力端に
−ＥＶが与えられていて常に動作可能状態にあるクロッ
クドィンバータ軍鼠こよって検出されるようになってい
て〜 このクロツクドィンバータ１５の出力点Ｎ３の信
号は直接ナンドゲ−ト１６の一方入力端に与えられると
ともに、さらに三つのィンバータ１７〜１９を直列に介
してナンドゲート１６の他方入力端に与えられる。
他のＹデコーダー２の一端が接続〕：れる。このＹデコ
−ダ１２の他端には一つのコラムのみが接続されていて
、このコラムには前記ＲＯＭ部１の一つのコラムにおい
て直列接続されたトランジスタよりも、より多くの数の
ＰチャネルＭＯＳトランジスタ１３，…ｉ ３が直列接
続される。上記複数のトランジスタ１３？・・・１３の
各ゲートは共通接続され〜さらにこのゲート共通接続点
には信号Ｘｉｎが与えられる。また上記直列接続された
複数のトランジスタ１３，…１３の他端は、前記＆Ｒを
ゲート入力信号とするＰチャネルＭＯＳトランジスタ１
４を介してＯＶ印加点に接続される。なお、上記トラン
ジスタ１１，１４は前記トランジスタ４，５それぞれと
同一の形状および同一の寸法で形成されている。また図
において回路点Ｎ２の電位は「 そのクロック入力端に
−ＥＶが与えられていて常に動作可能状態にあるクロッ
クドィンバータ軍鼠こよって検出されるようになってい
て〜 このクロツクドィンバータ１５の出力点Ｎ３の信
号は直接ナンドゲ−ト１６の一方入力端に与えられると
ともに、さらに三つのィンバータ１７〜１９を直列に介
してナンドゲート１６の他方入力端に与えられる。
上記ナンドゲート１６の出力信号はインバータ２０を介
して、前記第１図に示すラッチ回路６内のクロックドィ
ンバータ７にタイミング信号ぐＬとして与えられ、さら
にこのＪＬはインバータ２１を介してクロツクドィンバ
ー夕９にタイミング信号ぐＬとして与えられる。なお上
記クロツクドィンバータ１５は前記第１図に示すクロッ
クドィンバータ７と同一の回路しきい値を持つように設
計されているものとする。上記ィンバータ１７からィン
バータ２１に至る回路では、クロックドィンバータ１５
の出力点Ｎ３の信号が論理“０”のときに、ＯＬは論理
“０”に、ＪＬは論理“１”にそれぞれ設定される。
して、前記第１図に示すラッチ回路６内のクロックドィ
ンバータ７にタイミング信号ぐＬとして与えられ、さら
にこのＪＬはインバータ２１を介してクロツクドィンバ
ー夕９にタイミング信号ぐＬとして与えられる。なお上
記クロツクドィンバータ１５は前記第１図に示すクロッ
クドィンバータ７と同一の回路しきい値を持つように設
計されているものとする。上記ィンバータ１７からィン
バータ２１に至る回路では、クロックドィンバータ１５
の出力点Ｎ３の信号が論理“０”のときに、ＯＬは論理
“０”に、ＪＬは論理“１”にそれぞれ設定される。
また、Ｎ３の信号が反転して論理“１”になったとき、
ナンドゲート１６の一方の入力信号はＮ３の信号が論理
“１”に反転すると同時に論理“１”となるが、ィンバ
ータ１９に接続されたナンドゲート１６の他方の入力信
号は、三つのインバーター７〜１９の出力がそれぞれ以
前のレベルから反対のレベルに順次反転した後にはじめ
て論理“０”となるものであり、三つのインバータ１７
〜１９の信号遅延時間の和の時間が経過するそれまでの
所定期間の間は以前の論理“１”である。したがって、
Ｎ３の信号が論理“１”に反転した直後では、ナンドゲ
ート１６の両方の入力信号が共に論理“１”になるので
、ＪＬは論理“１”に、ぐＬは論理“０”にそれぞれ設
定される。次に上記所定期間が過ぎると、ナンドゲート
１６の他方の入力信号すなわちィンバータ１９の出力信
号が論理“０”となり、これによってぐＬは論理“０”
に、少しは論理“１”にそれぞれ設定される。すらわち
、この回路はクロツクドインバータ１５の出力点Ｎ３の
信号が論理“０”から論理“１”に反転すると、これに
同期してＯＬが論理“１”に立下り、この後所定期間を
経て◇Ｌが論理“０”に立上るような回路を構成してい
る。次に上記のように構成された装置の動作を第４図に
示す波形図を用いて説明する。
ナンドゲート１６の一方の入力信号はＮ３の信号が論理
“１”に反転すると同時に論理“１”となるが、ィンバ
ータ１９に接続されたナンドゲート１６の他方の入力信
号は、三つのインバーター７〜１９の出力がそれぞれ以
前のレベルから反対のレベルに順次反転した後にはじめ
て論理“０”となるものであり、三つのインバータ１７
〜１９の信号遅延時間の和の時間が経過するそれまでの
所定期間の間は以前の論理“１”である。したがって、
Ｎ３の信号が論理“１”に反転した直後では、ナンドゲ
ート１６の両方の入力信号が共に論理“１”になるので
、ＪＬは論理“１”に、ぐＬは論理“０”にそれぞれ設
定される。次に上記所定期間が過ぎると、ナンドゲート
１６の他方の入力信号すなわちィンバータ１９の出力信
号が論理“０”となり、これによってぐＬは論理“０”
に、少しは論理“１”にそれぞれ設定される。すらわち
、この回路はクロツクドインバータ１５の出力点Ｎ３の
信号が論理“０”から論理“１”に反転すると、これに
同期してＯＬが論理“１”に立下り、この後所定期間を
経て◇Ｌが論理“０”に立上るような回路を構成してい
る。次に上記のように構成された装置の動作を第４図に
示す波形図を用いて説明する。
先ず功ＲがＯＶのとき、トランジスタ亀 亀がオンして
回路点Ｎ２の電位は−ＥＶにプリチャージされる。次に
前記アドレスに同期してＹデコーダ１２にＹアドレスが
与えられると、このＹデコーダ１２はその一つしかない
コラムを選択する。次に前記Ｘデコーダ３の出力Ｘ，〜
ＸＮに同期してＸｉｎが−ＥＶになると、上記コラムに
接続されている複数のトランジスタ１３，…１３がすべ
てオンするため、上記コラムも−ＥＶにプリチヤージさ
れる。次にＪＲが−ＥＶになると、いままでオンしてい
たトランジスタ１１はオフし、今度はトランジスタ１４
がオンする。このときＸｊｎは−ＥＶでありトランジス
タ１３，…１ ３はオンしているため、Ｎ２にプリチヤ
ージされた電荷はトランジスタ１３，・・・１３および
トランジスタ１４を介してＯＶ電位点にディスチャージ
される。このときＮ２の電位は第４図に示すように、一
ＥＶからＯＶに向って変化する。そしてＮ２の電位がク
ロックドィンバータ１５のしきし・値Ｖｔｈ，Ｎｖ．に
到達すると、このクロックドィンバー夕１５の出力信号
は−ＥＶに反転する。このクロツクドインバータ１５の
出力信号が−ＥＶ（論理“１’’）に反転すると、前記
したように？Ｌが所定期間論理“１”、ＪＬが論理“０
”となるため、前記クロツクド．ィンバータ７はこの信
号◇Ｒ，ＯＲに同期してＮ，の電位をサンプリングする
。ところでＪＲが−ＥＶのとき、前記第１図に示すＲＯ
Ｍ部１において、選択されたコラムを介して電荷のディ
スチャージが行なわれるならば、Ｎ，の電位も−ＥＶか
らＯＶに向って変化することになる。
回路点Ｎ２の電位は−ＥＶにプリチャージされる。次に
前記アドレスに同期してＹデコーダ１２にＹアドレスが
与えられると、このＹデコーダ１２はその一つしかない
コラムを選択する。次に前記Ｘデコーダ３の出力Ｘ，〜
ＸＮに同期してＸｉｎが−ＥＶになると、上記コラムに
接続されている複数のトランジスタ１３，…１３がすべ
てオンするため、上記コラムも−ＥＶにプリチヤージさ
れる。次にＪＲが−ＥＶになると、いままでオンしてい
たトランジスタ１１はオフし、今度はトランジスタ１４
がオンする。このときＸｊｎは−ＥＶでありトランジス
タ１３，…１ ３はオンしているため、Ｎ２にプリチヤ
ージされた電荷はトランジスタ１３，・・・１３および
トランジスタ１４を介してＯＶ電位点にディスチャージ
される。このときＮ２の電位は第４図に示すように、一
ＥＶからＯＶに向って変化する。そしてＮ２の電位がク
ロックドィンバータ１５のしきし・値Ｖｔｈ，Ｎｖ．に
到達すると、このクロックドィンバー夕１５の出力信号
は−ＥＶに反転する。このクロツクドインバータ１５の
出力信号が−ＥＶ（論理“１’’）に反転すると、前記
したように？Ｌが所定期間論理“１”、ＪＬが論理“０
”となるため、前記クロツクド．ィンバータ７はこの信
号◇Ｒ，ＯＲに同期してＮ，の電位をサンプリングする
。ところでＪＲが−ＥＶのとき、前記第１図に示すＲＯ
Ｍ部１において、選択されたコラムを介して電荷のディ
スチャージが行なわれるならば、Ｎ，の電位も−ＥＶか
らＯＶに向って変化することになる。
すなわち、このときにはＲＯＭ部１と複数のトランジス
タ１３，・・・１３とで並行して電荷のディスチャージ
が行なわれることになる。ところがトランジスタ１３，
・・・１３の数はＲＯＭ部１の一つのコラムにおいて直
列接続されたトランジスタの数よりも多いため、これら
のトランジスタ１３，・・・１３を介して行なわれる電
荷のディスチャージの速度は、ＲＯＭ部１内のトランジ
スタを介して行なわれる電荷のディスチャージ速度より
も遅くなる。したがって第４図に示すＮ２点の波形の額
きは第２図に示すＮ，波形の腹きよりもなだらかになり
、Ｎ２点の電位がクロックドィンバータ１５の回路しき
い値Ｖ地Ｎｖ．に到達するまでの時間ｔ２は、Ｎ，点の
電位がクロックドィンバータ７の回路しきい値Ｖｍ，Ｎ
ｖ。に到達するまでの時間よりも長くなる。したがって
ＯＬの立下りは常に、Ｎ，の電位がクロックドィンバー
タ７の回路しきい値Ｖｔｈ，Ｎｖ．に到達した後に起こ
り、しかもＯＲが立下つてからＯＬが立下るまでの時間
ｔ２は、直列接続されるトランジスタ１３，・・・１３
の数の増減により、必要最小限度の時間に設定すること
ができる。このため従来のようにＯＲの立下りからでＬ
の立下りまでの時間が必要以上に長くはならず、ＲＯＭ
の高速化にとって非常に有効である。また直列接続され
るトランジスタ１３，・・・１３の数を一度設定してお
けば、個々のＲＯＭにおいてｔ２の時間は異なるが、こ
の時間を必要最小限度の時間に設定することができる。
このようにＲＯＭの高速化が可能であればさらに大容量
化が実現できる。なお、この発明は上記実施例に限定さ
れるものではなく、たとえばＲＯＭ部１はＰチャネルＭ
ＯＳトランジスタによって構成される場合について説明
したが、これはＮチャネルＭＯＳトランジスタによって
構成される場合についても実施可能なことはいうまでも
ない。
タ１３，・・・１３とで並行して電荷のディスチャージ
が行なわれることになる。ところがトランジスタ１３，
・・・１３の数はＲＯＭ部１の一つのコラムにおいて直
列接続されたトランジスタの数よりも多いため、これら
のトランジスタ１３，・・・１３を介して行なわれる電
荷のディスチャージの速度は、ＲＯＭ部１内のトランジ
スタを介して行なわれる電荷のディスチャージ速度より
も遅くなる。したがって第４図に示すＮ２点の波形の額
きは第２図に示すＮ，波形の腹きよりもなだらかになり
、Ｎ２点の電位がクロックドィンバータ１５の回路しき
い値Ｖ地Ｎｖ．に到達するまでの時間ｔ２は、Ｎ，点の
電位がクロックドィンバータ７の回路しきい値Ｖｍ，Ｎ
ｖ。に到達するまでの時間よりも長くなる。したがって
ＯＬの立下りは常に、Ｎ，の電位がクロックドィンバー
タ７の回路しきい値Ｖｔｈ，Ｎｖ．に到達した後に起こ
り、しかもＯＲが立下つてからＯＬが立下るまでの時間
ｔ２は、直列接続されるトランジスタ１３，・・・１３
の数の増減により、必要最小限度の時間に設定すること
ができる。このため従来のようにＯＲの立下りからでＬ
の立下りまでの時間が必要以上に長くはならず、ＲＯＭ
の高速化にとって非常に有効である。また直列接続され
るトランジスタ１３，・・・１３の数を一度設定してお
けば、個々のＲＯＭにおいてｔ２の時間は異なるが、こ
の時間を必要最小限度の時間に設定することができる。
このようにＲＯＭの高速化が可能であればさらに大容量
化が実現できる。なお、この発明は上記実施例に限定さ
れるものではなく、たとえばＲＯＭ部１はＰチャネルＭ
ＯＳトランジスタによって構成される場合について説明
したが、これはＮチャネルＭＯＳトランジスタによって
構成される場合についても実施可能なことはいうまでも
ない。
また上記実施例ではＲＯＭ部１は各コラムに対してトラ
ンジスタが直列接続された直列型のＲＯＭの場合につい
て説明したが、これは各コラムに対してトランジスタが
並列接続された並列型のＲＯＭであっても良い。さらに
上記実施例では回路全体をＰチャネルおよびＮチャネル
のＭＯＳトランジスタによって構成する場合について説
明したが、これはいずれか一方チャネルのＭＯＳトラン
ジスタによって構成するようにしても良い。また上記実
施例ではクロックドィンバータ１５の出力点Ｎ３の信号
を、前記ィンバータ１ ７からインバータ２１に至る回
路を通すことによってタイミング信号ＯＬ，ＯＬを得る
場合について説明したが、これはクロツクドインバータ
１５の出力信号を単なるィンバータによって反転した信
号をＪＬとしても良い。
ンジスタが直列接続された直列型のＲＯＭの場合につい
て説明したが、これは各コラムに対してトランジスタが
並列接続された並列型のＲＯＭであっても良い。さらに
上記実施例では回路全体をＰチャネルおよびＮチャネル
のＭＯＳトランジスタによって構成する場合について説
明したが、これはいずれか一方チャネルのＭＯＳトラン
ジスタによって構成するようにしても良い。また上記実
施例ではクロックドィンバータ１５の出力点Ｎ３の信号
を、前記ィンバータ１ ７からインバータ２１に至る回
路を通すことによってタイミング信号ＯＬ，ＯＬを得る
場合について説明したが、これはクロツクドインバータ
１５の出力信号を単なるィンバータによって反転した信
号をＪＬとしても良い。
以上、説明したように、この発明によれば、大容量化お
よび高速化するのに最適な半導体記憶装置を提供するこ
とができる。
よび高速化するのに最適な半導体記憶装置を提供するこ
とができる。
第１図は従来のダイナミックＲＯＭの構成図、第２図は
その動作を示す波形図、第３図はこの発明に係る半導体
記憶装置をダイナミックＲＯＭに実施した場合の構成図
、第４図はその動作を示す波形図である。 １・・・ＲＯＭ部、２，１２・・・Ｙデコーダ、・・・
Ｘデコーダ、４，１１・・・ＮチヤネルＭＯＳトランジ
スタ、５，１ ３，１ ４…ＰチヤネルＭＯＳトランジ
スタ、６…ラツチ回路、７，９，１５…クロツクドイン
バータ、８，１７，１８，１９，２０，２１…インバー
タ、１６…ナンドゲート。 第１図 第２図 第３図 第４図
その動作を示す波形図、第３図はこの発明に係る半導体
記憶装置をダイナミックＲＯＭに実施した場合の構成図
、第４図はその動作を示す波形図である。 １・・・ＲＯＭ部、２，１２・・・Ｙデコーダ、・・・
Ｘデコーダ、４，１１・・・ＮチヤネルＭＯＳトランジ
スタ、５，１ ３，１ ４…ＰチヤネルＭＯＳトランジ
スタ、６…ラツチ回路、７，９，１５…クロツクドイン
バータ、８，１７，１８，１９，２０，２１…インバー
タ、１６…ナンドゲート。 第１図 第２図 第３図 第４図
Claims (1)
- １ 第１のプリチヤージ手段と、上記第１のプリチヤー
ジ手段によって第１の回路点にプリチヤージされた電荷
をアドレス信号に応じて放出するか否かのいずれかによ
り予め記憶された情報を読み出す情報記憶手段と、上記
情報記憶手段から読み出される情報を所定のタイミング
で検出する情報検出手段と、上記第１のプリチヤージ手
段と同一のタイミングで動作する第２のプリチヤージ手
段と、上記第２のプリチヤージ手段によって第２の回路
点にプリチヤージされた電荷を上記情報記憶手段におけ
る情報読み出しタイミングに同期して放出し、その電荷
放出速度が上記情報記憶手段における電荷放出速度より
も遅く設定された電荷放出手段と、上記電荷放出手段に
おける電荷放出時に上記第２の回路点のレベル変化を検
出しそのレベルが所定値に達した際にその出力レベルを
反転させるレベル検出手段とを具備し、上記レベル検出
手段の出力レベルが反転した後に上記情報検出手段で情
報を検出するように構成したことを特徴とする半導体記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55012660A JPS603710B2 (ja) | 1980-02-05 | 1980-02-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55012660A JPS603710B2 (ja) | 1980-02-05 | 1980-02-05 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56111190A JPS56111190A (en) | 1981-09-02 |
| JPS603710B2 true JPS603710B2 (ja) | 1985-01-30 |
Family
ID=11811510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55012660A Expired JPS603710B2 (ja) | 1980-02-05 | 1980-02-05 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS603710B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344962B2 (ja) * | 1986-04-28 | 1991-07-09 | Juki Kk | |
| WO2004090909A1 (ja) * | 1994-12-27 | 2004-10-21 | Nobufumi Inada | 情報記憶装置およびその動作方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736273B2 (ja) * | 1984-11-26 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路 |
| JPS61180990A (ja) * | 1985-10-25 | 1986-08-13 | Nec Corp | 半導体装置 |
-
1980
- 1980-02-05 JP JP55012660A patent/JPS603710B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344962B2 (ja) * | 1986-04-28 | 1991-07-09 | Juki Kk | |
| WO2004090909A1 (ja) * | 1994-12-27 | 2004-10-21 | Nobufumi Inada | 情報記憶装置およびその動作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56111190A (en) | 1981-09-02 |
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