JPS603710B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS603710B2 JPS603710B2 JP55012660A JP1266080A JPS603710B2 JP S603710 B2 JPS603710 B2 JP S603710B2 JP 55012660 A JP55012660 A JP 55012660A JP 1266080 A JP1266080 A JP 1266080A JP S603710 B2 JPS603710 B2 JP S603710B2
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- Japan
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- charge
- transistors
- logic
- precharge
- Prior art date
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- Read Only Memory (AREA)
Description
【発明の詳細な説明】
この発明は絶縁ゲート型電界効果トランジスタにより構
成されるダイナミックROM方式の半導体記憶装置に関
する。
成されるダイナミックROM方式の半導体記憶装置に関
する。
近年、各種半導体記憶装置の大容量化および高速化が進
められているが、現在実用に供されているダイナミック
ROMは必ずしもこれらを満足したものではない。
められているが、現在実用に供されているダイナミック
ROMは必ずしもこれらを満足したものではない。
第1図は相補型MOSトランジスタによって機成された
、従来のダイナミックROMを示すものであり、第2図
はその動作を示す波形図である。第1図において1は複
数のコラムおよびローが交差する各位層におけるトラン
ジスタの有無によって情報を記憶する、複数のPチャネ
ルMOBトランジスタからなるROM部、2はこのRO
M部1のコラムを選択するためのYデコーダ、3はロー
を選択するための×デコーダであり、Yデコーダ2、X
デコーダ3にはYアドレス、Xアドレスがそれぞれ与え
られる。さらに4はクロックパルスでRに同期して、回
路点N,に負の電荷をプリチヤージするためのNチャネ
ルMOSトランジスタであり、5,・・・5はそれぞれ
パルスORに同期して、回路点N,にプリチャージされ
た電荷をディスチャージするためのPチャネルMOSト
ランジスタである。また6はタイミング信号OLに同期
して作動するクロックドィンバータ7、インバータ8お
よびタイミング信号OLに同期して作動するクロックド
ィンバータ9によって構成され、上記回路点N,の電位
をOLの期間にサンプリングしかつこのサンプリングさ
れた電位をスタティックに保持するラッチ回路である。
このような回路構成において、いまJRら接地電位(O
V)、×デコーダ3の出力X,〜XNがすべて−EVで
あるとする。このときトランジスタ4はオン、トランジ
スタ5,・・・5はオフ、ROM部1内のすべてのトラ
ンジスタはオンとなり、現在Yアドレスに対応してYデ
コーダ2で選択されているROM部1のコラムが−EV
にプリチャージされる。次に新しいアドレスに応答して
、Xデコーダ3の出力X,(1≦1ミN)のみがOVに
変化したとする。このときROM部1内のトランジスタ
の中で、上記×,をゲート入力信号とするトランジスタ
のみがオフし、残りの他のトランジスタはオンする。次
に◇Rが−EVに変化すると「いままでオンしていたト
ランジスタ4がオフしてプリチヤージが終了しt代って
いままでオフしていたトランジスタ5,…5がオンする
。ここで現在、選択されているコラムにおいて、X,に
対応する位置にトランジスタが存在していれば、このト
ランジスタはオフであるので、予めN,点にプリチャー
ジされた電荷はディスチャージされず、したがってN,
の電位は−EVを保持する。またX,に対応する位置に
トランジスタが存在していなければ、N,にプリチャー
ジされた電荷はこのコラムの各トランジスタおよびトラ
ンジスタ5を直列に介してOV電位点にディスチャージ
される。すなわち、このときのN,点の電位は第2図に
示すように、一EVからOVに向って変化する。一方、
JRが−EVの期間にめしが所定期間−EVになり、こ
の期間にクロックドィンバータ7が動作してN,の電位
がサンプリングされる。さらにこの後めLがOVに戻る
と、今度はラッチ回路6内のクロックドィンバータ9が
動作して、上記サンプリングされた電位がィンバータ8
とともにスタティックに保持され、この結果出力情報が
得られる。ところで上記回路において、JRが−EVの
期間にN,の電位が−EVからOVに向って変化する場
合、クロックドィンバータ7でN,の電位をサンプリン
グするタイミングまでに、N,の電位かクロツクドィン
バータ7の回路しきい値V側Nv。まで達している必要
がある。ところでN,の電位が上記回路しきい値Vth
lNv。まで達するに要する時間は個々のROMで異な
るし、しかもこれを正確に計算することは困難である。
このために従来では最高動作周波マージンを確保するた
め、ORの立下りから◇Lの立下りまでの時間t,を必
要以上に長く設定しているのが現状である。
、従来のダイナミックROMを示すものであり、第2図
はその動作を示す波形図である。第1図において1は複
数のコラムおよびローが交差する各位層におけるトラン
ジスタの有無によって情報を記憶する、複数のPチャネ
ルMOBトランジスタからなるROM部、2はこのRO
M部1のコラムを選択するためのYデコーダ、3はロー
を選択するための×デコーダであり、Yデコーダ2、X
デコーダ3にはYアドレス、Xアドレスがそれぞれ与え
られる。さらに4はクロックパルスでRに同期して、回
路点N,に負の電荷をプリチヤージするためのNチャネ
ルMOSトランジスタであり、5,・・・5はそれぞれ
パルスORに同期して、回路点N,にプリチャージされ
た電荷をディスチャージするためのPチャネルMOSト
ランジスタである。また6はタイミング信号OLに同期
して作動するクロックドィンバータ7、インバータ8お
よびタイミング信号OLに同期して作動するクロックド
ィンバータ9によって構成され、上記回路点N,の電位
をOLの期間にサンプリングしかつこのサンプリングさ
れた電位をスタティックに保持するラッチ回路である。
このような回路構成において、いまJRら接地電位(O
V)、×デコーダ3の出力X,〜XNがすべて−EVで
あるとする。このときトランジスタ4はオン、トランジ
スタ5,・・・5はオフ、ROM部1内のすべてのトラ
ンジスタはオンとなり、現在Yアドレスに対応してYデ
コーダ2で選択されているROM部1のコラムが−EV
にプリチャージされる。次に新しいアドレスに応答して
、Xデコーダ3の出力X,(1≦1ミN)のみがOVに
変化したとする。このときROM部1内のトランジスタ
の中で、上記×,をゲート入力信号とするトランジスタ
のみがオフし、残りの他のトランジスタはオンする。次
に◇Rが−EVに変化すると「いままでオンしていたト
ランジスタ4がオフしてプリチヤージが終了しt代って
いままでオフしていたトランジスタ5,…5がオンする
。ここで現在、選択されているコラムにおいて、X,に
対応する位置にトランジスタが存在していれば、このト
ランジスタはオフであるので、予めN,点にプリチャー
ジされた電荷はディスチャージされず、したがってN,
の電位は−EVを保持する。またX,に対応する位置に
トランジスタが存在していなければ、N,にプリチャー
ジされた電荷はこのコラムの各トランジスタおよびトラ
ンジスタ5を直列に介してOV電位点にディスチャージ
される。すなわち、このときのN,点の電位は第2図に
示すように、一EVからOVに向って変化する。一方、
JRが−EVの期間にめしが所定期間−EVになり、こ
の期間にクロックドィンバータ7が動作してN,の電位
がサンプリングされる。さらにこの後めLがOVに戻る
と、今度はラッチ回路6内のクロックドィンバータ9が
動作して、上記サンプリングされた電位がィンバータ8
とともにスタティックに保持され、この結果出力情報が
得られる。ところで上記回路において、JRが−EVの
期間にN,の電位が−EVからOVに向って変化する場
合、クロックドィンバータ7でN,の電位をサンプリン
グするタイミングまでに、N,の電位かクロツクドィン
バータ7の回路しきい値V側Nv。まで達している必要
がある。ところでN,の電位が上記回路しきい値Vth
lNv。まで達するに要する時間は個々のROMで異な
るし、しかもこれを正確に計算することは困難である。
このために従来では最高動作周波マージンを確保するた
め、ORの立下りから◇Lの立下りまでの時間t,を必
要以上に長く設定しているのが現状である。
ところがROMの大容量化に伴ない、N,の電位がクロ
ツクドインバータ7の回路しきい値Vth…v.まで達
するに要する時間はますます増加する方向にある。この
結果、上記従来のようにぐLのタイミングを設定してい
ると、ROMの高速化をさまたげることになる。この発
明は上記のような事情を考慮してなされたものであり、
その目的は、大容量化および高速化するのに最適な半導
体記憶装置を提供することにある。
ツクドインバータ7の回路しきい値Vth…v.まで達
するに要する時間はますます増加する方向にある。この
結果、上記従来のようにぐLのタイミングを設定してい
ると、ROMの高速化をさまたげることになる。この発
明は上記のような事情を考慮してなされたものであり、
その目的は、大容量化および高速化するのに最適な半導
体記憶装置を提供することにある。
以下、図面を参照してこの発明の一実施例を説明する。
なお、ここでは−EVを論理“1”OVを論理“0”と
する負論理を用いる。第3図はこの発明に係る半導体記
憶装置の一実施例を示すものであり、前記第1図に示す
ダイナミックROMのラッチ回路6で用いられるタイミ
ング信号?Lを得るための回路のみが示されていて、そ
の他のROM部1「 Yデコーダ2、Xデコーダ3等の
構成は従釆と同機である。第3図において一EV印加点
と回路点N2との間には、前記クロツクパルスJRをゲ
ート入力信号とするNチャネルMOSトランジスタ11
が接続されている。
する負論理を用いる。第3図はこの発明に係る半導体記
憶装置の一実施例を示すものであり、前記第1図に示す
ダイナミックROMのラッチ回路6で用いられるタイミ
ング信号?Lを得るための回路のみが示されていて、そ
の他のROM部1「 Yデコーダ2、Xデコーダ3等の
構成は従釆と同機である。第3図において一EV印加点
と回路点N2との間には、前記クロツクパルスJRをゲ
ート入力信号とするNチャネルMOSトランジスタ11
が接続されている。
また上記回路点N2には前記Yデコーダ2とは異なった
他のYデコーダー2の一端が接続〕:れる。このYデコ
−ダ12の他端には一つのコラムのみが接続されていて
、このコラムには前記ROM部1の一つのコラムにおい
て直列接続されたトランジスタよりも、より多くの数の
PチャネルMOSトランジスタ13,…i 3が直列接
続される。上記複数のトランジスタ13?・・・13の
各ゲートは共通接続され〜さらにこのゲート共通接続点
には信号Xinが与えられる。また上記直列接続された
複数のトランジスタ13,…13の他端は、前記&Rを
ゲート入力信号とするPチャネルMOSトランジスタ1
4を介してOV印加点に接続される。なお、上記トラン
ジスタ11,14は前記トランジスタ4,5それぞれと
同一の形状および同一の寸法で形成されている。また図
において回路点N2の電位は「 そのクロック入力端に
−EVが与えられていて常に動作可能状態にあるクロッ
クドィンバータ軍鼠こよって検出されるようになってい
て〜 このクロツクドィンバータ15の出力点N3の信
号は直接ナンドゲ−ト16の一方入力端に与えられると
ともに、さらに三つのィンバータ17〜19を直列に介
してナンドゲート16の他方入力端に与えられる。
他のYデコーダー2の一端が接続〕:れる。このYデコ
−ダ12の他端には一つのコラムのみが接続されていて
、このコラムには前記ROM部1の一つのコラムにおい
て直列接続されたトランジスタよりも、より多くの数の
PチャネルMOSトランジスタ13,…i 3が直列接
続される。上記複数のトランジスタ13?・・・13の
各ゲートは共通接続され〜さらにこのゲート共通接続点
には信号Xinが与えられる。また上記直列接続された
複数のトランジスタ13,…13の他端は、前記&Rを
ゲート入力信号とするPチャネルMOSトランジスタ1
4を介してOV印加点に接続される。なお、上記トラン
ジスタ11,14は前記トランジスタ4,5それぞれと
同一の形状および同一の寸法で形成されている。また図
において回路点N2の電位は「 そのクロック入力端に
−EVが与えられていて常に動作可能状態にあるクロッ
クドィンバータ軍鼠こよって検出されるようになってい
て〜 このクロツクドィンバータ15の出力点N3の信
号は直接ナンドゲ−ト16の一方入力端に与えられると
ともに、さらに三つのィンバータ17〜19を直列に介
してナンドゲート16の他方入力端に与えられる。
上記ナンドゲート16の出力信号はインバータ20を介
して、前記第1図に示すラッチ回路6内のクロックドィ
ンバータ7にタイミング信号ぐLとして与えられ、さら
にこのJLはインバータ21を介してクロツクドィンバ
ー夕9にタイミング信号ぐLとして与えられる。なお上
記クロツクドィンバータ15は前記第1図に示すクロッ
クドィンバータ7と同一の回路しきい値を持つように設
計されているものとする。上記ィンバータ17からィン
バータ21に至る回路では、クロックドィンバータ15
の出力点N3の信号が論理“0”のときに、OLは論理
“0”に、JLは論理“1”にそれぞれ設定される。
して、前記第1図に示すラッチ回路6内のクロックドィ
ンバータ7にタイミング信号ぐLとして与えられ、さら
にこのJLはインバータ21を介してクロツクドィンバ
ー夕9にタイミング信号ぐLとして与えられる。なお上
記クロツクドィンバータ15は前記第1図に示すクロッ
クドィンバータ7と同一の回路しきい値を持つように設
計されているものとする。上記ィンバータ17からィン
バータ21に至る回路では、クロックドィンバータ15
の出力点N3の信号が論理“0”のときに、OLは論理
“0”に、JLは論理“1”にそれぞれ設定される。
また、N3の信号が反転して論理“1”になったとき、
ナンドゲート16の一方の入力信号はN3の信号が論理
“1”に反転すると同時に論理“1”となるが、ィンバ
ータ19に接続されたナンドゲート16の他方の入力信
号は、三つのインバーター7〜19の出力がそれぞれ以
前のレベルから反対のレベルに順次反転した後にはじめ
て論理“0”となるものであり、三つのインバータ17
〜19の信号遅延時間の和の時間が経過するそれまでの
所定期間の間は以前の論理“1”である。したがって、
N3の信号が論理“1”に反転した直後では、ナンドゲ
ート16の両方の入力信号が共に論理“1”になるので
、JLは論理“1”に、ぐLは論理“0”にそれぞれ設
定される。次に上記所定期間が過ぎると、ナンドゲート
16の他方の入力信号すなわちィンバータ19の出力信
号が論理“0”となり、これによってぐLは論理“0”
に、少しは論理“1”にそれぞれ設定される。すらわち
、この回路はクロツクドインバータ15の出力点N3の
信号が論理“0”から論理“1”に反転すると、これに
同期してOLが論理“1”に立下り、この後所定期間を
経て◇Lが論理“0”に立上るような回路を構成してい
る。次に上記のように構成された装置の動作を第4図に
示す波形図を用いて説明する。
ナンドゲート16の一方の入力信号はN3の信号が論理
“1”に反転すると同時に論理“1”となるが、ィンバ
ータ19に接続されたナンドゲート16の他方の入力信
号は、三つのインバーター7〜19の出力がそれぞれ以
前のレベルから反対のレベルに順次反転した後にはじめ
て論理“0”となるものであり、三つのインバータ17
〜19の信号遅延時間の和の時間が経過するそれまでの
所定期間の間は以前の論理“1”である。したがって、
N3の信号が論理“1”に反転した直後では、ナンドゲ
ート16の両方の入力信号が共に論理“1”になるので
、JLは論理“1”に、ぐLは論理“0”にそれぞれ設
定される。次に上記所定期間が過ぎると、ナンドゲート
16の他方の入力信号すなわちィンバータ19の出力信
号が論理“0”となり、これによってぐLは論理“0”
に、少しは論理“1”にそれぞれ設定される。すらわち
、この回路はクロツクドインバータ15の出力点N3の
信号が論理“0”から論理“1”に反転すると、これに
同期してOLが論理“1”に立下り、この後所定期間を
経て◇Lが論理“0”に立上るような回路を構成してい
る。次に上記のように構成された装置の動作を第4図に
示す波形図を用いて説明する。
先ず功RがOVのとき、トランジスタ亀 亀がオンして
回路点N2の電位は−EVにプリチャージされる。次に
前記アドレスに同期してYデコーダ12にYアドレスが
与えられると、このYデコーダ12はその一つしかない
コラムを選択する。次に前記Xデコーダ3の出力X,〜
XNに同期してXinが−EVになると、上記コラムに
接続されている複数のトランジスタ13,…13がすべ
てオンするため、上記コラムも−EVにプリチヤージさ
れる。次にJRが−EVになると、いままでオンしてい
たトランジスタ11はオフし、今度はトランジスタ14
がオンする。このときXjnは−EVでありトランジス
タ13,…1 3はオンしているため、N2にプリチヤ
ージされた電荷はトランジスタ13,・・・13および
トランジスタ14を介してOV電位点にディスチャージ
される。このときN2の電位は第4図に示すように、一
EVからOVに向って変化する。そしてN2の電位がク
ロックドィンバータ15のしきし・値Vth,Nv.に
到達すると、このクロックドィンバー夕15の出力信号
は−EVに反転する。このクロツクドインバータ15の
出力信号が−EV(論理“1’’)に反転すると、前記
したように?Lが所定期間論理“1”、JLが論理“0
”となるため、前記クロツクド.ィンバータ7はこの信
号◇R,ORに同期してN,の電位をサンプリングする
。ところでJRが−EVのとき、前記第1図に示すRO
M部1において、選択されたコラムを介して電荷のディ
スチャージが行なわれるならば、N,の電位も−EVか
らOVに向って変化することになる。
回路点N2の電位は−EVにプリチャージされる。次に
前記アドレスに同期してYデコーダ12にYアドレスが
与えられると、このYデコーダ12はその一つしかない
コラムを選択する。次に前記Xデコーダ3の出力X,〜
XNに同期してXinが−EVになると、上記コラムに
接続されている複数のトランジスタ13,…13がすべ
てオンするため、上記コラムも−EVにプリチヤージさ
れる。次にJRが−EVになると、いままでオンしてい
たトランジスタ11はオフし、今度はトランジスタ14
がオンする。このときXjnは−EVでありトランジス
タ13,…1 3はオンしているため、N2にプリチヤ
ージされた電荷はトランジスタ13,・・・13および
トランジスタ14を介してOV電位点にディスチャージ
される。このときN2の電位は第4図に示すように、一
EVからOVに向って変化する。そしてN2の電位がク
ロックドィンバータ15のしきし・値Vth,Nv.に
到達すると、このクロックドィンバー夕15の出力信号
は−EVに反転する。このクロツクドインバータ15の
出力信号が−EV(論理“1’’)に反転すると、前記
したように?Lが所定期間論理“1”、JLが論理“0
”となるため、前記クロツクド.ィンバータ7はこの信
号◇R,ORに同期してN,の電位をサンプリングする
。ところでJRが−EVのとき、前記第1図に示すRO
M部1において、選択されたコラムを介して電荷のディ
スチャージが行なわれるならば、N,の電位も−EVか
らOVに向って変化することになる。
すなわち、このときにはROM部1と複数のトランジス
タ13,・・・13とで並行して電荷のディスチャージ
が行なわれることになる。ところがトランジスタ13,
・・・13の数はROM部1の一つのコラムにおいて直
列接続されたトランジスタの数よりも多いため、これら
のトランジスタ13,・・・13を介して行なわれる電
荷のディスチャージの速度は、ROM部1内のトランジ
スタを介して行なわれる電荷のディスチャージ速度より
も遅くなる。したがって第4図に示すN2点の波形の額
きは第2図に示すN,波形の腹きよりもなだらかになり
、N2点の電位がクロックドィンバータ15の回路しき
い値V地Nv.に到達するまでの時間t2は、N,点の
電位がクロックドィンバータ7の回路しきい値Vm,N
v。に到達するまでの時間よりも長くなる。したがって
OLの立下りは常に、N,の電位がクロックドィンバー
タ7の回路しきい値Vth,Nv.に到達した後に起こ
り、しかもORが立下つてからOLが立下るまでの時間
t2は、直列接続されるトランジスタ13,・・・13
の数の増減により、必要最小限度の時間に設定すること
ができる。このため従来のようにORの立下りからでL
の立下りまでの時間が必要以上に長くはならず、ROM
の高速化にとって非常に有効である。また直列接続され
るトランジスタ13,・・・13の数を一度設定してお
けば、個々のROMにおいてt2の時間は異なるが、こ
の時間を必要最小限度の時間に設定することができる。
このようにROMの高速化が可能であればさらに大容量
化が実現できる。なお、この発明は上記実施例に限定さ
れるものではなく、たとえばROM部1はPチャネルM
OSトランジスタによって構成される場合について説明
したが、これはNチャネルMOSトランジスタによって
構成される場合についても実施可能なことはいうまでも
ない。
タ13,・・・13とで並行して電荷のディスチャージ
が行なわれることになる。ところがトランジスタ13,
・・・13の数はROM部1の一つのコラムにおいて直
列接続されたトランジスタの数よりも多いため、これら
のトランジスタ13,・・・13を介して行なわれる電
荷のディスチャージの速度は、ROM部1内のトランジ
スタを介して行なわれる電荷のディスチャージ速度より
も遅くなる。したがって第4図に示すN2点の波形の額
きは第2図に示すN,波形の腹きよりもなだらかになり
、N2点の電位がクロックドィンバータ15の回路しき
い値V地Nv.に到達するまでの時間t2は、N,点の
電位がクロックドィンバータ7の回路しきい値Vm,N
v。に到達するまでの時間よりも長くなる。したがって
OLの立下りは常に、N,の電位がクロックドィンバー
タ7の回路しきい値Vth,Nv.に到達した後に起こ
り、しかもORが立下つてからOLが立下るまでの時間
t2は、直列接続されるトランジスタ13,・・・13
の数の増減により、必要最小限度の時間に設定すること
ができる。このため従来のようにORの立下りからでL
の立下りまでの時間が必要以上に長くはならず、ROM
の高速化にとって非常に有効である。また直列接続され
るトランジスタ13,・・・13の数を一度設定してお
けば、個々のROMにおいてt2の時間は異なるが、こ
の時間を必要最小限度の時間に設定することができる。
このようにROMの高速化が可能であればさらに大容量
化が実現できる。なお、この発明は上記実施例に限定さ
れるものではなく、たとえばROM部1はPチャネルM
OSトランジスタによって構成される場合について説明
したが、これはNチャネルMOSトランジスタによって
構成される場合についても実施可能なことはいうまでも
ない。
また上記実施例ではROM部1は各コラムに対してトラ
ンジスタが直列接続された直列型のROMの場合につい
て説明したが、これは各コラムに対してトランジスタが
並列接続された並列型のROMであっても良い。さらに
上記実施例では回路全体をPチャネルおよびNチャネル
のMOSトランジスタによって構成する場合について説
明したが、これはいずれか一方チャネルのMOSトラン
ジスタによって構成するようにしても良い。また上記実
施例ではクロックドィンバータ15の出力点N3の信号
を、前記ィンバータ1 7からインバータ21に至る回
路を通すことによってタイミング信号OL,OLを得る
場合について説明したが、これはクロツクドインバータ
15の出力信号を単なるィンバータによって反転した信
号をJLとしても良い。
ンジスタが直列接続された直列型のROMの場合につい
て説明したが、これは各コラムに対してトランジスタが
並列接続された並列型のROMであっても良い。さらに
上記実施例では回路全体をPチャネルおよびNチャネル
のMOSトランジスタによって構成する場合について説
明したが、これはいずれか一方チャネルのMOSトラン
ジスタによって構成するようにしても良い。また上記実
施例ではクロックドィンバータ15の出力点N3の信号
を、前記ィンバータ1 7からインバータ21に至る回
路を通すことによってタイミング信号OL,OLを得る
場合について説明したが、これはクロツクドインバータ
15の出力信号を単なるィンバータによって反転した信
号をJLとしても良い。
以上、説明したように、この発明によれば、大容量化お
よび高速化するのに最適な半導体記憶装置を提供するこ
とができる。
よび高速化するのに最適な半導体記憶装置を提供するこ
とができる。
第1図は従来のダイナミックROMの構成図、第2図は
その動作を示す波形図、第3図はこの発明に係る半導体
記憶装置をダイナミックROMに実施した場合の構成図
、第4図はその動作を示す波形図である。 1・・・ROM部、2,12・・・Yデコーダ、・・・
Xデコーダ、4,11・・・NチヤネルMOSトランジ
スタ、5,1 3,1 4…PチヤネルMOSトランジ
スタ、6…ラツチ回路、7,9,15…クロツクドイン
バータ、8,17,18,19,20,21…インバー
タ、16…ナンドゲート。 第1図 第2図 第3図 第4図
その動作を示す波形図、第3図はこの発明に係る半導体
記憶装置をダイナミックROMに実施した場合の構成図
、第4図はその動作を示す波形図である。 1・・・ROM部、2,12・・・Yデコーダ、・・・
Xデコーダ、4,11・・・NチヤネルMOSトランジ
スタ、5,1 3,1 4…PチヤネルMOSトランジ
スタ、6…ラツチ回路、7,9,15…クロツクドイン
バータ、8,17,18,19,20,21…インバー
タ、16…ナンドゲート。 第1図 第2図 第3図 第4図
Claims (1)
- 1 第1のプリチヤージ手段と、上記第1のプリチヤー
ジ手段によって第1の回路点にプリチヤージされた電荷
をアドレス信号に応じて放出するか否かのいずれかによ
り予め記憶された情報を読み出す情報記憶手段と、上記
情報記憶手段から読み出される情報を所定のタイミング
で検出する情報検出手段と、上記第1のプリチヤージ手
段と同一のタイミングで動作する第2のプリチヤージ手
段と、上記第2のプリチヤージ手段によって第2の回路
点にプリチヤージされた電荷を上記情報記憶手段におけ
る情報読み出しタイミングに同期して放出し、その電荷
放出速度が上記情報記憶手段における電荷放出速度より
も遅く設定された電荷放出手段と、上記電荷放出手段に
おける電荷放出時に上記第2の回路点のレベル変化を検
出しそのレベルが所定値に達した際にその出力レベルを
反転させるレベル検出手段とを具備し、上記レベル検出
手段の出力レベルが反転した後に上記情報検出手段で情
報を検出するように構成したことを特徴とする半導体記
憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55012660A JPS603710B2 (ja) | 1980-02-05 | 1980-02-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55012660A JPS603710B2 (ja) | 1980-02-05 | 1980-02-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS56111190A JPS56111190A (en) | 1981-09-02 |
JPS603710B2 true JPS603710B2 (ja) | 1985-01-30 |
Family
ID=11811510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55012660A Expired JPS603710B2 (ja) | 1980-02-05 | 1980-02-05 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS603710B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0344962B2 (ja) * | 1986-04-28 | 1991-07-09 | Juki Kk | |
WO2004090909A1 (ja) * | 1994-12-27 | 2004-10-21 | Nobufumi Inada | 情報記憶装置およびその動作方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0736273B2 (ja) * | 1984-11-26 | 1995-04-19 | 株式会社日立製作所 | 半導体集積回路 |
JPS61180990A (ja) * | 1985-10-25 | 1986-08-13 | Nec Corp | 半導体装置 |
-
1980
- 1980-02-05 JP JP55012660A patent/JPS603710B2/ja not_active Expired
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0344962B2 (ja) * | 1986-04-28 | 1991-07-09 | Juki Kk | |
WO2004090909A1 (ja) * | 1994-12-27 | 2004-10-21 | Nobufumi Inada | 情報記憶装置およびその動作方法 |
Also Published As
Publication number | Publication date |
---|---|
JPS56111190A (en) | 1981-09-02 |
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