WO2004090909A1 - 情報記憶装置およびその動作方法 - Google Patents

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WO2004090909A1
WO2004090909A1 PCT/JP1995/002715 JP9502715W WO2004090909A1 WO 2004090909 A1 WO2004090909 A1 WO 2004090909A1 JP 9502715 W JP9502715 W JP 9502715W WO 2004090909 A1 WO2004090909 A1 WO 2004090909A1
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delay
line
semiconductor substrate
read
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PCT/JP1995/002715
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Nobufumi Inada
Koji Shigematsu
Junichi Kitabuki
Tetsuya Hayashi
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Nobufumi Inada
Koji Shigematsu
Junichi Kitabuki
Tetsuya Hayashi
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits

Definitions

  • the present invention relates to an information storage device, and more particularly, to an information storage device that records and reproduces binary information or multivalued information along a time axis, and an operation method thereof.
  • a semiconductor storage device for example, a mask ROM, is used as an information storage device.
  • This mask ROM is a ROM that writes information to the memory cell transistor in the masking process and fixes the information of “1” or “0”, that is, a read-only memory.
  • FIG. 1 is a circuit diagram showing a part of a conventional mask R0M configured using a MOS type memory cell transistor.
  • Q1 to Q8 are MOS type memory transistors, and the gate electrodes of the transistors Q1 to Q8 are connected to lead lines WL1 to WL8, respectively.
  • the drain electrodes of transistors Ql-Q8 are commonly connected to pit line BL1, and the source electrode is grounded.
  • the MOS type transistor is an enhancement type or a depletion type in which ions are implanted to change the threshold value
  • the fixed memory contents are set to data "1" and "0". Make it correspond.
  • the transistor Q 1 is fixed at “CT” and the transistor Q 2 is fixed at “1 '.
  • the mask R 0 M formed in this manner requires, for example, a dedicated lead line for each pit in order for one lead to read information of an 8-bit configuration. Eight lead wires are required.
  • the configuration of the mask ROM can be dramatically simplified.
  • An object of the present invention is to provide an information storage device capable of recording and reproducing higher-density information by reducing the number of word lines, reducing the memory cell area, and operating the same. It is intended to provide a method.
  • the present invention provides a method for connecting a plurality of memory elements, a read control terminal of each of the plurality of memory elements to one common lead line, A read timing system that includes a delay element connected between the read line and the read line to supply a read signal from the read line to the sequential read control terminal with a predetermined delay time according to the content of the information And an information storage device comprising: a control circuit; and storing information along a time axis by combining the delay element and a plurality of memory elements.
  • the present invention provides a plurality of switching elements, means for commonly connecting the switching control terminals of the plurality of switching elements to a single lead line, and means for connecting the switching control terminal to the single lead line.
  • a read timing control circuit including a delay element for supplying a read signal from the ground line to the sequential switching control terminal with a predetermined delay time according to the content of information; Means for sequentially reading information from the switching element along a time axis in response to a read signal supplied to the delay element, and combining the delay element with a plurality of switching elements to reduce time. It is intended to provide an information storage device characterized by storing information along an axis.
  • the present invention provides a delay circuit having a plurality of memory cell transistors formed on a semiconductor substrate, one word line, and a plurality of series-connected resistive elements each having one end connected to the word line.
  • Means for connecting the switching control terminals of the plurality of memory cell transistors to respective intermediate connection points between the resistance elements connected in series, and a time axis according to the read signal supplied to the lead line Means for sequentially reading information from the memory cell transistors along the delay circuit, wherein the delay circuit and the plurality of memory cells are provided.
  • a semiconductor memory device characterized by storing information along a time axis by combining with a transistor is provided.
  • multi-bit information stored in a plurality of memory elements can be continuously and chronologically extracted using one lead line. If necessary, it can be latched to a register or the like and extracted as parallel multiple-bit information.
  • the present invention provides a semiconductor substrate of a first conductivity type and a second conductivity type formed at a predetermined distance from each other in the semiconductor substrate of the first conductivity type.
  • First and second semiconductor regions, and a plurality of semiconductor regions formed on the semiconductor substrate via an insulating film in order to form memory transistors over the first and second semiconductor regions, respectively.
  • An object of the present invention is to provide a time difference readout mask ROM device characterized by storing information along a time axis by combining a plurality of memory transistors.
  • the present invention provides at least a first conductive type semiconductor substrate and a second conductive type formed at a predetermined distance from each other in the first conductive type semiconductor substrate. 2, a third semiconductor region, and an insulating film formed on the semiconductor substrate to form a memory transistor over the first, second, second, and third semiconductor regions.
  • Multiple first gate power The electrode group, the second gate electrode group, and the plurality of gate electrodes of the first and second gate electrode groups are electrically connected to each other on the gate electrode.
  • a time difference characterized by storing information along a time axis by combining the first and second delay lines with a plurality of memory transistors formed in association with the first and second delay lines.
  • a read mask ROM device is provided.
  • the present invention provides a semiconductor substrate of a first conductivity type, and a plurality of second conductivity type predetermined shapes formed in the first conductivity type semiconductor substrate at a predetermined distance from each other.
  • the second semiconductor region is commonly used for the first semiconductor region.
  • a time difference readout mask ROM device characterized in that information is stored along a time axis by combining the plurality of delay lines and a plurality of memory transistors formed in association therewith. .
  • multi-bit information stored in a plurality of memory elements can be successively extracted in a time-series manner using a single lead line. If necessary, the information can be latched in a register or the like and extracted as parallel multi-bit information.
  • the storage element of the present invention selectively switches at least one switching element and a switching element having a delay time that is selectively connected to a switching control terminal of the switching element and that corresponds to the content of the multilevel information. And a delay element for controlling and storing multi-value information on a time axis.
  • a multilevel information storage device comprises at least one switching element and a switch which is selectively connected to a switching control terminal of the switching element and has a delay time according to the content of the multilevel information.
  • a semiconductor memory device includes a plurality of memory cell transistors formed on a semiconductor substrate, and a delay corresponding to the content of the multi-valued information which is connected to a switching control terminal of each memory cell transistor.
  • a semiconductor memory device according to the present invention includes a plurality of memory cell transistors formed on a semiconductor substrate, and a switching control terminal of each memory cell transistor, which is selectively connected to each of the plurality of memory cell transistors according to the content of multi-valued information.
  • a semiconductor memory device includes a plurality of memory cell transistors formed on a semiconductor substrate and selectively connected to a switching control terminal of each memory cell transistor and responds to the contents of multi-valued information.
  • a plurality of delay elements for controlling the switching of the memory cell transistor with a given delay time, and a read signal for supplying a switching signal to a switching control terminal of each memory cell transistor via the delay element. Signals output from the memory cell transistors along the time axis according to a plurality of read lines and a read signal supplied to the delay element are sequentially read out as serial multi-valued information at a predetermined timing. Means.
  • the operation method of the multilevel information storage device is characterized in that the control signal supplied to the switching control terminal of the switching element is delayed by an integral multiple of the read clock and appears at the output terminal of the switching element.
  • the control signal supplied to the switching control terminal of the switching element is delayed by the delay element for a predetermined time, and the control signal is supplied to the output terminal of the switching element.
  • the present invention provides a semiconductor device, comprising: a plurality of bit lines; at least one guide line arranged in a direction intersecting the plurality of pit lines; A plurality of delay elements respectively connected to the intersections of the line and the line, current control means for flowing a current only in a predetermined direction to each of the plurality of delay elements, and a read signal given to the line Means for detecting information appearing on each of the plurality of bit lines at a predetermined timing in accordance with the delay time, and storing the information by combining the delay element and the current control means.
  • An information storage device characterized by the following.
  • the present invention further provides a plurality of pit lines, at least one word line arranged in a direction intersecting the plurality of bit lines, and a selected pit line among the plurality of pit lines.
  • a first memory element including a first resistive element connected to the intersection of the gate line and the lead line; and a selected other one of the plurality of pit lines and a lead line.
  • a second memory element including a second resistive element having a resistance value different from that of the first resistive element connected to the intersection of Current control means for allowing current to flow only in a predetermined direction to the first and second memory elements, and appearing on the ground line at a predetermined timing according to a read signal applied to the ground line
  • An information storage device comprising means for detecting multi-valued information, wherein information is stored along a time axis by combining the first and second resistance elements and current control means. I will provide a.
  • the present invention further provides a plurality of bit lines, a plurality of contact portions formed on each of the plurality of pit lines, a diode formed in the contact portion, and a connection to the diode. And a plurality of resistive materials selectively embedded in the contact portion so as to be connected to the plurality of bit lines and connected to the contact portion directly or through the resistive material.
  • the present invention provides a semiconductor device, comprising: at least one bit line; a plurality of lead lines arranged in a direction intersecting the pit line; and a plurality of lead lines and the plurality of lead lines.
  • a plurality of delay elements having at least three different delay times respectively connected to the intersection; current control means for flowing a current only in a predetermined direction to each of the plurality of delay elements; and Means for detecting information appearing on each of the plurality of bit lines at least at three different timings in accordance with the read signal.
  • an information storage device which specially stores information at a predetermined timing along a time axis by combining an element and a current control means.
  • the present invention relates to an operation method of an information storage device in which one lead line and a plurality of pit lines are connected by resistors having different values, wherein an access signal supplied to the word line is provided.
  • the signal flowing between the lead line and the plurality of pit lines is delayed by a predetermined time in accordance with the value of the different resistor, and the delayed signal is read out as information by predetermined timing.
  • the present invention changes a delay amount of a signal flowing between a ground line and a plurality of pit lines according to an input signal supplied to the ground line according to a resistance value of a memory element.
  • multi-valued information can be recorded in each memory element by preparing a resistor in which the resistance value of the resistance material is changed by three or more types and reading it out at three or more different timings.
  • the present invention provides a method for controlling a plurality of bit lines, at least one lead line arranged in a direction crossing each of the plurality of bit lines, and at least one lead line and the plurality of bit lines and the lead lines.
  • a plurality of memory elements each connected to the intersection and including substantially zero or infinite resistance; Means for detecting information of the memory element appearing on the plurality of pit lines at a predetermined timing in accordance with an access signal given to a lead line. provide.
  • the present invention is connected to a plurality of pit lines, a plurality of bead lines arranged in a direction intersecting with the plurality of pit lines, and an intersection of the plurality of bit lines and the bead lines.
  • a plurality of memory elements including a resistance of substantially zero or infinity and a plurality of bits simultaneously from the plurality of bit lines at a predetermined timing according to an access signal given to a selected mode line.
  • Means for reading the information of the memory element or detecting the information of the memory element appearing on the plurality of hidden lines via the memory element connected to the selected pit line. Provide equipment.
  • the present invention further provides a plurality of pit lines, a plurality of contact portions formed on each of the plurality of bit lines, and a diode formed in the contact portion.
  • the present invention relates to an operation method of an information storage device comprising a memory element formed by connecting one lead line and a plurality of pit lines with substantially zero or infinite resistance. Signals appearing on a plurality of pit lines are read at a predetermined timing in accordance with the access signal supplied to the lead line, and read as information of a plurality of pits on a time axis. An operation method of an information storage device is provided.
  • FIG. 1 is a diagram showing an example of a circuit configuration of a conventional mask R 0 M.
  • FIG. 2 is a circuit configuration diagram of one embodiment of the present invention.
  • 3A to 3H are signal waveform diagrams for explaining the operation of the embodiment of FIG.
  • FIG. 4 is a circuit diagram of another embodiment of the present invention.
  • 5A to 5C are signal waveform diagrams for explaining the operation of the embodiment of FIG.
  • FIG. 6 is a signal waveform diagram for explaining the operation of the embodiment of FIG.
  • FIG. 7 is a signal waveform diagram for explaining the operation of the embodiment of FIG.
  • FIG. 8 is a block diagram of the entire circuit including the operation circuit of the embodiment of FIGS.
  • FIG. 9 is a circuit diagram showing an example of the sense amplifier enable signal generation circuit shown in FIG.
  • FIG. 10 is a block diagram showing an example of an output detection circuit of the embodiment circuit of FIG.
  • FIG. 11 is a layout diagram showing an example in which the embodiment circuit shown in FIG. 4 is formed on a semiconductor substrate.
  • FIG. 12 is a layout diagram showing another example in which the embodiment circuit shown in FIG. 4 is formed on a semiconductor substrate.
  • FIG. 13 is a circuit configuration diagram showing an equivalent circuit of the layout shown in FIGS. 11 and 12.
  • FIG. 14 is a view showing a modified layout of the layout shown in FIG. 11;
  • FIG. 15 is a view showing a layout obtained by combining a plurality of layouts shown in FIG.
  • FIG. 16 is a view showing another modified layout of the layout shown in FIG. 11;
  • FIG. 17 is a view showing a layout obtained by combining a plurality of layouts of FIG.
  • FIG. 18 is a view showing a modified layout of the layout shown in FIG. 12.
  • FIG. 19 is a diagram showing a layout in which a plurality of the layouts of FIG. 18 are combined.
  • FIG. 20 is a view showing another modified layout of the layout shown in FIG. 12.
  • FIG. 21 is a diagram showing a layout in which a plurality of the layouts of FIG. 20 are combined.
  • FIG. 22 is a view showing another modified rate of the rate shown in FIG. 12.
  • FIG. 23 is a diagram showing a layout in which a plurality of the layouts of FIG. 22 are combined.
  • FIG. 24 is a view showing still another modified layout of the layout shown in FIG. 12.
  • FIG. 25 is a diagram showing a layout obtained by combining a plurality of the layouts of FIG. 24.
  • FIG. 26 is a circuit configuration diagram of still another embodiment of the present invention.
  • FIG. 27 is a timing chart for explaining the operation of the embodiment of FIG.
  • FIG. 28 is a block diagram of the entire circuit including the operation circuit of the embodiment of FIG.
  • FIG. 29 is a circuit diagram showing an example of the sense amplifier enable signal generation circuit shown in FIG.
  • 30A to 30E are input / output signal waveform diagrams of the embodiment shown in FIG.
  • FIG. 31 is a circuit configuration diagram of still another embodiment of the present invention.
  • FIGS. 32A to 32C are plan views showing the configuration of the main part of the embodiment of FIG.
  • 33A to 33C are cross-sectional structures of a main part of the embodiment shown in FIG. FIG.
  • FIG. 34 is a circuit configuration diagram of still another embodiment of the present invention.
  • FIG. 35 is a block diagram of the entire circuit including the operation circuit of the embodiment of FIG.
  • FIG. 36 is a block diagram showing the configuration of the cell circuit section of FIG.
  • FIG. 37 is a diagram schematically showing a cell circuit for explaining the operation of this embodiment.
  • 38A to 38E are timing charts for explaining the operation of the circuit of FIG.
  • FIG. 39 is a block diagram showing an example of the configuration of the detector of FIG. 35 in detail.
  • FIGS. 40A to 40F are timing charts for explaining the operation of the circuit of FIG.
  • FIGS. 41A to 41E are timing charts for explaining the memory read operation shown in FIG.
  • 42A to 42H are timing charts for explaining the read operation of the memory shown in FIG.
  • FIGS. 43A to 43C are timing charts for explaining the read operation of the memory shown in FIG.
  • FIGS. 44A to 44D are plan views showing an example in which the circuit of the embodiment shown in FIG. 34 is formed on a semiconductor substrate.
  • FIGS. 45A to 45D are cross-sectional views showing an example in which the circuit of the embodiment shown in FIG. 34 is formed on a semiconductor substrate.
  • FIG. 46 is a configuration diagram of a memory circuit according to still another embodiment of the present invention.
  • FIG. 47 is a timing chart for explaining the operation of the embodiment of FIG. Guchiya ho
  • FIG. 48 is a configuration diagram showing a part of the memory read circuit of the embodiment shown in FIG.
  • FIG. 49 is a timing chart for explaining the operation of the embodiment of FIG.
  • FIG. 50 is a circuit configuration diagram of still another embodiment of the present invention.
  • FIG. 51 is a block diagram of the entire circuit including the operation circuit of the embodiment of FIG. 50.
  • 52A to 52C are waveform diagrams showing the principle of information reading of the embodiment of FIG.
  • 53A to 53D are views showing steps of forming the circuit of the embodiment of FIG. 50 on a semiconductor substrate.
  • FIGS. 54A to 54D are cross-sectional views showing the internal configuration of the semiconductor in the steps of FIGS. 53A to 53D, respectively.
  • FIG. 2 is a circuit diagram showing a part of a memory cell of a mask ROM according to an embodiment of the present invention.
  • MOS transistors Tl-T8 are transistors for the program.
  • a drain electrode which is one electrode of the transistors T1 to T8, is commonly connected to a Vcc power supply via a bit line BL1, and the other source electrodes are respectively grounded.
  • the lead line WL 1 is provided commonly to the transistors T 1 to T 8.
  • a delay circuit DL composed of a plurality of series resistors R 1 -R 7 is connected to the lead line WL 1, and the kneading point of the resistors R 1 and R 2 is connected to the gate of the transistor T 2.
  • connection point of resistors R 2 and R 3 is to the gate of transistor T 3
  • connection point of R 3 and R 4 is to the gate of transistor T 4
  • connection point of R 4 and R 5 is Transistor connection
  • the connection point of R5 and R6 is connected to the gate of transistor T6, and the connection point of R6 and R7 is connected to the gate of transistor T7.
  • the other end of the resistor R7 is connected to the gate of the transistor T8.
  • the resistors R 1 -R 7 are used as signal delay elements, and the delay time in each of the resistors R 1 -R 7 becomes substantially equal because the respective resistance values are set equal.
  • the contents of the fixed memory are stored as "1". "And" 0 ".
  • the storage contents of the mask ROM of this embodiment are fixed.
  • the operation principle of reading the storage contents of the mask R0M storing the multi-bit information of the embodiment of FIG. 2 will be described below with reference to FIGS. 3A to 3H.
  • the input access signal supplied to word line WL1 rises at time t1, as indicated by the broken line in FIG. 3A.
  • This signal is supplied directly to the gate of transistor T1, which is conductive because transistor T1 is of the depletion type and has a "0" output, as shown in Figure 3A.
  • the Vcc power supply voltage is output to 1/1.
  • the access signal supplied to the lead line WL1 is Because of R1, the input signal is supplied to the gate of the transistor T2 at the time point t2 shown in FIG.3B, which is delayed from the reference time t1 by a time constant determined by the resistance of the resistor R1.
  • this transistor T 2 is an enhancement type, it is suitable at time t 2, and at time t 2 shown in FIG. 3B, the potential of the pit line BL 1 becomes zero, and the “1” output I / 02 is output.
  • the transistors T3 to T8 sequentially output the respective fixed storage contents as shown in FIGS. 3A to 3H.
  • the Vcc output does not change, and if the output voltage is detected at the timing of t6 and t8.
  • the output content is specified.
  • the 8-bit serial output "0 1 1 1 1 0 1 0" is connected to one lead line WL1 as shown in FIG. Is obtained in response to one of the inputs.
  • eight lead wires were required to obtain an 8-bit output, but in this embodiment only one lead wire is required. The cell area can be reduced.
  • FIG. 4 is different from the embodiment of FIG. 2 in that the source electrodes of the transistors T1 and T8 are both connected to the source line S and grounded.
  • the input signal of the pulse waveform supplied to the gate of the transistor T1 is sequentially delayed by the resistors R1 to R8, and the time t2, t3,. . . At t8, it is supplied to the gate of transistor T2—T8.
  • the output of the transistor T118 is divided equally on the time axis as shown in Fig. 5 ⁇ ⁇ depending on whether each transistor is a depletion type or an enhancement type. This is a serial output signal "0 1 1 1 1 0 1 0" of "0" or "1" which occurs at a certain time.
  • the ⁇ -th transistor ⁇ ⁇ outputs at the ⁇ -th timing, so it is possible to detect “1” and “0” of the signal output at that timing. .
  • the timing of the input given to the gate of each transistor is almost fixed, so if we look at the amount of current at a given time, the transistor force at the position corresponding to that time is 0N or 0FF, In other words, it can be determined whether the force is "1" or "0".
  • the current obtained from tl to t8 Since the values differ by 1 A, for example, as shown in FIG. 6, the output current values from the adjacent transistors are sequentially compared in accordance with the clock signals CL1 to CL8. Since the output current is zero for clock CL 1, there is no output difference from the current before that, so I / 0 1 is “CT 3. Output for clock CL 1 2 The current becomes, for example, 1 microamp, and a predetermined output difference is obtained from the current value at the time of clock CL1, so that I / 01 is "1". Each time the clocks CL3 to CL8 are generated, it is detected whether or not the difference from the immediately preceding current value is greater than or equal to a predetermined value.
  • FIG. 7 is a timing chart showing the relationship between the address input to the mask ROM, the clock signal, and the data output IZ01 to IZ08 read according to this clock signal in the embodiment of FIG. is there.
  • the entire circuit configuration for reading serial multi-bit information from the mask R0M having the configuration shown in FIGS. 2 and 4 is configured, for example, as shown in the block diagram of FIG. In FIG. 8, a memory address signal is supplied to an input buffer 21.
  • the output signal of the input buffer 21 is supplied to the decoder 22 and decoded, and a predetermined lead line, for example, WL1 is selected.
  • the output signal of the input buffer 21 is supplied to the input terminal of the sense amplifier enable signal generation circuit 23.
  • the sense amplifier enable signal generation circuit 23 generates readouts synchronized with the address inputs to the memory cells T1 to T8 connected to the lead line WL1, respectively. To make belongs to.
  • the generated read clock is supplied to the sense amplifier 24.
  • the 8-bit serial information of "0 1 1 1 1 1 0 1 CT can be read from the sense amplifier 24.
  • FIG. 9 is a circuit diagram showing an example of the sense amplifier enable signal generation circuit 23.
  • a pulse signal from the input buffer 21 is input to the input terminal 31.
  • the input terminal 31 is connected to the gate of the M0S transistor 32-1, and has substantially the same time constant as each of the resistors R1 and R8 in FIGS. 2 and 4.
  • One end of the CR delay circuit 36-1 is connected.
  • the other end of the CR delay circuit 36-1 is connected to the gate of the transistor 32-2 in the next stage, and has one end of the CR delay circuit 362 having substantially the same time constant as the CR delay circuit 36-1. Connected to.
  • the other end of the CR delay circuit 36-2 is connected to the gate of the transistor 32-3 in the next stage.
  • the sources of the transistors 32-1, 32-2, and 32-3 can be connected from the output terminal 35 to the input terminal of the sense amplifier 24.
  • the outputs of the CR delay circuits 36-1 to 36-8 having the same configuration are sequentially supplied to the gates of the transistors 32-1 to 32-8.
  • the information reading method of the embodiment of FIG. 4 described with reference to FIGS. 5, 6, and 7 can be realized by, for example, the circuit of FIG. In FIG. 10, the current output shown in FIG. 5C from the current sense amplifier S A is supplied to one input terminal of the AND circuits AND 1 to AND 8 together with the first latch circuit L 0. Clocks CL1 to CL8 are supplied to the other input terminals of the AND circuits AND1 to AND8, and their output terminals are supplied to the input terminals of the latch circuits L1 to L8, respectively. Latch circuits L 0 and L 1, L 1 and L 2 * ⁇ The outputs of L 7 and L 8 are supplied to the input terminals of differential amplifiers D 1 to D 8, respectively, and read output I Z01 to IZ08 are fixedly obtained.
  • the outputs of the adjacent latch circuits L0 and L1, L1 and ** L7 and L8 are supplied to the input terminals of the differential amplifiers D1 to D8, respectively, as shown in FIG.
  • the read output I / Ol IZO 8 is fixedly obtained from the differential amplifiers D1 to D8.
  • the memory portion of the embodiment shown in FIGS. 2 and 4 can be formed on the same semiconductor substrate as the sense amplifier circuit shown in FIGS. 8 and 9 or the circuit shown in FIG.
  • the circuit of the embodiment of FIG. 4 can be embodied by the layout of each element as shown in FIG. 11 for example.
  • elongated source regions 71 and drain regions 72 facing each other are formed in a surface region of a semiconductor substrate.
  • the bit line BL1 in FIG. 4 is included in the drain region 72
  • the source line SL is also included in the source region 71.
  • a source contact 73 is formed at one end of the source region 71
  • a drain contact 74 is formed at one end of the drain region 72.
  • the elongated source region 71 and the drain region facing each other are formed.
  • gate electrodes are located at positions corresponding to the respective channel regions of the transistors T1 and T8 by the L0C0S regions 75-1 to 75-8. It is formed via a gate oxide film (not shown) at a predetermined interval in a separated state.
  • the transistors T 1, T 6, and T 8 are turned on by a predetermined dose in their channel regions in order to make them depletion type. Has been injected.
  • a silicide resistance layer 7 corresponding to the delay circuit DL of FIG. 6 is formed.
  • This silicide resistance layer 76 can be easily formed by, for example, first forming a polysilicon layer and then siliciding it with a metal such as tungsten. In this case, the silicide resistance layer If the dose is distributed so that the resistance value is uniformly distributed over the entire length of 76, resistors having substantially equal resistance values are connected between the respective gate electrodes.
  • a contact 77 is formed at one end of the silicide resistance layer 76 near the transistor T1, and is connected to a word line (not shown) via the contact 77. That is, the resistors R1 to R7 in FIG. 4 are connected to the gate electrodes of the transistors T2 to T8.
  • the circuit layout of FIG. 11 can be modified as shown in FIG.
  • the circuit layout of FIG. 12 has a configuration in which a substantially octagonal drain region 72a is formed in the center, and the surrounding region is surrounded by a source region 71a with a channel region interposed therebetween. In the source region 71a and the drain region 72a, contacts 73a and 74a are formed, respectively.
  • the gate electrodes of the transistors T1 to T8 and the LOCOS regions 75_1a to 75-8a are almost uniformly arranged radially around the contact 74a.
  • a silicide resistance layer 76a is formed on these gate electrodes and the LOCOS regions 75-1a to 75-8a, and the contact 77a is Connected to a not shown lead wire. If the circuit in Fig. 4 is configured with the layout shown in Fig. 12, the area can be further reduced compared to the example in Fig. 11.
  • FIG. 11 shows a stray capacitance between the silicide resistance layer 76.76a and the semiconductor substrate, and the resistors R1 to R1 in the embodiment of FIG. Capacitances are connected to R8 in parallel.
  • FIG. 13 shows a state in which the capacitance c thus formed is connected in parallel to the resistors R1 to R8, respectively.
  • the delay amount for the access signal supplied to the lead line WL1 is determined by the time constant by the resistor, but in the example of FIG. 13, it is determined by the CR time constant.
  • the 8-bit information is recorded in eight transistors. However, if the number of transistors and delay elements provided in connection therewith is reduced, the desired bit length can be reduced. Number information can be recorded and read out.
  • each memory element can be operated in chronological order, and multi-bit information stored in multiple memory elements can be fetched continuously in chronological order.
  • word lines and output signal lines can be largely omitted, and for example, an information storage device capable of improving the degree of integration of a semiconductor integrated storage device and an operation method thereof can be provided.
  • circuit layout of FIG. 11 can be modified as shown in FIG. 14 to FIG.
  • the layout in FIG. 14 is an information storage cell having eight bits as one unit. Actually, a mask ROM device is manufactured by arranging a plurality of these unit information storage cells on a semiconductor substrate as shown in FIG.
  • three semiconductor regions 122 A, 122 A and 122 B are formed on a semiconductor substrate (not shown) at a predetermined distance from each other.
  • a source contact 123 A and a drain contact 124 A are formed in the semiconductor regions 122 A and 122 A in the same manner as in FIG. 14, and a gate electrode is sandwiched between them.
  • L 0 C 0 S region 125-1 A to 125-8 A is formed on top of it, along with the source region 121 A and the drain region 122 A
  • a silicide resistance layer 126A corresponding to the delay circuit DL in FIG. 2 is formed.
  • a source contact 123 B is formed at a position corresponding to the source contact 123 A of the semiconductor region 122 A, and a drain contact 124 formed at the semiconductor region 122 A is formed.
  • a drain contact 124 B is formed at the position of the semiconductor region 122 B corresponding to A.
  • a gate electrode is formed between these regions 122 A and 122 B ⁇ between the L0C0S regions 125-IB to 125- 8 B, and further above this region.
  • 1 2 2 A and A silicide resistance layer 126B corresponding to the delay circuit DL in FIG. At one end of the silicide resistance layers 126A and 126B, single dry contacts 127A and 127B are formed.
  • the first and second 8-pit cells Cel and Ce2 are formed.
  • the other ends of the silicide resistive layers 126 A and 126 B are connected via other pad contacts 127 C and 127 D formed on the LOCOS regions 125-8 A and 125-8 B. Further, it is formed to extend to form other third and fourth 8-bit cells Ce3 and Ce4.
  • This third 8-bit cell Ce3 is formed between the two semiconductor regions 1221Cs122C, and the L0C0S regions 125--1C, 125--2C, 125- It is formed by providing a silicide resistance layer 126 C on the gate electrode between 3 C,. Source regions 123C and 123D are formed in the two semiconductor regions 122C and 122C, respectively. Similarly, the fourth 8-bit cell Ce 4 is formed between the two semiconductor regions 122 C and 122 D, and the gate electrode and the LOCOS region 125-1 D, 125-2 D, 1 It is formed by providing a silicide resistance layer 126D on 25-3D, ... Therefore, the drain contact 124A is commonly connected to two 8-bit cells Ce1 and Ce2.
  • the drain contact 124A can be placed exactly in the middle between the 1 2 5 — 7B and the 8th LOCOS area 1 2 5 — 8A and the 1 2 5 — 8B.
  • FIG. 16 shows a part of another layout corresponding to the layout of the embodiment in FIG. 14, and specific layouts are shown in FIG.
  • the layouts in FIG. 16 are the same as those in FIG. 14, and the corresponding similar reference numerals are assigned and the description is omitted.
  • FIG. 17 differs from the embodiment of FIG. 15 in that the gate electrodes of two corresponding transistors constituting two 8-bit cells Cel and Ce2 connected in parallel, for example, the gate electrode and While the L 0 C 0 S regions 125—1A and 125—IB are formed on the same line in a direction perpendicular to the silicide resistance layers 126A and 126B, In the embodiment of FIG.
  • the gate electrode and the LOCOS region 13 5 — 1 A to 13 5 — 8 A and the silicide resistance layer 13 36 A formed thereon are connected to the gate electrode.
  • the electrodes and the LOCOS region 135-1B to 135-8B and the silicide resistance layer 136B formed thereon are formed only 1Z2 pitch apart from each other in the longitudinal direction. is there.
  • the tip of the L0C0S region forming the adjacent 8-pit cell Ce2 is inserted between the L0C0S regions of the 8-pit cell Ce1. Therefore, the interval between two adjacent 8-bit cells can be made smaller than in the embodiment of FIG. 15, and as a result, the mask ROM can be further highly integrated.
  • FIG. 18 is abrupt from area 71 a in the example of FIG. A vacant position in the approximately square area 15 1 instead of the source contact 7 3 a in the released state For example, a source contact 15 3 is formed near the L 0 C 0 S area 15 5-8 This is an example. If one 8-pit cell is made into such an octagonal layout close to a square, it will be a very compact cell layout as shown in Fig. 19 when actually configuring a mask ROM device. be able to.
  • the pattern in FIG. 18 is basically the same as the example in FIG. 12, and a detailed description is omitted.
  • FIG. 19 shows an example in which four 8-bit cells having the basic structure shown in FIG. 18 are formed on a semiconductor substrate.
  • the polygonal drain regions 15 2 A, 15 2 B, 15 2 C, and 15 2 D of the opposite conductivity type to the conductivity type of the semiconductor substrate are spaced apart from each other by a predetermined distance. It is formed into a matrix.
  • the same conductivity type as the drain regions 1552A to 1552D is provided at a predetermined interval to become the channel region. Is formed.
  • the source region 15 1 is formed in common for all the drain regions 152 A to 152 D.
  • Drain contacts 154 A to 154 D are formed in the drain regions 15 2 A to 15 2 D, respectively, and are located at the respective positions corresponding to the source contacts 15 3 in FIG. 18.
  • Source contacts 15 A to 15 D are provided.
  • One end of each of the resistive layers 156A to 156D of each of the 8-pit cells Ce1 to Ce4 is extended to the upper left corner of each cell formation region, Word line contacts 1557 A to 1557 D are formed.
  • the source contacts 1553A to 1553D and the dry contacts 1557A to 1557D were all between the cell formation regions. Since the semiconductor memory device is formed by effectively using the space, the surface of the semiconductor substrate can be effectively used, and as a result, a mask ROM having a high degree of integration and excellent in the space factor can be manufactured.
  • the single cell in FIG. 20 is an example in which the first dry contact that has been outside the silicide layer in the example in FIG. 18 is brought inside the silicide layer.
  • second semiconductor regions 162 of the same conductivity type are formed in the center of the first semiconductor region 16 1 of the rectangular shape with the channel region interposed therebetween, and each of them has a source contact 1 63, Drain contact 164 is formed.
  • the configuration up to this point is the same as in Fig. 18, except that the word line contact 157 formed at the tip of the silicide layer 156 in Fig. 18 is different from the LOCOS layer 1 in Fig. 20.
  • the first dry contact 167 is formed in the drain region 162 in a state of being separated at 68. Therefore, compared to the example of FIG. 18, the occupied area per one 8-bit cell is further reduced, and the integration degree of the entire mask ROM is further improved.
  • FIG. 21 shows an example in which four single cells of FIG. 20 are arranged in a matrix. As can be seen from FIG. 21, the distance between the four 8-pit cells Ce1 to Ce4 is higher than that of FIG.
  • Figure 22 shows the layout of a single cell according to another embodiment.
  • the difference from the embodiment of FIG. 18 is that two source contacts 173 are formed diagonally to each other with a word line contact 177 interposed therebetween.
  • Other configurations are the same as in FIG.
  • a single cell is configured as shown in Fig. 22, when four cells Ce1 to Ce4 are arranged as shown in Fig. 23, the four cells Ce1 to Ce4 Only one code line contact 177 is required.
  • the silicide layer 176 branches from the word line contact 177 in two directions between the cells Cel and Ce3 and between the cells Ce2 and Ce4. El and Ce3 are further branched and extended on the way, and the other is further extended and branched to cells Ce2 and Ce4.
  • Figure 24 shows the layout of yet another single cell. This rate is basically the same as the cell shown in FIG.
  • the gate electrodes of the transistors T1 to T8 and the LOCOS regions 185-1 to 185-8 are arranged almost uniformly radially outward from the drain region 182.
  • a silicide resistance layer 186 is formed on these gate electrodes and the L0C0S regions 185-1 to 185-8, and the contact 187 is connected to a lead line (not shown).
  • Fig. 25 shows the layout devised based on the same idea as Fig. 23.
  • the single cells in the layout of Fig. 24 are arranged as shown in Fig. 25.
  • the two cells C e1 and e 3 are line-symmetric with respect to one silicide layer 186-1.
  • a first word line contact 187-1 is formed at the tip of the silicide layer 186-1, and the other two cells Ce2 and Ce are connected to one silicide layer 186-2. They are in line symmetry.
  • a first first dry contact 187-2 is formed at the tip of the silicide layer 186-2. In this way, the variation in the characteristics between Ce1 and Ce3 or between cells Ce2 and Ce4 is reduced.
  • the 8-bit information is recorded in eight transistors. However, if the number of transistors and the number of delay elements provided in connection with the transistors are increased or decreased, the desired number of bits can be obtained. Information can be recorded and read out.
  • FIG. 26 is a circuit diagram showing a part of a memory cell of a mask ROM of still another embodiment of the present invention.
  • Tl, ⁇ 2, ⁇ 3 are transistors as memory cells for programming, and these transistors Tl, ⁇ 2, ⁇ 3, ⁇ 4 are composed of MOS type transistors.
  • the gate electrode is selectively connected to the lead lines WL1, WL2, WL3, WL4 via a resistor having a predetermined value.
  • the gate electrode of the transistor T1 is connected via a zero resistance, that is, directly to the lead line WL.
  • the drain electrode which is one electrode of the transistors Tl, # 2, # 3, and # 4, is commonly connected to the bit line BL1, and the other source electrode is grounded.
  • the capacitors C connected in parallel to the respective resistors are stray capacitances (also called stray capacitances or parasitic capacitances) formed when the resistors are formed on the semiconductor substrate.
  • stray capacitances also called parasitic capacitances
  • the drain electrodes of the transistors # 1 to # 4 are commonly connected to a bit line BL1, and the bit line BL1 is connected to the input terminal of a current amplification type sense amplifier S #.
  • the power supply terminal of the sense amplifier SA is connected to the Vcc power supply, and the output terminal is connected to the input terminal of the counter 211.
  • a clock signal to be described later is supplied to the counter 211.
  • each transistor has a predetermined value selectively
  • the resistor is connected to the ground line through a resistor, and the drain electrode is commonly connected to the pit line BL1 to manufacture the mask R0M.
  • the address signal A 'delayed by the resistor R11 is supplied to the gate electrode of the transistor T2, so that the state becomes conductive. Therefore, the L0W signal is obtained at the sense amplifier SA, and the counter 211 counts the clock signal P2. Subsequently, at the time of the read clock P3, the address signal A 'is still applied, and the transistor T2 is conducting, so that the L0W signal is obtained by the sense amplifier SA, 3rd clock P 3 Counted by counter 211. As a result, a 3-bit serial output "0 1 1" is obtained from the transistor T2 according to the read clocks P1 to P3.
  • the count value of the counter 211 is "2", and multilevel output "2" is obtained.
  • the read address signal A shown in FIG. 27B is applied to the read line WL3 in synchronization with the read clock P1 and the transistor T3 is selected, this signal is output as shown in FIG.
  • the two read clocks Pl and P2 are delayed by the resistors R11R12 as shown in the figure. Therefore, at the time of the read clocks P1 and P2, the transistor T3 remains non-conductive, and the drain electrode of the transistor T3 remains at the bit line BL1 potential. Therefore, as the output signal of the transistor T3, a "00" signal is obtained by the sense amplifier SA as shown in FIG. 27G.
  • the address signal A delayed by the resistors R11 and R12 is applied to the gate electrode of the transistor T3, so that the transistor T3 is turned on. State. Therefore The LOW signal is obtained by the sense amplifier SA, and the counter 211 counts the third clock P3. As a result, a serial output M 0 0 1 3 pins Uz preparative depending on tiger Nji scan evening clock P. 1 to P 3 read from T 3 is obtained.
  • the address signal via the lead wire is transmitted to the transistor with a delay from the reference time by a time determined by the time constant of the resistor, due to the resistance connected to the base of the transistor. Generates an output signal indicating that 0 N has been reached with a delay of a predetermined time. Therefore, as shown in Fig. 27J, if the information read validity period corresponding to the three clock signals P1 to P3 is set, the counter 21 from the sense amplifier SA at a predetermined timing. By supplying the clock to 1 together with the enable signal, that is, the address signal, multi-level information having the content determined by the resistance value can be obtained from the memory cell transistor. As described above, in the embodiment shown in FIG.
  • the resistance layer constituting the resistor is formed.
  • a stray capacitance c exists between itself and another nearby conductor, and in fact, the resistance R 11,
  • the transmission to the memory cell transistor is delayed by a time determined by the CR time constant defined by R 12 and R 13 and the stray capacitance c.
  • the entire circuit configuration for reading serial multi-valued information from the mask R 0 M having the configuration shown in FIG. 26 is configured as shown in, for example, a block diagram in FIG. In FIG. 28, a memory access signal is supplied to an input buffer 21.
  • the output signal of the input buffer 21 is supplied to the decoder 22 and decoded, and a predetermined lead line, for example, WL2, that is, the memory cell T2 is selected.
  • the output signal of the input buffer 21 is supplied to the input terminal of the sense amplifier enable signal generation circuit 23.
  • the sense amplifier enable signal generation circuit 23 generates the read clock signals P1, P2, P3,... Synchronized with the address signal A for the memory cell T2. It is.
  • the generated clock signal is supplied to the detector 24A. As a result, it is possible to read out the serial multi-valued information of "0 1 1" from the transistor T2 shown in FIG. 26 from the detector 24A.
  • FIG. 29 is a circuit diagram showing an example of the sense amplifier enable signal generation circuit 23, in which a pulse signal from the input buffer 21 is shown. Is input to the input terminal 31.
  • the input terminal 31 is connected to the gate of the MOS transistor 32 and a CR delay circuit 36 having substantially the same time constant as that connected to the gate of the transistor T2 in FIG. Are connected at one end.
  • the other end of the CR delay circuit 36 is connected to the gate of the transistor 33 in the next stage, and has almost the same time constant as that connected to the gate of the transistor T2 in FIG. Connected to one end of a CR delay circuit 37.
  • the other end of the CR delay circuit 37 is connected to the gate of the transistor 34 in the next stage.
  • the sources of the transistors 32, 33 and 34 are connected from the output terminal 35 to the input terminal of the detector 24A.
  • Figures 30A to 30E show the input address signals and outputs given to transistors Tl, ⁇ 2, and ⁇ 3, respectively, according to the read clocks Pl, P2, and P3 of Figure 27A. This shows the relationship with the signal.
  • the sense amplifier signal generation circuit 23 In the example shown in Figs. 28 and 29, Since the transistors 32, 33, and 34 corresponding to the switches Tl, T2, and ⁇ 3 are used, the output period of each transistor Tl, T2, and T3 is output from the detector 24 ⁇ .
  • the reading clocks P 1, P 2, and P 3 that fit well within are provided, respectively.
  • Figure 30A shows the effective count range of the counts 211 corresponding to the read clocks P1, P2, and P3.
  • FIG. 30B since no resistor is connected to the gate electrode of the transistor T1, a three-bit serial signal of "111" is obtained from the detector 24A.
  • FIG. 30C since one resistor R 11 is connected, a three-bit serial signal of "0 1 1” is obtained from the detector 24A, and in FIG. 30 D, two resistors are connected. Since R11 + R12 is connected, a 3-bit serial signal of "001" is obtained. Instead of these two resistors R 1 1 + R 1 2
  • one resistor having a resistance value of (R11 + R12) may be used.
  • the read clocks P 1, P 2 This is an ON signal generated at a predetermined timing divided equally by P3. If the timing is recognized, multi-value information is recorded by one resistor and one transistor of different sizes. And can be read.
  • a resistor is selectively connected to the gate of the programmable transistor to obtain a desired delay amount.
  • the signal delay may be obtained by capacitance instead of resistance.
  • the current detection type is used as the sense amplifier SA.
  • the address can be specified for each of the lead lines WL1 to WL4, each of the transistors T1 to In order to detect the voltage at the drain of T4, a voltage detection type can be used as the sense amplifier SA.
  • the transistor T 1 has neither a resistor nor a capacitor connected to its gate, as in the embodiment of FIG.
  • the gate of the transistor ⁇ 2 is connected to the ground line WL2 via a delay circuit D including a resistor R11 and a capacitor C.
  • the gate of transistor # 3 is connected to a delay circuit D1 composed of a resistor R11 and a capacitance element C1 and a delay circuit D2 composed of a resistance R12 and a capacitance element C2 in series. Connected to line WL2.
  • the drain electrodes of transistors Tl, # 2, and # 3 are commonly connected from the bit line to the input terminal of sense amplifier S #.
  • FIGS. 30A to 30E The relationship between the input and output of each of the transistors T 1, T 2, and T 3 in the embodiment of FIG. 31 with respect to the gate electrode is as shown in FIGS. 30A to 30E as in the embodiment of FIG. become.
  • multi-value information of, for example, 3 bits arranged on the time axis can be recorded and read.
  • FIGS. 32A to 32C an example of the configuration of the gate portion of each transistor Tl, ⁇ 2 ⁇ 3 in the embodiment of FIG. 26 will be described with reference to FIGS. 32A to 32C.
  • 32A is a plan view showing a gate portion of the transistor T1, and a gate formed through a gate insulating film over a source drain region of the transistor T1 formed on the semiconductor substrate.
  • a long strip-shaped silicide layer 264 is formed between the electrode 263 and a wire not shown.
  • the silicide layer 264 for example, an elongated polysilicon layer 265 having a shape corresponding to the silicide layer 264 is formed, and this can be formed as a silicide using, for example, a metal such as tungsten.
  • the entire resistance value can be made extremely small by forming the silicidation layer 264 to be long, and the equivalent circuit is substantially equivalent to the transistor T 1 and the word line WL 1 in FIG. It can be equivalent to connecting directly like between.
  • FIG. 32B is a plan view showing the gate portion of the transistor T2 of FIG. 26.Since the length of the silicide layer 264A is shorter than the example of FIG. 32A, a resistance value R11 is obtained. . As described above, the stray capacitance c occurs between the polysilicon layer 265 including the silicide layer 264A and the semiconductor substrate.
  • FIG. 32C is a plan view showing the gate portion of the transistor T3 in FIG. 26, which is configured using only the polysilicon layer 265 without using the silicide layer 264 used in the examples of FIGS. 32A and 32B. Therefore, a high resistance value (R11 + R12) can be obtained. Of course, in the case of FIG.
  • the stray capacitance c is generated between the polysilicon layer 265 and the semiconductor substrate.
  • a delay circuits D 1, D 1, and D 2 each include a main delay element which is a capacitive element, and resistors R 11 1 and R 12 each include a capacitive element C, C 1,
  • the opposing electrode forming C2 is formed on the substrate, it is formed as an additional resistance component of the electrode.
  • FIG. 33 (a) is a partial cross-sectional view of the transistor T1 in FIG. 31.
  • the gate G1 of the transistor T1 is directly connected to the metal wiring formed as the word line WL1. ing.
  • a trench HI is formed in the interlayer film I1 below the metal wiring connected to the gate of the transistor 2 and formed as the lead line WL2.
  • the hole diameter of the trench HI is adjusted by the mask diameter, and the high dielectric material B1 is buried therein while being in contact with the lead wire WL2. In this way, the value of the capacitive element C constituting the delay circuit D connected to the gate of the transistor T2 in FIG. 31 can be adjusted.
  • FIG. 33C shows an example in which the capacitance elements CI and C2 are collectively formed in a large trench H2, but, of course, two trenches are formed and the capacitance elements C and C2 are separately formed in each. 1, C 2 may be formed.
  • the multi-valued information of 3 bits is recorded in one transistor.
  • the delay amount of the delay circuit connected to the gate of the transistor is read and the clock is read out.
  • multi-bit information such as 4 bits, 5 bits, etc., can be recorded and read out in one transistor.
  • FIG. 34 is a circuit diagram showing a part of a memory cell of a ROM according to still another embodiment of the present invention.
  • lead lines WL1, WL2, WL3, and WL4 are provided so as to intersect with eight bit lines BL1 to BL8, respectively, and switch transistors SW1, SW2, It is connected to the output terminal of the X decoder XD via SW3, SW4 and the buffers BF1, BF2, BF3, BF4, respectively.
  • One end of each of the pit lines BL 1 to BL 8 is connected to the input terminal of the Y selector YS, and the selected output of the Y selector YS, for example, the output from the pit line BL 8 is supplied to the detector SA described later. Reference voltage at Compared to V ref.
  • memory cells having the following configuration are provided.
  • the eight pit lines BL1 to BL8 and the two lead lines WL1 and WL2 are shown, but the pit lines and lead lines are shown. In both cases, a large number of lines is actually used, and a memory cell is provided at each intersection.
  • the lead line WL1 is connected to the nodes of eight diodes D1 to D8, respectively, and the cathodes of the diodes D1 to D8 are connected to the bit line BL via the resistors R1 to R8. 1 to BL8 respectively.
  • the resistors R 1 A, R 3 A, R 4 A, R 6 A, and R 8 A have values for delaying a signal passing therethrough by a predetermined time, and the remaining resistors R 2 A, R 5 A and R 7 A are set to extremely small values.
  • the resistances R1A and R8A are set to extremely large values as compared with the internal resistance of the lead line WL1 and the internal resistance of each of the pit lines BL1 to BL8.
  • word line WL2 is connected to the nodes of eight diodes D11 to D18, respectively, and the cathode of diodes D11 to D18 is connected to resistors R11A to R18A.
  • resistors R11A to R18A are connected to pit lines BL BL to BL8 respectively.
  • the resistance values of R11A, R12A, R15A, and R16A are large, and the remaining resistors R13A, R14A, R17A, and R18A Is set to an extremely small value.
  • the diode and the resistance Memory cells Ml to M8 and Ml1 to M18 having a combination of a memory cell and a combination of a diode and a conductor having a minute resistance are provided.
  • the remaining word lines WL3 and WL4 are also not shown, but memory cells that are similarly diodes and resistors are kneaded at intersections with the respective bit lines.
  • the entire circuit for reading information from R 0 M having the configuration shown in FIG. 34 is configured, for example, as shown in the block diagram of FIG. In FIG. 35, a memory access signal is supplied to an input buffer IB.
  • the output signal of the input buffer IB is supplied to an X decoder XD and decoded, and a predetermined code line, for example, WL1 is selected.
  • an instruction signal for generating the reference signal RF according to the access signal is supplied to the RF signal generator RF, and the generated RF signal is supplied to the sense amplifier SA as a detector.
  • the signal is supplied to the input terminal and also to the clock signal generator CL.
  • This RF signal is used to obtain readout outputs synchronized with accesses to memory cells M1 to M8 connected to the intersections with the lead lines WL1 that cross the pit lines BL1 to BL8 in FIG. belongs to.
  • the generated reference signal RF is supplied to the detector SA, and the detector SA is configured to operate only while the reference signal RF is supplied.
  • the output of this detector SA is supplied to a shift register SR.
  • the outputs of eight pit lines BL 1 to BL 8 are connected to the shift register SR. Evening Latched by SR.
  • the stored contents of the memory cells M1 to M8, that is, the 8-bit parallel information corresponding to the values of the resistors R1A to R8A can be read from the output buffer 0B.
  • another word line is selected, eg, WL2
  • another 8-bit output will be available from output buffer 0B via shift register SR.
  • FIG. 36 assuming that word line WL1 is selected by decoding by X-decoder XD, for example, as shown in FIG. 34, the memory connected to this lead line WL1 is selected.
  • the information stored in the memory cells M1 to M8 is sent to the Z gate ZG via the bit lines BL1 to BL8.
  • This Z gate ZG is shown in FIG. 1 as a Y selector YS.
  • the output of the Z gate ZG is sent to the shift register SR1 via the sense amplifier SA1 and latched.
  • More pit lines intersect with word line WL1 in FIG. 34, and at each intersection, as shown in FIG. 36, many memory cells M9- Ml6, Ml7 ... are connected.
  • the outputs of the memory cells M9 to M16 are taken out from the bit lines BL9 to BL16 to the Y gate YG, and sent to the shift register SR2 via the second sense amplifier SA2.
  • Stored information is similarly read from the memory cell M17 onward.
  • Fig. 37 shows the circuit from when the memory cell M1 is selected via the lead line WL1 from the X decoder XD shown in Fig. 34 and the readout output is obtained to the Y selector YS via the pit line BL1.
  • the lead line WL1 in the figure is represented by a resistance component Rw ord and a stray capacitance component (also referred to as stray capacitance or parasitic capacitance component) C word
  • the cell M1 is represented by a first resistor R1.
  • Line BL 1 is represented by a resistance component R bit and a stray capacitance component C bit. Since the configuration of this circuit has already been described, it is omitted here.
  • 38A to 38E show signal waveforms at various parts of the circuit of FIG. 37.
  • the word A signal obtained by inverting this input signal is supplied to the lead WL1.
  • a connection point A between the resistance component Rword and the stray capacitance component Cword is connected to the CR of the lead WL1 as shown in FIG. 38B.
  • the cell access signal is obtained with some delay due to the components.
  • This access signal is applied to the bit line BL 1 via the cell resistor R 1, and at the connection point B between the resistance component R bit and the stray capacitance component C bit, the word line resistance component R word and the floating word
  • the waveform receives the capacitance component C word, the cell resistance R1, and the delay Dt due to the CR time constant consisting of the bit line resistance component R bit and the stray capacitance component C bit.
  • a read signal with a dullness is obtained.
  • This signal is supplied to the sense amplifier SA1
  • the sense amplifier SA is supplied with a judgment reference voltage V ref, and is subjected to waveform shaping using the voltage V ref as a threshold voltage or a threshold level.
  • V ref a threshold voltage or a threshold level
  • the read signal B obtained from the cell resistance R via the pit line BL shown in Fig. 38C is supplied to one input terminal of the comparator COM1 and the judgment reference voltage input to the other terminal. Compare with V ref to obtain the rectangular output C shown in Fig. 38D, for example. This rectangular output C is supplied to one terminal of the AND circuit And.
  • the RF signal is supplied to one of the input terminals of the input buffer IB, COM2, and COM2 in Fig. 35, and compared with the judgment reference voltage V ref input to the other terminal. Get the rectangular output RP. This rectangular output RF is supplied to the other terminal of the AND circuit And.
  • FIG. 40C The output of FIG. 40C is a “1” signal, and the signal of FIG. 4 is a W CT signal.
  • the output of the AND circuit And is latched in synchronization with the RF signal by the latch circuit LA constituting the shift register SR shown in FIG.
  • Figure 41A shows the address input given to X decoder XD.
  • the lead line WL1 is selected during the effective address period shown in FIG. 41A
  • the read signal shown in FIG. 41B is applied to this lead line WL1.
  • the reference signal RF1 of FIG. 41C synchronized with the rise of the read signal is obtained.
  • the pit lines BL2, BL2 connected via the memory cell having a small cell resistance value are obtained.
  • the output of the latch circuit LA is fixed for each bit line according to the rise of the reference signal RF in Fig. 41C, and as a valid data for a certain period of time as shown in Figs. Will be retained.
  • the lead line WL2 is selected by the X-decoder XD
  • the input signal is applied to the lead line WL2
  • the reference signal RF2 rises, and as a result, the cell having a large resistance value
  • a "1" signal is output from Mil, M12, M1, and M16
  • a "0" signal is output from cells M13, M14, M17, and M18 having smaller resistance values. Is read.
  • the memory cells Ml to M8 and Milno to M18 in FIG. 34 are provided with diodes Dl to D8 and D11 to D18, respectively, which are selected. This is to prevent current from flowing backward from another memory cell connected to a bit line that is not connected, thereby preventing erroneous reading.
  • the output signal from the selected word line is displayed on the time axis and viewed, the output signal generated at a certain time with respect to the reference time t0 is compared with the reference signal RF.
  • the signal output late due to the cell resistance is recognized as “1”
  • the signal output without delay is recognized as "0”
  • FIG. 34 Next, the manufacturing method for forming the memory cell of the embodiment shown in FIG. 34 on a semiconductor substrate will be described with reference to the top views of FIGS. 44A to 44D and the cross-sectional views of FIGS. 45A to 45D. And will be described in detail. Here, only the memory cells M1, M2, and M3 formed in association with the word line WL1 in FIG. 34 are shown.
  • a polysilicon line in which a high-concentration P-type impurity (P +) is doped on a silicon semiconductor substrate 330 is used to form a lead line WL 1.
  • a square contact hole CIA, C2A, C3A is formed at the intersection of the oxide film 331, formed on the word line WL1, and the bit line to form the word line WL1.
  • the surface is exposed, and the contact holes C 1 A, C 2 A, and C 3 A are doped with a high concentration of N-type impurity (N +) on the surface of the lead wire WL 1, as shown in FIG. 44A.
  • the rectangular pad regions A 1, A 2, A 3 are formed.
  • W plugs WP1, WP2, and WP3 are deposited to fill the contact holes C1A, C2A, and C3A. Cover with a resist.
  • the ROM cells corresponding to the memory cells M1 and M3 are opened with the "0" part opened.
  • the exposed conductive plugs WP1 and WP3 as shown in Fig. 44B and Fig. 45B. Is removed by etching.
  • Register 3 3 2 removed In the removed contact holes CIA and C3A, high and low resistance materials (such as indium-germanium-polysilicon) used as resistors R1A and R2A are buried, respectively.
  • bit lines BL1, BL2, and BL3 crossing each contact are attached by metal wiring to complete.
  • the present embodiment is characterized in that the overall configuration is simple and the process from receiving the ROM code to completing the ROM is short. Note that this difference in resistance value is caused by using the same resistance material with different mask diameters for contacts C 1 A, C 2 A, and C 3 A shown in FIGS. 44A to 45D.
  • the resistance can be adjusted by using a buried resistance material having a different resistance value by making the same, or by changing the resistance value by ion-implanting the resistance material.
  • the respective resistance values are set to be substantially the same as each other.
  • the word line WL 1 and the pit line The resistances R 1 B, R 2 B, and R 3 B of the cells M l, M 2, and M 3 connected to the intersections with BL 1, BL 2, and BL 3 should be set to small, medium, and large. Thus, it can be recorded as multi-valued information instead of "1" and "0".
  • the resistance R 1 B is only the wiring resistance
  • R 2 B is the same resistance value as the embodiment of FIG. 34
  • R 3 B is the value of (R 2 B + R 2 B) Is done.
  • the read operation of the multi-valued memory configured as shown in FIG. 46 will be described with reference to FIG.
  • the pulse signal A input from the lead line WL1 is output from the pit line BL1 with a slight delay due to wiring resistance.
  • Signal B appears.
  • the width of this output signal corresponds to three clock signals used as the reference signal RF, so that the output signal C and the clock signals CL1, CL2,
  • CL 3 By comparing CL 3 with the AND circuit And of FIG. 48 and counting its output with the counter CT, multi-value information of the power point value “3” can be obtained.
  • Signal C has a waveform dullness. Therefore, the output signal C is shaped in the same manner as described with reference to FIGS. 38A to 38E to form an output signal C ′.
  • the period of this output signal C ', that is, the valid data range is clock 2 Therefore, the output signal C 'is compared with the clock signal, and multi-value information of the count value "2" for the clock signals CL2 and CL3 is obtained.
  • the pulse signal A input from the word line WL1 is connected to the bit line BL3 as shown in FIG.
  • the output signal D appears with a delay due to (R2B + R2B).
  • the width of the output signal D corresponds to one clock signal used as the reference signal RF.
  • Multi-value information of the count value "1" can be obtained by comparing the output with the AND circuit And and counting the output with the counter CT. That is, in the case of the resistor R 1 B, the waveform of the output signal B hardly becomes dull with respect to the input signal A because the resistance value is extremely small. As shown in Fig. 7, the output signal D has a large waveform dullness.
  • the output signal D is shaped in the same manner as described with reference to FIGS. 38A to 38E to form the output signal D ′. Since the period of this output signal D ', that is, the valid data range corresponds to one clock, the output signal D' is compared with the clock signal, and the count value "1" for the clock signal CL3 is calculated. Multi-value information is obtained.
  • the output signal is delayed as shown in Fig. 47 due to the difference in the resistance value included in the memory cell. If the effective width of the output signal is counted by the clock signal, "3", Multi-level information of "2" and “1" can be recorded and played.
  • the word line and the pitch By selectively interposing a resistor between the input and output lines, the input signal can be selectively delayed for a predetermined time and output, and binary or multi-valued information can be recorded for a human signal at a predetermined time.
  • the memory cell can be read out, and a good memory cell function can be obtained even if the transistor is omitted, so that the memory cell can be downsized and manufacturing can be facilitated.
  • FIG. 50 is a circuit diagram showing a part of a memory cell of R 0 M according to still another embodiment of the present invention.
  • word lines WL1 and WL2 are provided so as to intersect with eight bit lines BL1 to BL8, respectively. At each intersection, a memory cell having the following configuration is provided. I have.
  • the lead line WL1 is connected to the nodes of eight diodes D1 to D8, respectively, and the force sources of the diodes D2, D5 and D7 are respectively connected to the conductors C1C and C2. It is connected to bit lines BL2, BL5, and BL7 via C and C3C, respectively.
  • the remaining diodes Dl, D3, D4, D6, and D8 are connected to bit lines BL1, BL3, BL4, BL6, and BL8 through open terminals T1 and T5, respectively. You.
  • word line WL2 is connected to the anodes of eight diodes D11 to D18, respectively, and the force source of diodes D13, D14, D17, and D18 is They are connected to bit lines BL3, BL4, BL7, and BL8 via conductors C11C, C12C, C13C, and CI4C, respectively.
  • the remaining diodes Dll, D12, D15, and D16 are connected to the bit lines BL1, BL2, and BL2 via the open terminals T11-T14, respectively. Connected to BL5 and BL6.
  • a memory cell M1 to M8, M11 to M18 which is a combination of a cell or a diode and a conductor having an extremely small resistance and a wiring resistance that can be regarded as substantially zero, is provided. I have.
  • the bit lines BL1 to BL8 are connected to the I0 terminal IZ01-1/08 as required.
  • the entire circuit for reading information from the mask ROM having the configuration shown in FIG. 50 is configured, for example, as shown in the block diagram of FIG. In FIG. 51, a memory access signal is supplied to an input buffer 21C.
  • the output signal of the input buffer 21C is supplied to the decoder 22C and decoded, and a predetermined code line, for example, WL1 is selected.
  • the output signal of the input buffer 21C is generated as a reference signal RF according to the access signal, and is supplied to the input terminal of the detector 23C.
  • This detector 23C synchronizes with the access to the memory cells M1 to M8 connected to the intersections of the bit lines BL1 to BL8 intersecting with the word line WL1, respectively.
  • This is for generating reference signals RF synchronized with the access to the memory cells Ml1 to M18 connected to the intersections with the pit lines BL1 to BL8 that intersect with the pit lines BL1 to BL8, respectively.
  • the generated reference signal RF is supplied to the detector 23C, and the detector 23C operates only while the reference signal RF is supplied.
  • the memory cell M1 is output from the output buffer 24C via the pit line BL1'BL2 via 1/01 and I / 02. , M2, the 2-bit parallel information of "10" can be read. Similarly, if another mode line WL2 is selected, the output "11" will be obtained from the output buffer 24C.
  • a memory cell configured as a combination of a diode and an infinite resistance by opening the circuit, or a conductor with only a wiring resistance that can be regarded as having zero resistance with the diode.
  • the principle of the operation of reading out the stored contents from the memory cells Ml to M8 and Ml1 to M18 having the configuration of the combination will be described in detail.
  • FIG. 52A shows a signal waveform diagram of the input access signal or the reference signal RF rising at the reference time t0.
  • the power supply (not shown) connected to the pit line BL1 connects the diode D1 via the diode D1. Therefore, a potential difference is generated between the bit line BL1 and the bit line BL1. This potential difference appears at the open terminal T1, which is substantially equivalent to the connection of an infinite resistance, and as shown in Fig. 52B, the output signal to I / O1 Is infinite, and the "1" output appears at pit line BL1.
  • the decoder line 22C selects the lead line WL2 and the pit line BL1 by the input access signal, the memory cell M11 at the intersection with the bit line BL1 is selected, and the memory cell M11 is selected. Since it has an open terminal T11 as in the case of 1, the "1" output will appear on the pit line BL1, and the "2" information of "1 1 55 " will be read out in chronological order. become.
  • the decoder 22C selects, for example, the read line WL1 and the bit line B2 according to the input access signal, a current is supplied from the power supply (not shown) connected to the read line WL1 to the bit line BL2. Flows. Since this current flows directly into the bit line BL2 via the diode D2 and the conductor C1, the output signal is transmitted to the bit line BL2 with almost no delay as shown in FIG. 52C.
  • the detector 23C detects that the level of the bit line BL2 is at a high level as shown in FIG. 52C. As a result, the stored content of the memory cell M2 is recognized as "0".
  • each of the memory cells Ml to M8 and Mil to M18 is provided with a diode D1—D8, D1111-D18, respectively. This is to prevent a current flowing backward from another memory cell connected to a non-selected line, thereby preventing erroneous reading.
  • the lead lines WL1 and WL2 are sequentially driven and, for example, information “11” of two consecutive bits on the time axis are read from the pit line BL1 is shown in FIG.
  • the pit lines WL1 to BL8 are selected while the lead line WL1 is driven, 8-bit readout information is read out at a time via 1/11/108. You can also.
  • FIG. 50 Next, a manufacturing method for forming the memory cell of the embodiment shown in FIG. 50 on a semiconductor substrate will be described with reference to top views of FIGS. 53A to 53D and cross-sectional views of FIGS. 54A to 54D. This will be described in detail. Here, only the memory cells M1, M2, and M3 formed in association with the lead line WL1 in FIG. 50 are shown.
  • a high-concentration P-type impurity (P +) -doped polysilicon layer is formed on a silicon semiconductor substrate 430.
  • a resist layer (not shown) is formed on the lead line WL1, and the resist layer is opened at a position corresponding to a square contact hole to be formed at an intersection of the formed resist layer and the pit line.
  • a hole is formed to expose the surface of the lead wire WL1, and a high concentration of N-type impurity (N +) is doped from the opening to form a surface of the lead wire WL1 as shown in FIG. 53A.
  • impurity regions A1, A2, and A3 are formed (see FIG. 54A).
  • This high-concentration P-type impurity (P +) is doped with a polysilicon layer, and the impurity region A 1 is doped with a high-concentration N-type impurity (N +).
  • Diodes D1, D2, and D3 shown in FIG. 50 are formed between A1, A2, and A3.
  • an oxide film 431 is formed uniformly on the lead line WL1, and a resist layer 432 is further formed thereon.
  • the resist 432 at the position corresponding to the memory cell M2 is removed with a ROM code mask having an open “1” portion, and a contact hole CB is formed.
  • the exposed oxide film 431 is removed by etching in order to perform this.
  • a metal such as tungsten used as a conductor is embedded in the formed contact hole CB, and a conductive W plug WP is deposited so as to be in contact with the impurity region A2.
  • FIGS. 53C and 54C Thereafter, as shown in FIGS. 53C and 54C, all of the registers 432 are removed to expose the surface of the W plug WP2, and as shown in FIGS. 53D and 54D.
  • the pit lines BL1, BL2, and BL3 that cross each contact part are attached with metal wiring. Complete.
  • open terminals T1 and T2 are formed between the bit lines BL1 and BL3 and the impurity regions A1 and A3.
  • memory cells M1, M2, and M3 were formed along word line WL1 in FIG.
  • the present embodiment is characterized in that the overall configuration is very simple, and the process from receiving the ROM code to completing the ROM is extremely short.
  • an infinite resistance is selectively interposed between the lead line and the pit line, or a substantially zero resistance element is interposed.
  • the input signal is selectively delayed by a memory cell having a delay amount of zero or an infinite delay amount and output, and information is read out at a predetermined timing with respect to the input signal, thereby omitting a transistor.
  • Good memory cell function miniaturizing the memory cell and facilitating manufacturing.

Landscapes

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  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Description

明 細 書 情報記憶装置およ びそ の動作方法 技術分野
この発明は、 情報の記憶装置、 特に時間軸に沿って 2値情 報または多値情報の記録、 再生を行う情報記憶装置およびそ の動作方法に関する。 背景技術
情報の記憶装置と して半導体記憶装置、 例えばマス ク R OMがある。 このマスク R OMは、 マスク工程でメモリセ ルトラ ンジスタに情報を書き込み、 " 1 " または "0" の情 報を固定してしまう R OM、 すなわち読み出し専用メモリで あ
図 1は MO S型のメモリセルトランジス夕を用いて構成さ れた従来のマスク R 0 Mの一部を示す回路図である。 図 1に おいて、 Q 1乃至 Q 8は MO S型のメモリ トラ ンジスタで、 この トランジスタ Q 1— Q 8のゲ一 ト電極はそれぞれヮー ド 線 WL 1乃至 WL 8に接続される。 トラ ンジスタ Q l— Q 8 の ドレイ ン電極はピッ ト線 B L 1に共通に接続され、 ソース 電極は接地される。 MO S型 トラ ンジスタがェンハンスメ ン ト型であるか、 しきい値を変化させるためにイオン注入した デプレッ ショ ン型であるかにより、 その固定記憶内容をデ一 タ " 1 " 、 "0" に対応させる。 このよう に構成すると、 例 えばトラ ンジスタ Q 1 は " CT に、 トラ ンジスタ Q 2は " 1 ' に固定されるこ とになる。
このようにして形成したマスク R 0 Mは、 例えば 1 ヮ一 ド が 8ピッ ト構成の情報を読みだすのに、 夫々のピッ トに対し て専用のヮ― ド線が必要であるから、 合計 8本のヮ一ド線が 必要である。 こ こで 1つのヮー ド情報を読み出すのに一本の ヮ一 ド線を用いるのみでよい事になれば、 マスク R O Mの構 成を飛躍的に簡潔化させることができる。
従来のマスク R 0 Mにおいては、 多ビッ ト構成のワー ド '主 報を読み出すためにはビッ ト数分のヮ一 ド線が必要であり、 マスク R Ο Μの構成が複雑になり、 その分メモ リ セルの面積 を小さくすることができなかった。
また、 従来のメモリセル、 例えばトラ ンジスタ 1個では 1 ビッ 卜の情報しか記録、 再生できないが、 1個のメモリセル で複数ビッ トの情報あるいは多値情報の記録、 再生が可能に なればさらにマスク R 0 Μの高密度化が可能になる。 発明の開示
本発明は、 上記のような課題を解決するために、 ワー ド線 の本数を減らし、 メモリ セル面積をより縮小することができ より高密度の情報を記録、 再生できる情報記憶装置およびそ の動作方法を提供することを目的とするものである。
上記の目的を達成するために、 本発明は、 複数のメモリ素 子と、 この複数のメモリ素子の読み出し制御端子を共通に一 つのヮ一 ド線に接続する手段と、 前記読み出し制御端子とヮ 一ド線との間に接続され、 ヮ一 ド線からの読み出し信号を順 次読み出し制御端子に情報の内容に応じた所定の遅延時間を もって供給するための遅延素子を含む読み出しタイ ミ ング制 御回路とを具備し、 前記遅延素子と複数のメモリ素子とを組 み合わせることにより時間軸に沿って情報を記憶することを 特徴とする情報記憶装置を提供するものである。
さらにこの発明は、 複数のスイ ッチング素子と、 この複数 のスィ ッチング素子のスイ ツチング制御端子を共通に一つの ヮ一 ド線に接続する手段と、 前記スィ ッチング制御端子とヮ 一ド線との間に接続され、 ヮ一 ド線からの読み出し信号を順 次スィ ッチング制御端子に情報の内容に応じた所定の遅延時 間をもって供給するための遅延素子を含む読み出しタイ ミ ン グ制御回路と、 前記遅延素子に供給された読み出し信号に応 じて時間軸に沿って前記スィ ッチング素子から順次情報を読 み出す手段とを具備し、 前記遅延素子と複数のスイ ッチング 素子とを組み合わせることにより時間軸に沿って情報を記憶 することを特徴とする情報記憶装置を提供するものである。
この発明は、 半導体基板上に形成された複数のメモリセル トラ ンジスタと、 一つのワー ド線と、 このワー ド線に一端が 接続された複数の直列接続の抵抗素子を有する遅延回路と、 前記複数のメモリ セル トラ ンジスタのスィ ッチング制御端子 を順次直列に接続された抵抗素子間の各中間接続点に接続す る手段と、 前記ヮ一 ド線に供給された読みだし信号に応じて 時間軸に沿って前記メモリセル トラ ンジスタから順次情報を 読み出す手段とを具備し、 前記遅延回路と複数のメ モリ セル トランジスタとを組み合わせることにより時間軸に沿って情 報を記憶することを特徴とする半導体記憶装置を提供するも のでめる。
本発明の情報記憶装置によれば、 1本のヮー ド線を用いて. 複数のメモリ素子に記憶された多ピッ ト情報を時系列的に連 続的に取り出すことができ、 これを必要に応じてレジスタな どにラ ッチして並列複数ピッ ト情報と して取り出すこと もで る。
また、 上記の目的を達成するために、 本発明は第 1の導電 型の半導体基板と、 この第 1の導電型の半導体基板内に互い に所定距離をおいて形成された第 2の導電型の第 1、 第 2の 半導体領域と、 この第 1、 第 2の半導体領域に跨がってそれ ぞれメモリ トラ ンジスタを形成するために前記半導体基板上 に絶縁膜を介して形成された複数のゲー ト電極と、 この複数 のゲ一 ト電極相互間を電気的に接続する状態でゲー ト電極の 上に形成された所定の抵抗値を有する遅延線と、 を具備し、 前記遅延線と複数のメ モリ トラ ンジスタ とを組み合わせるこ とにより時間軸に沿つて情報を記億することを特徴とする時 間差読出マスク R O M装置を提供するものである。
さ らにこの発明は、 第 1の導電型の半導体基板と、 この第 1の導電型の半導体基板内に互いに所定距離をおいて形成さ れた第 2の導電型の少なく とも第 1、 第 2、 第 3の半導体領 域と、 この第 1、 第 2、 および第 2、 第 3の半導体領域に跨 がってそれぞれメモリ トラ ンジスタを形成するために前記半 導体基板上に絶縁膜を介して形成された複数の第 1ゲー ト電 極群、 第 2ゲー ト電極群と、 この第 1ゲー ト電極群、 第 2ゲ 一ト電極群の複数のゲ一 ト電極相互間を電気的に接続する状 態でゲー ト電極の上に形成された所定の抵抗値を有する第 1、 第 2の遅延線と、 を具備し、 前記第 2の半導体領域は前記第 1ゲー ト電極群 第 2ゲ一 ト電極群に対して共通に用いられ、 前記第 1、 第 2の遅延線とこれらに関連して形成された複数 のメ モリ トラ ンジスタとを組み合わせるこ とによ り時間軸に 沿って情報を記憶する こ とを特徴とする時間差読出マスク R O M装置を提供する ものである。
さ らにこの発明は、 第 1の導電型の半導体基板と、 この第 1の導電型の半導体基板内に互いに所定距離をおいて形成さ れた第 2の導電型の複数の所定形状の第 1の半導体領域と、 この第 2の導電型の第 1の半導体領域の回りに所定距離をお いて共通に形成された第 2の導電型の第 2の半導体領域と、 この第 1、 第 2の半導体領域に跨がってそれぞれメ モリ トラ ンジスタを形成するために前記半導体基板上に絶縁膜を介し て形成された複数のゲー ト電極群と、 この複数のゲー ト電極 群の夫々における複数のゲー ト電極相互間を電気的に接続す る状態でゲー ト電極の上に前記第 2の半導体領域に対応して 形成された所定の抵抗値を有する複数の遅延線と、 を具備し、 前記第 2の半導体領域は前記第 1 の半導体領域に対して共通 に用いられ、 前記複数の遅延線とこれらに関連して形成され た複数のメモリ トランジスタとを組み合わせることにより時 間軸に沿って情報を記憶することを特徴とする時間差読出マ スク R O M装置を提供する ものである。 本発明の時間差読出マスク R O M装置によれば、 1本のヮ 一ド線を用いて 複数のメモリ素子に記憶された多ピッ ト情 報を時系列的に連続的に取り出すことができ、 これを必要に 応じてレジスタなどにラッチして並列複数ピッ ト情報と して 取り出すこともできる。
この発明の記憶素子は、 少なく とも一つのスイ ッチング素 子と、 このスィ ッチング素子のスィ ッチング制御端子に選択 的に接続され多値情報の内容に応じた遅延時間をもってスィ ッチング素子のスィ ッチングを制御するための遅延素子とを 具備し、 時間軸上に多値情報を記憶することを特徴とする。
この発明の多値情報記憶装置は、 少なく とも一つのスイ ツ チング素子と、 このスィ ツチング素子のスィ ツチング制御端 子に選択的に接続され多値情報の内容に応じた遅延時間をも つてスィ ッチング素子のスイ ツチングを制御するための遅延 素子と、 前記遅延素子に供給された読みだし信号に応じて時 間軸に沿って前記スイ ッチング素子から順次多値情報を読み 出す手段とを具備することを特徴とする。
この発明の半導体記憶装置は、 半導体基板上に形成された 複数のメモ リセル トラ ンジスタと、 各々のメモリ セル トラ ン ジス夕のスィ ッチング制御端子に夫々接続され多値情報の内 容に応じた遅延時間をもってメモリセル トラ ンジスタのスィ ッチングを制御するための複数の遅延素子と、 前記遅延素子 に供給された読みだし信号に応じて時間蚰に沿って前記メ モ リセルトランジス夕から順次多値情報を読み出す手段とを具 備することを特徵とする。 この発明の半導体記憶装置は、 半導体基板上に形成された 複数のメモリ セル トラ ンジスタと、 各々のメ モリセル トラ ン ジス夕のスィ ツチング制御端子に夫々選択的に接続され多値 情報の内容に応じた遅延時間をもつてメモリセル トラ ンジス 夕のスィ ッチングを制御するための複数の遅延素子と、 前記 遅延素子に供給された読みだし信号に応じて時間軸に沿って 前記メモリ セルトランジス夕から順次多値情報を読み出す手 段とを具備することを特徴とする。
この発明の半導体記憶装置は、 半導体基板上に形成された 複数のメモリ セル トラ ンジスタと、 各々のメモリ セル トラ ン ジス夕のスィ ッチング制御端子に夫々選択的に接続され多値 情報の内容に応じた遅延時間をもってメ モリ セルトランジス 夕のスィ ッチングを制御するための複数の遅延素子と、 前記 遅延素子を介して各々のメモリセル トラ ンジスタのスィ ツチ ング制御端子に読みだし信号を供給するための複数のヮー ド 線と、 前記遅延素子に供給された読みだし信号に応じて時間 軸に沿って前記メモリセルトランジスタから出力される信号 を順次所定のタイ ミ ングでシリアルの多値情報として読み出 す手段とを具備することを特徴とする。
この発明の多値情報記憶装置の動作方法は、 スイ ッチング 素子のスィ ッチング制御端子に供給される制御信号を読出し クロッ クの整数倍の時間だけ遅延させるとともに、 前記スィ ッチング素子の出力端子に現れる信号を前記読出しク ロ ッ ク に同期して順次シ リ アルに取り出すこ とにより、 前記スィ ッ チング素子から時間軸上にシリアルに並んだ多値情報を読み 出すようにしたことを特徵とするものである。
本発明の多値情報記憶装置によれば、 スィ ッ チング素子の スィ ッチング制御端子に供給される制御信号を遅延素子によ り所定の時間だけ遅延させるとともに、 前記スィ ッチング素 子の出力端子に現れる信号を所定のタイ ミ ングで読みだして 順次シリアルに取り出すことにより、 前記スィ ッチング素子 から時間軸上にシリ アルに並んだ多値情報を読み出すことが できる。
上記の目的を達成するために、 本発明は、 複数のビッ ト線 と、 前記複数のピッ ト線と交差する方向に配置された少なく とも 1本のヮ一ド線と、 前記複数のビッ ト線とヮー ド線との 交点に夫々接続された複数の遅延素子と、 この複数の遅延素 子にそれぞれ所定方向にのみ電流を流す電流制御手段と、 前 記ヮー ド線に与えられた読み出し信号に応じて所定のタイ ミ ングで前記複数のビッ ト線にそれぞれ現われる情報を検出す る手段とを具備し、 前記遅延素子と電流制御手段とを組み合 わせるこ とにより情報を記憶することを特徴とする情報記憶 装置を提供する。
更に本発明は、 複数のピッ ト線と、 前記複数のビッ ト線と 交差する方向に配置された少なく とも 1本のワー ド線と、 前 記複数のピッ ト線のうちの選択されたピッ ト線とヮー ド線と の交点に接続された第 1の抵抗素子を含む第 1 のメモリ素子 と、 前記複数のピッ ト線のうちの選択された他のピッ ト線と ヮ一ド線との交点に接続され第 1の抵抗素子とは異なる抵抗 値を持った第 2の抵抗素子を含む第 2のメモリ素子と、 この 第 1、 第 2のメモ リ素子にそれぞれ所定方向にのみ電流を流 す電流制御手段と 前記ヮ一 ド線に与えられた読み出し信号 に応じて所定のタイ ミ ングで前記ヮ一 ド線に現われる多値情 報を検出する手段とを具備し、 前記第 1、 第 2の抵抗素子と 電流制御手段とを組み合わせるこ とにより時間軸に沿って情 報を記憶することを特徵とする情報記憶装置を提供する。
更に本発明は、 複数のビッ ト線と、 前記複数のピッ ト線の 夫々に形成された複数のコンタク ト部と、 このコンタク ト部 内に形成されたダイォ一 ドと、 このダイォー ドに接続される ように前記コンタク ト部に選択的に埋め込まれた抵抗材料と、 前記複数のビッ ト線と交差する方向に配置され前記コンタク ト部に直接または前記抵抗材料を介して接続された複数のヮ 一ド線と、 前記ヮ一 ド線に与えられた読み出し信号に応じて 所定のタイ ミ ングで前記ヮー ド線に現われる電位変化を検出 する手段とを具備し、 前記ダイォー ドと抵抗材料とを組み合 わせることにより時間軸に沿って情報を記憶することを特徴 とする情報記憶装置を提供する。
更に本発明は、 少なく とも 1本のビッ ト線と、 前記ピッ ト 線と交差する方向に配置された複数本のヮ一 ド線と、 前記ビ ッ ト線と複数のヮ一 ド線との交点に夫々接続された少なく と も 3種類の異なる遅延時間を有する複数の遅延素子と、 この 複数の遅延素子にそれぞれ所定方向にのみ電流を流す電流制 御手段と、 前記ヮー ド線に与えられた読み出し信号に応じて 少なく とも 3つの異なるタイ ミ ングで前記複数のビッ 卜線に それぞれ現われる情報を検出する手段とを具備し、 前記遅延 素子と電流制御手段とを組み合わせることにより時間軸に沿 つて所定のタイ ミ ングで情報を記憶することを特徽とする情 報記憶装置を提供する。
更に本発明は、 1本のヮー ド線と複数のピッ ト線との間を 異なる値の抵抗で接続してなる情報記憶装置の動作方法にお いて、 前記ワー ド線に供給されたアクセス信号に応じてヮー ド線と複数のピッ ト線との間に流れる信号を前記異なる抵抗 の値に応じて所定時間だけ遅延させ、 この遅延された信号を 所定のタィ ミ ングにより情報として読み出すようにしたこと を特徴とする情報記憶装置の動作方法を提供する。
本発明は、 ヮ一 ド線に供給された入力信号に応じてヮ一 ド 線と複数のピッ ト線との間に流れる信号の遅延量をメモリ素 子の抵抗の値に応じて変化させ、 入力信号と所定時間経過後 の出力信号とを比較することで、 入力信号と出力信号との時 間差が所定値以下のときは " 1 " と認識し、 入力信号と出力 信号との時間差が所定値以上のときは " 0 " と認識すること で、 ヮー ド線に供給された入力信号に応じて複数のビッ ト線 から記憶された複数ビッ トの情報が得られる。
さらに抵抗材の抵抗値を 3種類以上変化させた抵抗を用意 し、 3個以上の異なるタイ ミ ングで読み出すようにすれば各 メ モリ素子に多値情報を記録することもできる。
更に本発明は、 複数のピッ ト線と、 前記複数のビッ ト線と 夫々交差する方向に配置された少なく とも 1本のヮ一 ド線と 前記複数のビッ ト線とヮ一 ド線との交点に夫々接続され実質 的に零或いは無限大の抵抗を含む複数のメモリ素子と、 前記 ヮ一ド線に与えられたァクセス信号に応じて所定のタィ ミ ン グで前記複数のピッ ト線に現われる前記メモリ素子の情報を 検出する手段とを具備したことを特徴とする情報記憶装置を 提供する。
更に本発明は 複数のピッ ト線と、 前記複数のピッ ト線と 交差する方向に配置された複数のヮー ド線と、 前記複数のビ ッ ト線とヮー ド線との交点に夫々接続され実質的に零或いは 無限大の抵抗を含む複数のメモリ素子と、 選択されたヮー ド 線に与えられたアクセス信号に応じて所定のタイ ミ ングで前 記複数のピッ ト線から同時に複数ビッ トの情報を読みだし、 または選択されたピッ ト線に接続されたメモリ素子を介して 複数のヮ一ド線に現われる前記メモリ素子の情報を検出する 手段とを具備したことを特徴とする情報記憶装置を提供する。
更に本発明は、 複数のピッ ト線と、 前記複数のビッ ト線の 夫々に形成された複数のコンタク ト部と、 このコンタク ト部 内に形成されたダイォー ドと、
このダイォ一 ドに接続されるように前記コ ンタク ト部に選 択的に埋め込まれた導電層と、 前記複数のピッ ト線と交差す る方向に配置され前記コンタク ト部に絶縁層または前記導電 層を介して接続された複数のヮー ド線と、 選択されたヮー ド 線に与えられたアクセス信号に応じて所定のタイ ミ ングで前 記複数のビッ ト線から同時に複数ビッ トの情報を検出する手 段とを具備し、 前記導電層と絶縁層とを組み合わせることに より情報を記憶することを特徴とする情報記憶装置を提供す 更に本発明は、 1本のヮー ド線と複数のピッ ト線との間を 実質的に零または無限大の抵抗で接続してメ モリ素子を形成 してなる情報記憶装置の動作方法において、 前記ヮ一 ド線に 供給されたァクセス信号に応じて複数のピッ ト線に現れる信 号を所定のタイ ミ ングで読み出して時間軸上で複数ピッ トの 情報として読み出すようにしたことを特徴とする情報記憶装 置の動作方法を提供する。
このように構成すれば、 ヮ一 ド線に供給されたァクセス信 号に応じてヮー ド線と複数のピッ ト線との間に流れる信号の 有無を検出し、 入力されたアクセス信号と出力信号とを比較 し、 出力信号有りのときは， 定義にもよるが、 " 1 " と認識 し、 出力信号が無しのときは、 定義にもよるが、 " 0 " と認 識することで、 ワー ド線に供給されたアクセス信号に応じて ピッ ト線との交点に設けられた複数のメモリ素子から記憶さ れた複数ビッ トの惰報が得られる。 図面の簡単な説明
図 1は従来のマスク R 0 Mの回路構成の一例を示す図。 図 2は本発明の一実施例の回路構成図。
図 3 A〜 3 Hは図 2の実施例の動作を説明するための信号 波形図。
図 4はこの発明の他の実施例の回路構成図。
図 5 A〜 5 Cは図 4の実施例の動作を説明するための信号 波形図。
図 6は図 4の実施例の動作を説明するための信号波形図。 図 7は図 4の実施例の動作を説明するための信号波形図。 図 8は図 2、 図 4の実施例の動作回路を含む全体の回路の プロッ ク構成図。
図 9は図 8に示したセ ンスアンプイネ一プル信号発生回路 の一例を示す回路図。
図 1 0は図 4の実施例回路の出力検出回路の一例を示すプ ロッ ク図。
図 1 1は図 4に示した実施例回路を半導体基板上に形成し た一例を示すレイァゥ ト図。
図 1 2は図 4に示した実施例回路を半導体基板上に形成し た他の例を示すレイァゥ ト図。
図 1 3は図 1 1、 図 1 2に示したレイアウ トの等価回路を 示す回路構成図。
図 1 4は図 1 1に示したレイァゥ トの変形レイァゥ トを示 す図。
図 1 5は図 1 4のレイアウ トを複数組み合わせたレイァゥ トを示す図。
図 1 6は図 1 1に示したレイァゥ トの他の変形レイァゥ ト を示す図。
図 1 7は図 1 6のレイアウ トを複数組み合わせたレイァゥ トを示す図。
図 1 8は図 1 2に示したレイァゥ トの変形レイァゥ トを示 す図。
図 1 9は図 1 8のレイァゥ トを複数組み合わせたレイァゥ トを示す図。 図 20は図 1 2に示したレイァゥ トの他の変形レイァゥ ト を示す図。
図 2 1は図 20のレイァゥ トを複数組み合わせたレイァゥ トを示す図。
図 22は図 1 2に示したレイァゥ トの他の変形レィァゥ ト を示す図。
図 23は図 22のレイァゥ トを複数組み合わせたレイァゥ トを示す図。
図 24は図 1 2に示したレイァゥ 卜の更に他の変形レイァ ゥ トを示す図。
図 25は図 24のレイァゥ トを複数組み合わせたレイァゥ トを示す図。
図 26は本発明の更に他の実施例の回路構成図である。 図 27は図 26の実施例の動作を説明するためのタイ ミ ン グチヤ一 トである。
図 28は図 26の実施例の動作回路を含む全体の回路のプ ロック構成図である。
図 29は図 28に示したセンスアンプイネ一ブル信号発生 回路の一例を示す回路図である。
図 30 A〜30 Eは図 26に示した実施例の入出力信号波 形図である。
図 3 1はこの発明の更に他の実施例の回路構成図である。 図 32 A〜32 Cは図 26の実施例の要部の構成を示す平 面図である。
図 33 A〜33 Cは図 3 1に示す実施例の要部の断面構造 図である。
図 34は本発明の更に他の実施例の回路構成図。
図 35は図 34の実施例の動作回路を含む全体の回路のプ ロッ ク構成図。
図 36は図 35のセル回路部の構成を示すプロッ ク図。
図 37はこの実施例の動作を説明するためにセル回路を簡 略に示す図。
図 38A〜38 Eは図 37の回路の動作を説明するための タイ ミ ングチャー トである。
図 39は図 35の検出器の構成の一例を詳細に示すプロッ ク図。
図 40 A〜4 O Fは図 39の回路の動作を説明するための タイ ミ ングチヤ一トである。
図 4 1 A〜4 1 Eは図 34に示したメ モリの読出し動作を 説明するためのタイ ミ ングチヤ一ト。
図 42 A〜42 Hは図 34に示したメモリの読出し動作を 説明するためのタイ ミ ングチャー ト。
図 43 A〜43 Cは図 34に示したメモリの読出し動作を 説明するためのタイ ミ ングチャー ト。
図 44 A〜44 Dは図 34に示した実施例回路を半導体基 板上に形成した一例を示す平面図。
図 45 A〜45 Dは図 34に示した実施例回路を半導体基 板上に形成した一例を示す断面図。
図 46はこの発明の更に他の実施例のメモリ回路の構成図。 図 47は図 46の実施例の動作を説明するためのタイ ミ ン グチヤ一 h o
図 48は図 46に示した実施例のメ モリ読出し回路の一部 を示した構成図。
図 49は図 46の実施例の動作を説明するためのタイ ミ ン グチヤ一ト。
図 50は本発明の更に他の実施例の回路構成図。
図 5 1は図 50の実施例の動作回路を含む全体の回路のブ 口ック構成図。
図 52 A〜52 Cは図 50の実施例の情報読出しの原理を 示す波形図。
図 53 A〜53 Dは半導体基板上に図 50の実施例の回路 を形成する工程を示す図。
図 54 A〜54 Dは夫々図 53 A〜 53 Dの工程における 半導体の内部の構成を示す断面図。
発明を実施するための最良の形態
以下、 この発明の一実施例について図面を参照して説明す る。
図 2はこの発明の一実施例のマスク R OMのメ モリセルの 部分を一部取り出して示した回路図である。
図 2において、 8個の MO S トラ ンジスタ T l— T 8はプ ログラム用の トラ ンジスタである。 この トラ ンジスタ T 1 - T 8の一方の電極である ドレイ ン電極はビッ ト線 B L 1を介 して V c c電源に共通接続され、 他方のソース電極は夫々接 地される。 ヮ一 ド線 W L 1は トラ ンジスタ T 1 一 T 8に対し て共通に設けられている。 ヮ一ド線 WL 1には複数の直列抵抗 R 1 - R 7でなる遅延 回路 D Lが接続され 抵抗 R 1. R 2の接練点がトラ ンジス 夕 T 2のゲー トに接続される。 同様に、 抵抗 R 2， R 3の接 続点は トラ ンジスタ T 3のゲー トに、 R 3， R4の接続点は トラ ンジスタ T 4のゲー トに、 R 4， R 5の接統点は ト ラ ン ジス夕 T 5のゲー トに、 R 5 , R 6の接続点は トラ ンジスタ T 6のゲー トに、 R 6， R 7の接続点は トラ ンジスタ T 7の ゲー トに夫々接続される。 抵抗 R 7の他端は トラ ンジスタ T 8のゲー トに接続される。 ここで、 抵抗 R 1 — R 7は信号 遅延素子と して用いられるもので、 夫々の抵抗値を等しく設 定してあるために抵抗 R 1— R 7の夫々における遅延時間は ほぼ等しく なる。 また、 トランジスタ T 1一 T 8はェンハン スメ ン ト型であるか、 しきい値を変化させるためにイオン注 入して、 デプレッ ショ ン型であるかにより、 その固定記憶内 容をデータ " 1 " 、 "0" に対応させてある。 このようにし てこの実施例のマスク R OMの記憶内容が固定されている。 以下、 図 3 A〜 3 Hを参照して図 2の実施例の多ビッ トの 情報を記憶したマスク R 0 Mの記憶内容を読み出す動作原理 を説明する。 ワー ド線 WL 1に供給された入力アクセス信号 は図 3 Aに破線で示したように t 1の時点で立ち上がる。 こ の信号は直接トラ ンジスタ T 1のゲー トに供給されるが、 ト ランジスタ T 1はデプレッ シ ョ ン型であるので導通状態であ り、 "0" 出力として、 図 3 Aに示したように、 V c c電源 電圧が 1 /01に出力される。
一方、 ヮ一 ド線 WL 1に供給されたアクセス信号は、 抵抗 R 1のために、 基準時間 t 1から抵抗 R 1の抵抗による時定 数分だけ遅れて図 3 Bに示した t 2の時点に入力信号がトラ ンジス夕 T 2のゲ一 トに供給される。 この トラ ンジスタ T 2 はェンハンスメ ン ト型であるのでこの t 2の時点で導適し、 図 3 Bに示した t 2の時点でピッ ト線 B L 1の電位が零とな り、 " 1 " 出力 I / 0 2が出力される。 同様にしてほぼ等し い時間間隔で、 時点 t 3 - t 8において トラ ンジスタ T 3— T 8からは夫々の固定記憶内容が、 図 3 A〜3 Hに示したよ う に順次出力される。 こ こで、 ト ラ ンジスタ T 6， T 8は T 1 と同様にデプレッ ショ ン型であるので V c c 出力は変化 せず， t 6 , t 8のタイ ミ ングで出力の電圧を検出すれば、 出力内容が特定される。 このように時点 t 1から t 8までの 出力を統合すると、 図 2に示したように 8ビッ トのシリアル 出力 " 0 1 1 1 1 0 1 0 " が一本のヮ― ド線 W L 1への一つ の入力に応じて得られたことになる。 即ち、 従来では、 8ビ ッ トの出力を得るのに 8本のヮ一ド線が必要であつたところ を、 この実施例ではただ一本でよいことになり、 ワー ド線の 省略によるメモリセル面積の縮小が可能である。
以下、 図 4を参照して図 2の実施例をより具体化した他の 実施例を説明する。 図 4において図 2の実施例と対応する部 分は同一の符号を付してその説明を省略する。 図 4において、 図 2の実施例と異なる点は、 トラ ンジスタ T 1 一 T 8のソー ス電極が共適にソース線 Sに接続されて接地されている点で ある。
図 4の実施例のときは、 図 5 Aのよう に時点 t 1で トラ ン ジス夕 T 1のゲ一 トに供給されたパルス波形の入力信号は 抵抗 R 1— R 8にて順次遅延されて時点 t 2、 t 3， 。 。 。 t 8で トランジスタ T 2— T 8のゲー トに供給される。 これ に対して トランジスタ T 1一 Τ 8の出力は、 夫々の トラ ンジ ス夕がデプレ ッ シ ョ ン型かェンハンスメ ン ト型かで図 5 Β に示したよう に、 時間軸上で等分割した時間のあるタイ ミ ングで発生する " 0 " または " 1 " のシ リ アルな出力信号 "0 1 1 1 1 0 1 0" である。 一般的な表現をとれば、 η番 目の トランジスタ Τ ηは η番目のタイ ミ ングで出力するので、 そのタイ ミ ングで出てく る信号の " 1" 、 "0" を検出する ことができる。
しかしながら、 図 4の場合は一本のソース線 S Lに統合さ れるので、 I /0出力は電圧出力と して検出することが困難 であり、 以下に説明する方法で検出することができる。 すな わち、 すべての トランジスタ Τ 1〜Τ 8が接続されたビッ ト 線 B L 1に流れる電流値は、 図 2で説明したように、 0 Ν状 態となる トランジス夕の数が増加するに従い図 5 Cに示すよ うに例えば 1 Αずつ増加してゆく。 この電流は、 ピッ ト線 B L 1に接続された電流増幅型のセンスアンプ S Aを介して 検出することができる。 ここで、 各々の トランジスタのゲー トに与えられる入力のタイ ミ ングはほぼ決まっているので、 所定の時間における電流量をみればその時間に対応する位置 の トラ ンジスタ力 0 Nか 0 F Fか、 すなわち、 " 1 " 力、 " 0 " かが判定できる。
図 5 Cに示したように、 t l〜 t 8の時点で得られる電流 値が 1 Aずつ異なるので、 これを例えば図 6に示したよう に ク ロ ッ ク信号 C L 1〜 C L 8に対応して、 順次隣同志 の ト ラ ンジスタからの出力電流値の比較を行う。 ク ロ ッ ク C L 1 に対しては出力電流はゼロであるからそれ以前の電流 との出力差がなく、 従って I / 0 1は " CT3 である。 クロッ ク C L 1 2に対しては出力電流がたとえば 1マイ ク ロアンべ ァとなり、 ク ロ ッ ク C L 1のときの電流値との間で所定値の 出力差が得られ、 従って I / 0 1は " 1 " である。 同様にし てクロック C L 3〜C L 8が発生するたびに直前の電流値と の差が所定値以上であるか否かが検知される。
図 7は図 4の実施例のマスク R OMに対するァ ドレス入力、 ク ロッ ク信号、 このクロック信号に応じて読み出されたデー タ出力 I Z0 1〜 I Z 08の関係を示すタイ ミ ングチャー ト である。
図 2、 図 4に示した構成のマスク R 0 Mからシリ アル多ピ ッ ト情報を読み出すための全体の回路構成は例えば図 8のブ ロ ッ ク図に示すように構成される。 図 8において、 メモリ の ァ ドレス信号は入力バッファ 2 1 に供給される。 入力バッフ ァ 2 1の出力信号はデコーダ 2 2に供給されて解読され、 所 定のヮ一ド線、 例えば WL 1が選択される。
一方、 入力バッ ファ 2 1の出力信号はセンスアンプイネ一 プル信号発生回路 2 3の入力端子に供給される。 このセンス アンプイネ一プル信号発生回路 2 3は前述したように、 ヮ一 ド線 W L 1 に接続されたメモリ セル T 1一 T 8に対するァ ド レス入力に夫々同期した読みだしク口ッ クを発生させるため のものである。 生成された読みだしクロッ クはセンスアンプ 24に供給される。 この結果 センスアンプ 24からは図 4 に示したように " 0 1 1 1 1 0 1 CT の 8ピッ トのシ リ アル 情報を読み出すことができる。
図 9はセンスアンプイネ一プル信号発生回路 23の一例を 示した回路図であり、 入カバッ ファ 2 1からのパルス信号が 入力端子 3 1に入力される。 この入力端子 3 1には M 0 S ト ラ ンジスタ 3 2— 1のゲー トが接続されるとと もに図 2、 図 4の抵抗 R 1一 R 8の夫々 とほぼ同一の時定数を有する C R遅延回路 36— 1の一端が接続される。 この C R遅延回 路 36— 1の他端は次の段の トランジスタ 32— 2のゲー ト に接続されるとともに、 C R遅延回路 36 - 1とほぼ同一の 時定数を有する C R遅延回路 36 2の一端に接続される。
C R遅延回路 36— 2の他端は次の段の トランジスタ 32— 3のゲー トに接続される。 トラ ンジスタ 32— 1、 32— 2、 32— 3のソースは出力端子 35からセンスア ンプ 24の入 力端に接続きれる。 以下、 同様の構成の C R遅延回路 36 - 1乃至 36— 8の出力がトランジスタ 32— 1乃至 32— 8 のゲー トに順次供給される。
図 9のように構成された回路において、 入力端子 3 1にパ ルス信号が供給されると、 トランジスタ 32— 1からは直ち に出力 P 1が得られる。 続いて、 C R遅延回路 36— 1の遅 延時間に相当する所定の時間経過後に トラ ンジスタ 32— 2 から出力 P 2が得られる。 さらに C R遅延回路 36— 2の遅 延時間に相当する所定時間の経過後に トランジスタ 32— 3 から出力 P 3が得られる。 同様にして C R遅延回路 36— 1 乃至 36— 8の遅延時間に相当する所定時間の経過後に トラ ンジスタ 32 - 1乃至 32— 8からは出力 P 1乃至 P 8が順 次得られる。 これらの出力 P 1乃至 P 8は読みだしクロッ ク と してセンスアンプ 24に供給され、 図 2、 図 4に示したシ リアル出力 "0 1 1 1 1 0 1 0" が得られる。
図 5、 図 6、 図 7で説明した図 4の実施例の情報読出方法 は、 例えば図 1 0の回路で実現できる。 図 1 0において、 電 流センスアンプ S Aからの図 5 Cに示した電流出力は第 1の ラ ッチ回路 L 0とともに、 アン ド回路 AND 1〜AND 8の 一方の入力端に供給される。 アン ド回路 A N D 1〜 A N D 8 の他方の入力端にはクロッ ク C L 1〜C L 8が供給され、 そ の出力端は夫々ラッチ回路 L 1〜L 8の入力端に供給される。 互いに隣り合うラ ッ チ回路 L 0 と L l、 L 1 と L 2 * ♦ · L 7と L 8の出力はそれぞれ差動増幅器 D 1〜D 8の入力端 に供給され、 それぞれ読みだし出力 I Z01〜 I Z08が固 定的に得られる。
次に図 1 0の回路の動作を説明する。 ワー ド線 WL 1に読 み出し信号が与えられると、 ラッチ回路 L 0には最初のク ロ ッ ク C L 1が供給される以前の電流センスアンプ S Aからの 出力がラッチされる。 最初のクロッ ク C L 1が供給される と、 電流セ ンスア ンプ S Aからの出力がア ン ド回路 A N D 1〜 A N D 8に供給されるが、 この う ちア ン ド回路 A N D 1の み最初のク ロ ッ ク C L 1によりゲー トが開いて、 電流センス アンプ S Aからの出力がラッチ回路 L 1にラッチされる。 以 下同様にしてク ロック信号が与えられるたびに対応するアン ド回路を介して電流センスアンプ S Aからの出力がラ ッチ回 路にラッチされる。 互いに隣り合うラッチ回路 L 0と L 1、 L 1 と * * L 7 と L 8の出力はそれぞれ差動増幅器 D 1〜D 8の入力端に供給され、 図 7に示したようにそれぞ れ読みだし出力 I / O l I Z O 8が差動増幅器 D 1〜D 8 から固定的に得られる。
なお、 図 2、 図 4の実施例のメ モリ部分は、 図 8、 図 9の センスアンプ回路、 あるいは図 1 0の回路と同一の半導体基 板上に形成することができることは勿論である。
図 4の実施例の回路は例えば図 1 1 に示したような各々の 素子のレイァゥ トで具体化できる。 図 1 1 において、 半導体 基板の表面領域に互いに対向する細長いソース領域 7 1およ びドレイ ン領域 7 2が形成される。 この結果、 図 4のビッ ト 線 B L 1は ドレイ ン領域 7 2中に含まれることになり、 ソ一 ス線 S L もソース領域 7 1に含まれることになる。 ソース領 域 7 1の一端にはソースコンタク ト 7 3が形成され、 ドレイ ン領域 7 2の一端には ドレイ ンコ ンタク ト 7 4が形成される, 互いに対向する細長いソース領域 7 1およびドレイ ン領域 7 2の間には、 トラ ンジス夕 T 1一 T 8の夫々のチヤ ンネル 領域に対応する位置に 8個のゲー ト電極が L 0 C 0 S領域 7 5 - 1乃至 7 5— 8により互いに分離された状態で所定間 隔をおいてゲー ト酸化膜 （図示せず） を介して形成される。 ここで、 トランジスタ T 1 , T 6， T 8はデプレッ ショ ン型 にするためにそのチヤ ンネル領域に所定の ドーズ量でィォン が注入されている。
更に ゲ— ト電極および L O C O S領域 7 5 - 1乃至 7 5 一 8の上にはソース領域 7 1および ドレイ ン領域 7 2の間に 沿って図 4の遅延回路 D Lに相当するシリサイ ド抵抗層 7 6 が形成される。 このシリサイ ド抵抗層 7 6は例えばポリ シリ コ ン層をまず形成し、 これを夕 ングステンなどの金属を用い てシリサイ ド化することにより容易に形成することができる, この際、 シリサイ ド抵抗層 7 6の全長に亘つて均一に抵抗値 が分布するように ドーズすれば、 各々のゲ一 ト電極間にほぼ 等しい抵抗値の抵抗が接続されることになる。 トラ ンジスタ T 1に近いシリサイ ド抵抗層 7 6の一端にはコ ンタク ト 7 7 が形成され、 このコ ンタク ト 7 7を介して図示しないワー ド 線に接続される。 即ち、 図 4の抵抗 R 1乃至 R 7がトラ ンジ ス夕 T 2乃至 T 8のゲ一 ト電極に接続されることになる。
また、 図 1 1の回路レイァゥ トは図 1 2に示したように変 形することができる。 図 1 2の回路レイアウ トでは、 真ん中 にほぼ 8角形の ドレイ ン領域 7 2 aが形成され、 その周りを チヤ ンネル領域を挟んでソース領域 7 1 aで取り囲んだ構成 である。 ソース領域 7 1 aおよびドレイ ン領域 7 2 aにはそ れぞれコンタク ト 7 3 a、 74 aが形成されている。
トラ ンジスタ T 1乃至 T 8のゲー ト電極および L O C O S 領域 7 5 _ 1 a乃至 7 5— 8 aはコンタク ト 74 aを中心に 放射状にほぼ均等に配置される。 また、 これらのゲー ト電極 および L O C O S領域 7 5— 1 a乃至 7 5— 8 aの上にはシ リサイ ド抵抗層 7 6 aが形成され、 そのコンタク ト 7 7 aは 図示しないヮ一 ド線に接続される。 図 4の回路を図 1 2のよ うなレイアウ トで構成すれば図 1 1 の例に対して更に面積を 縮小できる。
尚、 図 1 1あるいは図 1 2のように構成すると、 シリサイ ド抵抗層 7 6 . 7 6 a と半導体基板との間には浮遊容量が発 生し、 図 4の実施例の抵抗 R 1乃至 R 8には夫々並列に静電 容量が接続されることになる。 図 1 3はこのようにして形成 された静電容量 cが抵抗 R 1乃至 R 8に夫々並列に接続され た状態を示すものである。 図 4の実施例ではヮー ド線 W L 1 に供給されたアクセス信号に対する遅延量は抵抗による時定 数により決定したが、 図 1 3の例では C R時定数により決定 することになる。
また、 以上説明した実施例はいずれも 8ビッ トの情報を 8 つの トランジスタに記録する場合であるが、 トランジスタお よびこれに関連して設けられる遅延素子の数を增減すれば、 所望のピッ ト数の情報を記録し、 読み出すことができる。
なお、 本発明は同様に、 各種の多ビッ トの R O M回路に利 用できることは明らかである。 また、 プログラマプルトラン ジス夕の代わりに種々のスイ ッチング素子を用いることもで きることは勿論である。
以上詳述したようにこの実施例によれば、 複数のメモリ素 子、 例えばプログラム トランジスタのゲ一 トに 1本のヮ一 ド 線から与えられる信号を順次遅延させることで、 各々のメモ リ素子を時系列的に動作させ、 複数のメモリ素子に記憶され た多ビッ トの情報を時系列的に連続的に取り出すことができ るように構成することにより ワー ド線や出力信号線を大幅に 省略でき、 例えば半導体集積記憶装置の集積度を向上できる 情報記憶装置およびその動作方法を提供するこ とができる。
なお、 図 1 1の回路レイァゥ トは図 14ないし図 1 7に示 したように変形する ことができる。
図 14のレイァゥ トは 8ピッ トを一つの単位とする情報記 憶セルである。 実際には、 この単位情報記憶セルを図 1 5に 示したように半導体基板上に複数個並べて形成することによ りマスク R 0 M装置が製造される。
図 1 5において、 3つの半導体領域 1 2 1 A、 1 2 2 A、 1 2 2 Bが半導体基板 （図示せず） 上に互いに所定距離を置 いて形成される。 半導体領域 1 2 1 A、 1 2 2 Aには図 14 と同様にソース コ ンタ ク ト 1 2 3 A、 ドレイ ンコ ンタ ク ト 1 24 Aが形成されるとともに、 その間にはゲー ト電極を挟 んで L 0 C 0 S領域 1 2 5— 1 A乃至 1 2 5— 8 Aが形成さ れ、 さらにその上にはソース領域 1 2 1 Aおよびドレイ ン領 域 1 2 2 Aの間に沿って図 2の遅延回路 D Lに相当する シ リ サイ ド抵抗層 1 2 6 Aが形成される。
半導体領域 1 2 2 Aのソースコ ンタク ト 1 2 3 Aに相当す る位置にはソースコンタク ト 1 2 3 Bが形成され、 半導体領 域 1 2 2 Aに形成された ドレイ ンコ ンタ ク ト 1 24 Aに相 当する半導体領域 1 2 2 Bの位置には ドレイ ンコ ンタク ト 1 24 Bが形成される。 これらの領域 1 2 2 A, 1 2 2 B © 間にはゲー ト電極が L 0 C 0 S領域 1 2 5— I B乃至 1 2 5 — 8 Bの間に形成され、 さらにその上には領域 1 2 2 Aおよ び領域 1 22 Bの間に沿って図 2の遅延回路 D Lに相当する シ リ サイ ド抵抗層 1 2 6 Bが形成される。 シ リ サイ ド抵抗 層 1 2 6 A、 1 26 Bの一端にはヮ一 ドライ ンコ ンタ ク ト 1 27 A、 1 27 Bが形成される。 このようにして、 第 1、 第 2の 8ピッ トセル C e l， C e 2が形成される。 シリサイ ド抵抗層 1 26 A、 1 26 Bの他端は L O C O S領域 1 25 - 8 A、 1 25 - 8 Bの上に形成された他のヮー ドライ ンコ ンタク ト 1 27 C、 127 Dを介してさ らに他の第 3、 第 4 の 8ビッ トセル C e 3, C e 4を形成するために延長して形 成される。
この第 3の 8ビッ トセル C e 3は二つの半導体領域 1 2 1 C s 1 22 Cの間に形成され、 L 0 C 0 S領域 1 25— 1 C、 1 25— 2 C、 1 25— 3 C、 …の間のゲー ト電極上にシリ サイ ド抵抗層 1 26 Cを設けて形成される。 二つの半導体領 域 1 2 1 C、 1 2 2 Cにはそれぞれソース領域 1 23 C、 1 23 Dが形成される。 同様に、 第 4の 8ビッ トセル C e 4 は二つの半導体領域 1 22 C、 1 22 Dの間に形成され、 ゲ — ト電極および L O C O S領域 1 25 - 1 D、 1 25 - 2 D、 1 25— 3 D、 …の上にシリサイ ド抵抗層 1 26 Dを設けて 形成される。 従って ドレイ ンコンタク ト 1 24 Aは 2つの 8 ビッ トセル C e 1、 C e 2に対して共通に接続されることに なる。
このように図 1 5に示したレイァゥ トに形成することによ り、 二つの Sピッ トセル C e 1， C e 2を互いに隣接して形 成 したと きに、 7番目の L O C O S領域 1 2 5 — 7 A、。 1 2 5 — 7 B と 8番目の L O C O S領域 1 2 5 — 8 A、 1 2 5 — 8 B との丁度中間の位置に ド レ イ ン コ ンタ ク ト 1 24 Aを収めることができる。
図 1 6は図 14の実施例のレイァゥ 卜に対応する他のレイ ァゥ 卜の一部を示し、 具体的なレイァゥ トを図 1 7に示す。 図 1 6のレイァゥ トは図 14 と同様であるので対応する類 似の参照番号を付して説明は省略する。 図 1 7において図 1 5の実施例と異なる点は、 並列接続された二つの 8ビッ トセル C e l、 C e 2を構成する対応する二つの トラ ンジ スタのゲー ト電極、 例えばゲー ト電極および L 0 C 0 S領域 1 25— 1 Aと 1 25— I Bとがシリサイ ド抵抗層 1 26 A、 1 26 Bとに直交する方向に同一線上に並んで形成されてい るのに対して、 図 1 7の実施例ではゲ一 ト電極と L O C O S 領域 1 3 5 — 1 A〜 1 3 5 — 8 Aおよびこの上に形成さ れている シ リ サイ ド抵抗層 1 3 6 Aとが、 ゲー ト電極と L O C O S領域 1 35— 1 B〜 1 35— 8 Bおよびこの上に 形成されたシ リ サイ ド抵抗層 1 3 6 Bの長手方向に互いに 1 Z 2ピッヂずれて形成されていることのみである。
この図 1 7の実施例では例えば 8ピッ トセル C e 1の各々 の L 0 C 0 S領域の間に隣接する 8ピッ トセル C e 2を構成 する L 0 C 0 S領域の先端が入り込む形になるので、 隣接す る二つの 8ビッ トセルの間隔を図 1 5の実施例の場合より も さ らに狭くでき、 結果としてマスク R OMをさらに高集積化 するこ とができる。
図 1 8の実施例は、 図 1 2の例における領域 7 1 aから突 出した状態のソースコンタク ト 7 3 aの代わりにほぼ正方形 の領域 1 5 1 内の空いている位置 例えば L 0 C 0 S領域 1 5 5 - 8の近く にソースコ ンタク ト 1 5 3を形成するよう にした例である。 一つの 8ピッ トセルをこのような正方形に 近い 8角形のレイアウ トにすれば 実際にマス ク R OM装置 を構成するときに、 図 1 9に示すように極めてコンパク トな セルのレイァゥ トとすることができる。 図 1 8のパターンは 基本的に図 1 2の例と同等であり、 詳細な説明は省略する。
図 1 9は図 1 8に示した基本構造の 8ビッ トセルを 4個ま とめて半導体基板上に形成した例を示す。 図において、 半導 体基板の導電型に対して反対導電型の多角形状の ドレイ ン領 域 1 5 2 A、 1 5 2 B、 1 5 2 C、 1 5 2 Dが互いに所定間 隔を置いてマ ト リ クス状に形成される。 これらの多角形状の ドレイ ン領域 1 5 2 A〜 1 5 2 Dの周り には、 チヤネル領 域となるべき所定の間隔を置いて ドレイ ン領域 1 5 2 A〜 1 5 2 D と同一導電型のソース領域 1 5 1が形成される。 このソース領域 1 5 1 はすべての ドレイ ン領域 1 5 2 A〜 1 5 2 Dに対して共通に形成される。 ドレイ ン領域 1 5 2 A 〜 1 5 2 Dには夫々 ドレイ ンコンタク ト 1 54 A〜 1 54 D が形成され、 図 1 8のソースコ ンタク ト 1 5 3に対応するそ れぞれの位置にはソースコンタク ト 1 5 3 A〜 1 5 3 Dが設 けられる。 夫々の 8ピッ トセル C e 1〜 C e 4のシ リ サイ ド 抵抗層 1 56 A〜 1 5 6 Dの一端は夫々のセル形成領域の左 上隅に延出されて、 その先端部にはワー ドライ ンコンタク ト 1 5 7 A〜 1 5 7 Dが形成される。 図 1 9のよ う に レイァゥ ト した結果、 ソースコ ンタ ク ト 1 5 3 A〜 1 5 3 Dおよぴヮー ドライ ンコ ンタク ト 1 5 7 A 〜 1 5 7 Dはいずれもセル形成領域の間のスペースを有効に 用いて形成されるので、 半導体基板表面を有効に利用でき、 結果と してスぺ一スフ ァ ク タの優れた高い集積度のマスク R O Mを製造することができる。
図 2 0のセル単体は、 図 1 8の例においてシリサイ ド層の 外に出ていたヮ一 ドライ ンコンタク トをシリサイ ド層の内側 に持ってきた例である。 図 2 0において、 4角型の第 1の半 導体領域 1 6 1の中央部にはチャネル領域を挟んで同じ導電 型の第 2の半導体領域 1 62が形成され、 夫々にはソースコ ンタク ト 1 6 3、 ドレイ ンコンタク ト 1 64が形成される。 ここまでの構成は図 1 8と同じであるが、 異なるのは図 1 8 のシリサイ ド層 1 5 6の先端に形成されたワー ドライ ンコ ン タク ト 1 5 7が図 2 0では L O C O S層 1 68で分離された 状態で ドレイ ン領域 1 6 2の中にヮ一 ドライ ンコ ンタク ト 1 6 7が形成されていることである。 従って図 1 8の例と比 較して、 さ らにひとつの 8ビッ トセルあたりの占有面積が減 少するこ とになり、 マスク R O M全体ではさ らに集積度が向 上する。
図 2 1は図 2 0の単体セルを 4個マ ト リ クス状に配列した 例を示す。 図 2 1 から分かるよ うに、 4個の 8 ピッ トセル C e 1〜 C e 4の相互間の間隔は図 1 9 と比較するとより一 層集積度が向上している。
図 2 2はさ らに他の実施例の単体セルのレイァゥ トを示す, こ こでは、 図 1 8の実施例と異なる点は二つのソースコ ン夕 ク ト 1 7 3がワー ドライ ンコ ンタク ト 1 7 7を挟んで互いに 対角線上に形成されている こ とである。 その他の構成は図 1 8と同様である。 図 2 2のように単体セルを構成すると、 図 23のように 4個のセル C e 1〜C e 4を配置した場合に、 その中央に 4個のセル C e 1〜C e 4に対して 1個のヮー ド ライ ンコンタク ト 1 7 7を設けるだけてすむ。 シリサイ ド層 1 7 6はワー ドライ ンコ ンタ ク ト 1 7 7からセル C e l， C e 3の間およびセル C e 2 , C e 4の間の二つの方向に分 岐し、 一方はセル C e l， C e 3に対して途中でさらに分岐 して延び、 他方はセル C e 2 , C e 4に対して途中でさ らに 分岐して延びて設けられる。
このように 1個のヮー ドライ ンコンタク ト 1 7 7に対して 点対称の関係があると、 夫々のセルの電気的性質がいずれも 対称的に形成される傾向があり、 セル間の電気的特性にばら つきが少なく、 結果として製造されたマスク R OMの複数の 8 ビッ トセル間の特性のばらつきが少なく なる。
図 24はさらに他の単体セルのレイアウ トを示す。 このレ ィァゥ トは図 1 8に示したセルと基本的に同一である。 図 において、 トラ ンジスタ T 1乃至 T 8のゲー ト電極および L O C O S領域 1 8 5 — 1乃至 1 8 5 — 8は ドレイ ン領域 1 82から外側に向かって放射状にほぼ均等に配置される。 また、 これらのゲー ト電極および L 0 C 0 S領域 1 8 5 - 1 乃至 1 85— 8の上にはシリサイ ド抵抗層 1 86が形成され、 そのコンタク ト 1 87は図示しないヮー ド線に接続される。 図 23と同じ考えに立って考案されたレイァゥ トを図 25 に示す。 図 24のレイアウ トの単体セルを図 25に示すよう に配置する。 ここでは、 二つのセル C e 1とじ e 3とが一本 のシリサイ ド層 1 86— 1に関して線対称の関係にある。 シ リサイ ド層 186— 1の先端には第 1のワー ドライ ンコ ンタ ク ト 187— 1が形成され、 他方の二つのセル C e 2と C e とが一本のシリサイ ド層 186— 2に関して線対称の関係 にある。 シリサイ ド層 186— 2の先端には第 1のヮ一 ドラ イ ンコ ンタ ク ト 1 87— 2が形成される。 このようにして C e 1 と C e 3、 あるいはセル C e 2と C e 4との特性のば らつきが軽減される。
また、 以上説明した実施例はいずれも 8ピッ トの情報を 8 つの トランジスタに記録する場合であるが、 トランジスタお よびこれに関連して設けられる遅延素子の数を増減すれば、 所望のビッ ト数の情報を記録し、 読み出すことができる。
図 26はこの発明のさらに他の実施例のマスク R OMのメ モ リ セルの部分を一部取り出して示した回路図である。 図 26において前述の各実施例と対応する部分は同一の参照符 号を付してその説明は省略する。 図において、 T l、 Τ 2、 Τ 3はプログラム用のメモリセルと しての トランジスタで、 この トランジスタ T l、 Τ 2、 Τ 3、 Τ4は MO S型トラ ン ジス夕から構成され、 それぞれのゲー ト電極は選択的に所定 の値を有する抵抗を介してヮー ド線 WL 1、 WL 2、 WL 3 W L 4に接続される。 図 26の例では トランジスタ T 1のゲ 一ト電極はゼロの抵抗を介して、 すなわち直接ヮー ド線 WL 1に接続され、 トラ ンジスタ T 2のゲー ト電極は抵抗 R 1 1 を介してヮ一 ド線 W L 2に接練され トラ ンジスタ Τ 3のゲ 一ト電極は直列に接続された抵抗 R 1 1、 R 1 2を介してヮ ― ド線 W L 3に接続され、 トラ ンジスタ T4のゲー ト電極は 直列に接続された第： U 第 2 第 3の抵抗 R 1 1， R 1 2 , R 1 3を介してヮー ド線 WL 4に接続される。 こ こで、 抵抗 R l l、 R 1 2、 R 1 3の抵抗値は等しく設定されている。 トランジスタ T l、 Τ 2、 Τ 3， Τ4の一方の電極である ド レイ ン電極は共通にビッ ト線 B L 1に接続され、 他方のソ一 ス電極は接地される。 なお、 各々の抵抗に並列に接続されて いるキャパシタ Cはいずれも抵抗を半導体基板上に形成した ときに形成される浮遊容量 （漂遊容量あるいは寄生容量とも 言う） であって、 厳密には抵抗における信号の遅延を考える ときはこの浮遊容量と抵抗による時定数を考慮する必要があ るが、 ここでは主として抵抗による遅延として扱っている。
トランジスタ Τ 1〜 Τ 4の ドレイ ン電極は共通にビッ ト線 B L 1に接続され、 このビッ ト線 B L 1は電流増幅型のセン スアンプ S Αの入力端子に接続される。 このセンスアンプ S Aの電源端子は V c c電源に接続され、 出力端子はカウ ン 夕 2 1 1の入力端子に接続される。 このカウンタ 2 1 1には 後述するクロッ ク信号が供給される。
なお、 ここではプログラム用のメモリセルと しての トラ ン ジスタ T l、 Τ 2、 Τ 3、 Τ 4のみ示したが、 ワー ド線の本 数に応じてプログラム用のメモリセルと して多数の トランジ スタを用い、 夫々のゲー ト電極を選択的に所定の値を有する 抵抗を通してヮ一 ド線へ接続し、 ドレイ ン電極は共通にピッ ト線 B L 1に接銃して マスク R 0 Mが製造される。
以下図 2 6に示した構成を有する多値情報記憶 R O Mから の情報読出しの動作を図 2 7 A〜 2 7 J を参照して説明する, カウ ンタ 2 1 1のク ロッ ク信号入力端子には図 2 7 Aに示 したク ロ ッ ク信号 P l， P 2 , P 3が供給される。 ここで、 図 2 7 Bに示したように、 3つのクロッ ク P 1〜 P 3に同期 したァ ドレス信号 Aが選択されたヮー ド線 W L 1 に供給され ると、 トランジスタ T 1が導通し、 センスアンプ S Aから力 ゥンタ 2 1 1には図 2 7 Cに示す出力 Bが供給され、 カウン タ 2 1 1 はこの出力 Bが L OWとなつている期間に供給され る 3つのク ロ ッ ク信号 P l、 P 2 P 3を 3つのシ リ アル
" 1 " 信号としてカウン ト し、 カウン ト値は " 3 " となる。 このように、 トラ ンジスタ T 1からは読みだしクロッ クに応 じて 3 ピッ トのシ リ アル出力 " 1 1 1 " あるいは多値出力
" 3 " が得られることになる。
同様に、 選択されたワー ド線 WL 2に図 2 7 Bのア ドレス 信号が与えられると、 この信号は抵抗 R 1 1で読みだしク ロ ッ ク P 1の分だけ遅延されて図 2 7 Dに示したタイ ミ ングで トランジスタ T 2のゲー ト電極に供給されて導通させる。 し たがって読みだしクロッ ク P 1の時点では トランジスタ T 2 が非導通であるので、 トランジスタ T 2の ドレイ ン電極はビ ッ ト線 B L 1電位のままである。 従って トランジスタ T 2の 出力信号と しては図 2 7 Eに示す如く " 0 " 信号がセ ンスァ ンプ S Aからカウンタ 2 1 1に得られる。 このときはクロ、ソ ク信号 P 1はカウンタ 2 1 1に与えられず、 カウン ト しない。 続いて読みだしク ロ ッ ク P 2の時点では 抵抗 R 1 1で遅 延されたァ ドレス信号 A '力 ト ラ ン ジスタ T 2のゲ一 ト電極 に供給されるので導通状態となる。 従って L 0 W信号がセン スア ンプ S Aに得られ、 カウン夕 2 1 1はクロッ ク信号 P 2 をカウン 卜する。 続いて読みだしク ロ ッ ク P 3の時点ではァ ドレス信号 A ' がまだ続いて与えられており、 トランジスタ T 2が導通となっているので、 L 0 W信号がセンスアンプ S Aに得られ、 3番目のク ロ ッ ク P 3力 カウ ンタ 2 1 1に よりカウン トされる。 この結果、 トラ ンジスタ T 2からは読 みだしクロッ ク P 1〜 P 3に応じて 3ビッ トのシリアル出力 "0 1 1 " が得られる。 このとき、 カウンタ 2 1 1のカウン ト値は "2" であり、 多値出力 "2" が得られることになる。 また、 ヮ一 ド線 WL 3に読みだしクロッ ク P 1に同期して 図 27 Bの読みだしア ドレス信号 Aが与えられ， トランジス タ T 3が選択される と、 この信号は図 2 7 Fのように抵抗 R 1 1 R 1 2で二つの読みだしク ロ ッ ク P l， P 2の分 だけ遅延される。 したがって読みだしク ロッ ク P 1， P 2の 時点では トランジスタ T 3が非導通のままであるので、 トラ ンジスタ T 3の ドレイ ン電極はビッ ト線 B L 1電位のままで ある。 従って トランジスタ T 3の出力信号と しては図 27 G の如く "00" 信号がセンスアンプ S Aに得られる。 続いて 読みだしクロッ ク P 3の時点で抵抗 R 1 1 , R 1 2で遅延さ れたァ ドレス信号 Aリ力くトラ ンジスタ T 3のゲー ト電極に与 えられるので、 トランジスタ T 3は導通状態となる。 従って L O W信号がセンスアンプ S Aに得られ、 カウ ンタ 2 1 1は 3番目のク ロ ッ ク P 3をカウン トする。 この結果、 トラ ンジ ス夕 T 3からは読みだしクロッ ク P 1〜 P 3に応じて 3 ピヅ トのシリアル出力 M 0 0 1 が得られる。
—方、 トランジスタ T 4が選択されてヮ一ド線 W L 4に図 2 7 Bのァ ドレス信号 Aが供給されると、 この信号 Aは抵抗 R 1 1， R 1 2， R 1 3によって 3個のクロッ ク信号 P 1〜 P 3に相当する期間だけ遅延され、 したがって図 2 7 Hに示 すように、 ア ドレス信号 A ' ' ' はクロッ ク信号 P 1〜P 3の 期間中には トラ ンジスタ T 4のゲー ト電極には与えられず、 非導通のままである。 したがって、 カウンタ 2 1 1のクロッ クカウン ト値は零のままであり、 トランジスタ T 4からは読 みだしクロッ ク P 1〜 P 3に応じて図 2 7 I に示したように 3 ピッ トのシリアル出力 " 0 0 0 " が得られることになる。
このように、 ヮー ド線を経由したァ ドレス信号は トラ ンジ ス夕のベースに接続された抵抗のために、 基準時間から抵抗 の時定数によって定まる時間だけ遅れて トラ ンジスタに伝わ り、 トラ ンジスタは所定時間だけ遅延して 0 Nしたことを伝 える出力信号を発する。 従って、 図 2 7 J に示したように 3 個のク ロッ ク信号 P 1〜 P 3に対応する情報の読出し有効期 間を設定すれば、 所定のタイ ミ ングでセンスアンプ S Aから カウンタ 2 1 1にイネ一プル信号、 即ちァ ドレス信号ととも にクロ ッ クを供給することにより、 抵抗の値によって決まる 内容を持つたシリ了ル多値情報がメモリセルトランジスタか ら得られることになる。 尚、 前記 したよ う に、 図 2 6 の実施例において、 抵抗 R 1 1 ， R 1 2 R 1 3を例えばポリ シ リ コ ンの シ リサイ ド で形成した場合は この抵抗を構成する抵抗層自体と他の近 接導体との間に浮遊容量 cが存在し、 実際には抵抗 R 1 1 ,
R 1 2 , R 1 3 と浮遊容量 c とによる C R時定数によって定 まる時間だけ遅れてメモリセルトランジスタに伝わることに な 。
図 2 6に示した構成のマスク R 0 Mからシリアル多値情報 を読み出すための全体の回路構成は図 8 と同様に例えば図 2 8のブロッ ク図に示すように構成される。 図 2 8において、 メモリ のァクセス信号は入カバッファ 2 1 に供給される。 入 力バッ ファ 2 1の出力信号はデコーダ 2 2に供給されて解読 され、 所定のヮ一ド線、 例えば W L 2、 即ちメモリセル T 2 が選択される。
—方、 入力バッファ 2 1の出力信号はセンスアンプイネ一 プル信号発生回路 2 3の入力端子に供給される。 このセンス アンプイネ一ブル信号発生回路 2 3は前述したように、 メモ リセル T 2に対するァ ドレス信号 Aに同期した読みだしク ロ ッ ク信号 P l， P 2 , P 3 , …を発生させるためのものであ る。 生成されたク ロッ ク信号は検出器 2 4 Aに供給される。 この結果、 検出器 2 4 Aからは図 2 6に示した トラ ンジスタ T 2から " 0 1 1 " のシ リアル多値情報を読み出すことがで さ る o
図 2 9はセンスアンプイネ一プル信号発生回路 2 3の一例 を示した回路図であり、 入力バッ フ ァ 2 1からのパルス信号 が入力端子 3 1に入力される。 この入力端子 3 1には MO S トラ ンジスタ 32のゲー トが接続されるとともに図 26の ト ラ ンジス夕 T 2のゲー トに接続されたものとほぼ同一の時定 数を有する C R遅延回路 36の一端が接続される。 この C R 遅延回路 36の他端は次の段の トラ ンジスタ 33のゲー トに 接続されるとと もに、 図 26の トラ ンジスタ T 2のゲー トに 接続された ものとほぼ同一の時定数を有する C R遅延回路 3 7の一端に接続される。 C R遅延回路 37の他端は次の 段の トラ ンジスタ 34のゲー トに接続される。 トラ ンジスタ 32、 33、 34のソースは出力端子 35から検出器 24 A の入力端に接続される。
このように構成された回路において、 入力端子 3 1にパル ス信号が供給されると、 トランジスタ 32からは直ちに出力 P 1が得られる。 続いて、 所定の時間経過後に トランジスタ 33から出力 P 2が得られる。 さらに所定時間の経過後に ト ランジス夕 34から出力 P 3が得られる。 これらの出力 P 1、 P 2、 P 3は前述の読みだしクロッ ク と して検出器 24 Aに 供給される。
図 3 0 A〜 3 0 Eは図 2 7 Aの読みだしク ロッ ク P l， P 2 , P 3に応じて トランジスタ T l， Τ 2, Τ 3に夫々与 えられる入力ア ドレス信号と出力信号との関係を示す。 ここ で、 各々の トラ ンジスタ T l， Τ 2 , Τ 3においてその入力 の遅延にともなう波形歪みによつて出力信号の発生期間に多 少の減少があるが、 セ ンスア ンプイネ一プル信号発生回路 23は、 図 28、 図 29に示した例では、 図 26の トランジ ス夕 T l , T 2， Τ 3に対応する トラ ンジスタ 3 2、 3 3、 34が用いられているので 検出器 24 Αからは各々の トラ ンジス夕 T l , T 2 , T 3の出力期間内に十分収まる読みだ しクロッ ク P 1 , P 2 , P 3が夫々与えられることになる。 図 3 0 Aは読みだしク ロッ ク P 1， P 2 , P 3に対応する カウン夕 2 1 1の有効カウン ト範囲を示す。 図 3 0 Bでは、 トランジスタ T 1のゲー ト電極には抵抗が接続されていない ので、 検出器 24 Aからは " 1 1 1 " の 3 ピッ ト シ リアル信 号が得られる。 図 3 0 Cでは一つの抵抗 R l 1が接続されて いるので、 検出器 24 Aからは " 0 1 1 " の 3 ピッ ト シ リ ア ル信号が得られ、 図 3 0 Dでは二つの抵抗 R 1 1 + R 1 2 が接続されているので、 " 0 0 1 " の 3 ピッ ト シ リ アル信 号が得られる。 この 2個の抵抗 R 1 1 + R 1 2の代わりに
(R 1 1 + R 1 2) の抵抗値を持つ 1個の抵抗でもよいこと は勿論である。
以上のように、 この実施例では トラ ンジスタ T 1 , T 2 , T 3に対する入力信号と出力信号とを夫々時間軸上に沿って 検出して見ると、 読みだしクロッ ク P 1 , P 2 , P 3で等分 割した所定のタイ ミ ングで発生するオン信号であり、 何番目 のタイ ミ ングかを認識すれば、 互いに大きさの異なる抵抗 1 つと トランジスタ 1つで多値の情報を記録し、 読み出すこと ができる。
図 2 6の実施例ではプログラマブル トランジス夕のゲー ト に抵抗を選択的に接続して所望の遅延量を得るようにしたが. 信号の遅延を抵抗の代わりに静電容量で得るようにしてもよ い
また 図 26の実施例の説明ではセンスアンプ S Aとして 電流検出型のものを用いるようにしたが ヮ一 ド線 WL 1〜 W L 4のそれぞれについてァ ドレス指定ができるので、 各々 の トラ ンジスタ T 1〜T 4の ドレイ ンにおける電圧を検出す るためにセンスアンプ S Aとして電圧検出型のものを用いる こともできる。
以下、 さらに他の実施例を図 3 1を参照して説明する。 図 3 1において、 図 2 6の実施例と対応する部分は同一の 参照符号を付して詳細説明は省略する。 図 3 1の実施例にお いてトランジスタ T 1 は図 26の実施例と同様にそのゲー ト には抵抗も容量素子も接続されていない。 トランジスタ Τ 2 のゲー トは抵抗 R 1 1および容量素子 Cよりなる遅延回路 D を介してヮ一 ド線 W L 2に接続される。 トラ ンジスタ Τ 3の ゲ一 トは抵抗 R 1 1 および容量素子 C 1 よりなる遅延回路 D 1および， 抵抗 R 1 2および容量素子 C 2よりなる遅延回 路 D 2を直列に介してヮ一ド線 WL 2に接続される。 トラン ジスタ T l， Τ 2 , Τ 3の ドレイ ン電極は共通にビッ ト線か らセンスアンプ S Αの入力端子に接続される。
図 3 1の実施例における夫々の トラ ンジスタ T 1 , T 2， T 3のゲー ト電極に対する入力と出力の関係は図 2 6の実施 例と同様に図 3 0 A〜3 0 Eに示すようになる。 この図 3 1 の実施例の場合も図 2 7 A〜 2 7 Jで説明したと同様に時間 軸上に並んだ例えば 3 ピッ トの多値の情報を記録し、 読み出 すことができる。 ここで、 図 26の実施例の各々の トランジスタ T l、 Τ 2 Τ 3のゲー ト部分の構成の一例を図 32 A〜32 Cを用いて 説明する。 図 32 Aはトランジスタ T 1のゲー ト部分を示す 平面図で、 半導体基板に形成された トランジスタ T 1のソー ス ドレイ ン領域にまたがってゲ一 ト絶縁膜を介して形成さ れたゲ一 卜電極 263と図示しないヮー ド線との間には長い 帯状のシリサイ ド層 264が形成される。 このシリサイ ド層 264は、 例えばシリサイ ド層 264に対応する形状の細長 いポリ シリ コン層 265を作り、 これをたとえばタンダステ ンなどの金属を用いてシリサイ ドとして形成することができ る。 この場合、 シリサイ ド化層 264の部分は長く形成する ことによって全体の抵抗値を極めて小さ くすることができ、 その等価回路を実質的に図 26の トランジスタ T 1 とワー ド 線 WL 1との間のように直結することと等しくできる。
図 32 Bは図 26の トランジスタ T 2のゲー ト部分を示す 平面図であり、 図 32 Aの例より シリサイ ド層 264 Aの長 さを短く してあるため、 抵抗値 R 1 1が得られる。 なお、 前 述したように、 シリサイ ド層 264 Aを含むポリ シリ コン層 265には半導体基板との間に浮遊容量 cが生じている。 図 32 Cは図 26の トランジスタ T 3のゲー ト部分を示す 平面図であり、 図 32 A， 32 Bの例で用いたシリサイ ド層 264を用いないでポリ シリ コン層 265のみ用いて構成し てあるため、 高い抵抗値 (R 1 1 + R 1 2 ) が得られる。 勿 論、 図 32 Cの場合、 図 32 Bの場合の抵抗値 R 1 1の 2倍 の抵抗値を得るために若干のシリサイ ド層 264を用いても よい。 なお、 前述したように、 ポ リ シ リ コ ン層 265と半導 体基板との間には浮遊容量 cが生じている。
また、 図 3 1の実施例では、 a 遅延回路 D , D 1， D 2は いずれも主たる遅延素子は容量素子であり、 抵抗 R 1 1， R 1 2はいずれも容量素子 C， C 1 , C 2を形成する対向電 極を基板上に形成する際に付随的に電極の抵抗成分として形 成されるものである。
こ こで、 図 33 A〜33 Cを参照して図 3 1の実施例の ト ランジス夕 T l， Τ 2 , Τ 3のゲー ト部分の構成の一例を説 明する。
図 33 Αは図 3 1の トラ ンジスタ T 1の部分断面構造図で あり、 トラ ンジスタ T 1のゲー ト G 1とワー ド線 WL 1 と し て形成されたメ タル配線とは直接に接続されている。
—方、 トラ ンジスタ Τ 2のゲ一 トに接続されヮ一 ド線 W L 2と して形成されたメ タル配線の下の層間膜 I 1中に ト レン チ H Iを形成する。 ト レンチ H Iの穴径はマスク径で調整し、 その中にヮ— ド線 WL 2に接触した状態で高誘電材料 B 1を 埋める。 このようにすれば、 図 3 1の トラ ンジスタ T 2のゲ ― トに接続された遅延回路 Dを構成する容量素子 Cの値を調 整できる。
また、 トラ ンジスタ T 3のゲー トに接続されワー ド線 W L 3と して形成されたメ タル配線の下の層間膜 I 2中にもより 大きい ト レンチ H 2を形成する。 ト レンチ H 2の穴径はマス ク径で調整し、 その中にヮー ド線 WL 3に接蝕した状態で高 誘電材料 B 2を埋める。 このようにすれば、 図 3 1の トラ ン ジス夕 T 3のゲー トに接続された遅延回路 D 1、 D 2を構成 する容量素子 C l， C 2の値を調整できる。 図 33 Cでは容 量素子 C I , C 2をまとめて大きい ト レンチ H 2内に形成し た例を示しているが、 勿論、 二つの ト レンチを形成して夫々 の中に別々に容量素子 C 1 , C 2を形成するようにしてもよ い o
以上説明したように上記実施例によれば、 信号の遅延を抵 抗の代わりに静電容量で得るようにして図 26の実施例と同 様に多値の情報を記録し、 読み出すこ とができる。
また、 以上説明した実施例はいずれも 3ビッ トの多値情報 を 1つの トランジスタに記録する場合であるが、 トランジス 夕のゲ一 トに接続される遅延回路の遅延量を読みだしク ロッ クの 3個分、 4個分とすれば 4ビッ ト、 5ピッ トなど更に多 ビッ トの多値情報を 1つの トラ ンジスタに記録し、 読み出す こ とができる。
図 34はこの発明のさらに他の実施例の R OMのメモリセ ルの部分を一部取り出して示した回路図である。
図 34において、 ヮ一 ド線 WL 1， WL 2、 W L 3 , W L 4は夫々 8本のビッ ト線 B L 1乃至 B L 8と交差して設けら れ， スィ ッチ トラ ンジスタ SW1, S W 2 , S W 3 , S W4 およびノ ッファ B F 1, B F 2 , B F 3 , B F 4を夫々介し て Xデコーダ XDの出力端子に接続される。 ピッ ト線 B L 1 乃至 B L 8に一端は Yセレクタ Y Sの入力端子に接続され、 Yセレク タ Y Sの選択された出力、 例えばピッ ト線 B L 8 からの出力は、 後で詳述する検出器 S Aにおいて基準電圧 V ref と比較される。 ワー ド線 WL 1〜WL 4と 8本のピッ ト線 B L 1乃至 B L 8夫々の交点には以下に述べる構成のメ モリセルが夫々設けられている。 なお、 こ こでは説明を容易 にするため 8本のピッ ト線 B L 1乃至 B L 8および 2本のヮ 一ド線 W L 1、 W L 2についてのみメモリセルを図示したが ピッ ト線、 ヮー ド線ともに実際には多く の線数が用いられ、 夫々の交点にメ モリセルが設けられる。
ヮー ド線 WL 1は 8個のダイォー ド D 1乃至 D 8のァノ一 ドに夫々接続され、 ダイオー ド D 1〜D 8のカソー ドは抵抗 R 1〜R 8を介してビッ ト線 B L 1〜B L 8に夫々接続され る。 こ こで、 抵抗 R 1 A, R 3 A, R4 A， R 6 A, R 8 A はそこを通る信号を所定の時間だけ遅延させるための値を有 し、 残りの抵抗 R 2 A， R 5 A , R 7 Aは極めて小さい値に 設定される。 例えば、 抵抗 R 1 A, R 8Aはヮ一 ド線 W L 1 の内部抵抗および各々のピッ ト線 B L 1〜 B L 8の内部抵抗 に比べて非常に大きい値に設定されている。
同様に、 ワー ド線 W L 2は 8個のダイオー ド D 1 1乃至 D 18のァノー ドに夫々接続され、 ダイオー ド D 1 1〜D 1 8 のカソー ドは抵抗 R 1 1 A〜 R 18 Aを介してピッ ト線 B L 丄〜 B L 8に夫々接続される。 こ こで、 抵抗値 R 1 1 A、 R 1 2 A、 R 1 5 A、 R 1 6 Aは大きい値に、 残りの抵抗 R 1 3 A、 R 14 A、 R 1 7 A、 R 1 8Aは極めて小さい値 に設定されている。
このよ う に、 ワー ド線 W L 1， W L 2と 8本のピッ ト線 B L 1乃至 B L 8との夫々の交点にはダイォ一 ドと抵抗の 組み合わせの構成のメモリセル、 またはダイォー ドと微小抵 抗の導体との組み合わせの構成のメモリセル M l乃至 M8， M l 1乃至 M 1 8が設けられている。
残りのワー ド線 WL 3， WL 4についても、 図示しないが. 夫々のビッ ト線との交点に同様にダイォ一ドおよび抵抗でな るメモリセルが接練される。
図 34に示した構成の R 0 Mから情報を読み出すための全 体の回路は例えば図 35のプロッ ク図に示すように構成され る。 図 35において、 メモリのアクセス信号は入力バッ フ ァ I Bに供給される。 入カバッファ I Bの出力信号は Xデコ一 ダ XDに供給されて解読され、 所定のヮー ド線、 例えば WL 1が選択される。
—方、 入カバッファ I Bからは前記ァクセス信号に応じて 参照信号 R Fを発生するための指示信号が R F信号発生器 R Fに供給され、 発生された R F信号は検出器と してのセ ンスアンプ S Aの入力端子に供給されるとと もに、 ク ロ ッ ク 信号発生器 C Lに供給される。 この R F信号は、 図 1のピッ ト線 B L 1〜B L 8と交差するヮ一 ド線 WL 1 との交点に接 続されたメ モリセル M l〜M8に対するアクセスに夫々同期 した読出し出力を得るためのものである。 生成された参照信 号 R Fは検出器 S Aに供給され、 検出器 S Aはこの参照信号 R Fが供給されている時間だけ動作するように構成されてい る
この検出器 S Aの出力はシフ ト レジスタ S Rに供給され、 例えば 8本のピッ ト線 B L 1〜 B L 8の出力がシフ ト レジス 夕 S Rにラッチされる。 この結果、 出力バッファ 0 Bからは メモリセル M 1〜 M 8の記憶内容， すなわち 抵抗 R 1 A〜 R 8 Aの値に応じた 8ピッ トのパラ レル情報を読み出すこと ができる。 同様に、 他のワー ド線、 例えば WL 2が選択され ると、 別の 8ピッ ト出力がシフ ト レジスタ S Rを介して出力 バッファ 0 Bから得られることになる。
ここで、 図 3 6を参照して図 3 5のヮー ド線と ピッ ト線の 交点に形成されたセル回路の構成を説明する。 図 36におい て、 Xデコーダ X Dによ り デコー ドされて例えばワー ド線 W L 1が選択されたものとすると、 図 34にも示したように、 このヮ一 ド線 W L 1に接続されたメ モリ セル M 1〜 M 8に記 憶された情報内容はビッ ト線 B L 1〜 B L 8を介して Zゲー ト Z Gに送られる。 この Zゲー ト Z Gは図 1では Yセレクタ Y S として示されている。 図 3において Zゲー ト Z Gの出力 はセンスアンプ S A 1を介してシフ ト レジスタ S R 1に送ら れてラッチされる。
図 34のワー ド線 W L 1にはさ らに多く のピッ ト線が交差 し、 夫々の交点には図 3 6に示すように 8個を一つの単位と して多く のメモリセル M 9〜 M l 6、 M l 7…が接続される。 メ モリセル M 9〜M 1 6の出力はビッ ト線 B L 9〜 B L 1 6 から Yゲー ト Y Gに取り出され、 第 2のセンスアンプ S A 2 を介してシフ ト レジスタ S R 2に送られる。 メモリセル M 1 7以降も同様にして記憶情報が読み出される。
次に図 3 7ないし図 4 3 Cを参照して上記のように構成さ れたマスク R 0 Mから記憶情報を読み出す方法を詳細に説明 する。
図 37は図 34に示した Xデコーダ X Dからヮ一 ド線 W L 1を介してメ モリセル M 1が選択され ピッ ト線 B L 1を介 して Yセレク タ Y Sに読出し出力が得られるまでの回路を以 下の動作説明のために簡略化して示す回路図である。 図中の ヮー ド線 WL 1は抵抗成分 Rw o r dと浮遊容量成分 （漂遊 容量あるいは寄生容量成分とも言う） C w o r dとで示され、 セル M 1は第 1の抵抗 R 1で示され、 ピッ ト線 B L 1は抵抗 成分 R b i tおよび浮遊容量成分 C b i tで示されている。 この回路の構成についてはすでに説明したのでここでは省略 する。
図 38A〜38 Eは図 37の回路の各部の信号波形を示し、 デコーダ部のバッファ B F 1に図 38Aに示す入力が Xデコ ーダ XDから与えられると、 スィ ッチ SW 1を介してワー ド 線 WL 1にはこの入力信号を反転した信号が与えられ、 抵抗 成分 Rw o r dと浮遊容量成分 C w o r dとの接続点 Aには、 図 38 Bに示すようにヮ一 ド線 WL 1の C R成分による若干 の遅れを伴ってセルのアクセス信号が得られる。 このァクセ ス信号はセル抵抗 R 1を介してビッ ト線 B L 1に与えられ、 その抵抗成分 R b i tおよび浮遊容量成分 C b i tの接続点 Bには、 結局、 ワー ド線抵抗成分 R w o r dと浮遊容量成 分 C w o r d、 セル抵抗 R 1、 な らびにビッ ト線抵抗成分 R b i tおよび浮遊容量成分 C b i tでなる C R時定数によ る遅延 D tを受けて、 図 38 Cに示すように波形が鈍つた読 出し信号が得られる。 この信号はセンスアンプ S A 1に供給 きれるが、 このセンスアンプ S Aには判定基準電圧 V r e f が与えられており、 この電圧 V r e f をス レ ツ シ ョ ノレ ドまた はしきい値レベルとする波形整形を受けて、 センスア ンプ S A 1からは図 38 Dに示す矩形波信号 Cが得られる。 なお、 図 38 Eに示したように、 参照信号 R Fはこの整形出力信号 Cの立上がり時点以前に立ち下がるように設定されているも のとする。
以下、 検出器 S Aの構成を図 3 9を参照して詳細に説明す る。 図 38 Cに示した、 セル抵抗 Rからピッ ト線 B Lを介し て得られた読出し信号 Bはコ ンパレータ C OM 1の一方の入 力端子に供給され、 他方の端子に入力された判定基準電圧 V r e f と比較し、 例えば図 38 Dに示した矩形出力 Cを得 る。 この矩形出力 Cは A N D回路 A n dの一方端子に供給さ れる。 R F信号は、 図 3 5の入力バッファ I B力、らコンパレ 一夕 C O M 2の一方の入力端子に供給され、 他方の端子に入 力された判定基準電圧 V r e f と比較し、 図 38 Eに示した 矩形出力 R Pを得る。 この矩形出力 R Fは A N D回路 A n d の他方端子に供給される。
ここで、 セル抵抗 Rの値が極めて小さい場合には、 セルに おける信号遅延はほとんどないので、 図 3 9のコ ンパレー タ C O M 1 の一方の入力端子に供給される読出し信号は図 4 O Aに示すように図 4 0 Bに示す R F信号とほとんど同時 に立ち上がる波形となり、 したがって A N D回路 A n dの出 力は図 4 0 Cに示すように t = 0で立ち上がる波形となる。 —方、 セル抵抗 Rの値が大きい場合には、 セルにおける信号 遅延が大きいので、 図 39のコ ンパレータ C OM 1の一方の 入力端子に供給される読出し信号は図 40 Dに示すように図 40 Eに示す R F信号の立ち下がりの後に立ち上がる波形と なり、 したがって AND回路 A n dの出力は図 4 O Fに示す ように L OW波形となる。 図 40 Cの出力を " 1 " 信号とし、 図 4 O Fの信号を WCT 信号とする。 このような AND回路 A n dの出力は図 36に示したシフ ト レジスタ S Rを構成す るラッチ回路 L Aに R F信号に同期してラッチされる。
次に、 図 34に示したメモリからワー ド線ごとに 8ピッ ト を一組と して情報を読出す動作を図 4 1 A〜図 43 Bを参照 して説明する。 Xデコーダ XDに与えられるァ ドレス入力を 図 4 1 Aに示す。 図 4 1 Aに示した有効ァ ドレス期間にたと えばヮー ド線 W L 1が選択されると、 このヮー ド線 W L 1に は図 4 1 Bに示す読出し信号が与えられる。 前述したように、 この読出し信号の立上がり に同期した図 4 1 Cの参照信号 R F 1が得られ、 この結果、 セル抵抗値が小さいメ モリセル を介して接続されたピッ ト線、 B L 2， B L 5, B L 7には 図 4 1 Dに示したように参照信号 R F 1と一致する出力信号 が得られ、 セル抵抗値が大きいメモリセルを介して接続され たピッ ト線、 B L 1， B L 3 , B L 4 , B L 6， B L 8には 図 4 1 Eに示したように参照信号 R F 1と一致しない出力信 号が得られる。 従って、 図 39に示した AND回路 An dか らは図 4 2 A〜 4 2 Hに示したよ う に、 ビッ ト線 B L 2、 B L 5. B L 7のみ H I G H ( " 0 " ) とな り 、 残り は L OW ( " 1 " ) となるヮ一 ド線 W L 1に関する 8ピッ トの 出力 ίβ 1 0 1 1 0 1 0 1 " がラッチ回路 L Aにラッチされる, こ こでは,。 H I G Hを M CT , L 0 Wを " 1。 と定義してい る。 ラ ッチ回路 L Aの出力は夫々のビッ ト線ごとに図 4 1 C の参照信号 R Fの立上がり に応じて固定され、 図 4 3 A〜 4 3 Cに示すように有効データと して一定時間保持される。 同様にして、 Xデコーダ X Dによってヮー ド線 W L 2が選 択されると、 ヮー ド線 WL 2に入力信号が与えられると同時 に参照信号 R F 2が立上がり、 結果として、 大きい抵抗値を 持つセル M i l , M 1 2 , M 1 , M 1 6からは " 1 " 信 号が、 小さい抵抗値を持つセル M 1 3、 M 1 4 , M 1 7 , M l 8からは " 0 " 信号が読み出される。
なお、 図 34の各々のメモリセル M l乃至 M8， M i l乃 至 M 1 8には夫々ダイオー ド D l — D 8, D 1 1 一 D 1 8が 付属されているが、 これらは選択されていないビッ ト線に接 続された別のメモリセルから逆流する電流を防止し誤読み出 しを防止するためのものである。
以上説明したように、 選択されたワー ド線からの出力信号 を時間軸上に表示して見ると、 基準時間 t 0に対してある夕 ィ ミ ングで発生する出力信号を参照信号 R F と比較すること で、 セル抵抗により遅れて出る信号は " 1 " と認識し、 遅れ ずに出る信号は " 0 " と認識するこ とで容易に R OM出力が 検出できることになる。
なお、 以上の説明は検出器 S Aとして電圧検出型のものを 使用した場合であるが、 情報読み出しに際して特に支障がな い限り、 情報を電圧の H I G H、 L OWではなく電流の大小 で区別して検出する電流検出型の検出器、 たとえばセンスァ ンプを用いてもよいこ とは勿論である。
次に、 図 34に示した実施例のメモリセルを半導体基板上 に形成するための製造方法を図 44 A〜44 Dの上面図およ び図 4 5 A〜4 5 Dの断面図を参照して詳細に説明する。 な お、 こ こでは図 34のワー ド線 W L 1 に関連して形成された メモリセル M 1， M 2， M 3の部分のみ示してある。
図 4 5 Aに示すように、 シリ コン半導体基板 3 3 0上に高 濃度の P形不純物 （P + ) を ド一プしたポ リ シリ コン層でヮ — ド線 W L 1を形成し、 このワー ド線 WL 1の上に形成され た酸化膜 3 3 1のビッ ト線との交点位置に四角ぃコ ンタク ト 孔 C I A, C 2 A， C 3 Aを形成してワー ド線 W L 1の表面 を露出させ、 このコ ンタク ト孔 C 1 A, C 2 A， C 3 Aから 高濃度の N形不純物 （N +) をドープしてヮー ド線 WL 1の 表面に、 図 4 4 Aに示したように、 四角パッ ド領域 A 1 , A 2 , A 3を形成する。
次に、 図 4 5 Aに示したよう に、 コ ンタ ク ト孔 C 1 A， C 2 A , C 3 Aを満たすよう に Wプラグ W P 1， W P 2 , W P 3を堆積して後、 全面をレジス トで覆う。 その後、 図 44 B , 図 4 5 Bに示したように、 マスク MR O Mと同様に、 ロムコー ドを受けたら、 " 0 " 部分が開口したロムコ一 ドマ スクでメモリセル M 1， M 3に対応する位置のレジス トを 3 3 2を取り除き、 開口部分 C 1 A， C 3 Aに穴を開けるため に、 図 44 B， 図 4 5 Bに示したように露出した導電プラグ WP 1 , WP 3をエッチング除去する。 レジス ト 3 3 2が除 去されたコ ンタク ト孔 C I A， C 3 A内には夫々抵抗 R 1 A， R 2 Aとして用いる高低抗材料 （イ ンジウム ゲルマニウム ポリ シリ コンなど） を埋め込まれる。
こ の後、 図 4 4 C , 図 4 5 C に示 したよ う に レ ジス ト 3 3 2を全て除去し、 抵抗層 R 1 A， R 2 Aおよび Wプラグ W P 2の表面を露出させ、 さ らに、 図 4 4 D， 図 4 5 Dに 示したように各コ ンタ ク ト部分を横切る ビツ ト線 B L 1 , B L 2, B L 3をメ タル配線で取り付けて完成する。
このように本実施例では全体の構成が単純でかつロムコ一 ド受入れから R 0 M完成までの工程が短いという特徴をもつ。 なお、 この抵抗値の相違は図 44 A〜図 4 5 Dに示したコ ンタク ト C 1 A, C 2 A, C 3 Aのマスク径を違えて同じ抵 抗材料を用いることや、 マスク径を同じにして異なる抵抗値 の埋め込み抵抗材料を用いることや、 抵抗材料へイオン注入 して抵抗値を変更する方法などで調整可能である。
次に、 本発明の他の実施例の多値情報 R O Mについて詳細 に説明する。
図 34の実施例では大小 2種類の抵抗値を持つセルを用い、 夫々の抵抗値は互いにほぼ同一値に設定したが、 図 4 6に示 すように例えばワー ド線 W L 1 とピッ ト線 B L 1， B L 2 , B L 3 との交点に接続されるセル M l , M 2， M 3の抵抗 R 1 B， R 2 B, R 3 Bの値を小中大と 3種類に設定するこ とにより " 1 " ， " 0 " ではなく、 多値情報と して記録でき る。 例えば抵抗 R 1 Bは配線抵抗のみ、 R 2 Bは図 34の実 施例と同じ抵抗値、 R 3 Bは （R 2 B + R 2 B ) の値に設定 される。
以下 図 4 7を参照して図 4 6のように構成された多値メ モリの読出し動作を説明する。 例えばヮ一 ド線 WL 1 とピッ ト線 B L 1が選択されると、 ヮ一 ド線 W L 1から入力された パルス信号 Aに対してピッ ト線 B L 1からは配線抵抗による わずかな遅延で出力信号 Bが現れる。 この出力信号の幅は図 4 9からも分かるように、 参照信号 R F と して用いられるク 口ッ ク信号 3個分に相当するので、 出力信号 Cとクロッ ク信 号 C L 1， C L 2 , C L 3を図 4 8の A N D回路 A n dで比 較して、 その出力をカウンタ C Tでカウン トすることで、 力 ゥン ト値 " 3" の多値情報が得られる。
—方、 ヮー ド線 WL 1 とビッ ト線 B L 2が選択されると、 ヮ―ド線 W L 1から入力されたパルス信号 Aに対してピッ ト 線 B L 2からは抵抗 R 2 Bによる遅延で出力信号 Cが現れる。 この出力信号 Cの幅は、 図 4 9から判るように、 参照信号 R Fと して用いられるクロッ ク信号 2個分に相当するので、 出力信号 Cとクロック信号 C L 2， C L 3を図 4 8の A N D 回路 A n dで比較して、 その出力をカウンタ C Tでカウン ト することで、 カウン ト値 " 2" の多値情報が得られる。 即ち、 抵抗 R 1 Bの場合はその抵抗値が極めて小さい為に出力信号 Bは入力信号 Aに対して殆ど波形鈍りはないが、 抵抗 R 2 B の場合は図 4 7に示したように出力信号 Cは波形鈍りが生じ る。 このためこの出力信号 Cは図 38 A〜 38 Eで説明した と同様の方法で波形整形し、 出力信号 C ' を形成する。 この 出力信号 C ' の期間、 すなわち有効データ範囲はクロッ ク 2 つ分に相当するので、 出力信号 C ' とク ロ ッ ク信号を比較し てク ロッ ク信号 C L 2， C L 3に対するカウ ン ト値 " 2 の 多値情報が得られる。
ヮ一ド線 W L 1 と ピッ ト線 B L 3が選択されると、 ワー ド 線 W L 1から入力されたパルス信号 Aに対してビッ ト線 B L 3からは図 4 7に示したように、 抵抗 （ R 2 B + R 2 B ) に よる遅延で出力信号 Dが現れる。 この出力信号 Dの幅は、 図 4 9から判るように、 参照信号 R F と して用いられるク ロッ ク信号 1個分に相当するので、 出力信号 Dとク ロッ ク信号 C L 3を図 4 8の A N D回路 A n dで比較して、 その出力を カウ ンタ C Tでカウ ン トするこ とで、 カウ ン ト値 " 1 " の多 値情報が得られる。 即ち、 抵抗 R 1 Bの場合はその抵抗値が 極めて小さい為に出力信号 Bは入力信号 Aに対して殆ど波形 鈍りはないが、 抵抗 （R 2 B + R 2 B ) の場合は図 4 7に示 したように出力信号 Dは大きな波形鈍りが生じる。 このため この出力信号 Dは図 3 8 A〜3 8 Eで説明したと同様の方法 で波形整形し、 出力信号 D ' を形成する。 この出力信号 D ' の期間、 すなわち有効データ範囲はクロッ ク 1つ分に相当す るので、 出力信号 D ' とクロッ ク信号を比較してクロッ ク信 号 C L 3に対するカウン ト値 " 1 " の多値情報が得られる。
このように、 メモリ セルに含まれる抵抗値の相違で図 4 7 に示すように出力信号が遅延するので、 出力信号の有効幅を ク ロ ッ ク信号でカウ ン トすれば、 " 3 " , " 2 " , " 1 " の 多値情報を記録し、 再生できる。
以上詳述したようにこの実施例によれば、 ワー ド線と ピッ ト線との間に選択的に抵抗を介在させることで、 入力信号を 選択的に所定時間遅延させて出力し 人力信号に対して所定 の夕ィ ミ ングで 2値情報或いは多値情報を記録し、 読み出す ことができ、 トラ ンジスタを省略しても良好なメモリセル機 能を得るこ とができ、 メモリ セルを小形化し、 製造を容易に できる。
図 50はこの発明の更に他の実施例の R 0 Mのメモリセル の部分を一部取り出して示した回路図である。
図 50において、 ワー ド線 WL 1 , WL 2は夫々 8本のビ ッ ト線 B L 1乃至 B L 8と交差して設けられ， 夫々の交点に は以下に述べる構成のメモリセルが夫々設けられている。
ヮー ド線 WL 1は 8個のダイォ一 ド D 1乃至 D 8のァノ一 ドに夫々接続され、 ダイオー ド D 2、 D 5、 D 7の力ソー ド は夫々導体 C 1 C， C 2 C, C 3 Cを介してビッ ト線 B L 2， B L 5、 B L 7に夫々接続される。
残りのダイオー ド D l , D 3 , D4， D 6、 D 8は夫々開 放端子 T 1一 T 5を介してビッ ト線 B L 1， B L 3 , B L 4、 B L 6, B L 8に接続される。
同様に、 ワー ド線 WL 2は 8個のダイオー ド D 1 1乃至 D 1 8のアノー ドに夫々接続され、 ダイオー ド D 1 3， D 14、 D 1 7 , D 1 8の力ソー ドは導体 C 1 1 C， C 1 2 C , C 1 3 C、 C I 4 Cを介してビッ ト線 B L 3、 B L 4、 B L 7、 B L 8に夫々接続される。
残りのダイオー ド D l l, D 1 2 , D 1 5 , D 1 6は夫々 開放端子 T 1 1— T 14を介してビッ ト線 B L 1， B L 2, B L 5、 B L 6に接続される。
このよ う に、 ワー ド總 W L 1， W L 2と 8本の ピッ ト線 B L 1乃至 B L 8との夫々の交点にはダイォー ドと抵抗値無 限大の素子との組み合わせの構成のメ モリ セル、 またはダイ ォー ドと抵抗が極めて小さく実質的にゼロと見做せる配線抵 抗を有する導体との組み合わせの構成のメモリセル M 1乃至 M 8, M 1 1乃至 M 18が設けられている。 なお、 ビッ ト線 B L 1 — B L 8はそれぞれ必要に応じ、 I 0端子 I Z 0 1 - 1 /08に接続される。
図 50に示した構成のマスク R OMから情報を読み出すた めの全体の回路は例えば図 5 1のブロッ ク図に示すように構 成される。 図 5 1において、 メモリのアクセス信号は入カバ ッファ 21 Cに供給される。 入力バッ フ ァ 2 1 Cの出力信号 はデコーダ 22 Cに供給されて解読され、 所定のヮー ド線、 例えば WL 1が選択される。
—方、 入力バッ フ ァ 2 1 Cの出力信号は前記ァクセス信号 に応じて参照信号 R Fと して発生され、 検出器 23 Cの入力 端子に供給される。 この検出器 23 Cはワー ド線 W L 1 と交 差するビッ ト線 B L 1〜 B L 8との交点に接続されたメモリ セル M l〜M8に対するアクセスに夫々同期し、 或いはヮ一 ド線 WL 2と交差する ピッ ト線 B L 1〜B L 8との交点に接 続されたメ モリ セル M l 1〜M 1 8に対するアクセスに夫々 同期した参照信号 R Fを発生させるためのものである。 生 成された参照信号 R Fは検出器 2 3 Cに供給され、 検出器 23 Cはこの参照信号 R Fが供給されている時間だけ動作す るように構成されている。 この結果、 メモリ セル M l , M 2 が順次アクセスされた場合には ピッ ト線 B L 1 'B L 2か ら 1 /0 1 , I / 02を介して出力バッファ 24 Cからはメ モ リセル M 1， M 2の記憶内容に応じて " 1 0 " の 2 ピッ ト のパラ レル情報を読み出すこ とができる。 同様に、 他のヮー ド線 W L 2が選択される と、 出力 " 1 1 " が出カバッ フ ァ 24 Cから得られることになる。
以下、 図 52 A〜 5 2 Cを参照してダイオー ドと回路開放 による無限大の抵抗との組み合わせの構成のメモリセル、 ま たはダイォー ドと抵抗ゼロと見做せる配線抵抗のみの導体と の組み合わせの構成のメ モリ セル M l乃至 M 8， M l 1乃至 M 1 8からその記憶内容を読み出す動作の原理を詳細に説明 する。
図 5 2 Aは基準時間 t 0で立ち上がる入力アクセス信号ま たは参照信号 R Fの信号波形図を示す。 この入力アクセス信 号によりデコーダ 2 2 Cで例えばワー ド線 W L 1 とピッ ト線 B L 1 とが選択されると、 ピッ ト線 B L 1に接続きれた図示 しない電源によりダイォ一 ド D 1を介してビッ ト線 B L 1 と の間に電位差が発生する。 この電位差は開放端子 T 1に現れ るが、 これは実質的に無限大の抵抗が接続されていることと 等価であるので、 図 5 2 Bに示すように I /0 1への出力信 号に対する遅延時定数は無限大であり、 " 1 "出力がピッ ト 線 B L 1に現れるこ とになる。
従って、 図 5 2 Aに示した参照信号 R Fがハイ レベルのと きにビッ ト線 B L 1のレベルが図 5 2 Bに示すよう にローレ ベルであることが検出器 2 3 Cで検出され、 この結果、 メモ リセル M 1の記憶内容は " 1 " であると認識される。
続いて、 入力アクセス信号によりデコーダ 2 2 Cでヮー ド 線 W L 2とピッ ト線 B L 1が選択されると、 ビッ ト線 B L 1 との交点のメモリセル M 1 1が選択され、 メモリセル M 1 と 同様に開放端子 T 1 1を有するので、 " 1 "出力がピッ ト線 B L 1に現れることになり、 " 1 1 55 の 2 ピッ トの情報が時 系列的に順次読み出されたことになる。
また、 入力アクセス信号によりデコーダ 2 2 Cで例えばヮ 一ド線 W L 1 とビッ ト線 B 2が選択されると、 ヮー ド線 W L 1に接続された図示しない電源からビッ ト線 B L 2に電流が 流れる。 この電流はダイォ一 ド D 2および導体 C 1を介して 直接ビッ ト線 B L 2に流れ込むから、 殆ど何等の遅れもなく 図 5 2 Cに示すように出力信号がビッ ト線 B L 2に伝わる。
このように、 図 5 2 Aに示した参照信号 R Fがハイ レベル のときにビッ ト線 B L 2のレベルが図 5 2 Cに示すようにハ ィ レベルであることが検出器 2 3 Cで検出され、 この結果、 メモリセル M 2の記憶内容は " 0 " であると認識される。
こ こで、 各々のメ モ リ セル M l 乃至 M 8 , M i l 乃至 M 1 8には夫々ダイォー ド D 1 — D 8 , D 1 1 一 D 1 8が付 属されているが、 これらは選択されていないヮー ド線に接続 された別のメモリセルから逆流する電流を防止し誤読み出し を防止するためのものである。
図 5 2 A〜 5 2 Cに示したように、 選択されたヮ一 ド線か らの出力信号を時間軸上に表示して見ると、 基準時間 t 0か ら等分割した時間の、 あるタイ ミ ングで発生する出力信号を 参照信号 R Fと比較することで 無限大の抵抗をもつ開放端 子により無限に遅れて出る信号は " 1 " と認識し、 遅れずに 出る信号は "0a と認識することで容易に R OM出力が検出 できることになる。
上記の説明ではヮー ド線 WL 1， WL 2を順次駆動して例 えばピッ ト線 B L 1から時間軸上で連続する 2ピッ トの情報 " 1 1 " を読み出す場合を例示したが、 図 50の実施例で例 えばヮ一 ド線 WL 1を駆動した状態でピッ ト線 B L 1〜B L 8を選択すれば 1 /01〜 1 08を介して一度に 8ビッ ト のヮ一 ド情報を読み出すこともできる。
図 50に示した構成の R 0 Mから情報を読み出すための全 体の回路は図 35、 図 36のプロッ ク図に示すように構成さ れるので、 ここではこれ以上の説明は省略する。
また、 図 50に示したメモリからヮー ド線ごとに 8ピッ ト を一組と して情報を読出す動作は図 4 1 A〜図 43 Cを参照 してすでに説明した通りであるから、 これ以上の説明は省略 する。
次に、 図 50に示した実施例のメモリセルを半導体基板上 に形成するための製造方法を図 53 A〜53 Dの上面図およ び図 54 A〜 54 Dの断面図を参照して詳細に説明する。 な お、 こ こでは図 50のヮ一 ド線 W L 1に関連して形成された メモリセル M 1， M 2 , M 3の部分のみ示してある。
図 54 Aに示すように、 シリ コン半導体基板 430上に高 濃度の P形不純物 （P + ) を ドープしたポリ シリ コン層でヮ ― ド線 W L 1を形成する。 次に、 このヮー ド線 W L 1の上に 図示しないレジス ト層を形成し、 形成されたレジス ト層の ピッ ト線との交点位置に形成すべき四角いコンタク ト孔に相 当する位置に開孔を形成してヮー ド線 WL 1の表面を露出さ せ、 この開孔から高濃度の N形不純物 （N +) を ドープして 図 53 Aに示すよ う にヮー ド線 W L 1の表面に不純物領域 A 1， A 2 , A 3を形成する (図 54 A参照) 。 この高濃度 の P形不純物 （ P + ) を ド一プしたポリ シリ コン層でなるヮ ― ド線 WL 1と高濃度の N形不純物 （N +) を ド一プした不 純物領域 A 1 , A 2， A 3との間には図 50に示したダイォ ー ド D l， D 2， D 3が形成されたことになる。
次に、 ヮ一 ド線 W L 1の上に図 54 Bに示したように酸化 膜 43 1を均一に形成し、 更にその上にレジス ト層 432を 形成する。 その後、 マスク R OMの製造時と同様に、 ロムコ — ドを受けたら、 " 1" 部分が開口したロムコー ドマスクで メモリセル M 2に対応する位置のレジス ト 432を取り除き、 コンタク ト孔 C Bを形成するために、 露出した酸化膜 43 1 をエッチング除去する。 形成されたコンタク ト孔 C B内には 導体と して用いられるタングステンなどの金属が埋め込まれ、 かつ不純物領域 A 2に接触するように導電性の Wブラグ WP が堆積される。
こ の後、 図 5 3 C， 図 54 Cに示 したよ う に レ ジス ト 4 3 2を全て除去し、 Wプラグ WP 2の表面を露出させ、 図 53 D， 図 54 Dに示したように各コ ンタク ト部分を横切 る ピッ ト線 B L 1， B L 2， B L 3をメ タル配線で取り付け て完成する。 こ こで、 ビッ ト線 B L 1， B L 3と不純物領域 A 1 , A 3 との間には開放端子 T 1， T 2が形成されたこと になる。 この結果 図 5 0のワー ド線 W L 1に沿ってメモリ セル M l , M 2， M 3が形成された。
このように本実施例では全体の構成が非常に単純であり、 かつロムコ一ド受入れから R 0 M完成までの工程が極めて短 いという特徴をもつ。
以上詳述したようにこの実施例によれば、 ヮ一ド線とピッ ト線との間に選択的に無限大の抵抗を介在させ、 或いは実質 的に零の抵抗体を介在させることで、 入力信号を遅延量零、 或いは遅延量無限大のメモリセルにより選択的に遅延させて 出力し、 入力信号に対して所定のタイ ミ ングで情報を読み出 すことにより、 トラ ンジスタを省略しても良好なメモリ セル 機能を得るこ とができ、 メモリセルを小形化し、 製造を容易 に S 0 ο

Claims

請 求 の 範 囲
1 . 複数のメモリ素子と
この複数のメモリ素子の読み出し制御端子を共通に一つの ヮ一 ド線に接続する手段と、
前記読み出し制御端子とヮー ド線との間に接続され、 ヮ一 ド線からの読み出し信号を順次読み出し制御端子に情報の内 容に応じた所定の遅延時間をもつて供給するための遅延素子 を含む読み出しタイ ミ ング制御回路と、
を具備し、 前記遅延素子と複数のメモリ素子とを組み合わ せることにより時間軸に沿って情報を記憶することを特徴と する情報記憶装置。
2 . 前記メ モリ素子は半導体基板上に形成されたメモリセ ルトラ ンジスタでなり、 前記遅延素子は前記半導体基板上に 形成されこのメ モリセル トラ ンジスタのゲー トに接続された 抵抗体を含むことを特徴とする請求項 1 に記載の情報記憶装
3 . 前記抵抗体は前記半導体基板上に形成され所定の抵抗 値を有するポリ シ リ コ ン層でなる ことを特徴とする請求項 2 に記載の情報記憶装置。
4 . 前記メモリ素子は半導体基板上に形成されたメモリセ ル トラ ンジスタでなり、 前記遅延素子は前記半導体基板上に 形成された容量素子を含むことを特徴とする請求項 1 に記載 の情報記憶装置。
5 . 複数のスィ ッチング素子と、 この複数のスィ ッチング素子のスィ ッチング制御端子を共 通に一つのヮ一 ド線に接続する手段と、
前記スィ ッチング制御端子とヮー ド線との間に接続され、 ヮー ド線からの読み出し信号を順次スィ ツチング制御端子に 情報の内容に応じた所定の遅延時間をもつて供給するための 遅延素子を含む読み出しタイ ミ ング制御回路と、
前記遅延素子に供給された読み出し信号に応じて時間軸に 沿って前記スィ ッチング素子から順次情報を読み出す手段と、 を具備し、 前記遅延素子と複数のスィ ッチング素子とを組 み合わせることにより時間軸に沿って情報を記憶することを 特徴とする情報記憶装置。
6 . 前記スィ ッチング素子は半導体基板上に形成されたメ モ リセル トラ ンジスタでなり、 前記遅延素子は前記半導体基 板上に形成されこのメモリセル トラ ンジスタのゲー トに接続 された抵抗体を含むことを特徴とする請求項 5に記載の情報
Figure imgf000065_0001
7 . 前記抵抗体は前記半導体基板上に形成され所定の抵抗 値を有するポリ シリ コ ン層でなることを特徴とする請求項 6 に記載の情報記憶装置。
8 . 前記遅延素子は前記半導体基板上に形成されたポ リ シ リ コン層に関して形成される浮遊容量を含むことを特徴とす る請求項 7に記載の情報記憶装置。
9 . 半導体基板上に形成された複数のメモリセル トランジ ス夕と
—つのヮ一 ド線と、 このヮー ド線に一端が接続され複数の直列接続の抵抗素子 を有する遅延回路と
前記複数のメモリセル トラ ンジスタのスィ ッチング制御端 子を順次直列に接続された抵抗素子間の各中間接続点に接続 する手段と、
前記ヮ一 ド線に供給された読み出し信号に応じて時間軸に 沿って前記メモリセル トラ ンジス夕から順次情報を読み出す 手段と、
を具備し、 前記遅延回路と複数のメモリセル トラ ンジスタ とを組み合わせることにより時間軸に沿って情報を記憶する ことを特徴とする半導体記憶装置。
1 0 . 前記遅延回路は前記半導体基板上に形成され、 前記 情報の読み出し時間に対応する時間だけ前記読み出し信号を 遅延させるための抵抗値に対応する寸法を夫々有する抵抗体 を含むことを特徴とする請求項 9に記載の半導体記憶装置。
1 1 . 前記抵抗素子は互いにほぼ同等の抵抗値を有するこ とを特徴とする請求項 9に記載の半導体記憶装置。
1 2 . 前記順次情報を読み出す手段は、 前記複数のメ モ リ セル トラ ンジスタに共通に接続された電流検出手段と、 この 電流検出手段により検出された電流値を時間軸に沿って所定 値と比較する手段とを有することを特徴とする請求項.9に記 載の半導体記憶装置。
1 3 . 前記順次情報を読み出す手段は、 前記複数のメモリ セル トラ ンジスタに共通に接続された電流検出手段と、 この 電流検出手段により検出された現在電流値を所定時間毎に直 前の電流値と比較する手段とを有することを特徵とする請求 項 9に記載の半導体記憶装置。
1 4 . ヮー ド線に供給される信号を順次所定時間だけ遅延 させるとともに、 この遅延された信号により複数のスィ ッチ ング素子を前記所定時間をおいて順次動作させ、 このスイ ツ チング素子の出力側に現れる信号を順次シリアルに取り出す ことにより、 前記スィ ッチング素子から時間軸上にシリアル に並んだ情報を読み出すようにした情報記憶装置の動作方法。
1 5 . 第 1の導電型の半導体基板と、
この第 1の導電型の半導体基板内に互いに所定距離をおい て形成された第 2の導電型の第 1、 第 2の半導体領域と、
この第 1、 第 2の半導体領域に跨がってそれぞれメモリ ト ラ ンジスタを形成するために前記半導体基板上に絶縁膜を介 して形成された複数のゲー ト電極と、
この複数のゲー ト電極相互間を電気的に接続する状態でゲ ― ト電極の上に形成された所定の抵抗値を有する遅延線と、 を具備し、 前記遅延線と複数のメ モリ トラ ンジスタとを組 み合わせることにより時間軸に沿って情報を記憶することを 特徴とする時間差読出マスク R 0 M装置。
1 6 . 前記第 1、 第 2の半導体領域はそれぞれ直線形状を 有し、 前記遅延線は前記前記第 1、 第 2の半導体領域の間に 形成された間隙に沿って形成されその一端にヮ一 ドライ ンに 接続されるために形成されたコンタク トホールを有する直線 形状の抵抗体を有し、 前記第 1 第 2の半導体領域にはピッ トライ ンおよびソースライ ンに接続されるためのコ ンタク ト ホールが形成されてなることを特徴とする請求項 1 5に記載 の時間差読出マスク R 0 M装置。
1 7 . 前記抵抗体は前記半導体基板上に形成され所定の抵 抗値を有するポ リ シリ コン層でなることを特徴とする請求項 1 6に記載の時間差読出マスク R 0 M装置。
1 8 . 前記抵抗体は前記半導体基板との間に形成された浮 遊容量を含むことを特徴とする請求項 1 7に記載の時間差読 出マスク R 0 M装置。
1 . 前記抵抗体はほぼ均一に不純物がドーズされたポリ シ リ コ ン層でなることを特徴とする請求項 1 6に記載の時間 差読出マスク R 0 M装置。
2 0 . 前記抵抗体は前記ゲ一 ト電極に接続される部分に多 く不純物がドーズされたポリ シリ コ ン層でなることを特徴と する請求項 1 6に記載の時間差読出マスク R 0 M装置。
2 1 , 前記第 1 の半導体領域はほぼ円形または多角形を有 し、 前記第 2の半導体領域は前記第 1の半導体領域の回りに 所定距離をおいて形成された略同心円形状を有し、 前記遅延 線は前記前記第 1、 第 2の半導体領域の間に形成された間隙 に沿って形成されその一端にヮー ドライ ンに接続されるため に形成されたコンタク トホールを有するほぼ円環形状の抵抗 体を有し、 前記第 1、 第 2の半導体領域にはピッ トライ ンお よび電源線に接続されるためのコンタク トホールが形成され てなることを特徴とする請求項 1 5に記載の時間差読出マス ク R 0 M装置。
2 2 . 第 1の導電型の半導体基板と、 この第 1の導電型の半導体基板内に互いに所定距離をおい て形成された第 2の導電型の少なく と も第 1 第 2、 第 3の 半導体領域と、
この第 1、 第 2、 および第 2、 第 3の半導体領域に跨がつ てそれぞれメ モリ トラ ンジスタを形成するために前記半導体 基板上に絶縁膜を介して形成された複数の第 1ゲ一 ト電極群、 第 2ゲー ト電極群と、
この第 1ゲー ト電極群、 第 2ゲー ト電極群の複数のゲー ト 電極相互間を電気的に接続する状態でゲー ト電極の上に形成 された所定の抵抗値を有する第 1、 第 2の遅延線と、
を具備し、 前記第 2の半導体領域は前記第 1ゲー ト電極群、 第 2ゲ一 ト電極群に対して共通に用いられ、 前記第 1、 第 2 の遅延線とこれらに関連して形成された複数のメモリ トラ ン ジス夕とを組み合わせることにより時間軸に沿つて情報を記 憶することを特徴とする時間差読出マスク R O M装置。
2 3 . 前記第 1ゲー ト電極群と第 2ゲー ト電極群のゲー ト 電極は前記第 1、 第 2の遅延線の長手方向に沿って互いにゲ ― ト電極間隔の 1 / 2 ピッチ分ずれて形成されてなることを 特徴とする請求項 2 2に記載の時間差読出マスク R O M装置。
2 4 . 第 1の導電型の半導体基板と、
この第 1の導電型の半導体基板内に互いに所定距離をおい て形成された第 2の導電型の複数のほぼ円形または多角形の 第 の半導体領域と、
この第 2の導電型の第 1の半導体領域の回りに所定距離を おいて共通に形成された第 2の導電型の第 2の半導体領域と、 この第 1、 第 2の半導体領域に跨がってそれぞれメモリ ト ラ ンジス夕を形成するために前記半導体基板上に絶縁膜を介 して形成された複数のゲー ト電極群と、
この複数のゲ一 ト電極群の夫々における複数のゲ一 ト電極 相互間を電気的に接続する状態でゲー ト電極の上に前記第 2 の半導体領域に対応して形成された所定の抵抗値を有する複 数の遅延線と、
を具備し、 前記第 2の半導体領域は前記第 1の半導体領域 に対して共通に用いられ、 前記複数の遅延線とこれらに関連 して形成された複数のメモリ トランジスタとを組み合わせる ことにより時間軸に沿って情報を記憶することを特徴とする 時間差読出マスク R O M装置。
2 5 , 少なく とも一つのスィ ッチング素子と、
このスィ ツチング素子のスィ ッチング制御端子に選択的に 接続され多値情報の内容に応じた遅延時間をもってスィ ツチ ング素子のスィ ッチングを制御するための遅延素子と、 を具備し、 時間軸上に多値情報を記憶することを特徴とす る記憶素子。
2 6 . 前記スィ ッチング素子は半導体基板上に形成された メ モリ セル トラ ンジスタでなり、 前記遅延素子は前記半導体 基板上に形成されこのメモリ セル トラ ンジスタのゲー トに接 続された抵抗体を含むことを特徴とする請求項 2 5に記載の 記憶素子。
2 7 . 前記抵抗体は前記半導体基板上に形成され所定の抵 抗値を有するポリ シリ コン層でなることを特徴とする請求項 2 6に記載の記憶素子。
2 8 . 前記スィ ッチング素子は半導体基板上に形成された メモリセル トラ ンジスタでなり 前記時間遅延素子は前記半 導体基板上に形成された容量素子を含むことを特徴とする請 求項 2 5に記載の記憶素子。
2 9 . 少なく とも一つのスイ ッチング素子と、
このスィ ッチング素子のスィ ッチング制御端子に選択的に 接続され多値情報の内容に応じた遅延時間をもつてスィ ッチ ング素子のスィ ッチングを制御するための遅延素子と、 前記遅延素子に供給された読みだし信号に応じて時間軸に 沿って前記スィ ッチング素子から順次多値情報を読み出す手 段と、
を具備することを特徴とする多値情報記憶装置。
3 0 . 前記スィ ッチング素子は半導体基板上に形成された メモリセル トラ ンジスタでなり、 前記遅延素子は前記半導体 基板上に形成されこのメ モリ セル トラ ンジスタのゲー トに接 続された抵抗体を含むことを特徴とする請求項 2 9に記載の 多値情報記憶装置。
3 1 . 前記抵抗体は前記半導体基板上に形成され所定の抵 抗値を有するポリ シリ コン層でなることを特徴とする請求項 3 0に記載の多値情報記憶装置。
3 2 . 前記スィ ッチング素子は半導体基板上に形成された メモリセル トラ ンジスタでなり、 前記遅延素子は前記半導体 基板上に形成された容量素子を含むことを特徴とする請求項 2 9に記載の多値情報記憶装置。
3 3 . 半導体基板上に形成された複数のメモリセルトラン ジス夕と，
各々のメ モリ セル トラ ンジスタのスィ ッチング制御端子に 夫々接続され多値情報の内容に応じた遅延時間をもつてメ モ リセル トラ ンジスタのスィ ッチングを制御するための複数の 遅延素子と、
前記遅延素子に供給された読出し信号に応じて時間軸に沿 つて前記メモリセルトランジスタから順次多値情報を読み出 す手段と、
を具備することを特徴とする半導体記憶装置。
3 4 . 前記遅延素子は前記半導体基板上に形成され、 前記 多値情報の読みだし時間に対応する値を有する抵抗体を含む ことを特徴とする請求項 3 3に記載の半導体記憶装置。
3 5 . 前記抵抗体は前記半導体基板上に形成された所定の 抵抗値を有するポリ シリ コン層でなることを特徴とする請求 項 3 4に記載の半導体記憶装置。
3 6 . 前記遅延素子は前記半導体基板上に形成され前記多 値情報の読出し時間に対応する値を有する容量素子を含むこ とを特徴とする請求項 3 3に記載の半導体記憶装置。
3 7 . 半導体基板上に形成された複数のメモリセルトラ ン ジス夕と、
各々のメモリセル トランジス夕のスィ ツチング制御端子に 夫々選択的に接続され多値情報の内容に応じた遅延時間をも つてメ モリセル トラ ンジス夕のスィ ツチングを制御するため の複数の遅延素子と、 前記遅延素子に供給された読みだし信号に応じて時間軸に 沿つて前記メモリセルトランジスタから順次多値惰報を読み 出す手段と、
を具備することを特徴とする半導体記憶装置。
3 8 . 半導体基板上に形成された複数のメ モリ セル トラ ン ジス夕と、
各々のメ モリ セルトラ ンジスタのスィ ッチング制御端子に 夫々選択的に接続され多値情報の内容に応じた遅延時間をも つてメ モ リ セルトラ ンジスタのスイ ッチングを制御するため の複数の遅延素子と、
前記遅延素子を介して各々のメ モリセル トラ ンジスタのス ィ ツチング制御端子に読みだし信号を供給するための複数の ヮー ド線と、
前記遅延素子に供給された読出し信号に応じて時間軸に沿 つて前記メモリセルトラ ンジスタから出力される信号を順次 所定のタイ ミ ングでシリアルの多値情報と して読み出す手段 と、
を具備することを特徴とする半導体記憶装置。
3 9 . 前記読出し手段は、 前記トラ ンジスタから出力され る信号の時間幅とその出力タイ ミ ングとに応じて読出しクロ ッ ク信号を力ゥン トするカウ ンタを有することを特徴とする 請求項 3 8に記載の半導体記憶装置。
4 0 . 前記読出し手段は、 前記メ モリ セルトラ ンジスタの —端に接続されたピッ ト線に前記出力信号に対応して現れる 電流変化を増幅して前記力ゥ ンタに供給するセンスアンプを 含むことを特徵とする請求項 3 9に記載の半導体記憶装置。
4 1 . 前記遅延素子は前記半導体基板上に形成され 前記 多値情報の読みだし時間に対応する時間だけ前記読出し信号 を遅延させるための抵抗値に対応する長さを夫々有する抵抗 体を含むことを特徴とする請求項 3 8に記載の半導体記憶装 置。
4 2 , スィ ッ チング素子のスィ ッチング制御端子に供給さ れる制御信号を読みだしク ロックの整数倍の時間だけ遅延さ せるとともに、 前記スィ ッチング素子の出力端子に現れる信 号を前記読出しクロッ クに同期して順次シリアルに取り出す ことにより、 前記スィ ッチング素子から時間軸上にシリ ァル に並んだ多値情報を読み出すようにした多値情報記憶装置の 動作方法。
4 3 , 複数のピッ ト線と、
前記複数のビッ ト線と交差する方向に配置された少なく と も 1本のヮー ド線と、
前記複数のピッ ト線とヮー ド線との交点に夫々接続された 複数の遅延素子と、
この複数の遅延素子にそれぞれ所定方向にのみ電流を流す 電流制御手段と、
前記ヮー ド線に与えられた読み出し信号に応じて所定の夕 ィ ミ ングで前記複数のピッ ト線にそれぞれ現われる情報を検 出する手段と、
を具備し、 前記遅延素子と電流制御手段とを組み合わせる ことにより複数ピッ トの情報を記憶することを特徴とする情 報記憶装置。
4 4 . 前記電流制御手段は半導体基板上に形成されたダイ 才— ドでなり、 前記抵抗素子は前記半導体基板上に形成され 前記ダイォ一 ドに直列接統された抵抗体を含むことを特徴と する請求項 4 3に記載の情報記憶装置。
4 5 . 前記抵抗体は前記半導体基板上に形成され所定の抵 抗値を有するポリ シ リ コ ン層でなることを特徴とする請求項 4 4に記載の情報記憶装置。
4 6 . 複数のビッ ト線と、
前記複数のピッ ト線と交差する方向に配置された少なく と も 1本のヮー ド線と、
前記複数のピッ ト線のうちの選択されたピッ ト線とワー ド 線との交点に接続された第 1の抵抗素子を含む第 1のメモリ 素子と、
前記複数のビッ ト線のうちの選択された他のビッ ト線とヮ 一ド線との交点に接続され第 1の抵抗素子とは異なる抵抗値 を持つた第 2の抵抗素子を含む第 2のメ モリ素子と、
この第 1、 第 2のメ モリ素子にそれぞれ所定方向にのみ電 流を流す電流制御手段と、
前記ヮー ド線に与えられた読み出し信号に応じて所定のタ ィ ミ ングで前記ヮー ド線に現われる多値情報を検出する手段 と、
を具備し、 前記第 1、 第 2の抵抗素子と電流制御手段とを 組み合わせることにより情報を記憶することを特徴とする情 報 s己憶装置。
4 7 . 前記電流制御手段は半導体基板上に形成されたダイ 才— ドでなり 前記抵抗素子は前記半導体基板上に形成され 前記ダイォー ドに直列接続された抵抗体を含むことを特徴と する請求項 4 6に記載の情報記憶装置。
4 8 . 前記抵抗体は前記半導体基板上に形成され所定の抵 抗値を有するポリ シ リ コ ン層でなることを特徴とする請求項 4 7に記載の情報記憶装置。
4 9 . 前記第 1の抵抗素子は前記与えられた読み出し信号 に応じて流れる電流を前記所定のタイ ミ ングに相当する時間 だけ遅延させるための抵抗値を有し、 前記第 2の抵抗素子は 前記ダイォ一 ドとヮ一 ド線とを直接に接続するために配線抵 杭に相当する極めて小さい抵抗値を有することを特徴とする 請求項 4 7に記載の情報記憶装置。
5 0 . 複数のヮ一 ド線と、
前記複数のヮー ド線の夫々に形成された複数のコンタク ト 部と、
このコンタク ト部内に形成されたダイォー ドと、
このダイォ一 ドに接続されるように前記コ ンタク ト部に選 択的に埋め込まれた抵抗材料と、
前記複数のヮ一 ド線と交差する方向に配置され前記コンタ ク ト部に直接または前記抵抗材料を介して接続された複数の ビッ ト線と、
前記ヮ―ド線に与えられた読み出し信号に応じて所定の夕 ィ ミ ングで前記ピッ ト線に現われる電位変化を検出する手段 と、 を具備し、 前記ダイォー ドと抵抗材料とを組み合わせるこ とにより情報を記憶することを特徴とする情報記憶装置。 5 1 . 前記ヮ一 ド線は高濃度の第 1不純物を有するポリ シ リ コ ン層でなり、 前記ダイォ一 ドはこのポ リ シ リ コ ン層に形 成されたコ ン夕ク ト部の周りに接触するように形成された高 濃度の第 2不純物領域との間に形成きれてなることを特徵と する請求項 5 0 に記載の情報記憶装置。
5 2 . 少なく とも 1本のビッ ト線と、
前記ビッ ト線と交差する方向に配置された複数本のヮー ド 線と、
前記ピッ ト線と複数のヮ一 ド線との交点に夫々接続された 少なく とも 3種類の異なる遅延時間を有する複数の遅延素子 と、
この複数の遅延素子にそれぞれ所定方向にのみ電流を流す 電流制御手段と、
前記ヮ一 ド線に与えられた読み出し信号に応じて少なく と も 3つの異なるタイ ミ ングで前記複数のピッ ト線にそれぞれ 現われる情報を検出する手段と、
を具備し、 前記遅延素子と電流制御手段とを組み合わせる ことにより時間軸に沿って所定のタイ ミ ングで情報を記憶す ることを特徴とする情報記憶装置。
5 3 . 前記電流制御手段は半導体基板上に形成されたダイ ォ— ドでなり、 前記抵抗素子は前記半導体基板上に形成され 前記ダイォー ドに直列接続された抵抗体を含むことを特徴と する請求項 5 2に記載の情報記憶装置。
5 4 . 前記抵抗体は前記半導体基板上に形成され所定の抵 抗値を有するポリ シリ コン層でなることを特徴とする請求項 5 3に記載の情報記憶装置。
5 5 . 前記遅延素子は夫々ク ロ ッ ク信号の整数倍の遅延時 間を有し、 前記情報検出手段は前記遅延素子により遅延され た読みだし信号を前記ク口ッ ク信号と比較してカウン トする 手段を含むことを特徴とする請求項 5 2に記載の情報記憶装 鼠。
5 6 . 前記カウン ト手段は、 前記遅延された読みだし信号 が供給される第 1の入力端子と前記ク口ッ ク信号が供給され る第 2の入力端子とを有する A N D回路と、 この A N D回路 の出力をカウン トするカウンタとを有することを特徴とする 請求項 5 5に記載の情報記憶装置。
5 7 . 1本のヮー ド線と複数のビッ ト線との間を異なる値 の抵抗で接続してなる情報記憶装置の動作方法において、 前 記ヮ一 ド線に供給されたアクセス信号を、 ヮー ド線と複数の ピッ ト線との間に接続された異なる値の抵抗を介して所定時 間だけ遅延させ、 この遅延されたアクセス信号を用いて多値 情報を読み出すようにしたことを特徴とする情報記憶装置の 動作方法。
5 8 . 前記遅延時間がク口ック信号の整数倍に設定され、 遅延されたアクセス信号と所定の有効データ範囲内に発生す るクロック信号とを比較してカウン トすることにより前記抵 抗の値に応じて時間軸上にシリアルに並んだ多値情報を読み 出すようにしたことを特徴とする請求項 5 7記載の情報記憶 装置の動作方法。
5 9 . 複数のピッ ト線と
前記複数のピッ ト線と交差する方向に配置された少なく と も 1本のヮ一 ド線と、
前記複数のピッ ト線とヮ一 ド線との交点に夫々接続され実 質的に零或いは無限大の抵抗を含む複数のメモリ素子と、 前記ヮ― ド線に与えられたァクセス信号に応じて所定の夕 ィ ミ ングで前記複数のビッ ト線またはヮ一 ド線に現われる前 記メモリ素子の情報を検出する手段と、
を具備したことを特徴とする情報記憶装置。
6 0 , さ らに前記ピッ ト線とヮ一 ド線との間に前記メモリ 素子と直列に接続されたダイォー ドを含むことを特徴とする 請求項 5 9に記載の情報記憶装置
6 1 . 前記実質的に零の抵抗は前記半導体基板上に形成さ れた導電層でなり、 前記実質的に無限大の抵抗は配線の開放 端子またはオープン部でなることを特徴とする請求項 5 9に 記載の情報記憶装置。
6 2 . 複数のビッ ト線と、
前記複数のビッ ト線と交差する方向に配置された複数のヮ 一ド線と、
前記複数のピッ ト線とヮ一 ド線との交点に夫々接続され実 質的に零或いは無限大の抵抗を含む複数のメモリ素子と、 選択されたヮ一 ド線に与えられたアクセス信号に応じて所 定の夕イ ミ ングで前記複数のビッ ト線から同時に複数ビッ ト の情報を読みだし、 または選択されたピッ ト線に接続された メモリ素子を介して複数のヮ一ド線に現われる前記メモリ素 子の情報を検出する手段と
を具備したことを特徴とする情報記憶装置。
6 3 . さらに前記ビッ ト線とワー ド線との間に前記メモリ 素子と直列に接続されたダイォー ドを含むことを特徴とする 請求項 6 2に記載の情報記憶装置
6 4 . 前記実質的に零の抵抗は前記半導体基板上に形成さ れたメ タル層でなり、 前記実質的に無限大の抵抗は配線のォ ープン部でなることを特徴とする請求項 6 3に記載の情報記
6 5 . 複数のビッ ト線と、
前記複数のビッ ト線の夫々に形成された複数のコンタク ト 部と、
このコンタク ト部内に形成されたダイオー ドと、
このダイォ一 ドに接続されるように前記コ ンタク ト部に選 択的に埋め込まれた導電層と、
前記複数のピッ ト線と交差する方向に配置され前記コンタ ク ト部に絶縁層または前記導電層を介して接続された複数の ヮ一 ド線と、
選択されたヮー ド線に与えられたァクセス信号に応じて所 定のタイ ミ ングで前記複数のビッ ト線から同時に複数ビッ ト の情報を読みだし、 または選択されたビッ ト線に接続された 前記導電層または絶縁層を介して複数のヮ一ド線に現われる 前記交差位置に記憶された情報を検出する手段と、
を具備し、 前記導電層と絶縁層とを組み合わせることによ り情報を記憶することを特徴とする情報記憶装置。
6 6 , 前記ヮー ド線は高濃度の第 1不純物を有するポ リ シ リ コ ン層でなり、 前記ダイォ一ドはこのポ リ シ リ コ ン層に形 成されたコンタク ト部の周りに接触するように形成された高 濃度の第 2不純物領域との間に形成されてなることを特徴と する請求項 6 5に記載の情報記憶装置。
6 7 , 少なく とも 1本のヮ一 ド線とこれに絶縁的に交差す る複数のビッ ト線との間を実質的に零または無限大の抵抗で 接続してメ モリ素子を形成してなる情報記憶装置の動作方法 において、 前記ヮー ド線に供給されたアクセス信号に応じて 複数のビッ ト線に現れる信号を所定のタイ ミ ングで検出して 複数ビッ トの情報として読み出すようにしたこ とを特徴とす る情報記憶装置の動作方法。
6 8 . 少なく とも 1本のワー ド線とこれに絶縁的に交差す る複数のビッ ト線との間を配線抵抗のみによる実質的に零の 抵抗または回路の開放による無限大の抵抗で接続してメモリ 素子を形成してなる情報記憶装置の動作方法において、 前記 ヮー ド線に供給されたアクセス信号に応じて複数のビッ ト線 から所定のタイ ミ ングで信号の有無を検出し、 この有無を 2 進値の複数ピッ トの情報と して読み出すようにしたことを特 徴とする情報記憶装置の動作方法。
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