KR0138208B1 - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자

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KR0138208B1
KR0138208B1 KR1019940033224A KR19940033224A KR0138208B1 KR 0138208 B1 KR0138208 B1 KR 0138208B1 KR 1019940033224 A KR1019940033224 A KR 1019940033224A KR 19940033224 A KR19940033224 A KR 19940033224A KR 0138208 B1 KR0138208 B1 KR 0138208B1
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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 제조공정의 변화에 맞추어 설계마진 및 억세스타임조절이 가능하도록 하여 소자의 신뢰성 및 성능을 높이는데 적당하도록 구성하고자, 종래 기술의 단점인 공정의 변화에 따른 피드백처리에 있어 옵션처리를 함에, 금속스위치 대신 프로그래머블 롬 특히 퓨즈롬(fuse ROM)을 이용하여 다양하고 용이하게 설계상의 마진 및 억세스 시간을 칩마다 다르게 변화시킬 수 있도록 하여 디바이스 성능을 증대시킬 수 있도록 하면서, 벤더 테스트 모드와 접목시켜 테스트 용이성을 높일 수 있도록 하였으며, 멀티플렉서를 이용하여 적은 수의 PAD로 퓨즈 프로그래밍 효과를 검증해 볼 수 있도록 한 것을 특징으로 한다.

Description

반도체 메모리 소자
제1도는 종래의 반도체 메모리 소자의 구성을 설명하기 위한 도면.
제2도는 종래의 반도체 메모리 소자의 워드라인 작동에 따른 비트라인의 상태 변화를 도시한 파형도.
제3도는 본 발명의 반도체 메모리 소자의 실시예의 구성을 설명하기 위한 도면.
제4도는 본 발명의 반도체 메모리 소자의 실시예에 벤더 테스트 모드를 결합한 구성을 설명하기 위한 도면.
제5도는 본 발명의 실시예의 동작을 설명하기 위한 도면.
제6도는 본 발명의 실시예의 벤더 테스트 모드를 결합한 구성에 있어서 WCBR모드의 파형도.
*도면의 주요부분에 대한 부호의 설명
11,31 : 비트라인 센스 증폭기 블럭12,32 : 센스 증폭기 인에이블 블럭
13 : 지연 옵션 블럭33 : 퓨즈 롬
34 : 지연 회로 블럭35 : 디코더
46 : 멀티플렉서47,48,49 : 퓨즈 롬 어레이
50 : 벤더 테스트 모드 검출 블럭
51 : 벤더 테스트 모드 선택 논리 회로 블럭
INV : 인버터M : 트랜지스터
S : 스위치MOPT : 메탈옵션
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자 제조공정의 변화에 맞추어 설계마진 및 억세스타임조절이 가능하도록 하여 소자의 신뢰성 및 성능을 높이는데 적당하도록 구성한 반도체 메모리 소자에 관한 것이다.
반도체 메모리 소자의 제조에 있어서 공정의 변화는 항상 존재하는 것으로써 이는 소자의 동작을 결정하는 중요한 요소가 된다. 이러한 공정의 변화는 목표치의 일정한 오차 범위 내에서 소자의 동작이 존재하도록 공정을 진행시키는데 따라 발생한다. 따라서 소자 설계에서는 최악 상태에서도 소자가 동작되도록 설계마진을 고려하여야 할 필요가 있다.
종래에는 소자 설계시에 공정 변수 및 설계 마진을 고려하여 먼저 시뮬레이션을 한 다음, 손쉽게 검증 및 수정할 수 있도록 최상위 메탈 레이어 옵션(metal layer option : MOPT) 등을 레이아웃하였다. 즉, 시제품 단계에서는 내부 검침(internal probing) 등을 통하여 설계마진을 평가하고, FIB(focus ion beam) 장비를 통하여 메탈층을 수정한 후 재평가하여 최종적으로 금속층을 수정한다.
디램(DRAM : dynamic random access memory)에서 가장 중요한 부분중 하나인 비트라인 센스 증폭기(bitline sense amplifier : 이하 'BLSA'라 한다.)의 작동 시점과 관련하여 종래의 반도체 메모리 소자의 회로 일부를 제1도에 도시하였다.
제1도는 데이타를 저장하는 캐패시터 CO와 트랜지스터 MO로 이루어진 디램 셀과, 셀 데이타(cell date)를 비트라인(bitline)에 실어 주기 위하여 트랜지스터 MO의 게이트를 제어하는 워드라인(word line)과, 셀 데이타에 의하여 전위차를 보이는 한쌍의 비트라인(BIT, /BIT), 및 한쌍의 비트라인 사이의 미세한 상태의 차이를 증폭시키는 BLSA(11)가 형성되어 있다. 또한, BLSA가 작동하도록 인가되는 신호 SN'(sense amp. enable signal flag)은 워드라인과 관련된 어드레스 디코딩을 받아 센스 증폭기를 작동시키는 센스 증폭기 인에이블 블럭(sense amp. enable block : 이하 'SAEN'이라 한다.)(12)에서 발생한 센스 증폭기 작동 신호 SN(sense amp. enable signal)이 지연 옵션 블럭(delay option block)(13)을 통하여 출력된 신호이다.
종래의 메모리소자의 하나의 예인 제1도의 동작원리를 도면을 통하여 살펴보면 다음과 같다.
제2도는 제1도의 메모리 소자의 동작에 따른 신호들의 상태를 도시한 것이다.
제2도를 제1도를 참조하여 살펴보면, 디램의 외부 입력신호인 로우 어드레스 스토로브(row address strobe : 이하 '/RAS'라 한다.) 신호가 액티브되면 로우 어드레스(row address)를 디코딩(decoding)하여 워드라인(WL)을 구동시킨다. 워드라인(WL)이 인에이블되면 트랜지스터 MO가 턴-온(turn on)되어 커패시터 CO의 데이타는 비트라인에 실린다. 즉, 캐패시터 CO의 데이타가 '0'이면 프리차지(prechaarge)되어 있던 비트라인(BIT)과의 전하분산(charge sharing)에 의해 비트라인(BIT)의 전위(V)를 ΔV만큼 감소시킨다. 반면에 캐패시터 CO의 데이타가 '1'이면 비트라인의 전위는 증가한다. 이러한 셀 캐패시터 CO와 비트라인 사이의 전하분산은 RC 지연(RC delay)에 의해 비트라인 상에서 셀의 위치에 따라 다르게 나타난다. 그리고, 이 경우 최악상태는 BLSA와 가장 거리가 먼곳에서 위치한 셀이 선택된 경우이다.
그런데, BLSA는 위치적인 어긋남(geometrical mismatch) 및 공정상의 어긋남의 요소를 항상 갖고 있으며, 이러한 어긋남에도 불구하고 올바른 데이타를 센싱하기 위해서는 한쌍의 비트라인 사이의 ΔV가 충분한 양이 되어야 한다. 그러나, 셀 캐패시턴스 CO와 비트라인 캐패시턴스 이외에 전하가 공급되는 경로가 없으므로, ΔV는 시간이 갈수록 계속 증가되지 않고 일정량의 값으로 수렴된다.
BLSA를 작동시키는 SN' 신호의 인가시점을 정하는 것은 몇가지 조건을 가지고 취사선택하여 평균을 내는 작업(trade off)이 필요하다. 그러니까, 올바른 데이타의 센싱을 위해서는 SN' 신호를 충분히 늦게 인가시켜야 하지만, 그러한 방법은 SN신호와 Y 컬럼을 선택하는 Ysel사이의 시간상의 마진(timing margin)을 감소시키며 /RAS 억세스 시간 tRAC(/RAC access time) 매개변수를 증가시킬 수도 있다. 특히, 시뮬레이션만을 통하여 SN' 신호 인가 시점을 정한다면 최악상태에 맞도록 그 시점을 충분히 늦춰야 하며, 공정 변화 및 다이의 변동(die variation)에 따라 안정된 동작을 위하여는 추가적인 마진이 필요하게 된다.
신호의 전달 지연을 위하여 시간 지연 요소(td)와 금속 스위치 옵션(MOPT)으로 구성된 지연 옵션 블럭은 SN' 신호 인가 시점의 조절이 가능하도록 하여 공정을 마친 칩들을 평가한 후에 결과를 가지고 양산 디바이스에 적용한다. 시간 지연의 조절은 지연성분을 갖고 있는 시간 지연 요소 블럭을 바이패스(bypass)시켜 줄이거나, 추가시켜 늘리는 방식이다.
위와 같은 종래 기술에 있어서의 문제점은 안정된 디바이스의 동작을 위하여 충분한 마진이 필요한데, 이러한 마진은 어떤 디바이스의 경우에는 필요이상의 마진이 되어 억세스 타임의 지연요소로 작용될 수도 있다. 즉, 공정 변화에 따라 이러한 마진이 좋게 적용되는 디바이스도 존재할 수 있지만, 종래 기술과 같이 할 경우에는 모든 디바이스에 획일적으로 마진 등을 고려하여 성능을 저하시키게 된다. 또한, 검증방법에 있어서 FIB장비를 이용하므로 그 작업에 어려움이 따르며, 여러 샘플을 검증하는데 제한이 있게 된다. 검증된 데이타를 피드백하기 위해서는 금속층을 수정하여야 하므로 위험이 따르고, 소자 개발 기간이 길어지는 등의 단점이 있다. 또한, 양산 단계에서 공정이 개선되더라도 빠르게 피드백되어 제조 공정에 적용하지 못하는 문제점이 있다.
본 발명은 종래 기술의 단점인 옵션처리에 있어서, 금속스위치 대신 프로그래머블 롬, 특히 퓨즈롬(fuse ROM)을 이용하여 다양하고 용이하게 설계상의 마진 및 억세스 시간을 칩마다 다르게 변화시킬 수 있도록 하여 디바이스 성능을 증대시킬 수 있도록 한 것이다. 또한, 벤더 테스트 모드(vendor test mode)와 접목시켜 테스트 용이성을 높일 수 있도록 하였으며, 멀티플렉서(multiplexer)를 이용하여 적은 수의 PAD로 퓨즈 프로그램밍(fuse programming) 효과를 검증해 볼 수 있도록 하였다.
제3도는 본 발명의 예를 종래 기술에서 설명한 예(제1도)와 비교하기 위하여 BLSA을 작동시키는 SN' 신호 인가 시점을 조절하는 것을 도시한 것이다. 여기서는 지연 블럭(34)의 동작을 간단히 설명하기 위하여 패드의 갯수를 두개로 하고, 지연 블럭내의 스위치를 3개로 한정하여 도시하였다.
전체 구조는 비트라인에 실린 정보를 증폭하여 외부로 보내는 BLSA(31)와, 센스 증폭기가 작동할 수 있도록 신호를 보내는 블록인 SAEN(32)과, SAEN블럭에서 나온 신호 SN을 지연시키는 지연 회로 블럭(34)과, 스위치의 동작을 결정하도록 정보를 인가하는 퓨즈롬(33)과, 퓨즈롬(33)의 정보를 스위치에 가해주는 디코더(decoder)블럭(35)과, 퓨즈롬(33)의 상태를 퓨즈를 끊지 않고도 외부에서 강제적으로 프로그램할 수 있도록 한 패드(PAD_FUSE0, PAD_FUSE1)로 이루어진다.
이때, BLSA(31) 및 SAEN(32)의 구조는 제1도와 같으며, SN 신호의 지연 회로 블럭(34)은 저항의 양쪽 끝단을 조절이 가능한 스위치로 연결시킨 구조로 되어 있다. 퓨즈롬(33)은 스스로의 접속 상태에 따라 신호를 결정하는 퓨즈(FUSE0,FUSE1)와, 인버터(INV0,INV1)와, n형 트랜지스터(MN0,MN1)로 이루어져 있으며, 각각은 Vcc와 퓨즈(FUSE0,FUSE1)의 한 끝단에 연결되어 있으며, 퓨즈의 다른 끝단은 인버터와 트랜지스터에 병렬 연결되어 있다. 인버터의 입력부와 트랜지스터의 소스쪽으로 퓨즈를 거친 신호가 와서 인버터의 출력부와 트랜지스터의 게이트로 나온 신호가 만나 디코더로 신호를 인가한다. 또한, 트랜지스터의 드레인쪽은 기판에 접속된다.
제4도는 제3도에서 도시한 본 발명의 반도체 메모리 소자를 벤더 테스트 모드에 연결하여 나타낸 본 발명의 구성을 도시한 것이다.
퓨즈 롬들은 각각이 담당한 옵션의 정보를 저장할 수 있도록 하였으며, 퓨즈 롬의 정보를 외부에서 강제적으로 프로그램하기 위한 패드들이 있다. 이러한 패드들의 정보를 여러개의 퓨즈 롬에 보내질 수 있도록 멀티플렉서(multiplexer)를 형성시켰다. 메모리 소자에서 외부의 인터페이스 패드를 통하여 여러가지 벤더테스트 모드를 수행하는 것은 알려진 사실이며, /RAS, /CAS, /WE, AO의 외부신호와 연결된 테스트 모드 검출 회로(test mode detection circuit)(50) 및 테스트 모드 검출 회로로부터 신호를 받으며, 어드레스 패드와 연결된 테스트 모드 선택 논리 회로(test mode selection logic circuit)(51)와, 테스트 모드 선택 논리 회로로부터 신호를 받으며 외부 패드와 연결되어 이러한 패드의 정보를 테스트 모드 선택 논리 회로로부터 받은 내용에 의하여 여러개의 퓨즈 롬 어레이(fuse ROM array)(47,48,49)에 보내질 수 있도록 한 멀티플렉서(46)로 이루어진다.
이러한 회로에서 발생한 여러가지 벤더 테스트 모드에 따라 상관된 퓨즈 어레이로 패드의 정보를 전달할 수 있도록 테스트 모드 선택 논리 회로(48)에서 출력된 제어신호가 멀티플렉서(46)로 입력된다. 따라서 BLSA을 작동시키는 SN', Y 컬럼을 선택하는 Ysel신호 및 어드레스 신호변화를 검출하여 펄스를 발생시키는 ATD(address transition detector)의 펄스 폭(pulse width) 등 다양한 설계 마진 및 스피드 임계 경로(speed critical path)를 외부에서 테스트후 최적의 값으로 트리밍(trimming)할 수 있다.
제5도는 제2도의 지연 옵션 스위치의 컨트롤을 퓨즈 상태에 따라 나타낸 것이다. 제5도를 참조하여 제3도의 동작 원리를 살펴 보면, BLSA(31)와 SAEN(32)블럭의 동작은 보통의 경우와 같이 비트라인에 실린 셀 데이타를 증폭하는 역할을 한다. 퓨즈롬의 상태는 디코더(35)으로 입력되어 지연 블록(34) 내부의 지연 옵션 스위치(S0',S1',S2')를 컨트롤한다. 제5도의 표에서 볼 수 있듯이 퓨즈0와 퓨즈1이 모두 완전한 (intact) 상태이면, 노드 N0와 노드 N1은 '0'레벨이 되어 스위치 S1과 S2를 턴-온시키고 S0를 턴-오프시킨다. 결과적으로 td1과 td2의 지연 경로는 S1'과 S2'경로로 바이패스되어 SAEN에서 출력된 SN신호는 지연 td0만큼의 지연되어 BLSA에 인가된다. 퓨즈0만인 끊어진 경우에는 td0+td1만큼이 지연되어지며, 퓨즈1만이 끊어진 경우에는 모든 스위치가 턴-오프되어 td0+td1+td2만큼의 지연을 볼 수 있다. 퓨즈가 모두 끊어진 경우에는 위와는 달리 모든 스위치가 턴-온되어 지연이 없어진다. 이러한 퓨즈롬의 경우 한번 블로잉된 경우에는 다시 붙이기가 어려우므로 사전의 테스트에 의한 정보가 없이 퓨즈롬에 프로그램하는 것은 손실을 줄 수 있다. 이러한 단점을 해결하기 위하여 외부에서 퓨즈의 상태를 외부 인터페이스 패드를 통하여 강제적으로 프로그램할 수 있게 하므로, 퓨즈롬이 프로그램된 것과 같은 효과를 볼 수 있다. 즉, 퓨즈 프로그램밍전에 패드를 통한 디바이스 평가(divice evaluation)으로 정확한 디바이스정보를 얻고, 이 정보를 근거로 하여 퓨즈롬 프로그램밍을 수행한다.
이의 예는 종래 기술과 비교하기 위한 것이었으나, 제4도는 발명의 개요를 명확히 하고 일반적으로 전체 구성을 도시한 것으로 동작원리는 다음과 같다.
셀에 기억된 정보에 대한 재생(refresh)특성을 결정짓는 워드라인 폭 제어(wordline width control)와, 셀 데이타의 올바른 증폭을 위한 BLSA 작동 마진 제어와, 데이타라인의 전위를 평형화시키는 이퀼라이즈(equalize)를 결정하는 ATD 펄스의 폭에 대한 제어 등을 주관하는 퓨즈롬 블럭(47,48,49)들이 여러개가 구성되어 있다. 외부 패드의 갯수는 전체 칩의 면적에 직접적으로 영향을 주므로 제한될 수밖에 없으므로, 멀티플렉서(46)를 이용하여 패드정보를 각각의 퓨즈롬에 전기적으로 연결가능토록 하였다. 우선, 기존에 널리 사용되고 있는 테스트 모드(JEDEC standard)는 제6도에서 보는 바와 같이 WCBR(write /CAS before /RAS)모드로써 엔트리가 가능하다. 여기에 특정 어드레스 패드를 이용하여 높은 전압을 가하고, 나머지 어드레스 패드에 테스트 정보를 입력시켜 디바이스의 다양한 검증을 수행할 수 있도록 한다. 즉, 어드레스 패드에 '0001'을 입력시키는 경우에는 RAD_fusel-PAD_fusen의 패드가 워드라인 폭 조절 퓨즈롬으로 연결하고, '0001'인 경우에는 BLSA 작동 마진 조절 퓨즈롬(48)으로 연결한다. 이러한 벤더 테스트 모드의 엔트리를 담당하는 회로(50)와 어드레스 키에 따라 여러가지 테스트 모드를 결정하고 멀티플렉서를 컨트롤하는 회로(51)의 구성은 간단한 논리회로이다. 위와 같은 회로 구성으로 외부에서 퓨즈상태를 변화시킬 수 있고, 그 결과를 가지고 디바이스의 최적치를 구하고 퓨즈롬을 프로그램밍하여 최상의 디바이스를 얻는다.
제6도는 본 발명의 반도체 소자에 있어서 WCBR(write /CAS before /RAS)모드로써 엔트리가 가능함을 보인 도면이다.
본 발명의 퓨즈롬은 일종의 프로그래머블 롬으로, 본 발명의 반도체 메모리 소자의 형성에 있어서, 지연블럭의 스위치를 조절은 다른 프로그래머블 롬으로 대체할 수 있다.
본 발명은 위에서 말한 바와 같이 디바이스의 조건에 따라 설계마진 및 억세스타임 등의 용이한 개선이 가능하며, 이러한 정보는 벤더 테스트 모드를 이용하여 얻을 수 있고, 퓨즈롬 프로그램밍을 통하여 이루어진다.
예를 들어, 50nec.의 tRAC를 갖는 메모리 소자가 제조(fab. out) 되었을 때에, 벤더 테스트 모드를 BLSA 작동 마진 컨트롤 퓨즈롬(8)으로 엔트리한 후에 pad_fusel-pad_fusen에 정보를 주어 BLSA 작동시점을 앞으로 당겨 스피드를 측정한다. 이때 tRAC가 45nsec.정도까지 개선되었다면 50n sec. 제품을 팔 수 있어 큰 이득을 얻을 수 있다. 반면에 스피드가 개선되지 않아 50n sec. 제품으로 팔 수 없고 60n sec. 제품군에 포함되는 경우에는 BLSA 작동 시점을 늦추어, 53nsec.의 스피드를 갖는 제품이 되더라도 마진 확보를 크게 가지므로써 신뢰성을 갖도록 한다.
결과적으로 디바이스의 특성 변화를 테스트 모드를 이용하여 평가하고, 퓨즈롬을 프로그래밍하여 신뢰성 혹은 고속의 제품을 얻을 수 있는 것을 특징으로 하고 있다.

Claims (7)

  1. 반도체 메모리 소자에 있어서, 데이타를 저장하기 위한 다수의 메모리 셀로 구성된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 동작을 제어하기 위한 신호가 통과하는 경로에 설치된 시간 지연을 가감하는 스위치를 가진 지연회로와, 상기 지연회로의 스위치를 제어하기 위한 다수의 프로그래머블 롬과, 상기 프로그래머블 롬의 상태를 강제적으로 바꿀 수 있도록 하는 다수의 패드로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 다수의 프로그래머블 롬을 다수의 어레이로 구성하여, 상기 다수의 패드를 상기 다수의 프로그래머블 롬 어레이에 연결할 수 있도록 멀티플렉서를 부가하여 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 멀티플렉서의 제어를 담당하는 벤더 테스트 모드 선택 논리 회로와, 외부 신호에 따라 테스트 모드를 감지하여 상기 벤더 테스트 모드 선택 논리 회로에 신호를 보내는 벤더 테스트 모드 검출 블럭을 형성시켜 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 프로그래머블 롬으로 데이타 프로그램을 위한 퓨즈 링크를 가진 휴즈롬을 사용하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 메모리셀 어레이의 동작을 제어하기 위한 신호로서, 셀에 기억된 정보에 대한 재생 특성을 결정짓는 워드라인 폭 제어신호를 이용하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 메모리셀 어레이의 동작을 제어하기 위한 신호로서, 셀 데이타의 올바른 증폭을 위한 BLSA 작동 마진 제어 신호를 이용하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 메모리셀 어레이의 동작을 제어하기 위한 신호로서, 데이타라인의 전위를 평형화시키는 이퀼라이즈를 결정하는 ATD 펄스의 폭에 대한 제어 신호를 이용하는 것을 특징으로 하는 반도체 메모리 소자.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5848002A (en) * 1994-12-27 1998-12-08 Nkk Corporation Information storage apparatus and method for operating the same
US5841707A (en) * 1995-11-29 1998-11-24 Texas Instruments Incorporated Apparatus and method for a programmable interval timing generator in a semiconductor memory
JPH10162585A (ja) * 1996-12-03 1998-06-19 Sony Corp トリミング機能付きセンスアンプを備えた半導体メモリ素子
US5889679A (en) * 1997-07-15 1999-03-30 Integrated Device Technology, Inc. Fuse array control for smart function enable
US5933378A (en) * 1998-02-26 1999-08-03 Micron Technology, Inc. Integrated circuit having forced substrate test mode with improved substrate isolation
KR100480901B1 (ko) * 1998-03-03 2005-07-18 주식회사 하이닉스반도체 반도체메모리의리프레쉬제어회로
US6438043B2 (en) * 1998-09-02 2002-08-20 Micron Technology, Inc. Adjustable I/O timing from externally applied voltage
JP2000099557A (ja) * 1998-09-25 2000-04-07 Hitachi Ltd 半導体集積回路装置、及びその製造方法、及び記憶媒体
US6151238A (en) * 1999-02-23 2000-11-21 Microchip Technology, Inc. Calibrating functions of an integrated circuit and storing calibration parameters thereof in a programmable fuse array
US6141272A (en) * 1999-09-02 2000-10-31 Micron Technology, Inc. Method and apparatus for programmable control signal generation for a semiconductor device
US6532557B1 (en) * 1999-09-23 2003-03-11 Silicon Motion, Inc. Method and apparatus for improving fault test coverage for an integrated circuit
US6108266A (en) * 1999-10-28 2000-08-22 Motorola, Inc. Memory utilizing a programmable delay to control address buffers
JP2001195900A (ja) * 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
US6219288B1 (en) 2000-03-03 2001-04-17 International Business Machines Corporation Memory having user programmable AC timings
KR100414738B1 (ko) * 2001-12-21 2004-01-13 주식회사 하이닉스반도체 퓨즈를 이용한 비트라인 센싱 제어 장치
KR100543911B1 (ko) * 2003-04-29 2006-01-23 주식회사 하이닉스반도체 반도체 테스트 회로
KR100550638B1 (ko) * 2003-04-30 2006-02-10 주식회사 하이닉스반도체 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치
US7249213B2 (en) * 2003-08-18 2007-07-24 Silicon Storage Technology, Inc. Memory device operable with a plurality of protocols with configuration data stored in non-volatile storage elements
CN1951010A (zh) * 2003-10-10 2007-04-18 爱特梅尔股份有限公司 可选择延迟的脉冲发生器
US7633786B2 (en) * 2006-04-18 2009-12-15 Micron Technology, Inc. Couplings within memory devices and methods
US7603605B2 (en) * 2007-01-08 2009-10-13 Arm Limited Performance control of an integrated circuit
KR100889311B1 (ko) * 2007-02-23 2009-03-18 주식회사 하이닉스반도체 비트라인 감지증폭기를 포함하는 반도체메모리소자
US7791969B2 (en) * 2007-11-05 2010-09-07 Sony Computer Entertainment Inc. Method and apparatus for screening bit line of a static random access memory (SRAM) for excessive leakage current
KR20150124008A (ko) * 2014-04-25 2015-11-05 에스케이하이닉스 주식회사 반도체 장치 및 이를 포함하는 반도체 리페어 시스템과 반도체 장치의 동작방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4281398A (en) * 1980-02-12 1981-07-28 Mostek Corporation Block redundancy for memory array
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
US5355344A (en) * 1992-11-13 1994-10-11 Sgs-Thomson Microelectronics, Inc. Structure for using a portion of an integrated circuit die

Also Published As

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