KR100550638B1 - 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치 - Google Patents

비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는메모리장치 Download PDF

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Abstract

테스트모드시에 외부 입력 상황에 의존하여 원하는 만큼 자유롭게 비트라인의 센싱마진시간을 조절할 수 있는 비트라인 센스증폭 방법과 그를 위한 장치가 개시되어 있는 바, 본 발명의 메모리 장치는, 노말모드의 센싱마진시간과 다른 센싱마진시간의 테스트모드를 갖는 메모리장치에 있어서, 비트라인 및 워드라인에 연결된 메모리 셀; 상기 비트라인을 플로팅시키고 상기 워드라인을 활성화시켜, 상기 메모리셀에 저장된 데이터를 상기 비트라인에 유기시키는 수단; 인에이블신호에 의해 구동하여 상기 비트라인에 유기된 데이터를 증폭하는 비트라인 증폭수단; 및 상기 노말 모드에서 세팅된 지연시간 만큼 센싱마진시간을 두고 상기 인에이블신호를 활성화시키고, 상기 테스트모드에서 칩 외부로부터 소정의 입력신호가 입력되는 시점에 의존해서 센싱마진시간을 조절하여 상기 인에이블신호를 활성화시키는 제어수단을 포함하는 것을 특징으로 한다.
메모리장치, 비트라인, 증폭, 센싱마진시간, 외부입력

Description

비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는 메모리장치{MEMORY DEVICE WITH TEST MODE FOR CONTROLLING OF BITLINE SENSING MARGIN TIME}
도 1은 통상적인 비트라인 센스앰프 및 그에 관련된 회로의 구성으로서, 메모리장치의 코어(Core)부의 구성을 보여주는 회로도,
도 2는 비트라인 센싱 동작과 관련된 타이밍도,
도 3은 칩 외부의 입력신호로부터 워드라인신호 및 비트라인 센스앰프 인에이블신호가 생성되기까지의 과정을 나타낸 통상적인 동기식 DRAM의 블록 구성도,
도 4는 칩 외부의 입력신호로부터 워드라인신호 및 비트라인 센스앰프 인에이블신호가 생성되기까지의 과정을 나타낸 본 발명에 따른 동기식 DRAM의 블록 구성도.
도 5는 도4의 제어부의 구성요소들을 코어 회로들과 함께 다시 도시한 블록 구성도,
도 6a 및 도 6b는 본 발명에 따른 동기회로부의 구체적인 실시 회로도들.
도 7은 입력신호에 따라서 생성되는 클럭동기신호 sae_clk의 타이밍도.
도 8은 본 발명에 따른 외부입력플래그신호생성부의 실시 회로도,
도 9는 외부입력플래그신호생성부의 타이밍도.
도 10은 본 발명에 따른 센싱마진시간제어부의 실시 회로도.
도 11은 센싱마진시간제어부의 타이밍도.
도 12a, 도 12b 및 도 12c는 또 다른 실시예에 따른 센싱마진시간제어부의 회로도.
도 13은 본 발명에 따른 메모리 장치의 전체적인 동작을 설명하기 위한 테스트모드에서의 타이밍도.
본 발명은 비트라인 센싱마진시간의 조절을 위한 테스트모드를 갖는 메모리장치에 관한 것으로, 보다 상세하게는 테스트모드시에 외부 입력 상황에 의존하여 원하는 만큼 자유롭게 비트라인의 센싱마진시간을 조절할 수 있는 비트라인 센스증폭 방법과 그를 위한 장치에 관한 것이다.
잘 알려진 바와 같이, DRAM과 같은 메모리장치는 읽기 또는 리프레쉬 구동을 위하여 비트라인쌍의 미세한 전위차를 증폭하는 비트라인 센스앰프를 구비하게 된다. 그리고, 워드라인이 활성화된 후 비트라인을 플로팅시킨 상태 - 비트라인 프리차지 디스에이블 상태 - 에서 충분한 전위차가 비트라인쌍에 유기될때 까지 기다린 다음, 상기 센스앰프를 인에이블시켜 비트라인쌍의 전위차를 증폭하므로써 안정적인 센싱 동작을 수행하게 되는데, 이와 같이 워드라인이 활성화되고 비트라인이 플 로팅된 다음부터 비트라인쌍에 충분한 전위차가 유기될때 까지의 시간을 통상 '센싱마진시간(sensing margin time)'이라 한다.
도 1은 통상적인 비트라인 센스앰프 및 그에 관련된 회로의 구성으로서, 메모리장치의 코어(Core)부의 구성을 보여주는 회로도이다.
도 1을 참조하면, 메모리 셀(100)과, 제어신호 bleq에 응답하여 프리차지전압 VBLP(통상 Vcc/2의 레벨임)로 비트라인쌍을 프리차지 및 이퀄라이징하기 위한 프리차지부(110)와, 래치 구조로 구성되어 비트라인쌍(BL, /BL)의 전위차를 증폭하는 증폭부(120)가 비트라인쌍(BL, /BL)에 각각 연결되어 있다.
증폭부(120)의 구동전압단(121, 122)은 구동전압발생부(130)를 통해 생성된 구동전압 RTO 및 SB를 입력받는다. 구동전압발생부(130)은 제어신호 bleq에 응답하여 프리차지전압 VBLP로 증폭부(120)의 한쌍의 구동전압단(121, 122)을 프리차지 및 이퀄라이징하기 위한 프리차지부(131)와, 인에이블신호 rtoen에 제어받아 구동전압단(121)을 VDD 레벨로 풀업하는 PMOS트랜지스터(132), 및 인에이블신호 sben에 제어받아 구동전압단(122)을 VSS 레벨로 풀다운하는 NMOS트랜지스터(133)로 구성된다.
도 2는 비트라인 센싱 동작과 관련된 타이밍도로서, 도 1 및 도 2를 통해 비트라인 센싱 동작을 살펴본다.
라스액티브신호 rasatv가 활성화 상태로 변하면서 비트라인 프리차지신호 bleq는 비활성화(논리 'LOW')되어 비트라인 프리차지부(110)가 디스에이블되어 비트라인쌍은 플로팅된다. 이어서 로오(row) 디코딩 동작에 의해 선택된 메모리 셀(100)의 워드라인 WL이 활성화된다. 이후, 비트라인에 전위가 충분히 유기되기 까지의 정해진 센싱마진시간 이후에 증폭부(120)의 동작시점을 알리는 인에이블신호 rtoen 및 sben이 각각 활성화되므로써 구동전압발생부(130)가 동작하고 증폭부(120)가 동작하여 비트라인쌍에 실린 미세한 전위차를 전원전압 및 접지전압으로 증폭하게 된다.
도 3은 통상적인 동기식 DRAM의 블록 구성도로서, 칩 외부의 입력신호로부터 워드라인신호 및 비트라인 센스앰프 인에이블 신호가 생성되기까지의 과정을 나타낸 블록 구성도이다.
도 3을 참조하여 워드라인 신호 및 비트라인 센스앰프 제어신호의 생성 과정을 살펴보면, 칩 외부로부터 클럭 CLK, 어드레스 ADD, 컨트롤신호 CONTROL (예컨대 /RAS, /CAS, /WE, /CS)가 입력되면 버퍼/입력디코더(310)를 통해 버퍼링 및 디코딩되고, 라스신호발생부(320)을 통해 라스액티브신호 rasatv가 생성된다. 라스액티브신호 rasatv는 메모리 셀 어레이중에서 특정 뱅크의 동작 구간을 결정하는 신호이다.
이어서 라스액티브신호 rasatv에 응답하여, 워드라인타이밍제어부(330)은 워드라인 신호 wl의 제어신호 act1을 생성하고, 센스앰프타이밍제어부(360)는 비트라인 프리차지 제어신호 bleq의 제어를 위한 제어신호 act0를 생성하고, 센싱마진시간을 설정하기 위한 지연회로부(370)는 센스앰프 인에이블신호 rtoen 및 sben의 타이밍제어를 위한 센싱마진시간 제어신호 act2를 생성한다.
이어서, 제어신호 act1에 응답하여 로오 어드레스 rowadd가 로오디코더(340) 에서 디코딩되어 메모리셀(350)의 워드라인 신호 wl가 생성된다. 센스앰프제어부(380)에서는 제어신호 act0에 응답하여 프리차지 제어신호 bleq를 생성하며, 제어신호 act2에 응답하여 센스앰프부(390)의 인에이블신호 rtoen 및 sben를 생성한다.
한편, 통상적으로 메모리장치는 센싱마진시간을 확장할 수 있는 테스트모드를 갖고 있다. 즉, 특정의 목적으로 칩을 테스트하고자 할때 정상적인 동작인 노말모드와는 다르게 센싱마진시간을 세팅할 수 있다.
다시 도 3을 참조하면, 지연회로부(370)는 테스트모드 인에이블신호 tm_saen에 응답하여 테스트모드에 진입하면 노말 모드와는 다른 특정한 지연값으로 확장되어 세팅된다. 즉, 지연회로부(370) 내부에 구성된 딜레이가 고정된 양만큼 확장되어서 제어신호 act2를 생성하게 된다.
이상에서 설명한 바와 같이, 종래의 메모리 장치는 테스트모드시의 비트라인의 센싱마진시간이 설계시의 지연회로의 지연값으로 세팅되어 있어서, 테스트 모드시에 고정된 양만큼 비트라인 센싱마진시간을 조절할 수 밖에 없다.
따라서, 설계시에 테스트모드의 센싱마진시간이 세팅되므로 예컨대 공정 결함의 스크린(screen)을 위한 테스트모드와 같은 특정의 테스트모드에서 원하는 센싱마진시간을 얻을 수 없다는 문제점이 있다. 즉, 반도체 메모리에서 셀들이 위치하고 있는 코어(core) 영역은 공정(process)상으로 많은 결함을 가지고 있는데, 이러한 결함들이 어디에서 발생했는지가 판단하기 어렵다. 이러한 결함들을 적절히 스크린할 수 있는 방법중의 하나가 센싱마진시간(비트라인 플로팅 구간)을 확장하 여 인접 레이어(layer)간의 결함 사항을 스크린하는 것인데, 종래의 메모리 장치는 센싱마진시간이 설계시의 지연회로의 지연값으로 세팅되어 있으므로 상기한 공정 결함 스크린에 매우 한정적이다.
본 발명은 외부 입력 상황에 의존하여 원하는 만큼 자유롭게 비트라인의 센싱마진시간을 조절할 수 있는 비트라인 센스증폭 방법과 그를 위한 장치를 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 메모리 장치는, 노말모드의 센싱마진시간과 다른 센싱마진시간의 테스트모드를 갖는 메모리장치에 있어서, 비트라인 및 워드라인에 연결된 메모리 셀; 상기 워드라인을 활성화시켜 상기 메모리셀에 저장된 데이터를 상기 비트라인에 유기시키는 수단; 인에이블신호에 의해 구동되어 상기 비트라인에 유기된 데이터를 증폭하는 비트라인 증폭수단; 및 상기 노말 모드에서 세팅된 지연시간 만큼 센싱마진시간을 두고 상기 인에이블신호를 활성화시키고, 상기 테스트모드에서 칩 외부로부터 소정의 입력신호가 입력되는 시점에 의존해서 센싱마진시간을 조절하여 상기 인에이블신호를 활성화시키는 제어수단을 포함하는 것을 특징으로 한다.
또한 본 발명의 비트라인 센싱 방법은, 메모리 셀에 연결된 워드라인을 활성 화시켜 상기 메모리셀에 저장된 데이터를 비트라인에 유기시키는 단계; 세팅된 지연시간 만큼의 센싱마진시간을 두고 상기 비트라인에 유기된 데이터에 대한 증폭을 시작하는 노말 모드를 수행하는 단계; 및 칩 외부로부터 소정의 입력신호가 입력되는 시점에 의존해서 센싱마진시간을 조절하기 위하여, 클럭에 동기된 입력신호에 의해 센싱마진시간을 제어한 후 상기 비트라인에 유기된 데이터를 증폭하는 데스트 모드를 수행하는 단계를 포함하는 것을 특징으로 한다.
또한 본 발명은 비트라인의 센싱마진시간을 제어하기 위한 센싱마진시간 제어 장치에 있어서, 칩 외부에서 입력되는 입력신호를 클럭과 동기시켜 클럭동기신호를 생성하는 클럭동기회로부; 상기 클럭동기신호와, 칩의 동작 구간과 관련된 신호, 및 테스트모드신호에 응답하여 외부입력플래그신호를 생성하는 외부입력플래그신호생성부; 테스트모드신호에 응답하여, 테스트모드에서는 상기 외부입력플래그신호에 대응하는 제어신호를 출력하고 노말모드에서는 뱅크의 동작 구간과 관련된 신호에 대응하는 제어신호를 생성하여, 센싱마진시간을 설정하는 센싱마진시간제어부; 및 상기 센싱마진시간제어부의 출력에 응답하여 비트라인 센스앰프의 인에이블신호를 생성하는 센스앰프제어부를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 4는 칩 외부의 입력신호로부터 워드라인신호 및 비트라인 센스앰프 인에 이블신호가 생성되기까지의 과정을 나타낸 본 발명에 따른 동기식 DRAM의 블록 구성도이다. 도 3을 참조한 종래기술과 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였다.
도 4를 참조하면, 본 발명에 따른 메모리 장치는 비트라인 및 워드라인에 연결된 메모리 셀(350)과, 상기 비트라인을 플로팅시키고 상기 워드라인을 활성화시켜 상기 메모리셀에 저장된 데이터를 차지 쉐어링에 의해 상기 비트라인에 유기시키는 구성요소들(310, 320, 330, 340, 360, 380)과, 인에이블신호 rtoen 및 sben에 의해 구동하여 상기 비트라인에 유기된 데이터를 증폭하는 센스앰프부(390), 및 노말 모드에서는 세팅된 지연시간 만큼 센싱마진시간을 두고 상기 인에이블신호 rtoen 및 sben를 활성화시키고, 테스트모드에서 칩 외부로부터 소정의 입력신호가 입력되는 시점에 의존하여 센싱마진시간을 조절하고 인에이블신호 rtoen 및 sben를 활성화시키는 제어부(400)를 포함한다. 제어부(400)는 본 발명에 따른 테스트 모드시의 센싱마진시간을 제어하기 위한 장치라 할 수 있다.
비트라인을 플로팅시키고 워드라인을 활성화시켜 비트라인에 셀의 데이터를 유기시키는 과정 및 그 구성요소들에 대해서는 종래기술에서 충분히 설명하였고, 또한 노말모드에서 센싱마진시간이 결정되는 과정 또한 종래기술에서 충분히 설명되었기 때문에, 여기서 그 설명은 생략하기로 하고, 이하에서는 테스트모드에서 센싱마진시간을 제어하는 본 발명의 핵심구성인 제어부(400)에 대해서 구체적으로 설명하기로 한다.
도 5는 제어부(400)의 구성 요소들을 코어 회로들과 함께 다시 도시한 블록 구성도이다.
도 5를 참조하면 제어부(400)는 외부에서 입력되는 입력신호 EXT-in를 클럭 CLK와 동기시켜 클럭동기신호 sae_clk를 생성하는 클럭동기회로부(410), 상기 클럭동기회로부(410)의 출력신호 sae_clk과 라스아이들바 rasidleb - 이 신호는 칩의 동작 구간과 관련된 신호로서 각 뱅크의 라스액티브신호 rasatv의 조합 신호이다 - 및 테스트모드신호 tm_saen에 응답하여 외부입력플래그신호 sae_flag를 생성하는 외부입력플래그신호생성부(430), 테스트모드신호 tm_saen에 응답하여 테스트모드에서는 상기 외부입력플래그신호 sae_flag에 대응하는 센싱마진시간 제어신호 act2를 출력하고 노말모드에서는 라스액티브신호 rasatv에 대응하는 센싱마진시간 제어신호 act2를 생성하는 센싱마진시간제어부(430), 및 상기 센싱마진시간제어부(430)의 출력신호 act2에 응답하여 비트라인 센스앰프의 인에이블신호 rtoen 및 sben을 생성하는 센스앰프제어부(440)를 포함하여 구성된다.
도 6a 및 도 6b는 클럭동기신호 sae_clk를 생성하는 동기회로부(410)의 구체적인 실시 회로도들이다.
클럭동기신호 sae_clk는 칩의 어떠한 한 핀으로 입력되는 입력신호 EXT_in를 클럭에 동기시켜 생성하거나(도 6a), 클럭의 라이징(rising) 에지(edge)에 동기되어 입력되는 어드레스 또는 명령어중에서 복수개를 선택하고, 이들이 디코딩된 신호를 클럭에 동기시켜 생성할 수 있다(도 6b).
도 6a를 참조하면, 제1실시예에 따른 동기회로부(410)는 칩 외부로부터 클럭 CLK을 입력받아 내부클럭 clk_pulse을 생성하는 내부클럭생성부(412)와, 칩 외부에 서 입력되는 단일의 입력신호 EXT_in를 상기 내부클럭신호 clk_pulse와 동기시켜 클럭동기신호 sae_clk를 생성하는 클럭동기신호생성부(414)를 포함한다.
도 6b를 참조하면, 제2실시예에 따른 동기회로부(410)는 칩 외부로부터 클럭 CLK을 입력받아 내부클럭 clk_pulse을 생성하는 내부클럭생성부(412)와, 칩 외부에서 입력되는 복수의 입력신호 - 어드레스신호 address 또는 컨트롤신호 CONTROL - 를 조합하여 조합된 신호를 생성하는 입력부(416), 및 상기 조합된 신호를 내부클럭신호 clk_pulse와 동기시켜 클럭동기신호 sae_clk를 생성하는 클럭동기신호생성부(414)를 포함하여 구성된다.
도 7은 특정의 외부 입력신호 EXT_in 또는 복수개의 입력신호가 조합된 신호- 노드 node0 에 대응하는 신호 - 에 따라서 생성되는 클럭동기신호 sae_clk의 타이밍도이다. 도 7에 도시된 바와 같이 T4의 시점에서 입력신호가 활성화되면, 클럭에 동기되어 T4의 시점에서 활성화되는 클럭동기신호 sae_clk가 생성된다.
도 8은 외부입력플래그신호생성부(420)의 실시 회로도이고, 도 9는 테스트모드시(tm_saen = 'H') 그의 타이밍도이다.
도 8 및 도 9를 참조하면, 외부입력플래그신호생성부(420)은 테스트모드신호 tm_saen가 활성화(논리 'H')되어 있을때 클럭동기신호 sae_clk가 활성화되는 시점에서 라스아이들바신호 rasidleb를 래치하고 이후에 라스아이들바신호가 디스에이블(논리 'L'되면 함께 디스에이블(논리 'H')되도록 외부입력플래그신호 sae_flagb를 생성한다.
도 8의 회로 구성은 상기한 기능을 수행하도록 하는 회로도일뿐 그 회로도는 다양한 실시예가 가능하다.
라스아이들바신호 rasidleb는 칩의 구동에 관련된 신호로서 각 뱅크별 라스액티브신호 rasatv의 조합 신호인 바, 칩에 액티브 명령어가 입력될때 활성화되고 프리차지명령어가 입력되면 디스에이블되는 신호이므로, 결국, 외부입력플래그신호 sae_flagb는 칩 동작 명령 이후에 클럭동기신호 sae_clk가 활성화되는 시점에서 활성화되고 이후 비트라인 프리차지 명령에 의해 비활성화된다.
도 10은 센싱마진시간제어부(430)의 실시 회로도이고, 도 11은 그의 타이밍도이다.
도 10과 도 11을 참조하면, 센싱마진시간제어부(430)은 테스트모드신호 tm_saen에 응답하여 라스액티브신호 rasatv와 외부입력플래그신호 sae_flagb 중 어느하나를 전달하는 선택부(432)와, 상기 선택부(432)의 출력을 지연시켜 센싱마진시간 제어신호 act2를 생성하여 출력하는 지연회로부(434)를 포함하여 구성된다.
이에 의해 테스트모드신호 tm_saen가 논리 'H'로 활성화되어 테스트모드에 진입하는 경우, 외부입력플래그신호 sae_flagb가 논리 'L'로 활성화되는 시점부터 딜레이가 이루어진 다음 센싱마진시간 제어신호 act2가 논리 'H'로 활성화된다.
결국, 외부 입력신호에 의존하여 센싱마진시간 제어신호 act2는 결정된다.
도 10의 실시예에서 선택부(432)에 라스액티브신호 rasatv와 외부입력플래그신호 sae_flagb를 입력받는 플립플롭(432a)를 사용한 이유는 노드 node B가 프리차지 명령이 입력되었을때 바로 디스에이블되도록 하기 위해서이다.
이와는 다르게, 도 12a와 같이 노드 node B가 외부입력플래그신호 sae_flagb 에 의해서만 결정되도록 할 수 도 있다.
도 12b 및 도 12c는 또 다른 실시예에 따른 센싱마진시간제어부(430)의 회로도로서, 라스액티브신호 rasatv를 지연시켜 출력하는 지연회로부(436)과, 외부입력플래그신호 sae_flagb와 상기 지연회로부(436)의 출력신호 중 어느하나를 선택하여 센싱마진시간 제어신호 act2를 전달하는 선택부(438)로 구성되어 있다.
도 12b 및 도 12c의 실시예는 노말 모드시의 센싱마진시간보다 짧은 테스트모드시의 센싱마진시간이 필요할 경우 적용할 수 있다.
도 13은 본 발명에 따른 센싱마진시간 제어 장치의 동작을 설명하기 위한 타이밍도로서, 테스트모드일 경우의 타이밍도이다.
도 13을 참조하면, 액티브 명령에 의해 라스액티브신호 rasatv와 라스아이들바신호 rasidleb는 논리 'H'로 활성화된다.
이후, 라스액티브신호 rasatv에 응답하여 워드라인타이밍제어부(330)은 제어신호 act1을 생성하고, 센스앰프타이밍제어부(360)는 비트라인 프리차지 제어신호 bleq의 제어를 위한 제어신호 act0를 생성한다.
이어서, 제어신호 act1에 응답하여 로오 어드레스 rowadd가 로오디코더(340)에서 디코딩되어 선택된 메모리셀(350)의 워드라인 신호 wl가 활성화된다.
센스앰프제어부(380)에서는 제어신호 act0에 응답하여 프리차지 제어신호 bleq를 비활성화시켜 비트라인은 플로팅된다.
이에 의해서 메모리 셀의 데이터는 비트라인과의 차지 쉐어링에 의해 데이터를 유기하기 시작한다.
한편, T3의 시점에 외부로부터 입력신호(어드레스 A0로 가정)가 입력되면(또는 외부 입력의 조합된 신호가 생성되면) 클럭동기회로부(410) 및 외부입력플래그신호생성부(420)을 통해서 외부입력플래그신호 sae_flagb가 활성화된다.
그러면, 센싱마진시간제어부(430)에서는 외부입력플래그신호 sae_flagb에 대응되어 제어신호 act2가 활성화되고, 이 제어신호 act2에 응답하여 센스앰프제어부(440)를 통해 인에이블신호 rtoen 및 sben가 활성화된다.
결국, 이때부터 증폭부에 구동전압 rto 및 sb가 전달되어 비트라인은 센싱마진시간 tSM0를 두고 증폭되기 시작한다.
만약, T3의 시점이 아닌 T4의 시점에 외부 입력을 주면 센싱마진시간 tSM1은 센싱마진시간 tSM0에 비해 확장될 것이며, T7의 시점에 외부 입력을 주면 센싱마진시간 tSM2은 센싱마진시간 tSM1에 비해 더 확장될 것이다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 메모리 장치는 테스트모드시에 칩 외부에서 입력을 주면 그 입력 시점에 의존하여 센싱마진시간이 조절되므로 칩 설계 이후에도 자유롭게 센싱마진시간을 조절할 수 있다. 특히 공정 결함 스크린과 같은 다양한 센싱마진시간을 요 구하는 테스트모드시에 매우 효과적이다.

Claims (17)

  1. 노말모드의 센싱마진시간과 다른 센싱마진시간의 테스트모드를 갖는 메모리장치에 있어서,
    비트라인 및 워드라인에 연결된 메모리 셀;
    상기 워드라인을 활성화시켜 상기 메모리셀에 저장된 데이터를 상기 비트라인에 유기시키는 수단;
    인에이블신호에 의해 구동하여 상기 비트라인에 유기된 데이터를 증폭하는 비트라인 증폭수단; 및
    상기 노말 모드에서 세팅된 지연시간 만큼 센싱마진시간을 두고 상기 인에이블신호를 활성화시키고, 상기 테스트모드에서 칩 외부로부터 소정의 입력신호가 입력되는 시점에 의존해서 센싱마진시간을 조절하여 상기 인에이블신호를 활성화시키는 제어수단을 포함하며,
    상기 제어수단은,
    상기 입력신호를 클럭과 동기시켜 클럭동기신호를 생성하는 클럭동기회로부;
    상기 클럭동기회로부의 출력과 칩의 동작 구간과 관련된 신호 및 테스트모드신호에 응답하여 외부입력플래그신호를 생성하는 외부입력플래그신호생성부;
    테스트모드신호에 응답하여, 테스트모드에서는 상기 외부입력플래그신호 대응하여 조절된 센싱마진시간 제어신호를 생성하고 노말모드에서는 뱅크의 동작 구간과 관련된 신호에 대응하여 조절된 센싱마진시간 제어신호를 생성하는 센싱마진시간제어부; 및
    상기 센싱마진시간제어부의 출력에 응답하여 상기 인에이블신호를 생성하는 센스앰프제어부
    를 포함하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서,
    상기 입력신호는 칩 외부에서 입력되는 단일의 신호임을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서,
    상기 입력신호는 칩 외부에서 입력되는 복수개이며, 상기 클럭동기신호는 상기 복수의 입력신호가 조합된 신호의 클럭동기신호인 것을 특징으로 하는 메모리 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 센싱마진시간제어부는,
    상기 노말 모드에서 뱅크의 동작 구간과 관련된 신호를 지연시켜 센싱마진시간 제어신호를 생성하고, 상기 테스트모드에서 상기 외부입력플래그신호를 지연시켜 센싱마진시간 제어신호를 생성하는 지연회로부를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제1항에 있어서,
    상기 센싱마진시간제어부는,
    상기 노말 모드에서 뱅크의 동작 구간과 관련된 신호를 지연시켜 센싱마진시간 제어신호를 생성하고, 상기 테스트모드에서 상기 외부입력플래그신호를 실질적이 지연없이 버퍼링하여 센싱마진시간 제어신호를 생성하는 지연회로부를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제1항에 있어서,
    상기 비트라인 증폭수단은,
    상기 비트라인의 신호를 증폭하는 증폭부; 및
    상기 인에이블신호에 응답하여 상기 증폭부의 구동전압을 생성하는 구동전압생성부를 구비하는 것을 특징으로 하는 메모리 장치.
  8. 삭제
  9. 메모리 셀에 연결된 비트라인을 플로팅시키고 워드라인을 활성화시켜 상기 메모리셀에 저장된 데이터를 상기 비트라인에 유기시키는 단계;
    세팅된 지연시간 만큼의 센싱마진시간을 두고 상기 비트라인에 유기된 데이터에 대한 증폭을 시작하는 노말 모드를 수행하는 단계; 및
    칩 외부로부터 소정의 입력신호가 입력되는 시점에 의존해서 센싱마진시간을 조절하기 위하여, 클럭에 동기된 입력신호에 의해 센싱마진시간을 제어한 후 상기 비트라인에 유기된 데이터를 증폭하는 데스트 모드를 수행하는 단계를 포함하며,
    상기 테스트모드를 수행하는 단계는,
    비트라인의 센싱마진시간 조절을 위한 입력신호가 입력되면 활성화되는 클럭동기신호를 생성하는 단계;
    칩 동작 명령 이후에 상기 클럭동기신호에 응답하여 활성화되고 이후 비트라인 프리차지 명령에 의해 비활성화되는 플래그신호를 생성하는 단계;
    상기 플래그신호를 지연시킨 제어신호를 생성하는 단계;
    상기 제어신호에 응답하여 비트라인 센스앰프의 구동전압 생성을 위한 인에이블신호를 생성하는 단계; 및
    상기 인에이블신호에 응답하여 상기 비트라인에 유기된 데이터의 증폭을 시작하는 단계
    를 포함하는 것을 특징으로 하는 메모리 장치의 비트라인 센스 증폭 방법.
  10. 메모리 셀에 연결된 비트라인을 플로팅시키고 워드라인을 활성화시켜 상기 메모리셀에 저장된 데이터를 상기 비트라인에 유기시키는 단계;
    세팅된 지연시간 만큼의 센싱마진시간을 두고 상기 비트라인에 유기된 데이터에 대한 증폭을 시작하는 노말 모드를 수행하는 단계; 및
    칩 외부로부터 소정의 입력신호가 입력되는 시점에 의존해서 센싱마진시간을 조절하기 위하여, 클럭에 동기된 입력신호에 의해 센싱마진시간을 제어한 후 상기 비트라인에 유기된 데이터를 증폭하는 데스트 모드를 수행하는 단계를 포함하며,
    상기 테스트모드를 수행하는 단계는,
    비트라인의 센싱마진시간 조절을 위한 입력신호가 입력되면 활성화되는 클럭동기신호를 생성하는 단계;
    칩 동작 명령 이후에 상기 클럭동기신호에 응답하여 활성화되고 이후 비트라인 프리차지 명령에 의해 비활성화되는 플래그신호를 생성하는 단계;
    상기 플래그신호를 실질적인 지연없이 버퍼링하여 제어신호를 생성하는 단계;
    상기 제어신호에 응답하여 비트라인 센스앰프의 구동전압 생성을 위한 인에이블신호를 생성하는 단계; 및
    상기 인에이블신호에 응답하여 상기 비트라인에 유기된 데이터의 증폭을 시작하는 단계
    를 포함하는 것을 특징으로 하는 메모리 장치의 비트라인 센스 증폭 방법.
  11. 비트라인의 센싱마진시간을 제어하기 위한 센싱마진시간 제어 장치에 있어서,
    칩 외부에서 입력되는 입력신호를 클럭과 동기시켜 클럭동기신호를 생성하는 클럭동기회로부;
    상기 클럭동기신호와, 칩의 동작 구간과 관련된 신호, 및 테스트모드신호에 응답하여 외부입력플래그신호를 생성하는 외부입력플래그신호생성부;
    테스트모드신호에 응답하여, 테스트모드에서는 상기 외부입력플래그신호에 대응하는 제어신호를 출력하고 노말모드에서는 뱅크의 동작 구간과 관련된 신호에 대응하는 제어신호를 생성하여, 센싱마진시간을 설정하는 센싱마진시간제어부; 및
    상기 센싱마진시간제어부의 출력에 응답하여 비트라인 센스앰프의 인에이블신호를 생성하는 센스앰프제어부
    를 포함하는 센싱마진시간 제어 장치.
  12. 제11항에 있어서,
    상기 클럭동기회로부은,
    칩 외부로부터 클럭을 입력받아 내부클럭을 생성하는 내부클럭생성부; 및
    칩 외부에서 입력되는 단일의 입력신호를 상기 내부클럭신호와 동기시키는 클럭동기신호생성부를 포함하는 것을 특징으로 하는 센싱마진시간 제어 장치.
  13. 제11항에 있어서,
    상기 클럭동기회로부는,
    칩 외부로부터 클럭을 입력받아 내부클럭을 생성하는 내부클럭생성부;
    칩 외부에서 입력되는 복수의 입력신호를 조합하여 조합된 신호를 생성하는 입력부; 및
    상기 조합된 신호를 상기 내부클럭신호와 동기시키는 클럭동기신호생성부를 포함하는 것을 특징으로 하는 센싱마진시간 제어 장치.
  14. 제11항에 있어서,
    상기 외부입력플래그신호생성부는,
    테스트모드에서 상기 클럭동기신호가 활성화되는 시점에서 칩의 구동과 관련된 신호를 래치하고 이후에 상기 칩의 구동과 관련된 신호가 디스에이블되면 함께 디스에이블되는 외부입력플래그신호를 생성하는 것을 특징으로 하는 센싱마진시간 제어 장치.
  15. 제11항에 있어서,
    상기 센싱마진시간제어부는,
    테스트모드신호에 응답하여 상기 뱅크의 동작 구간과 관련된 신호와 상기 외부입력플래그신호 중 어느하나를 전달하는 선택수단; 및
    상기 선택수단의 출력을 지연시켜 상기 제어신호로서 출력하는 지연회로부
    를 포함하는 것을 특징으로 하는 센싱마진시간 제어 장치.
  16. 제11항에 있어서,
    상기 센싱마진시간제어부는,
    상기 뱅크의 동작 구간과 관련된 신호를 지연시켜 출력하는 지연회로부; 및
    테스트모드신호에 응답하여 상기 지연회로부의 출력신호과 상기 외부입력플래그신호 중 어느하나를 전달하는 선택수단
    을 포함하는 것을 특징으로 하는 센싱마진시간 제어 장치.
  17. 제11항 내지 제16항중 어느한 항에 있어서,
    상기 칩의 동작 구간과 관련된 신호와 상기 뱅크의 동작 구간과 관련된 신호는 실질적으로 동일한 타이밍의 신호임을 특징으로 하는 센싱마진시간 제어 장치.
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