TWI299168B - Memory device with test mode for controlling of bitline sensing margin time and a method of amplifying a bit line of a semiconductor memory device - Google Patents

Description

1299168 玖、發明說明： . (一）發明所屬之技術領域 本發明係有關一種半導體記憶體裝置，且更特別的是有 關一種具有用於控制位元線感測界限時間之強化功能的半 導體記憶體裝置。 (二）先前技術 一種諸如動態隨機存取記憶體（DRAM)之類的半導體記 億體裝置具有一感測放大器，可放大各位元線之間很小的 - 電位差以便從各單位單元讀取資料或是更新各單位單元內 所儲存的資料。在用以放大各位元線之間電位差的方法中 ，存在有感測界限時間亦即該感測放大器的設置時間直到 在開始將資料供應到每一個位元線上之後每一個位元線上 都供應有一預定電壓位準爲止。此中，該預定電壓位準係 一最小値以致該感測放大器能感測到各位元線之間的電壓 差。 第1圖係用顯示一種位元線感測放大器以及連接於該放 一 大器上的其他電路。 如圖所示，其中含有一記憶體單元100及一第一預充電 單元110。該第一預充電單元110會對一位元線對/BL和 BL進行預充電，並使之等於預充電之電壓位準VBLP ’以 回應預充電控制信號BLEQ。連接在該位元線對/BL和81^ 上的放大單元120以放大該位元線對/BL和BL之間的電位 差。

可藉由一活化電壓產生單元130產生一第一活化電壓RTO -5- 1299168 年月日修正替換頁 '及一第二活化電壓S B。該活化電壓產生單元1 3 0係設置有 . :一第二預充電單元131; — P型金氧半導體（PMOS)電晶 體132;以及一 N型金氧半導體（NMOS)電晶體133。該第 二預充電單元131會對第一活化電壓RTO及一第二活化電 壓SB進行預充電，並使之等於預充電之電壓位準VBLP以 回應預充電控制信號BLEQ。該PMOS電晶體132會將該第 一活化電壓RTO提高到VDD的位準上以回應第一啓動信 號RTOEN。該NMOS電晶體133會將該第二活化電壓SB - 降到VSS的位準上以回應第二啓動信號SBEN。 第2圖係用以顯示一種位元線感測作業的時序圖。 參照第1和2圖，已活化RAS主動信號RASATV會解除 預充電控制信號 BLEQ並藉由解除該預充電控制信號 BLEQ使第一預充電單元110呈休止。當該第一預充電單 元1 1 0呈休止時，位元線對/B L和B L是浮動的。於是，活 化了記憶體單元1 〇〇的字元線信號。在感測界限時間之後 ，該活化電壓產生單元1 3 0及放大單元1 20會開始動作， 以回應已活化的第一啓動信號RTOEN以及已活化的第二 啓動信號SBEN。 第3圖係用以顯示一種習知同步DRAM的方塊圖。 如圖所示，假如輸入了包含時脈信號CLK、位址信號ADD 及控制信號CONTROL的外部信號，則可藉由緩衝器/輸入 解碼器310對該等信號CLK、ADD及CONTROL進行緩衝 及解碼，並由RAS信號產生單元320產生一 RAS主動信號 RASATV。 -6- 1299168 之後，爲回應該RAS主動信號RASATV，字元 制單元3 3 0會產生用以控制字元線信號WL的第 號A C T 1，感測放大器時序控制單元3 6 0會產生用 預充電控制信號BLEQ的第一控制信號ACTO，而 3 70會產生用以控制該第一啓動信號RTOEN及已 二啓動信號SBEN的第三控制信號ACT2。 之後，爲回應第二控制信號A C T 1，可藉由列解 爲列位址信號ROW ADD進行解碼，並由該列解碼 生記億體單元陣列3 5 0的字元線信號WL。爲回應 制信號A C T 0，感測放大器控制單元3 0 8會產生預 信號BLEQ。爲回應該第三控制信號ACT2，感測 制單元3 8 0會產生第一啓動信號RTOEN及第二 SBEN。 通常，習知半導體記憶體裝置具有一測試模式 感測界限時間，亦即能夠延伸其感測界限時間以 目的下對記憶體晶片進行測試。不過，一旦預定 的感測界限時間，則無法自由地改變該感測界限 參照第3圖，假如係依測試模式操作延遲單元 將該延遲單元370的延遲數値延伸爲不同於正常 定數値，以回應一測試模式信號TM_S AEN。 如上所述，由於係將習知半導體記憶體裝置的 時間設定在一特定數値上，故無法自由地改變該 時間。因此，問題在於無法爲特定測試模式達成 的界限時間。例如，在這種用以篩選半導體記憶 線時序控 二控制信 以控制該 延遲單元 活化的第 〖碼器3 4 0 器3 4 0產 該第一控 充電控制 放大器控 啓動信號 以延伸其 便在特定 了已延伸 時間。 3 70，可 數値的預 感測界限 感測界限 特定請求 體裝置之

1299168 缺陷的測試模式中，很難判定發生缺陷的地點 陷的方法係將該感測界限時間延伸到測試模式 定數値。 (三） 發明內容 因此，本發明的目的在於提供一種用以控制 界限時間的裝置。 根據本發明的槪念提供的一種半導體記憶體 一記憶體單元，係連接在一位元線及一字元線 - 載入單元，係藉由活化字元線將該記憶體單元 到該位元線上；一放大單元，係藉由一啓動信 線的載入資料進行放大；以及一控制單元’係 啓動信號，以致可在正常模式中於延遲了一設 時間之後活化該信號，或是在測試模式中於延 自晶片外之輸入信號控制的已調整感測界限時 該信號。 (四） 實施方式 以下將參照各附圖詳細說明一根據本發明的 體裝置。 第4圖係用以顯示一根據本發明之半導體記 方塊圖；特別是，其中顯示的是用於操作該半 裝置所需要的信號產生方法。 如圖所示，該半導體記憶體裝置包含：一記 列3 5 0 ; —緩衝器/輸入解碼器310 ; — RAS信 3 2 0 ; —字元線時序控制單元3 3 0 ; —列解碼器 。有〜種缺 所需要的特 位元線感測 裝置包含： 上；一資料 的資料載入 號對該位元 用於控制該 定感測界限 遲了 一受來 間之後活化 半導體記憶 憶體裝置的 導體記憶體 憶體單元陣 號產生單元 340 ; —感 -8_ 1299168

鼗？V'4。！ ...π ….…一—J 測放大器時序控制單元3 6 Ο ; —感測放大器控制單元3 8 Ο ;一感測放大器單元3 9 0 ;以及控制單元400。

該記憶體單元陣列3 5 0係連接於一位元線及一字元線上 。方塊310，320，330, 340，360及380扮演的是藉由使位元 線呈浮動並活化字元線將資料載入到位元線上的角色。受 第一啓動信號RTOEN及第二啓動信號SBEN控制的感測放 大器單元3 9 0會放大該位元線的資料。控制單元4 0 0會在 正常模式或在測試模式中活化該第一啓動信號RTOEN及 第二啓動信號SBEN。 第5圖係用以顯示該控制單元400的方塊圖。如圖所示， 該測試模式400包含：一時脈同步單元4 1 0 ; —外部輸入旗 標信號產生單元420 ; —感測界限時間控制單元43 0 ;以及 一感測放大器控制單元440。

該時脈同步單元410可藉由使外部輸入信號ΕΧΤ_ΙΝ與 一時脈信號CLK同步，而產生一時脈同步信號S AE_CLK 。該外部輸入旗標信號產生單元420會產生一外部輸入旗 標信號SAE — FLAG以回應該時脈同步信號SAE —CLK、一測 試模式信號TM —SAEN及一 RAS閒置反相信號RASIDLEB 。此處，係由該RAS信號產生單元320產生RAS閒置反相 信號RASIDLEB，以便控制該外部輸入旗標信號產生單元 420 〇 在測試模式中爲回應測試模式信號TM_S AEN，該感測界 限時間控制單元43 0會對應於外部輸入旗標信號SAE_FLAG 產生第三控制信號ACT2。在正常模式中爲回應測試模式信 -9- 1299168 97> 4. 1 號TM_SAEN，該感測界限時間控制單元43 0會對應於RAS 主動信號RASATV產生第三控制信號ACT2。 第6A和6B圖顯示的是兩種根據本發明實施例中用以產 生時脈同步信號SAE_CLK的時脈同步單元410。 如圖所示，可藉由外部輸入信號EXT_IN與如第6A圖所 示之時脈信號CLK同步，或是藉由使複數個已解碼位址信號 ADDRESS或已解碼控制信號CONTROL與如第6B圖所示 之時脈信號CLK同步，而產生該時脈同步信號SAE_CLK。 參照第6A圖，該時脈同步單元410包含：一內部時脈產 生單元412;及一時脈同步信號產生單元414。該時脈同步 單元4 1 0係由一時脈信號CLK產生一內部時脈信號 CLK —PULSE。該時脈同步信號產生單元414可藉由使外部 輸入信號EXT_IN與該內部時脈信號CLK_PULSE同步而產 生一時脈同步信號SAE_CLK。 參照第6B圖，該時脈同步單元4 1 0包含：一內部時脈產 生單元412; —時脈同步信號產生單元414;以及一輸入單 元416。該輸入單元416可藉由混合該位址信號ADDRESS 與控制信號CONTROL以產生一混合信號NODE 0 (節點〇)。 第7圖係用以說明一種如第6圖所示之時脈同步時脈信 號作業的時序圖，特別是藉由一外部輸入信號EXT_IN及 一混合信號NODE 0 (節點0)活化一時脈同步信號S AE_CLK 。如圖所示，係在T4活化該時脈同步信號S AE__CLK。 第8圖係用以說明一種如第2圖所示之外部輸入旗標信 號產生單元的電路圖。 1299168

第9圖係用以說明一種如第2圖所示之外部輸入旗標信 號產生單元作業的時序圖。 參照第8和9圖，該外部輸入旗標信號產生單元42〇會 於在邏輯「高」位準上活化測試模式信號TM_S A EN時， 於已活化時脈同步信號S AE_CLK的時間點上產生用以閂 鎖RAS閒置反相信號RASIDLEB的外部輸入旗標信號 SAE —FLAGB。假如係在邏輯「低」位準上休止該RAS閒置 反相信號RASIDLEB，貝[J可在邏輯「高」位準上休止該信 號 SAE_FLAGB。 如第8圖所示之電路顯示的是具有上述功能的解釋用實 施例。吾人能以各種實施例施行相同的功能。 參照第8圖，和記憶體裝置之作業有關的RAS閒置反相信號 RASIDLEB指的是一種藉由混合來自每一個記憶體組之RAS 主動信號RASATV的混合信號。該RAS閒置反相信號 RASIDLEB係在將用於記憶體裝置的主動命令信號ACTIVE COMMAND輸入到記憶體裝置上時呈動作狀態，並在輸入 預充電命令時呈休止狀態。因此，該RAS閒置反相信號 RASIDLEB係在將主動命令信號ACTIVE COMMAND輸入 到記憶體裝置上之後已活化該時脈同步信號SAE_CLK時 ，呈動作狀態，然後藉由一位元線預充電命令信號BIT LINE PRECHARGE COMMAND解除該外部輸入旗標信號 SAE_FLAGB。 第1 0圖係用以說明一種如第5圖所示之感測界限時間控 制單元4 3 0的電路圖。 1299168 「 一 年^ 替換頁 路丄士，.--- 第11圖係用以說明一種如第1 0圖所示之感測界限時間 - 控制單元作業的時序圖。 參照第1 0和1 1圖，該感測界限時間控制單元43 〇包含 :一選取單元4 3 2 ;及一延遲單元4 3 4。受測試模式信號 TM_SAEN控制的選取單元43 2選取並送出該RAS主動信 號RASATV及外部輸入旗標信號SAE_FLAGB之一。該延 遲單元434可藉由延遲該選取單元432的輸出信號而產生 第三控制信號ACT2。 當在邏輯「高」位準上活化測試模式信號TM_S AEN時 ，則可於在邏輯「低」位準上活化該外部輸入旗標信號 S AE_FL A GB後的延遲時間點上，以邏輯「高」位準活化該 第三控制信號ACT2。 因此，係取決於一外部輸入信號定出該第三控制信號 ACT2 〇 參照第10圖，用以接收該RAS主動信號RASATV及外 部輸入旗標信號SAE__FLAGB的正反器432A會在NODE B (節點B)達成預充電命令時立即使NODE B呈休止狀態。 同時能夠在沒有如第1 2 A圖所示之外部輸入旗標信號 SAE_FLAGB下藉由一外部輸入旗標信號SAE_FLAGB定出 該NODE B的數値。 第1 2 B和1 2 C圖顯示的是兩種根據本發明實施例之感測 界限時間控制單元430，其中包含一延遲單元436及一選 取單元4 3 8。 可在需要比正常感測界限時間更短的感測界限時間時應 | J :，:.:〜'义替換頁| L-QH 1 7 - 和1 2 c圖所示之電路。 1299168

用如第1 2 B 第1 3圖係用以顯示一種根據本發明之半導體記憶體裝 置在測試模式下之作業的時序圖。 如圖所示，可藉由一主動命令信號ACTIVE COMMAND 在邏輯「高」位準上活化一 RAS主動信號RAS ATV及一 RAS閒置反相信號RASIDLEB。

在那之後，爲回應該RAS主動信號RAS ATV，該字元線 時序控制單元3 3 0會產生第二控制信號A C T 1，而該感測放 大器時序控制單元3 6 0會產生第一控制信號ACT0。 爲回應該第二控制信號ACT1，可藉由列解碼器3 40爲列 位址信號ROW ADD進行解碼，然後再活化所選出記憶體單 元的字元線信號。 可於感測放大器控制單元3 8 0內藉由解除預充電控制信 號BLEQ並藉由使位元線呈浮動，以回應該第一控制信號 ACT0。

然後，可開始將一記憶體單元的資料載入到位元線上。 假如在T 3輸入一外部輸入信號（假設其位址爲A 0 )或是 一外部混合信號，則可透過該時脈同步單元4 1 0及外部輸 入旗標信號產生單元4 2 0以活化一外部輸入旗標信號 SAE_FLAGB。 在那之後，可於該感測界限時間控制單元43 0內藉由該 外部輸入旗標信號S AE_FLAGB活化一第三控制信號ACT2 。然後，再於該感測放大器控制單元440內藉由該第三控 制信號ACT2活化該第一啓動信號RTOEN以及第二啓動信 -13- 1299168 年月啼正替換頁

b7, 4； 1 Y 號 SBEN。 最後，可在一感測界限時間tSMO之後開始對一位元線對 /BL和BL進行放大。 假如係在T4或T7輸入該外部信號，則其感測界限時間 將爲tSMl或tSM2。 因此，根據本發明的半導體記憶體裝置可自由地控制其 感測界限時間。 雖則已針對各較佳實施例說明了本發明，熟悉習用技術 的人應該鑑賞的是可在不偏離本發明所附申請專利範圍之 精神及架構下作各種改變和修正。 (五）圖式簡單說明 本發明的上述及其他目的、特性、及優點將會因爲以下 參照各附圖對顯示用實施例的詳細說明而變得更明顯。 第1圖係用以顯示一位元線感測放大器以及連接於該放 大器上的其他電路。 第2圖係用以顯示一位元線感測作業的時序圖。 第3圖係用以顯示一習知同步DRAM的方塊圖，其中顯 示的是用於產生並活化感測放大器用信號的程序。 第4圖係用以顯示一根據本發明之半導體記憶體裝置的 方塊圖。 第5圖係用以說明一如第4圖所示之控制單元的方塊圖。 第6A和6B圖係用以說明一如第5圖所示之時脈同步單 元的示意圖。 第7圖係用以說明一如第6圖所示之時脈同步時脈信號 1299168

作業的時序圖。 第8圖係用以說明一如第2圖所示之外部輸入旗標信號 產生單元的電路圖。 第9圖係用以說明一如第2圖所示之外部輸入旗標信號 產生單元作業的時序圖。 第1 〇圖係用以說明一如第5圖所示之感測界限時間控制 單元的電路圖。 第1 1圖係用以說明一如第1 〇圖所示之感測界限時間控 制單元作業的時序圖。 第12A、12B和12C圖係用以說明一如第5圖所示之感 測界限時間控制單元的電路圖。 第1 3圖係用以顯示一根據本發明之半導體記憶體裝置 在測試模式下之作業的時序圖。 主要部分之代表符號說明 100 記憶體單元 110 第一預充電單元 120 感測放大單元 130 活化電壓產生單元 13 1 第二預充電單元 132 P型金氧半導體電晶體 133 N型金氧半導體電晶體 310 緩衝器/輸入解碼器 3 20 RAS信號產生單元 3 3 0 字元線時序控制單元 -15- 年月0修正替換頁 U7—— 列解碼器 記憶體單元陣列 感測放大器時序控制單元 延遲單元 感測放大器控制單元 感測放大器單元 控制單元 時脈同步單元 內部時脈產生單元 時脈同步信號產生單元 輸入單元 外部輸入旗標信號產生單元 感測界限時間控制單元 選取單元 正反器 延遲單元 延遲單元 選取單元 感測放大器控制單元 -16-

Claims (1)

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ί.替换i 第9 2 1 3 7 0 3 0號「具有用於控制位元線感測界限時間之記憶 體裝置及放大半導體記憶體裝置之位元線的方法」專利案 (2008年4月修正） 拾、申請專利範圍： 1 . 一種半導體記憶體裝置，包含： 記憶體單元，係連接在位元線及字元線上； 第一裝置，係藉由活化字元線將該記憶體單元的資料 載入到該位元線上； 第二裝置，係藉由啓動信號對該位元線的載入資料進 行放大；以及 第三裝置，係用於活化感測放大器啓動信號，使之具 有正常模式中的感測界限時間或是具有測試模式中的已 調整感測界限時間， 其中藉由在測試模式中所輸入預定輸入信號時的時序 ，定出該已調整感測界限時間。 2 .如申請專利範圍第1項之半導體記憶體裝置，其中該第 三裝置包含： 時脈同步單元，藉由使外部輸入信號與時脈信號同步 而產生時脈同步信號； 外部輸入旗標信號產生單元，係用於產生外部輸入旗 標信號以回應該時脈同步信號、測試模式信號及晶片活 化信號； 感測界限時間控制單元，係用於在正常模式中產生感 測界限時間控制信號以回應該晶片活化信號’或是在測 1299168 «-· -4 φ ,.·»·.,…..,—.ν4 試模式中產生已調整感測界限時間以回應該外部輸入旗 標信號；以及 感測放大器控制單元，係用於產生感測放大器啓動信 號以回應來自該感測界限時間控制單元的輸出信號。 3 .如申請專利範圍第2項之半導體記憶體裝置，其中該感 測界限時間控制單元包含： 延遲單元，係在正常模式中藉由延遲晶片活化信號以 產生感測界限時間控制信號，或是在測試模式中藉由延 遲外部輸入旗標信號，或在沒有延遲下藉由緩衝該外部 輸入旗標信號以產生已調整感測界限時間控制信號。 4 .如申請專利範圍第1項之半導體記憶體裝置，其中該第 二裝置包含： 放大單元，係用於放大該位元線信號；以及 活化電壓產生單元，係用於產生活化電壓以回應該感 測放大器啓動信號。 5 · —種用以放大半導體記憶體裝置之位元線的方法，包括 下列步驟： 藉由使位元線呈浮動並活化位元線以便將資料載入到 位元線上； 操作正常模式，其中該半導體記憶體裝置係在經過預 定的感測界限時間之後開始放大該位元線的資料； 操作測試模式，其中該半導體記憶體裝置係在經過已 調整的感測界限時間之後放大該位元線的資料； 其中藉由在測試模式中所輸入預定輸入信號時的時序 -2- 1299168 9令· .替換頁 ’定出該已調整感測界限時間。 6 ·如申請專利範圍第5項之用以放大半導體記億體裝置之 位元線的方法，其中該測試模式操作步驟包含下列步驟： 產生時脈同步信號，其在輸入預定輸入信號時活化； 產生旗標信號，其在輸入晶片活化信號時回應該時脈 同步信號而活化，及藉由位元線預充電命令加以解除； 藉由使該旗標信號延遲一預定時間以產生控制信號； 產生感測放大器啓動信號，係用以產生位元線感測放 大器用活化電壓以回應該控制信號；以及 開始放大該位元線的資料以回應該感測放大器啓動信 號。 7 .如申請專利範圍第5項之用以放大半導體記憶體裝置之 位元線的方法，其中該測試模式操作步驟包含下列步驟 產生時脈同步信號，其在輸入預定輸入信號時活化； 產生旗標信號，其在輸入晶片活化信號時回應該時脈 同步信號而活化，及藉由位元線預充電命令加以解除； 在沒有延遲下藉由緩衝該旗標信號產生控制信號； 產生感測放大器啓動信號，用以產生位元線感測放大 器用活化電壓以回應該控制信號；以及 開始放大該位元線的資料以回應該感測放大器啓動信 號。 8 . —種用於控制位元線感測界限時間的感測界限時間控制 裝置，包括： -3- 1299168 1一； '二::,_| [97. 1 7 時脈同步單元，藉由使由晶片外面輸入的信號與一時 •脈同步而產生時脈同步信號； 外部輸入旗標信號產生單元，其產生外部輸入旗標信 號以回應該時脈同步信號、用以定出晶片之活性區段的 •信號及測試模式信號；以及 感測界限時間控制單元，其在測試模式中產生對應於 該外部輸入旗標信號的控制信號，以回應測試模式信號 ，並在正常模式中產生對應於該用以定出記憶體組之活 性區段之信號的控制信號。 9 ·如申請專利範圍第8項之感測界限時間控制裝置，其中 該時脈同步單元包含： 內部時脈產生單元，其自晶片外面的時脈產生內部時 脈信號；及 時脈同步信號產生單元，係使晶片外面的信號與該內 部時脈信號同步。 1 〇 .如申請專利範圍第8項之感測界限時間控制裝置，其中 該時脈同步單元包含： 內部時脈產生單元，其自晶片外面的時脈產生內部時 脈信號； 輸入單元，係藉由混合來自晶片外面的信號以產生混 合信號；以及 時脈同步信號產生單元’其使該混合信號與該內部時 脈信號同步。 1 1 .如申請專利範圍第8項之感測界限時間控制裝置，其中 -4- 1299168 [ ....................................™^ i亂.4' ί·.1 該外部輸入旗標信號產生單元係藉由在於測試模式中活 _ 化該時脈同步信號的時間點上閂鎖晶片活化信號，以產 生外部輸入旗標信號，然後再於該晶片活化信號呈休止 時解除此外部輸入旗標信號。 1 2 .如申請專利範圍第8項之感測界限時間控制裝置，其中 該感測界限時間控制單元包含： 複數裝置，用以選出和記憶體組之活性區段有關的信 號及回應測試模式信號之該外部輸入旗標信號兩信號之

延遲單元，係藉由延遲所選出的信號以輸出一控制信

1 3 .如申請專利範圍第8項之感測界限時間控制裝置，其中 該感測界限時間控制單元包含： 延遲單元，其延遲與記憶體組之活性區段有關的信號 並將該延遲的信號輸出；以及

複數裝置，用以選出該延遲單元的輸出信號及該外部 輸入旗標信號兩信號之一作爲控制信號。 1 4 .如申請專利範圍第8項之感測界限時間控制裝置，其中 和晶片之活性區段有關的信號以及和記憶體組之活性區 段有關的信號具有相同的時序。 < S ) -5- 1299168 、厂一---—1 年月日修正替換頁 __ 柒、指定代表圖： (一） 本案指定代表圖為：第（4 )圖。 (二) 本代表圖之元件代表符號簡單說明： 3 10 緩 衝 器 /輸入解碼器 320 RAS 信 號 產 生 單 元 3 3 0 字 元 線 時 序 控 制 單 元 340 列 解 碼 器 350 記 憶 體 單 元 陣 列 3 60 感 測 放 大 器 時 序 控 制 單 元 3 80 感 測 放 大 器 控 制 單 元 390 感 測 放 大 器 單 元 400 控 制 單 元 4 10 時 脈 同 步 單 元 420 外 部 輸 入 旗 標 信 號 產 生 單元 43 0 咸 vCi、 測 界 限 時 間 控 制 單 元 440 感 測 放 大 器 控 制 單 元

捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (5 ) -4-