JP3603054B2 - 半導体メモリ装置及びそのセンスアンプ制御方法並びにビットライン不良検出方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びそのセンスアップ制御方法並びにビットライン不良検出方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリ装置の高集積化が進み、より精密な工程技法が要求される。しかし、半導体メモリ装置の高集積化と微細化はメモリ製品量産時に工程上の難しさにより、ビットラインブリッジを含む多様な微細不良が発生する恐れが増加する。ここで、ビットラインブリッジとは、ビットライン膜質間に塵埃等によって抵抗成分が生じることをいう。
【０００３】
図１は、半導体メモリ装置でビットラインブリッジを説明するための概略的な図面である。図１を参照すれば、ワードラインＷＬ１とビットラインＢＬ１との間にはメモリセルＭＣ０が連結され、ワードラインＷＬ１とビットラインＢＬ２との間にはメモリセルＭＣ２が連結される。ワードラインＷＬ２と各相補ビットラインＢＬ１Ｂ，ＢＬ２Ｂとの間にも各々メモリセルＭＣ１，ＭＣ３が連結される。また、ビットラインＢＬ１と相補ビットラインＢＬ１Ｂにはビットラインセンスアンプ１０が連結され、ビットラインＢＬ２と相補ビットラインＢＬ２Ｂにはビットラインセンスアンプ１５が連結される。図１には、隣接したビットラインＢＬ１Ｂ，ＢＬ２間にビットラインブリッジＲ＿ＢＲが生じる場合が示されている。
【０００４】
図１に示した半導体メモリ装置の動作時にビットラインブリッジＲ＿ＢＲはチャージシェアリングマージン不良を発生させる。すなわち、ビットラインブリッジＲ＿ＢＲによりビットライン漏れ電流が生じ、結果的に正常読出し動作時にチャージシェアリング電圧ΔＶＢＬのマージン不足によるカラム方向の不良が発生する。ビットライン漏れ電流は次の数学式１のように表わされる。
【数１】
ここで、ＩＶＢＬＬはビットラインの漏れ電流を示し、ΔＶはブリッジ両端の電位差を示し、Ｔは電流が漏れる時間を示し、ＲはブリッジＲ＿ＢＲの抵抗値を示し、Ｃはビットラインキャパシタンスを示す。すなわち、ビットライン漏れ電流ＩＶＢＬＬはブリッジ抵抗Ｒと電流が漏れる時間Ｔにより決定される。数学式１によれば、ビットラインブリッジＲ＿ＢＲによるチャージシェアリングマージン不良を容易に検出するためには強制的にビットライン漏れ電流ＩＶＢＬＬを大きくせねばならない。電流が漏れる時間Ｔは、メモリセルに貯蔵されているセルデータとビットラインの初期電圧ＶＢＬがチャージシェアリングされる時間といえる。
【０００５】
図２（Ａ）〜図２（Ｄ）は、従来のビットラインセンシングを説明するための波形図である。図２を参照すれば、Ｔ２１とＴ２２は各々ビットラインＢＬ１，ＢＬ２のチャージシェアリング区間を示し、Ｐ２１，Ｐ２２は各々センスアンプ１０と１５の駆動時点を示す。図２に示したように、従来はセンスアンプ１０，１５の駆動時点が同一である。
【０００６】
例えば、メモリセルＭＣ２に貯蔵されたデータを読出そうとする場合は、ワードラインＷＬ１に連結されているメモリセルＭＣ０，ＭＣ２のセルトランジスタＴ１１，Ｔ１３がターンオンされる。この時、メモリセルＭＣ０，ＭＣ２に貯蔵されているデータがハイレバルを有すると仮定すれば、メモリセルＭＣ０，ＭＣ２のデータはビットラインＢＬ１，ＢＬ２の初期レベルＶＢＬとチャージシェアリングされて結果的にビットラインＢＬ１，ＢＬ２の電圧レベルはＶＢＬ＋ΔＶＢＬ（チャージシェアリング電圧）になる。相補ビットラインＢＬ１Ｂ，ＢＬ２Ｂはそのまま初期電圧レベルＶＢＬを維持する。したがって、図１のビットラインブリッジＲ＿ＢＲの両端にかかる電圧ΔＶは、ビットラインＢＬ２の電圧ＶＢＬ＋ΔＶＢＬと相補ビットラインＢＬ１Ｂの電圧のＶＢＬとの差になるので、ΔＶＢＬになる。しかし、マイクロブリッジのように抵抗値が十分に大きい場合に、ΔＶのレベルが小さいためにビットライン漏れ電流ＩＶＢＬＬも非常に小さな値になる。これはビットラインＢＬ２のチャージシェアリングマージンを足りなくする程の大きい値ではなく、非常に小さな値である。したがって、マイクロブリッジのように抵抗値が大きい場合にはビットライン漏れ電流ＩＶＢＬＬの値が非常に小さいために、チャージシェアリング後にセンスアンプ１０，１５を同時に駆動してもメモリセルＭＣ２に貯蔵されたデータは正常にセンシングがなされる。
【０００７】
【発明が解決しようとする課題】
したがって、従来はビットラインブリッジによる不良を検出するための方法として、ビットライン漏れ電流ＩＶＢＬＬを強制的に増加させるために、電流が漏れる時間Ｔを長くする方法が用いられた。しかし、前述したように、ブリッジ抵抗値が大きい場合には、時間Ｔを長く設定しても、漏れ電流の量は非常に小さいので不良を正確に検出できないという短所がある。半導体メモリの不良検出テスト時に、膜質間のブリッジに対する検出は二つの膜質間の電圧差が大きいほど容易になるために、従来の方法は電圧ストレスの面では容易であるとはいえない。また、不良検出のために人為的に電流漏れ時間Ｔを設定する時、ビットライン自体が有する漏れ電流の工程変数が考慮されねばならないという短所がある。
【０００８】
本発明は上記の点に鑑みなされたもので、ビットラインブリッジによる不良を効率的に検出できる半導体メモリ装置及びそのセンスアンプ制御方法並びにビットライン不良検出方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体メモリ装置は、多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置において、ロウアドレスストローブ信号遅延部、センスアンプ制御信号発生部、多数の第１センスアンプ及び多数の第２センスアンプを備える。ロウアドレスストローブ信号遅延部は、ロウアドレスストローブ信号を所定時間だけ遅延させ、遅延された信号を出力する。センスアンプ制御信号発生部は、遅延されたロウアドレスストローブ信号と所定のテストモード制御信号に応答して、半導体メモリ装置の動作モードによって相等しい時点または相異なる時点にイネーブルされる第１及び第２センスアンプ制御信号を生成する。第１センスアンプは、第１センスアンプ制御信号に応答してビットライン中で２Ｎ−１（ここで、Ｎは１以上の自然数）番目ビットライン対の電位を感知増幅する。第２センスアンプは、第２センスアンプ制御信号に応答してビットライン中で２Ｎ番目のビットライン対の電位を感知増幅する。テストモード時には前記第１及び第２センスアンプ制御信号が相異なる時点にイネーブルされて前記第１センスアンプと前記第２センスアンプが相異なる時点に活性化される。
【００１０】
本発明のセンスアンプ制御方法は、多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置のビットラインセンスアンプ制御方法において、（ａ）ないし（ｅ）段階を備える。（ａ）段階は、半導体メモリ装置がテストモードであるかどうかを判断する。（ｂ）段階は、半導体メモリ装置がテストモードであれば、２Ｎ−１（ここで、Ｎは１以上の自然数）番目ビットライン対の電位を感知増幅するための第１センスアンプ制御信号を生成する。（ｃ）段階は、第１センスアンプ制御信号に応答して２Ｎ−１番目ビットライン対の電位を感知増幅する。（ｄ）段階は、２Ｎ−１番目ビットライン対の電位が十分にセンシングされた後、２Ｎ−１番目ビットライン対に隣接した２Ｎ番目ビットライン対の電位を感知増幅するための第２センスアンプ制御信号を生成する。（ｅ）段階は、第２センスアンプ制御信号に応答して２Ｎ番目ビットライン対の電位を感知増幅する。
【００１１】
本発明のビットライン不良検出方法は、多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置のビットライン不良検出方法において、（ａ）ないし（ｆ）段階を備える。（ａ）段階は、半導体メモリ装置がテストモードであるかどうかを判断する。（ｂ）段階は、半導体メモリ装置がテストモードであれば、隣接した２Ｎ番目ビットライン対より先にセンシングがなされるように２Ｎ−１番目ビットライン対の電位をセンシングするための第１センスアンプ制御信号を生成する。（ｃ）段階は、第１センスアンプ制御信号により２Ｎ−１番目ビットライン対の電位を十分にセンシングする。（ｄ）段階は、２Ｎ番目ビットライン対のチャージシェアリング時にチャージシェアリングマージンが減るかどうかを判断する。（ｅ）段階は、２Ｎ番目ビットライン対のチャージシェアリングマージンが減ると判断されれば、ビットラインブリッジ不良であると判別する。（ｆ）段階は、２Ｎ番目ビットライン対のチャージシェアリングマージンが減らないと判断されれば、ビットラインブリッジ不良でないことと判別する。
【００１２】
【発明の実施の形態】
以下、本発明に係るビットライン不良検出のためのセンスアンプ制御回路を具備する半導体メモリ装置及びその制御方法に関して添付した図面を参照して説明する。
【００１３】
図３は、本発明の実施形態に係るセンスアンプ制御回路を具備する半導体メモリ装置を示す。図３を参照すれば、本発明の実施形態に係る半導体メモリ装置は、ＲＡＳ遅延部３００、センスアンプ制御信号発生部３１０、センスアンプ３２０、３３０，３４０，３５０及びメモリセルアレイを含む。
【００１４】
ＲＡＳ遅延部３００は多数のインバータが直列連結されたＲＡＳチェーン回路で具現される。また、ＲＡＳ遅延部３００はロウアドレスストローブ信号（以下ＲＡＳ信号と記す）／ＲＡＳを所定時間だけ遅延させて遅延されたＲＡＳ信号Ｄ＿ＲＡＳを生成する。この時、ＲＡＳ遅延部３００の出力はＲＡＳ信号／ＲＡＳの反転された信号になる。
【００１５】
センスアンプ制御信号発生部３１０は遅延されたＲＡＳ信号Ｄ＿ＲＡＳとテストモード制御信号ＰＳＥ＿ＯＥとに応答して、半導体メモリ装置の動作モードによって同時にイネーブルされたり、相異なる時点にイネーブルされる第１、第２センスアンプ制御信号を生成する。ここで、テストモード制御信号ＰＳＥ＿ＯＥはテストモード時に所定レベル、例えばハイレバルでイネーブルされる信号であって、モードセッティングにより指定できる。また、第１センスアンプ制御信号は動作モードによって信号ＰＳＥ＿Ｏ１と信号ＰＳＥ＿Ｏ２とが選択的に出力され、第２センスアンプ制御信号は信号ＰＳＥ＿Ｅで示される。すなわち、第１センスアンプ制御信号ＰＳＥ＿Ｏ１とＰＳＥ＿Ｏ２は奇数番目ビットライン対ＢＬ１／ＢＬ１Ｂ，ＢＬ３／ＢＬ３Ｂ，…のセンシングのための信号である。ここで、信号ＰＳＥ＿０１は半導体メモリ装置のテストモード時に奇数番目ビットライン対ＢＬ１／ＢＬ１Ｂ，ＢＬ３／ＢＬ３Ｂ，…をセンシングするためのセンスアンプ制御信号であり、信号ＰＳＥ＿Ｏ２は半導体メモリ装置の正常動作モードで奇数番目ビットライン対ＢＬ１／ＢＬ１Ｂ，ＢＬ３／ＢＬ３Ｂ，…をセンシングするためのセンスアンプ制御信号である。第２センスアンプ制御信号ＰＳＥ＿Ｅは偶数番目ビットライン対ＢＬ２／ＢＬ２Ｂ，ＢＬ４／ＢＬ４Ｂ，…をセンシングするための信号である。
【００１６】
本発明で、テストモード時に奇数番目（２Ｎ−１、Ｎは１以上の自然数）ビットライン対に隣接した偶数番目（２Ｎ）のビットライン対のセンシングは、奇数番目ビットライン対が十分にセンシングされた時点でなされる。また、設計方式によっては偶数番目ビットライン対のセンシングのためのセンスアンプ制御信号を動作モードによって異ならせる場合もある。このように、本発明でテスト時に隣接したビットライン対のセンシング時点を異にする理由は、前述したビットライン漏れ電流を大きくするためにブリッジ抵抗Ｒ＿ＢＲ両端の電位差ΔＶを増加させるためである。
【００１７】
図３のメモリセルアレイは、ワードラインとビットラインとの間に連結された多数のメモリセルを含む。具体的に、ワードラインＷＬ１とビットラインＢＬ１との間にはメモリセルＭＣ０が連結され、ワードラインＷＬ２と相補ビットラインＢＬ１Ｂとの間にはメモリセルＭＣ１が連結される。また、ワードラインＷＬ１とビットラインＢＬ２との間にはメモリセルＭＣ２が連結され、ワードラインＷＬ２と相補ビットラインＢＬ２Ｂとの間にはメモリセルＭＣ３が連結される。残りのワードラインとビットラインとの間にも同じ方式でメモリセルが連結される。図３に示したように、メモリセルＭＣ０〜ＭＣ７，…は各々一つのセルトランジスタとセルキャパシタとよりなる。
【００１８】
図３において、ビットラインセンスアンプ（Ｓ／Ａ１）３２０はセンスアンプ制御信号発生部３１０で生成された第１センスアンプ制御信号ＰＳＥ＿Ｏ１またはＰＳＥ＿Ｏ２に応答してビットライン対ＢＬ１，ＢＬ１Ｂの電位差を感知増幅する。すなわち、センスアンプ（Ｓ／Ａ１）３２０は正常動作モードでは信号ＰＳＥ＿Ｏ２により駆動されてビットライン対ＢＬ１，ＢＬ１Ｂの電位をセンシングし、ビットラインブリッジ不良検出のためのテストモードでは信号ＰＳＥ＿Ｏ１により駆動されてビットライン対ＢＬ１，ＢＬ１Ｂの電位をセンシングする。図３では相補ビットラインＢＬ１Ｂと隣接したビットラインＢＬ２との間にビットラインブリッジ抵抗Ｒ＿ＢＲが生成されたと仮定している。
【００１９】
図３を参照すれば、ビットラインセンスアンプ３３０はセンスアンプ制御信号発生部３１０で生成される第２センスアンプ制御信号ＰＳＥ＿Ｅに応答して駆動され、ビットラインＢＬ２と相補ビットラインＢＬ２Ｂとよりなるビットライン対の電位差を感知増幅する。すなわち、テストモード及び正常動作モードでビットラインセンスアンプ（Ｓ／Ａ２）３３０が駆動される時点は相等しい。また、正常動作モードでビットラインセンスアンプ（Ｓ／Ａ２）３３０はビットラインセンスアンプ（Ｓ／Ａ１）３２０と駆動される時点が同一である。このように、偶数番目ビットライン対の電位差を感知増幅するビットラインセンスアンプ（Ｓ／Ａ２，Ｓ／Ａ４，…）３３０，３５０，…は第２センスアンプ制御信号ＰＳＥ＿Ｅにより駆動される。
【００２０】
図４は、図３に示した回路のセンスアンプ制御信号発生部３１０を示す詳細な回路図である。図４を参照すれば、センスアンプ制御信号発生部３１０は第１制御信号発生部４２０と第２制御信号発生部４６０とを含む。ここで、第１制御信号発生部４２０は奇数番目ビットライン対のセンシングのための第１センスアンプ制御信号ＰＳＥ＿Ｏ１またはＰＳＥ＿Ｏ２を生成し、第２制御信号発生部４６０は偶数番目ビットライン対のセンシングのための第２センスアンプ制御信号ＰＳＥ＿Ｅを生成する。
【００２１】
図４を参照すれば、第１制御信号発生部４２０はさらに第１、第２発生部４３０，４４０に分離される。第１発生部４３０はスイッチング素子としての伝送ゲートＴＧ４１と遅延素子としてのインバータ４３５とを含む。伝送ゲートＴＧ４１はテストモード制御信号ＰＳＥ＿ＯＥと反転されたテストモード制御信号／ＰＳＥ＿ＯＥに応答して、遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。インバータ４３５は遅延されたＲＡＳ信号Ｄ＿ＲＡＳを反転させてテストモード時の第１センスアンプ制御信号ＰＳＥ＿Ｏ１として出力する。
【００２２】
また、第２発生部４４０はスイッチング素子としての伝送ゲートＴＧ４２と遅延素子としての直列連結されたインバータ４４２，４４４，４４６を含む。伝送ゲートＴＧ４２はテストモード制御信号ＰＳＥ＿ＯＥと反転されたテストモード制御信号／ＰＳＥ＿ＯＥに応答して、遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。インバータ４４２，４４４及び４４６は遅延されたＲＡＳ信号Ｄ＿ＲＡＳを所定時間遅延させて正常モード時の第１センスアンプ制御信号ＰＳＥ＿Ｏ２として出力する。
【００２３】
第２制御信号発生部４６０は、遅延素子として直列連結されたインバータ４６２，４６４及び４６６を含む。すなわち、第２制御信号発生部４６０は正常動作モードおよびテストモード時に遅延されたＲＡＳ信号Ｄ＿ＲＡＳを反転遅延させて第２センスアンプ制御信号ＰＳＥ＿Ｅを生成する。ここで、テストモードで信号ＰＳＥ＿０１が生成された後、信号ＰＳＥ＿Ｅをイネーブルさせるのにかかる時間は、信号ＰＳＥ＿Ｏ１により動作されるビットラインセンスアンプと連結されたビットライン対が十分にセンシングされうる程度の時間に設定されることが望ましい。
【００２４】
図４に示したセンスアンプ制御信号発生部３１０の動作に関して記述すれば次の通りである。まず、正常動作モードの場合は、前記テストモード制御信号ＰＳＥ＿ＯＥがローレベルと設定され、これにより反転されたテストモード制御信号／ＰＳＥ＿ＯＥがハイレバルになる。この時、テストモード制御信号ＰＳＥ＿ＯＥは非活性化された状態にある。したがって、第２発生部４４０の伝送ゲートＴＧ４２がターンオンされて遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。この時、第１発生部４３０の伝送ゲートＴＧ４１はターンオンされない。すなわち、伝送ゲートＴＧ４２を通じて伝えられた遅延されたＲＡＳ信号Ｄ＿ＲＡＳは、インバータ４４２〜４４６を通じて所定時間遅延されて第１センスアンプ制御信号ＰＳＥ＿Ｏ２として出力される。また、ＲＡＳ遅延部３００を通じて遅延されたＲＡＳ信号Ｄ＿ＲＡＳはインバータ４６２，４６４，４６６を経て第２センスアンプ制御信号ＰＳＥ＿Ｅとして生成される。したがって、奇数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３２０，３４０と前記奇数番目ビットライン対に隣接した偶数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３３０，３５０は同じ時点に駆動される。
【００２５】
一方、ビットライン不良検出のためのテストモード時は、テストモード制御信号ＰＳＥ＿ＯＥがハイレバルが活性化され、反転されたテストモード制御信号／ＰＳＥ＿ＯＥがローレベルになる。したがって、第１発生部４３０の伝送ゲートＴＧ４１がターンオンされて遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。この時、伝送ゲートＴＧ４２はターンオンされない。伝送ゲートＴＧ４１の出力はインバータ４３５で反転されて第１センスアンプ制御信号ＰＳＥ＿Ｏ１として生成される。したがって、テストモードでは第１センスアンプ制御信号ＰＳＥ＿Ｏ１と第２センスアンプ制御信号ＰＳＥ＿Ｅが出力されるが、この２つの信号ＰＳＥ＿Ｏ１とＰＳＥ＿Ｅのイネーブルされる時間が相異なる。そして、信号ＰＳＥ＿Ｏ１と信号ＰＳＥ＿Ｅが互いにイネーブルされる時間の差によって、隣接したビットライン対のセンシング時点が変わる。すなわち、奇数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３２０，３４０と前記奇数番目ビットライン対に隣接した偶数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３３０，３５０は相異なる時点に駆動される。
【００２６】
図５は、図３に示した半導体メモリ装置のセンスアンプ制御方法及びそれに係るビットライン不良検出方法を説明するためのフローチャートである。
図６（Ａ）〜図６（Ｄ）は、図３に示した半導体メモリ装置のビットラインセンシング動作を説明するための波形図であって、図６（Ａ）及び図６（Ｂ）はビットライン対ＢＬ１，ＢＬ１Ｂの電位を示し、図６（Ｃ）及び図６（Ｄ）は隣接したビットライン対ＢＬ２，ＢＬ２Ｂの電位を示す。他のビットライン対ＢＬ３，ＢＬ３Ｂ及びＢＬ４，ＢＬ４Ｂについての波形はビットライン対ＢＬ１，ＢＬ１Ｂ及びＢＬ２，ＢＬ２Ｂと同一なので省略する。
【００２７】
以下、図３ないし図６を参照して本発明に係るビットライン不良検出のための半導体メモリ装置及びその制御方法に関して詳細に説明する。まず、半導体メモリ装置がテストモードであるか正常モードであるかが判別される（第５１０段階）。もし、半導体メモリ装置がビットライン不良検出のためのテストモードに進入したならば、隣接した偶数番目２Ｎのビットライン対より先にセンシングがなされるように奇数番目２Ｎ−１のビットライン対に対する第１センスアンプ制御信号ＰＳＥ＿Ｏ１を生成する（第５３０段階）。センスアンプ制御信号ＰＳＥ＿Ｏ１，ＰＳＥ＿Ｏ２及びＰＳＥ＿Ｅの生成過程については図４で既に説明されたので具体的な過程は省略される。
【００２８】
例えば、図３のメモリセルアレイで特定セルをアクセスしてメモリセルに貯蔵されたデータを読出す場合に、本発明ではイネーブルされたワードラインと連結されたビットラインに対するあらゆるビットラインセンスアンプが同時に駆動されるのではなく、駆動される時点が違う。図３を参照すると、メモリセルＭＣ２に貯蔵されたセルデータを読出そうとする場合に、まずワードラインＷＬ１がイネーブルされる。各メモリセルＭＣ０，ＭＣ２，ＭＣ４，…に貯蔵されたセルデータは”１”、すなわち、ハイレバルのデータであると仮定される。この時、ワードラインＷＬ１と連結されたメモリセルＭＣ０，ＭＣ２，ＭＣ４，ＭＣ６，…のセルトランジスタＴ３０，Ｔ３２，Ｔ３４，Ｔ３６がターンオンされる。したがって、ワードラインＷＬ１と連結された各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…は初期にＶＢＬレベルを維持したが、セルトランジスタＴ３０，Ｔ３２，Ｔ３４，…がターンオンされれば、各セルに貯蔵されていたハイレバルのセルデータとチャージシェアリングされてそのレベルがΔＶＢＬだけ高まる。この時、ビットライン対の相補ビットラインＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂ，ＢＬ４Ｂ，…はそのまま電圧レベルＶＢＬを維持する。図６（Ａ）及び図６（Ｃ）を参照すれば、区間Ｔ６１はビットラインＢＬ１のチャージシェアリング区間を示し、区間Ｔ６３はビットラインＢＬ２のチャージシェアリング区間を示す。前述したように、ビットラインＢＬ１，ＢＬ２の電圧レベルは初期にＶＢＬ＋ΔＶＢＬになる。
【００２９】
第５３０段階で、第１センスアンプ制御信号ＰＳＥ＿Ｏ１がイネーブルされれば、イネーブルされた信号ＰＳＥ＿Ｏ１により奇数番目ビットライン対の電位をセンシングする（第５３５段階）。この時、隣接したビットライン間にビットラインブリッジＲ＿ＢＲが存在すればビットラインの間の漏れ電流が増加する。具体的に、第１センスアンプ制御信号ＰＳＥ＿Ｏ１によりセンスアンプ（Ｓ／Ａ１，Ｓ／Ａ３）３２０，３４０が駆動されれば、センスアンプ（Ｓ／Ａ１，Ｓ／Ａ３）３２０，３４０はビットライン対ＢＬ１，ＢＬ１Ｂとビットライン対ＢＬ３，ＢＬ３Ｂとの電位差を感知増幅する。図６（Ａ）及び図６（Ｂ）を参照すれば、時点Ｐ６１でビットラインＢＬ１と相補ビットラインＢＬ１Ｂの電圧レベルがセンシングされてその電圧差が広がる。したがって、図６（Ａ）に示したように、ビットラインＢＬ１の電圧はセルデータの電圧レベルの電源電圧レベルＶＣＣＡに増加し、相補ビットラインＢＬ１Ｂの電圧は接地電位ＧＮＤに低くなる。この時、ビットライン対ＢＬ１，ＢＬ１Ｂの電位は十分にセンシングされた状態、すなわち、フルセンシングされた状態にあるということが前提になる。しかし、第２センスアンプ制御信号ＰＳＥ＿Ｅは図６（Ｃ）のようにまだイネーブルされていない状態であるので、ビットラインＢＬ２の電圧はまだＶＢＬ＋ΔＶＢＬレベルを有する。本発明でビットラインブリッジ抵抗Ｒ＿ＢＲの両端の電位差ΔＶは次のように求められることが分かる。
【数２】
すなわち、従来の方式と比較する時に従来のΔＶはΔＶＢＬであったが、本発明のΔＶはそのレベルが相対的に高いということが分かる。したがって、ビットライン漏れ電流ＩＶＢＬＬは前記数学式１より分かるように、従来より増加する。
【００３０】
この時、漏れ電流ＩＶＢＬＬにより、隣接した偶数番目ビットラインＢＬ２，ＢＬ２Ｂのチャージシェアリング過程でチャージシェアリングマージンΔＶＢＬが減るかどうかが判断される（第５４０段階）。すなわち、ブリッジ抵抗Ｒ＿ＢＲが存在するビットラインの漏れ電流ＩＶＢＬＬが大きければ、隣接したビットライン対ＢＬ２，ＢＬ２Ｂのチャージシェアリングマージンは減る。したがって、第５４０段階で偶数番目ビットライン対ＢＬ２，ＢＬ２Ｂのチャージシェアリングマージンが漏れ電流ＩＶＢＬＬにより減ると判断されれば、ビットラインブリッジ不良であると判別される（第５５０段階）。図６（Ｃ）を参照すれば、区間Ｔ６４が示すように、隣接ビットライン間にビットラインブリッジＲ＿ＢＲが存在すればチャージシェアリングマージンが減ることが分かる。もし、第５４０段階でチャージシェアリングマージンが減らないと判断されれば、ビットラインブリッジ不良ではないと判別される（第５６０段階）。また、図６（Ｃ）の参照符号Ｐ６２が示す時点で第２センスアンプ制御信号ＰＳＥ＿Ｅがイネーブルされれば、この第２センスアンプ制御信号ＰＳＥ＿Ｅにより偶数番目ビットライン対ＢＬ２，ＢＬ２Ｂの電位がセンシングされる。
【００３１】
一方、第５１０段階で半導体メモリ装置がテストモードではないと判断されれば、隣接したビットライン対に対して相等しい時点にイネーブルされる第１、第２センスアンプ制御信号ＰＳＥ＿Ｏ２，ＰＳＥ＿Ｅを生成する（第５２０段階）。したがって、同一にイネーブルされる第１、第２センスアンプ制御信号ＰＳＥ＿Ｏ２，ＰＳＥ＿Ｅにより隣接したビットライン対の電位をセンシングする（第５２５段階）。ビットライン対のチャージシェアリング及びセンシング過程に関しては前述した通りであり、これは当業者により公知であるので詳細な説明は省略される。
【００３２】
このように、テスト時にビットラインと隣接したビットラインのセンシング時点を異にすることによって、ビットラインブリッジ抵抗値がマイクロ程度で大きく設定されていても、ビットラインブリッジ不良を検出できる確率を高められる。
【００３３】
以上、最適な実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解するはずである。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００３４】
【発明の効果】
以上のように本発明によれば、ビットラインと隣接したビットラインとの間のセンシング時点を相異させることによって、ビットラインブリッジ不良をより正確に検出できるだけでなく不良検出確率を高められるという効果がある。
【図面の簡単な説明】
【図１】一般的な半導体メモリ装置のビットラインブリッジを説明するための回路図である。
【図２】従来の半導体メモリ装置のビットラインセンシング動作を説明するための波形図である。
【図３】本発明の実施形態に係るビットライン不良検出のためのセンスアンプ制御回路を具備する半導体メモリ装置を示す回路図である。
【図４】図３に示した回路のセンスアンプ制御信号発生部を説明するための詳細な回路図である。
【図５】図３に示した装置で行われるセンスアンプ制御及びビットライン不良検出方法を説明するためのフローチャートである。
【図６】図３に示した回路のビットラインセンシング動作を説明するための波形図である。
【符号の説明】
３００ ＲＡＳ遅延部
３１０ センスアンプ制御信号発生部
３２０，３３０，３４０，３５０ センスアンプ
ＭＣ０〜ＭＣ７ メモリセル
ＷＬ１，ＷＬ２ ワードライン
ＢＬ１，ＢＬ１Ｂ〜ＢＬ４，ＢＬ４Ｂ ビットライン
ＰＳＥ ＯＥ テストモード制御信号
ＰＳＥ ０１，ＰＳＥ ０２ 第１センスアンプ制御信号
ＰＳＥ Ｅ 第２センスアンプ制御信号
Ｒ ＢＲ ビットラインブリッジ抵抗
【発明の属する技術分野】
本発明は半導体メモリ装置及びそのセンスアップ制御方法並びにビットライン不良検出方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリ装置の高集積化が進み、より精密な工程技法が要求される。しかし、半導体メモリ装置の高集積化と微細化はメモリ製品量産時に工程上の難しさにより、ビットラインブリッジを含む多様な微細不良が発生する恐れが増加する。ここで、ビットラインブリッジとは、ビットライン膜質間に塵埃等によって抵抗成分が生じることをいう。
【０００３】
図１は、半導体メモリ装置でビットラインブリッジを説明するための概略的な図面である。図１を参照すれば、ワードラインＷＬ１とビットラインＢＬ１との間にはメモリセルＭＣ０が連結され、ワードラインＷＬ１とビットラインＢＬ２との間にはメモリセルＭＣ２が連結される。ワードラインＷＬ２と各相補ビットラインＢＬ１Ｂ，ＢＬ２Ｂとの間にも各々メモリセルＭＣ１，ＭＣ３が連結される。また、ビットラインＢＬ１と相補ビットラインＢＬ１Ｂにはビットラインセンスアンプ１０が連結され、ビットラインＢＬ２と相補ビットラインＢＬ２Ｂにはビットラインセンスアンプ１５が連結される。図１には、隣接したビットラインＢＬ１Ｂ，ＢＬ２間にビットラインブリッジＲ＿ＢＲが生じる場合が示されている。
【０００４】
図１に示した半導体メモリ装置の動作時にビットラインブリッジＲ＿ＢＲはチャージシェアリングマージン不良を発生させる。すなわち、ビットラインブリッジＲ＿ＢＲによりビットライン漏れ電流が生じ、結果的に正常読出し動作時にチャージシェアリング電圧ΔＶＢＬのマージン不足によるカラム方向の不良が発生する。ビットライン漏れ電流は次の数学式１のように表わされる。
【数１】
【０００５】
図２（Ａ）〜図２（Ｄ）は、従来のビットラインセンシングを説明するための波形図である。図２を参照すれば、Ｔ２１とＴ２２は各々ビットラインＢＬ１，ＢＬ２のチャージシェアリング区間を示し、Ｐ２１，Ｐ２２は各々センスアンプ１０と１５の駆動時点を示す。図２に示したように、従来はセンスアンプ１０，１５の駆動時点が同一である。
【０００６】
例えば、メモリセルＭＣ２に貯蔵されたデータを読出そうとする場合は、ワードラインＷＬ１に連結されているメモリセルＭＣ０，ＭＣ２のセルトランジスタＴ１１，Ｔ１３がターンオンされる。この時、メモリセルＭＣ０，ＭＣ２に貯蔵されているデータがハイレバルを有すると仮定すれば、メモリセルＭＣ０，ＭＣ２のデータはビットラインＢＬ１，ＢＬ２の初期レベルＶＢＬとチャージシェアリングされて結果的にビットラインＢＬ１，ＢＬ２の電圧レベルはＶＢＬ＋ΔＶＢＬ（チャージシェアリング電圧）になる。相補ビットラインＢＬ１Ｂ，ＢＬ２Ｂはそのまま初期電圧レベルＶＢＬを維持する。したがって、図１のビットラインブリッジＲ＿ＢＲの両端にかかる電圧ΔＶは、ビットラインＢＬ２の電圧ＶＢＬ＋ΔＶＢＬと相補ビットラインＢＬ１Ｂの電圧のＶＢＬとの差になるので、ΔＶＢＬになる。しかし、マイクロブリッジのように抵抗値が十分に大きい場合に、ΔＶのレベルが小さいためにビットライン漏れ電流ＩＶＢＬＬも非常に小さな値になる。これはビットラインＢＬ２のチャージシェアリングマージンを足りなくする程の大きい値ではなく、非常に小さな値である。したがって、マイクロブリッジのように抵抗値が大きい場合にはビットライン漏れ電流ＩＶＢＬＬの値が非常に小さいために、チャージシェアリング後にセンスアンプ１０，１５を同時に駆動してもメモリセルＭＣ２に貯蔵されたデータは正常にセンシングがなされる。
【０００７】
【発明が解決しようとする課題】
したがって、従来はビットラインブリッジによる不良を検出するための方法として、ビットライン漏れ電流ＩＶＢＬＬを強制的に増加させるために、電流が漏れる時間Ｔを長くする方法が用いられた。しかし、前述したように、ブリッジ抵抗値が大きい場合には、時間Ｔを長く設定しても、漏れ電流の量は非常に小さいので不良を正確に検出できないという短所がある。半導体メモリの不良検出テスト時に、膜質間のブリッジに対する検出は二つの膜質間の電圧差が大きいほど容易になるために、従来の方法は電圧ストレスの面では容易であるとはいえない。また、不良検出のために人為的に電流漏れ時間Ｔを設定する時、ビットライン自体が有する漏れ電流の工程変数が考慮されねばならないという短所がある。
【０００８】
本発明は上記の点に鑑みなされたもので、ビットラインブリッジによる不良を効率的に検出できる半導体メモリ装置及びそのセンスアンプ制御方法並びにビットライン不良検出方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明の半導体メモリ装置は、多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置において、ロウアドレスストローブ信号遅延部、センスアンプ制御信号発生部、多数の第１センスアンプ及び多数の第２センスアンプを備える。ロウアドレスストローブ信号遅延部は、ロウアドレスストローブ信号を所定時間だけ遅延させ、遅延された信号を出力する。センスアンプ制御信号発生部は、遅延されたロウアドレスストローブ信号と所定のテストモード制御信号に応答して、半導体メモリ装置の動作モードによって相等しい時点または相異なる時点にイネーブルされる第１及び第２センスアンプ制御信号を生成する。第１センスアンプは、第１センスアンプ制御信号に応答してビットライン中で２Ｎ−１（ここで、Ｎは１以上の自然数）番目ビットライン対の電位を感知増幅する。第２センスアンプは、第２センスアンプ制御信号に応答してビットライン中で２Ｎ番目のビットライン対の電位を感知増幅する。テストモード時には前記第１及び第２センスアンプ制御信号が相異なる時点にイネーブルされて前記第１センスアンプと前記第２センスアンプが相異なる時点に活性化される。
【００１０】
本発明のセンスアンプ制御方法は、多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置のビットラインセンスアンプ制御方法において、（ａ）ないし（ｅ）段階を備える。（ａ）段階は、半導体メモリ装置がテストモードであるかどうかを判断する。（ｂ）段階は、半導体メモリ装置がテストモードであれば、２Ｎ−１（ここで、Ｎは１以上の自然数）番目ビットライン対の電位を感知増幅するための第１センスアンプ制御信号を生成する。（ｃ）段階は、第１センスアンプ制御信号に応答して２Ｎ−１番目ビットライン対の電位を感知増幅する。（ｄ）段階は、２Ｎ−１番目ビットライン対の電位が十分にセンシングされた後、２Ｎ−１番目ビットライン対に隣接した２Ｎ番目ビットライン対の電位を感知増幅するための第２センスアンプ制御信号を生成する。（ｅ）段階は、第２センスアンプ制御信号に応答して２Ｎ番目ビットライン対の電位を感知増幅する。
【００１１】
本発明のビットライン不良検出方法は、多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置のビットライン不良検出方法において、（ａ）ないし（ｆ）段階を備える。（ａ）段階は、半導体メモリ装置がテストモードであるかどうかを判断する。（ｂ）段階は、半導体メモリ装置がテストモードであれば、隣接した２Ｎ番目ビットライン対より先にセンシングがなされるように２Ｎ−１番目ビットライン対の電位をセンシングするための第１センスアンプ制御信号を生成する。（ｃ）段階は、第１センスアンプ制御信号により２Ｎ−１番目ビットライン対の電位を十分にセンシングする。（ｄ）段階は、２Ｎ番目ビットライン対のチャージシェアリング時にチャージシェアリングマージンが減るかどうかを判断する。（ｅ）段階は、２Ｎ番目ビットライン対のチャージシェアリングマージンが減ると判断されれば、ビットラインブリッジ不良であると判別する。（ｆ）段階は、２Ｎ番目ビットライン対のチャージシェアリングマージンが減らないと判断されれば、ビットラインブリッジ不良でないことと判別する。
【００１２】
【発明の実施の形態】
以下、本発明に係るビットライン不良検出のためのセンスアンプ制御回路を具備する半導体メモリ装置及びその制御方法に関して添付した図面を参照して説明する。
【００１３】
図３は、本発明の実施形態に係るセンスアンプ制御回路を具備する半導体メモリ装置を示す。図３を参照すれば、本発明の実施形態に係る半導体メモリ装置は、ＲＡＳ遅延部３００、センスアンプ制御信号発生部３１０、センスアンプ３２０、３３０，３４０，３５０及びメモリセルアレイを含む。
【００１４】
ＲＡＳ遅延部３００は多数のインバータが直列連結されたＲＡＳチェーン回路で具現される。また、ＲＡＳ遅延部３００はロウアドレスストローブ信号（以下ＲＡＳ信号と記す）／ＲＡＳを所定時間だけ遅延させて遅延されたＲＡＳ信号Ｄ＿ＲＡＳを生成する。この時、ＲＡＳ遅延部３００の出力はＲＡＳ信号／ＲＡＳの反転された信号になる。
【００１５】
センスアンプ制御信号発生部３１０は遅延されたＲＡＳ信号Ｄ＿ＲＡＳとテストモード制御信号ＰＳＥ＿ＯＥとに応答して、半導体メモリ装置の動作モードによって同時にイネーブルされたり、相異なる時点にイネーブルされる第１、第２センスアンプ制御信号を生成する。ここで、テストモード制御信号ＰＳＥ＿ＯＥはテストモード時に所定レベル、例えばハイレバルでイネーブルされる信号であって、モードセッティングにより指定できる。また、第１センスアンプ制御信号は動作モードによって信号ＰＳＥ＿Ｏ１と信号ＰＳＥ＿Ｏ２とが選択的に出力され、第２センスアンプ制御信号は信号ＰＳＥ＿Ｅで示される。すなわち、第１センスアンプ制御信号ＰＳＥ＿Ｏ１とＰＳＥ＿Ｏ２は奇数番目ビットライン対ＢＬ１／ＢＬ１Ｂ，ＢＬ３／ＢＬ３Ｂ，…のセンシングのための信号である。ここで、信号ＰＳＥ＿０１は半導体メモリ装置のテストモード時に奇数番目ビットライン対ＢＬ１／ＢＬ１Ｂ，ＢＬ３／ＢＬ３Ｂ，…をセンシングするためのセンスアンプ制御信号であり、信号ＰＳＥ＿Ｏ２は半導体メモリ装置の正常動作モードで奇数番目ビットライン対ＢＬ１／ＢＬ１Ｂ，ＢＬ３／ＢＬ３Ｂ，…をセンシングするためのセンスアンプ制御信号である。第２センスアンプ制御信号ＰＳＥ＿Ｅは偶数番目ビットライン対ＢＬ２／ＢＬ２Ｂ，ＢＬ４／ＢＬ４Ｂ，…をセンシングするための信号である。
【００１６】
本発明で、テストモード時に奇数番目（２Ｎ−１、Ｎは１以上の自然数）ビットライン対に隣接した偶数番目（２Ｎ）のビットライン対のセンシングは、奇数番目ビットライン対が十分にセンシングされた時点でなされる。また、設計方式によっては偶数番目ビットライン対のセンシングのためのセンスアンプ制御信号を動作モードによって異ならせる場合もある。このように、本発明でテスト時に隣接したビットライン対のセンシング時点を異にする理由は、前述したビットライン漏れ電流を大きくするためにブリッジ抵抗Ｒ＿ＢＲ両端の電位差ΔＶを増加させるためである。
【００１７】
図３のメモリセルアレイは、ワードラインとビットラインとの間に連結された多数のメモリセルを含む。具体的に、ワードラインＷＬ１とビットラインＢＬ１との間にはメモリセルＭＣ０が連結され、ワードラインＷＬ２と相補ビットラインＢＬ１Ｂとの間にはメモリセルＭＣ１が連結される。また、ワードラインＷＬ１とビットラインＢＬ２との間にはメモリセルＭＣ２が連結され、ワードラインＷＬ２と相補ビットラインＢＬ２Ｂとの間にはメモリセルＭＣ３が連結される。残りのワードラインとビットラインとの間にも同じ方式でメモリセルが連結される。図３に示したように、メモリセルＭＣ０〜ＭＣ７，…は各々一つのセルトランジスタとセルキャパシタとよりなる。
【００１８】
図３において、ビットラインセンスアンプ（Ｓ／Ａ１）３２０はセンスアンプ制御信号発生部３１０で生成された第１センスアンプ制御信号ＰＳＥ＿Ｏ１またはＰＳＥ＿Ｏ２に応答してビットライン対ＢＬ１，ＢＬ１Ｂの電位差を感知増幅する。すなわち、センスアンプ（Ｓ／Ａ１）３２０は正常動作モードでは信号ＰＳＥ＿Ｏ２により駆動されてビットライン対ＢＬ１，ＢＬ１Ｂの電位をセンシングし、ビットラインブリッジ不良検出のためのテストモードでは信号ＰＳＥ＿Ｏ１により駆動されてビットライン対ＢＬ１，ＢＬ１Ｂの電位をセンシングする。図３では相補ビットラインＢＬ１Ｂと隣接したビットラインＢＬ２との間にビットラインブリッジ抵抗Ｒ＿ＢＲが生成されたと仮定している。
【００１９】
図３を参照すれば、ビットラインセンスアンプ３３０はセンスアンプ制御信号発生部３１０で生成される第２センスアンプ制御信号ＰＳＥ＿Ｅに応答して駆動され、ビットラインＢＬ２と相補ビットラインＢＬ２Ｂとよりなるビットライン対の電位差を感知増幅する。すなわち、テストモード及び正常動作モードでビットラインセンスアンプ（Ｓ／Ａ２）３３０が駆動される時点は相等しい。また、正常動作モードでビットラインセンスアンプ（Ｓ／Ａ２）３３０はビットラインセンスアンプ（Ｓ／Ａ１）３２０と駆動される時点が同一である。このように、偶数番目ビットライン対の電位差を感知増幅するビットラインセンスアンプ（Ｓ／Ａ２，Ｓ／Ａ４，…）３３０，３５０，…は第２センスアンプ制御信号ＰＳＥ＿Ｅにより駆動される。
【００２０】
図４は、図３に示した回路のセンスアンプ制御信号発生部３１０を示す詳細な回路図である。図４を参照すれば、センスアンプ制御信号発生部３１０は第１制御信号発生部４２０と第２制御信号発生部４６０とを含む。ここで、第１制御信号発生部４２０は奇数番目ビットライン対のセンシングのための第１センスアンプ制御信号ＰＳＥ＿Ｏ１またはＰＳＥ＿Ｏ２を生成し、第２制御信号発生部４６０は偶数番目ビットライン対のセンシングのための第２センスアンプ制御信号ＰＳＥ＿Ｅを生成する。
【００２１】
図４を参照すれば、第１制御信号発生部４２０はさらに第１、第２発生部４３０，４４０に分離される。第１発生部４３０はスイッチング素子としての伝送ゲートＴＧ４１と遅延素子としてのインバータ４３５とを含む。伝送ゲートＴＧ４１はテストモード制御信号ＰＳＥ＿ＯＥと反転されたテストモード制御信号／ＰＳＥ＿ＯＥに応答して、遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。インバータ４３５は遅延されたＲＡＳ信号Ｄ＿ＲＡＳを反転させてテストモード時の第１センスアンプ制御信号ＰＳＥ＿Ｏ１として出力する。
【００２２】
また、第２発生部４４０はスイッチング素子としての伝送ゲートＴＧ４２と遅延素子としての直列連結されたインバータ４４２，４４４，４４６を含む。伝送ゲートＴＧ４２はテストモード制御信号ＰＳＥ＿ＯＥと反転されたテストモード制御信号／ＰＳＥ＿ＯＥに応答して、遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。インバータ４４２，４４４及び４４６は遅延されたＲＡＳ信号Ｄ＿ＲＡＳを所定時間遅延させて正常モード時の第１センスアンプ制御信号ＰＳＥ＿Ｏ２として出力する。
【００２３】
第２制御信号発生部４６０は、遅延素子として直列連結されたインバータ４６２，４６４及び４６６を含む。すなわち、第２制御信号発生部４６０は正常動作モードおよびテストモード時に遅延されたＲＡＳ信号Ｄ＿ＲＡＳを反転遅延させて第２センスアンプ制御信号ＰＳＥ＿Ｅを生成する。ここで、テストモードで信号ＰＳＥ＿０１が生成された後、信号ＰＳＥ＿Ｅをイネーブルさせるのにかかる時間は、信号ＰＳＥ＿Ｏ１により動作されるビットラインセンスアンプと連結されたビットライン対が十分にセンシングされうる程度の時間に設定されることが望ましい。
【００２４】
図４に示したセンスアンプ制御信号発生部３１０の動作に関して記述すれば次の通りである。まず、正常動作モードの場合は、前記テストモード制御信号ＰＳＥ＿ＯＥがローレベルと設定され、これにより反転されたテストモード制御信号／ＰＳＥ＿ＯＥがハイレバルになる。この時、テストモード制御信号ＰＳＥ＿ＯＥは非活性化された状態にある。したがって、第２発生部４４０の伝送ゲートＴＧ４２がターンオンされて遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。この時、第１発生部４３０の伝送ゲートＴＧ４１はターンオンされない。すなわち、伝送ゲートＴＧ４２を通じて伝えられた遅延されたＲＡＳ信号Ｄ＿ＲＡＳは、インバータ４４２〜４４６を通じて所定時間遅延されて第１センスアンプ制御信号ＰＳＥ＿Ｏ２として出力される。また、ＲＡＳ遅延部３００を通じて遅延されたＲＡＳ信号Ｄ＿ＲＡＳはインバータ４６２，４６４，４６６を経て第２センスアンプ制御信号ＰＳＥ＿Ｅとして生成される。したがって、奇数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３２０，３４０と前記奇数番目ビットライン対に隣接した偶数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３３０，３５０は同じ時点に駆動される。
【００２５】
一方、ビットライン不良検出のためのテストモード時は、テストモード制御信号ＰＳＥ＿ＯＥがハイレバルが活性化され、反転されたテストモード制御信号／ＰＳＥ＿ＯＥがローレベルになる。したがって、第１発生部４３０の伝送ゲートＴＧ４１がターンオンされて遅延されたＲＡＳ信号Ｄ＿ＲＡＳを伝達する。この時、伝送ゲートＴＧ４２はターンオンされない。伝送ゲートＴＧ４１の出力はインバータ４３５で反転されて第１センスアンプ制御信号ＰＳＥ＿Ｏ１として生成される。したがって、テストモードでは第１センスアンプ制御信号ＰＳＥ＿Ｏ１と第２センスアンプ制御信号ＰＳＥ＿Ｅが出力されるが、この２つの信号ＰＳＥ＿Ｏ１とＰＳＥ＿Ｅのイネーブルされる時間が相異なる。そして、信号ＰＳＥ＿Ｏ１と信号ＰＳＥ＿Ｅが互いにイネーブルされる時間の差によって、隣接したビットライン対のセンシング時点が変わる。すなわち、奇数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３２０，３４０と前記奇数番目ビットライン対に隣接した偶数番目ビットライン対の電位差をセンシングするビットラインセンスアンプ３３０，３５０は相異なる時点に駆動される。
【００２６】
図５は、図３に示した半導体メモリ装置のセンスアンプ制御方法及びそれに係るビットライン不良検出方法を説明するためのフローチャートである。
図６（Ａ）〜図６（Ｄ）は、図３に示した半導体メモリ装置のビットラインセンシング動作を説明するための波形図であって、図６（Ａ）及び図６（Ｂ）はビットライン対ＢＬ１，ＢＬ１Ｂの電位を示し、図６（Ｃ）及び図６（Ｄ）は隣接したビットライン対ＢＬ２，ＢＬ２Ｂの電位を示す。他のビットライン対ＢＬ３，ＢＬ３Ｂ及びＢＬ４，ＢＬ４Ｂについての波形はビットライン対ＢＬ１，ＢＬ１Ｂ及びＢＬ２，ＢＬ２Ｂと同一なので省略する。
【００２７】
以下、図３ないし図６を参照して本発明に係るビットライン不良検出のための半導体メモリ装置及びその制御方法に関して詳細に説明する。まず、半導体メモリ装置がテストモードであるか正常モードであるかが判別される（第５１０段階）。もし、半導体メモリ装置がビットライン不良検出のためのテストモードに進入したならば、隣接した偶数番目２Ｎのビットライン対より先にセンシングがなされるように奇数番目２Ｎ−１のビットライン対に対する第１センスアンプ制御信号ＰＳＥ＿Ｏ１を生成する（第５３０段階）。センスアンプ制御信号ＰＳＥ＿Ｏ１，ＰＳＥ＿Ｏ２及びＰＳＥ＿Ｅの生成過程については図４で既に説明されたので具体的な過程は省略される。
【００２８】
例えば、図３のメモリセルアレイで特定セルをアクセスしてメモリセルに貯蔵されたデータを読出す場合に、本発明ではイネーブルされたワードラインと連結されたビットラインに対するあらゆるビットラインセンスアンプが同時に駆動されるのではなく、駆動される時点が違う。図３を参照すると、メモリセルＭＣ２に貯蔵されたセルデータを読出そうとする場合に、まずワードラインＷＬ１がイネーブルされる。各メモリセルＭＣ０，ＭＣ２，ＭＣ４，…に貯蔵されたセルデータは”１”、すなわち、ハイレバルのデータであると仮定される。この時、ワードラインＷＬ１と連結されたメモリセルＭＣ０，ＭＣ２，ＭＣ４，ＭＣ６，…のセルトランジスタＴ３０，Ｔ３２，Ｔ３４，Ｔ３６がターンオンされる。したがって、ワードラインＷＬ１と連結された各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４，…は初期にＶＢＬレベルを維持したが、セルトランジスタＴ３０，Ｔ３２，Ｔ３４，…がターンオンされれば、各セルに貯蔵されていたハイレバルのセルデータとチャージシェアリングされてそのレベルがΔＶＢＬだけ高まる。この時、ビットライン対の相補ビットラインＢＬ１Ｂ，ＢＬ２Ｂ，ＢＬ３Ｂ，ＢＬ４Ｂ，…はそのまま電圧レベルＶＢＬを維持する。図６（Ａ）及び図６（Ｃ）を参照すれば、区間Ｔ６１はビットラインＢＬ１のチャージシェアリング区間を示し、区間Ｔ６３はビットラインＢＬ２のチャージシェアリング区間を示す。前述したように、ビットラインＢＬ１，ＢＬ２の電圧レベルは初期にＶＢＬ＋ΔＶＢＬになる。
【００２９】
第５３０段階で、第１センスアンプ制御信号ＰＳＥ＿Ｏ１がイネーブルされれば、イネーブルされた信号ＰＳＥ＿Ｏ１により奇数番目ビットライン対の電位をセンシングする（第５３５段階）。この時、隣接したビットライン間にビットラインブリッジＲ＿ＢＲが存在すればビットラインの間の漏れ電流が増加する。具体的に、第１センスアンプ制御信号ＰＳＥ＿Ｏ１によりセンスアンプ（Ｓ／Ａ１，Ｓ／Ａ３）３２０，３４０が駆動されれば、センスアンプ（Ｓ／Ａ１，Ｓ／Ａ３）３２０，３４０はビットライン対ＢＬ１，ＢＬ１Ｂとビットライン対ＢＬ３，ＢＬ３Ｂとの電位差を感知増幅する。図６（Ａ）及び図６（Ｂ）を参照すれば、時点Ｐ６１でビットラインＢＬ１と相補ビットラインＢＬ１Ｂの電圧レベルがセンシングされてその電圧差が広がる。したがって、図６（Ａ）に示したように、ビットラインＢＬ１の電圧はセルデータの電圧レベルの電源電圧レベルＶＣＣＡに増加し、相補ビットラインＢＬ１Ｂの電圧は接地電位ＧＮＤに低くなる。この時、ビットライン対ＢＬ１，ＢＬ１Ｂの電位は十分にセンシングされた状態、すなわち、フルセンシングされた状態にあるということが前提になる。しかし、第２センスアンプ制御信号ＰＳＥ＿Ｅは図６（Ｃ）のようにまだイネーブルされていない状態であるので、ビットラインＢＬ２の電圧はまだＶＢＬ＋ΔＶＢＬレベルを有する。本発明でビットラインブリッジ抵抗Ｒ＿ＢＲの両端の電位差ΔＶは次のように求められることが分かる。
【数２】
【００３０】
この時、漏れ電流ＩＶＢＬＬにより、隣接した偶数番目ビットラインＢＬ２，ＢＬ２Ｂのチャージシェアリング過程でチャージシェアリングマージンΔＶＢＬが減るかどうかが判断される（第５４０段階）。すなわち、ブリッジ抵抗Ｒ＿ＢＲが存在するビットラインの漏れ電流ＩＶＢＬＬが大きければ、隣接したビットライン対ＢＬ２，ＢＬ２Ｂのチャージシェアリングマージンは減る。したがって、第５４０段階で偶数番目ビットライン対ＢＬ２，ＢＬ２Ｂのチャージシェアリングマージンが漏れ電流ＩＶＢＬＬにより減ると判断されれば、ビットラインブリッジ不良であると判別される（第５５０段階）。図６（Ｃ）を参照すれば、区間Ｔ６４が示すように、隣接ビットライン間にビットラインブリッジＲ＿ＢＲが存在すればチャージシェアリングマージンが減ることが分かる。もし、第５４０段階でチャージシェアリングマージンが減らないと判断されれば、ビットラインブリッジ不良ではないと判別される（第５６０段階）。また、図６（Ｃ）の参照符号Ｐ６２が示す時点で第２センスアンプ制御信号ＰＳＥ＿Ｅがイネーブルされれば、この第２センスアンプ制御信号ＰＳＥ＿Ｅにより偶数番目ビットライン対ＢＬ２，ＢＬ２Ｂの電位がセンシングされる。
【００３１】
一方、第５１０段階で半導体メモリ装置がテストモードではないと判断されれば、隣接したビットライン対に対して相等しい時点にイネーブルされる第１、第２センスアンプ制御信号ＰＳＥ＿Ｏ２，ＰＳＥ＿Ｅを生成する（第５２０段階）。したがって、同一にイネーブルされる第１、第２センスアンプ制御信号ＰＳＥ＿Ｏ２，ＰＳＥ＿Ｅにより隣接したビットライン対の電位をセンシングする（第５２５段階）。ビットライン対のチャージシェアリング及びセンシング過程に関しては前述した通りであり、これは当業者により公知であるので詳細な説明は省略される。
【００３２】
このように、テスト時にビットラインと隣接したビットラインのセンシング時点を異にすることによって、ビットラインブリッジ抵抗値がマイクロ程度で大きく設定されていても、ビットラインブリッジ不良を検出できる確率を高められる。
【００３３】
以上、最適な実施の形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解するはずである。したがって、本発明の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００３４】
【発明の効果】
以上のように本発明によれば、ビットラインと隣接したビットラインとの間のセンシング時点を相異させることによって、ビットラインブリッジ不良をより正確に検出できるだけでなく不良検出確率を高められるという効果がある。
【図面の簡単な説明】
【図１】一般的な半導体メモリ装置のビットラインブリッジを説明するための回路図である。
【図２】従来の半導体メモリ装置のビットラインセンシング動作を説明するための波形図である。
【図３】本発明の実施形態に係るビットライン不良検出のためのセンスアンプ制御回路を具備する半導体メモリ装置を示す回路図である。
【図４】図３に示した回路のセンスアンプ制御信号発生部を説明するための詳細な回路図である。
【図５】図３に示した装置で行われるセンスアンプ制御及びビットライン不良検出方法を説明するためのフローチャートである。
【図６】図３に示した回路のビットラインセンシング動作を説明するための波形図である。
【符号の説明】
３００ ＲＡＳ遅延部
３１０ センスアンプ制御信号発生部
３２０，３３０，３４０，３５０ センスアンプ
ＭＣ０〜ＭＣ７ メモリセル
ＷＬ１，ＷＬ２ ワードライン
ＢＬ１，ＢＬ１Ｂ〜ＢＬ４，ＢＬ４Ｂ ビットライン
ＰＳＥ ＯＥ テストモード制御信号
ＰＳＥ ０１，ＰＳＥ ０２ 第１センスアンプ制御信号
ＰＳＥ Ｅ 第２センスアンプ制御信号
Ｒ ＢＲ ビットラインブリッジ抵抗
Claims (14)
- 多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置において、
ロウアドレスストローブ信号を所定時間遅延させ、遅延された信号を出力するロウアドレスストローブ信号遅延部と、
前記遅延されたロウアドレスストローブ信号と所定のテストモード制御信号に応答して、前記半導体メモリ装置の動作モードによって相等しい時点または相異なる時点にイネーブルされる第１及び第２センスアンプ制御信号を生成するセンスアンプ制御信号発生部と、
前記第１センスアンプ制御信号に応答して前記ビットライン中で２Ｎ−１（ここで、Ｎは１以上の自然数）番目ビットライン対の電位を感知増幅する多数の第１センスアンプと、
前記第２センスアンプ制御信号に応答して前記ビットライン中で２Ｎ番目のビットライン対の電位を感知増幅する多数の第２センスアンプとを具備し、
テストモード時には前記第１及び第２センスアンプ制御信号が相異なる時点にイネーブルされて前記第１センスアンプと前記第２センスアンプが相異なる時点に活性化されることを特徴とする半導体メモリ装置。 - 前記第１及び第２センスアンプ制御信号は、
前記テストモードで前記２Ｎ−１番目ビットライン対が十分にセンシングされた時点で、前記２Ｎ−１番目ビットラインと隣接した前記２Ｎ番目ビットライン対がセンシングされるように生じることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記センスアンプ制御信号発生部は、
前記遅延されたロウアドレスストローブ信号と前記テストモード制御信号に応答して前記第１センスアンプ制御信号を生じる第１制御信号発生部と、
前記遅延されたロウアドレスストローブ信号を第１所定時間だけ遅延させて前記第２センスアンプ制御信号として出力する第２制御信号発生部とを具備することを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第１制御信号発生部は、
前記テストモード制御信号の活性化区間中に前記遅延されたロウアドレスストローブ信号を第２所定時間だけ遅延させて前記第１センスアンプ制御信号として出力する第１発生部と、
前記テストモード制御信号の非活性化区間中に前記遅延されたロウアドレスストローブ信号を前記第１所定時間だけ遅延させて前記第１センスアンプ制御信号として出力する第２発生部とを具備し、
前記第１所定時間は前記第２所定時間より長いことを特徴とする請求項３に記載の半導体メモリ装置。 - 多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置のビットラインセンスアンプ制御方法において、
（ａ） 前記半導体メモリ装置がテストモードであるかどうかを判断する段階と、
（ｂ） 前記半導体メモリ装置がテストモードであれば、２Ｎ−１（ここで、Ｎは１以上の自然数）番目ビットライン対の電位を感知増幅するための第１センスアンプ制御信号を生成する段階と、
（ｃ） 前記第１センスアンプ制御信号に応答して前記２Ｎ−１番目ビットライン対の電位を感知増幅する段階と、
（ｄ） 前記２Ｎ−１番目ビットライン対の電位が十分にセンシングされた後、前記２Ｎ−１番目ビットライン対に隣接した２Ｎ番目ビットライン対の電位を感知増幅するための第２センスアンプ制御信号を生成する段階と、
（ｅ） 前記第２センスアンプ制御信号に応答して前記２Ｎ番目ビットライン対の電位を感知増幅する段階とを具備することを特徴とするセンスアンプ制御方法。 - 前記（ｂ）段階は、
遅延されたロウアドレスストローブ信号と外部から印加されるテストモード制御信号に応答して前記第１センスアンプ制御信号を生成することを特徴とする請求項５に記載のセンスアンプ制御方法。 - 前記センスアンプ制御方法は、
（ｆ） 前記（ａ）段階で前記半導体メモリ装置が正常動作モードであれば、隣接したビットラインに対して同じ時間にイネーブルされる第１、第２センスアンプ制御信号を生成する段階をさらに具備することを特徴とする請求項５に記載のセンスアンプ制御方法。 - 多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置のビットライン不良検出方法において、
（ａ） 前記半導体メモリ装置がテストモードであるかどうかを判断する段階と、
（ｂ） 前記半導体メモリ装置がテストモードであれば、隣接した２Ｎ番目ビットライン対より先にセンシングがなされるように２Ｎ−１番目ビットライン対の電位をセンシングするための第１センスアンプ制御信号を生成する段階と、
（ｃ） 前記第１センスアンプ制御信号により前記２Ｎ−１番目ビットライン対の電位を十分にセンシングする段階と、
（ｄ） 前記２Ｎ番目ビットライン対のチャージシェアリング時にチャージシェアリングマージンが減るかどうかを判断する段階と、
（ｅ） 前記２Ｎ番目ビットライン対のチャージシェアリングマージンが減ると判断されれば、ビットラインブリッジ不良であると判別する段階と、
（ｆ） 前記２Ｎ番目ビットライン対のチャージシェアリングマージンが減らないと判断されれば、前記ビットラインブリッジ不良でないと判別する段階とを具備することを特徴とするビットライン不良検出方法。 - 前記ビットライン不良検出方法は、
前記ロウアドレスストローブ信号を遅延させる段階をさらに含み、
前記（ｂ）段階は、前記遅延されたロウアドレスストローブ信号と外部から印加されるテストモード制御信号に応答して前記第１センスアンプ制御信号を生成することを特徴とする請求項８に記載のビットライン不良検出方法。 - 前記ビットライン不良検出方法は、
前記第１センスアンプ制御信号がイネーブルされて前記２Ｎ−１番目ビットライン対の電位が十分にセンシングされた後、第２センスアンプ制御信号をイネーブルして前記２Ｎ番目ビットライン対の電位をセンシングすることを特徴とする請求項８に記載のビットライン不良検出方法。 - 多数のワードラインと、多数のビットラインに連結されたメモリセルを備える半導体メモリ装置のビットライン不良検出方法において、
（ａ） 前記半導体メモリ装置の２Ｎ−１（ここで、Ｎは１以上の自然数）番目ビットライン対の電位をセンシングする段階と、
（ｂ） 前記半導体メモリ装置の２Ｎ−１番目ビットライン対が十分にセンシングされた時点で、前記２Ｎ−１番目ビットラインと隣接した２Ｎ番目ビットライン対の電位をセンシングする段階と、
（ｃ） 前記２Ｎ番目ビットライン対のセンシングされた電位によって前記２Ｎ番目ビットライン対のチャージシェアリングマージンを判断する段階と、
（ｄ） 前記判断されたチャージシェアリングマージンによってビットライン不良の有無を判別する段階とを具備することを特徴とするビットライン不良検出方法。 - 前記（ｄ）段階は、
前記判断されたチャージシェアリングマージンが基準マージン未満に減ると判断されれば、前記ビットライン不良が存在すると判別する段階を含むことを特徴とする請求項１１に記載のビットライン不良検出方法。 - 前記（ｄ）段階は、
前記判断されたチャージシェアリングマージンが基準マージン未満に減らなければ、前記ビットライン不良が存在しないと判別する段階を含むことを特徴とする請求項１１に記載のビットライン不良検出方法。 - 前記ビットライン不良はビットラインブリッジであることを特徴とする請求項１１に記載のビットライン不良検出方法。
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