TW527600B - Semiconductor memory device which controls sense amplifier for detecting bit line bridge and method of controlling the semiconductor memory device - Google Patents

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!5527600 7834pifl .doc/01 5 Λ7 B7 經濟部智慧財產局員工消費合作社印长 五、發明說明（/ ) 本發明是有關於一種半導體記憶體元件，且特別有關 於控制感測放大器以偵測位元線橋接之半導體記憶體元件 及控制半導體記億體元件之方法。 因爲半導體記憶體元件之高整合趨勢，需要更多微小 處理技術。然而’ 一旦半導體目3憶體兀件之局整合與精細 化，各種微小缺陷之可能性，如位元線橋接，將因爲記憶 體元件量產之相關困難而增加。在此例中，位元線橋接指 的是因爲灰塵等而在位元線層間所產生之電阻元件。 第1圖係傳統半導體記憶體元件之位元線橋接之圖 示。參考第1圖，記憶體單元MCO是連接於字元線WL1 與位元線BL1之間，而記憶體單元MC2是連接於字元線WL1 與位元線BL2之間。記憶體單元MCI是連接於字元線WL2 與互補位元線BL1B之間，且記憶體單元MC3是連接於字 元線WL2與互補位元線BL2B之間。同樣，位元線感測放 大器10係連接至位元線BL1與互補位元線BL1B，且位元 線感測放大器15係連接至位元線BL2與互補位元線BL2B。 在第1圖中，橋接R_BR係形成於相鄰位示線BL1筠與®紹 之間。 因爲第1圖之半導體記憶體元件之操作，位元線橋接 RJ3R可能造成電荷分享限度缺陷。.也就是，位元線漏電流 係因爲位元線橋接R_BR而產生。因此，在行方向之缺陷 係因爲於正常讀取時之電荷分享電壓（△ VBL.)限度之不足而^ 產生。 位元線漏電流可表示爲等式（1) ____ 4____ 本紙張尺度適用中®國家標準（CNS)A4規格（210x 297公楚） (請先閱讀背面之注意事項再填寫本頁) --------訂 ί -線—華丨丨 527600

IVB 線=△ V[1-EXP(-T/RC)] (1) 其中IVB線代表位元線上之漏電流，代表此橋接 之兩端之電壓差，Τ代表漏電流之時間，R代表橋接R_BR 之電阻値’而C代表位元線電容値。也就是，位元線漏電 流IVB線係由橋接r_Br之電阻値R與發生漏電流之時間 T所決定。根據等式（1)，位元線漏電流IVB線必需強迫性 增加以輕易偵測因爲位元線橋接R_BR之電荷分享限制缺 陷。漏電流時間T可視爲記憶體單元分享具起始電壓VBL 之位元線之時間。 第2A〜2D圖係描繪傳統位元線感測操作之波形圖。參 考第2圖，T21與T22代表位元線BL1與BL2之電荷分享 時間，而P21與P22代表驅動感測放大器10與15之時間 點。如第2圖所示，在傳統操作中，驅動感測放大器1〇之 時間點係相同於驅動感測放大器15之時間點。 當儲存於記憶體單元MC2之資料被讀取時，連接至字 元線WL1之記憶體單元MC0與MC2之單元電晶體T11與 T13係被導通。假設儲存於記憶體單元MCq與MC2之內之— 資料係高電位，記憶體單元MC0與MC2分享具有起始電 壓VBL之位元線BL1與BL2，而各位元線BL1與BL2之 電位係VBL+AVBL(電荷分享電壓）。各互補位元線BL1B 與BL2B持續具有起始電壓VBL。因此，第1圖之位元線 橋接R_BR之兩端之電壓差△ V係位元線BL2之電壓(也就 是VBL+Δ VBL)與互補位元線BL1B之電壓（也就是VBL)間 之電壓差（△ VBL)。 _____ 5____ ^適用中Θ 0家標準（CNS)A4規格（210 X 297公楚1 "~" '!-----% (請先閱讀背面之注意事項再填寫本頁) 訂---------線' 經濟部智£財產局員工消货合作社印《 527600 7834pifl .d〇c/0 1 5 AT 137 五、發明說明（9 ) (請先閱讀背面之注意事項再填寫本頁) 然而，在位元線橋接電阻値係足夠大時，比如在微橋接 之例中，電壓Δν係小的，使得位元線漏電流IVB線也不 大’導致不足的電荷分享限度。因此，當位元線橋接電阻 値足夠大時，比如在’微橋接之例中，即使感測放大器10與 15係在電荷分享而同時驅動，儲存於記憶體單元MC2中之 資料係正常感測，因爲位元線漏電流IVB線係非常小。 因此，在傳統半導體記憶體元件中，因爲位元線橋接 之缺陷係由增加漏電流時間（Τ)之方法所偵測，以強制增加 位元線漏電流IVB線。然而，如上述，在大橋接電阻値之 例中，漏電流之量係非常小，雖然漏電流時間（Τ)係設爲長 的，使得缺陷無法正確偵測。一旦測試對半導體記憶體之 缺陷之偵測，層間之橋接之偵測變得更簡單，因爲兩層間 之電壓差增加。因此，此傳統方法在考慮電壓下無法視爲 簡單執行。同樣，當漏電流時間（Τ)係故意設定以偵測缺陷 時，如位元線之漏電流之製程參數必需被考慮。 本發明係指向偵測位元線橋接之方法與裝置，其本質 上克服相關技術之限制與缺點之問題。 （ 上殳:Mi. 經濟部智慧财產局員工消费合作社印於 爲解決上述問是，本發明的目的就是在提供一種控制 感測放大器之半導體記憶體元件，其可有效地偵測因爲位 元線橋接之缺陷。 本發明之另一目的係提供執行於半導體記憶體元件中 之感測放大器控制方法。 本發明之另一目的係提供執行於半導體記憶體元件中 之感測放大器偵測方法。 ____________ 6 本紙張尺度適用中0Θ家標準（CNS)A4規格<210x 297公餐) 527600 7834pif 1 .doc/0 1 5 Λ7 137 經濟部智慧W產局員工消货合作社印《 五、發明說明（f ) 爲達上述目的，本發明提供一種半導體記憶體元件’ 具有連接至複數個字元線與複數個位元線之記憶體單元’ 包括：列位址探測（RAS)信號延遲單元，感測放大器控制信 號產生器，複數個第一感測放大器與複數個第二感測放大 器。該列位址探測（RAS)信號延遲單元將一列位址探測(RAS) 信號延遲一既定時間，並輸出該延遲後RAS信號。該感測 放大器控制信號產生器係回應於該延遲後RAS信號與一測 試模式控制信號而產生第一與第二感測放大器控制信號’ 該第一與第二感測放大器控制信號係根據該半導體記憶體 單元之操作模式而致能於同時或不同時間。該第一感測放 大器係回應於該第一感測放大器控制信號而感測與放大該 半導體記憶體單元之第（2N-1)個位元線對之電位，其中N 係大於或等於1之自然數。該第二感測放大器係回應於該 第二感測放大器控制信號而感測與放大該半導體記憶體單 元之第2N個位元線對之電位。在測試模式中，該第一與第 二感測放大器控制信號係致能於不同時間，使得該第一與 第二感測放大器係致能於不同時間點。 i :) ： 爲達上述目的，本發明提供一種控制一半導體記憶體 元件之位元線感測放大器之方法，該半導體記憶體元件具 有連接至複數個字元線與複數個位元線之記憶體單元，該 方法包括步驟（a)〜(e)。在步驟（a)中，係決定是否該半導體 記憶體元件係於一測試模式中。在步驟(b)中，如果決定該^ 半導體記憶體元件係於測試模式時，係產生感測與放大該 半導體記憶體單元之第（2N-1)個位元線對之電位之第一感測 7 ——i-----€ (請先閱請背面之注意事項再填寫本頁)

« I I I I ι.;Λ 線丨释 本紙張尺度適用中ΘΘ家標準（CNS)A4規格（210x 297公釐） 137527600 m.. Λ7 7834pifl .doc/01 5 五、發明說明（J ) 放大器控制信號，其中N係大於或等於1之自然數。在步 驟（c)中，係回應第一感測放大器控制信號而感測與放大該 半導體記憶體單元之第（2N-1)個位元線對之電位。在步驟（d) 中，係在第（2N-1)個位元線對之電位被完全感測後，係產生 感測與放大相鄰於該第（2N-1)個位元線對之第2N個位元線 對之電位第二感測放大器控制信號。在步驟（e)中，係回應 於該第二感測放大器控制信號，感測與放大第2N個位元線 對之電位。 爲達上述目的，本發明提供一種偵測在一半導體記憶 體元件內之位元線缺陷之方法，該半導體記憶體元件具有 連接至複數個字元線與複數個位元線之記憶體單元，該方 法包括步驟（a)〜(f)。在步驟⑻中，係決定是否該半導體記 憶體元件係於一測試模式中。在步驟(b)中，如果決定該半 導體記憶體元件係於測試模式時，係產生感測該半導體記 憶體單元之第（2N-1)個位元線對之電位之第一感測放大器控 制信號，其中N係大於或等於1之自然數，使得在感測相 鄰第2N個位元線對之前，感測第（2N-1)個|位元線對。在步 驟（c)中，回應於該第一感測放大器控制信號，完全感測第 (2N-1)個位元線對之電位。在步驟(d)中，係決定在該第2N 個位元線對之電荷分享期間，是否該第2N個位元線對之一 電荷分享限度係減少。在步驟(e)中，如果決定該第2N個 位元線對之電荷分享限度係減少，辨認位元線橋接缺陷係 存在。在步驟（f)中，如果決定該第2N個位元線對之電荷分 享限度係未減少時，辨認沒有位元線橋接缺陷存在。 _____8_____ 本紙張尺度適用中Η 0家標準（CNS>A4規格（210x 297公窆) ----·---------· 11-----訂 *--------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智MW產局員工消货合作社印y 527600 7834pifl .doc/01 5 年 -Vl7 ...! B7 經濟部智慧财產局員工消货合作社印妓 五、發明說明（G) 爲讓本發明之上述目的、特徵、和優點能更明顯易懂’ 下文特舉一較佳實施例，並配合所附圖式，作詳細說明如 下： 圖式之簡單說明： 第1圖繪不在一^般半導體記憶體兀件中之位兀線橋 接； 第2A〜2D圖繪示一般半導體記憶體元件之位元線分享 操作之波形圖； 第3圖繪示根據本發明之實施例以控制感測放大器以 偵測位元線橋接之半導體記憶體元件； 第4圖係繪示第3圖所示之感測放大器控制信號產生 器之電路圖； 第5圖繪示第3圖中之感測放大器控制方法與位元線 橋接偵測方法之流程圖；以及 第6A〜6D係繪示第3圖之位元線感測操作之波形圖。 標號說明： MC :記憶體單元 Γ ：$憶骨 WL :字元線 BL :位元線 10、15 :感測放大器 300 :列位址探測（strobe)(RAS)延遲單元 310 :感測放大器控制信號產生器 . , 320，330，340與350 :感測放大器 420與460 :控制信號產生單元 _______9____ 本紙張尺度適用中ΘΘ家標準（CNS>A4規格（210x 297公釐) —~ » n n ϋ k— a n 0t I ί «ϋ I ϋ · n n It n n n n _TJ β -I n (請先閱讀背面之注意事項再填寫本頁) n n n I I n n n n n n ϋ n I ί I ϋ n n n n n n n n n · _p_ 527600 7834pifl .doc/0 1 5 Λ7 經濟部智M財產局員工消ff合作社印《 B7 五、發明說明（？） 430與440 :產生單元 TG41、TG42 ··傳輸閘 435 、442 、444 、446 、462 、464、466 :反相器 較佳實施例 * 參考第3圖，根據本發明之實施例，控制感測放大器 之半導體記憶體元件包括列位址探測（str〇be)(RAS)延遲單 元300,感測放大器控制信號產生器310,感測放大器320， 330，340與350，以及記憶體單元陣列。RAS延遲單元300 係RAS鏈電路，其中複數個反相器係彼此串聯。RAS延遲 單元300以既定時間來延遲列位址探測信號/RAS以獲得延 遲後RAS信號D—RAS。在此，RAS延遲單元300之輸出可 爲將RAS信號/RAS反相信號。 感測放大器控制信號產生器310回應於該延遲後RAS 信號D_RAS與測試模式控制信號PSE_0E而產生第一與第 二感測放大器控制信號，且根據半導體記憶體元件之操作 模式而能同時致能或在不同時間點致能。在此，測試模式 控制信號PSE_0E，其在測試模式中係致能;:至既定電位，比 如，高電位，可由模式設定而指定。第一感測放大器控制 信號係根據操作模式而分成PSE_01與PSE_02，而第二感 測放大器控制信號係定義爲PSEJE。也就是，第一感測放 大器控制信號PSE_01與PSEJ)係感測奇數位元線對 (BL1/BL1B，BL3/BL3B)。在此，PSE_01係感測在半導體 記憶體元件之測試模式中之奇數位元線對（BL1/BL1B， BL3/BL3B)之感測放大器控制信號，而PSE_02係感測在半 _---^--------------訂---------線1泰 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中SS家楳準<CNS)A4蜆格（21〇χ 297公餐） 經濟部智慧財產局員工消货合作社印公 527600 7834pifl .doc/0 1 5 Λ7 ___^；；, B7 ____ 五、發明說明（2 ) 導體記憶體元件之正常操作模式中之奇數位元線對 (BL1/BL1B，BL3/BL3B)之感測放大器控制信號。第二感測 放大器控制信號PSEJE係感測偶數位元線對（BL2/BL2B， BL4/BL4B)。 * 在本發明中，在測試模式中，相鄰於奇數（2N-1)位元 線對之偶數(2N)，（其中N係自然數)位元線對係在奇數位元 線對完全感測時被感測。同樣，感測偶數位元線對之感測 放大器控制信號可根據半導體記憶體元件之操作模式而分 割。如上述，在本發明中，在測試模式中，相鄰位元線對 係感測於不同時間點以增加橋接電阻値R_BR之兩端之電 壓差Δν，以增加上述之位元線漏電流。 第3圖之記憶體單元陣列包括連接於字元線與位元線 間之複數個記憶體單元。更特別是，記憶體單元MC0係連 接於字元線WL1與位元線BL1之間，而記憶體單元MCI 係連接於字元線WL2與互補位元線BL1B之間。記憶體單 元MC2係連接於字元線WL1與位元線BL2之間，而記憶 體單元MC3係連接於字元線WL2與互補位元線」3L2B之. . ；； 間。依此，其他記憶體單元係連接於字元線與位元線之間。 如第3圖所示，各記憶體單元(MC0，MCI)係包括單元電晶 體與單元電容。 在第3圖中，位元線感測放大器（S/A1)320係回應於 由感測放大器控制信號產生器310所產生之第一感測放大 器控制信號PSE_01或PSEJ)2而感測與放大位元線對BL1 與BL1B間之電位差。也就是，在正常操作模式中，位元 ____ij____ 本紙張尺度適用中ΘΘ家標準（CNS>A4規格（210x 297公穿> — II ♦1 ϋ n i— I -----蠍------- 丨訂---------線' (請先閱讀背面之注意事項再填寫本頁) :】.15527600 7834pifl .doc/01 5 Λ7 B7 經濟邾智慧W產局員工消f合作社印犮 五、發明說明（今） 線感測放大器（S/A1)320係由第一感測放大器控制信號 PSE—02所驅動，且感測位元線對BL1與BL1B上之電位。 在偵測位兀線橋接之測試模式中’位兀線感測放大器 (S/A1)320係由第一感測放大器控制信號PSE_01所驅動， 且感測位元線對BL1與BL1B上之電位。在第3圖中，係 假設位元線橋接電阻値R—BR係形成於互補位元線BL1B與 其相鄰之位元線BL2之間。 參考第3圖，位兀線感測放大器330係回應於由感測 放大器控制信號產生器310所產生之第二感測放大器控制 信號PSE_E而被驅動，並感測與放大位元線對BL2與BL2B 間之電位差。也就是，在測試模式與正常操作模式中，位 元線感測放大器（S/A2)330係驅動於相同時間點。同樣，在 正常操作模式中，位元線感測放大器（S/A2)330係驅動於相 同於位元線感測放大器（S/A1)320之驅動時間點。如上述， 感測與放大偶數位元線對間之電位差之位元線感測放大器 (S/A2，S/A4"，）330，350係回應於第二感測放大器控制信 號PSE E而被驅動。 , l·。:: > , — {' 第4圖係第3圖中之感測放大器控制信號產生器310 之詳細電路圖。參考第4圖，感測放大器控制信號產生器310 包括第一與第二控制信號產生單元420與460。在此，第一 控制信號產生單元420產生第一感測放大器控制信號 PSEJH與PSE_02以感測奇數位元線對，而第二控制信號 產生單元460產生第二感測放大器控制信號PSE_E以感測 偶數位元線對。 _ 12 (靖先閱ts背面之注意事項再填寫本頁} Φ 訂--------「線Φ-----1----------------- 本紙張尺度適用中®Θ家標準（CNS>A4規格（210x 297公釐) 7 834pifl.doc/0 15

527600 五、發明說明（/(rT~ 同樣，第一控制信號產生單元420係包括第一與第二 產生單元430與440。第一產生單元430包括傳輸閘TG41， 其當成開關元件；以及反相器435，其當成延遲單元。傳輸 閘TG41係回應於測試模式控制信號PSE_0E與反相後測試 模式控制信號/PSE_0E而傳輸延遲後RAS信號D_RAS。反 相器435係將延遲後RAS信號D_RAS反相以獲得測試模 式之第一感測放大器控制信號PSE_01。 第二產生單元440包括傳輸閘TG42，其當成開關元 件；以及串聯之反相器442、444與446,其當成延遲單元。 傳輸閘TG42係回應於測試模式控制信號PSE_0E與反相後 測試模式控制信號/PSE_0E而傳輸延遲後RAS信號 0』八3。反相器442、444與446係將延遲後^^3信號0_尺八3 反相以獲得正常操作模式之第一感測放大器控制信號 PSE_02 ° 第二感測放大器控制信號產生單元460包括串聯之反 相器462、464與466，其當成延遲單元。也就是，在正常 操作模式或測試模式中，第二感測放大器控制信號產生單 ί , 元460係反相與延遲該延遲後RAS信號D_RAS以獲得第 一*感測放大器控制柄號PSE__0E。也就是，較好是’在產生 信號PSEJH之後需用以致能信號PSE_E之能間係設成足 夠感測連接至回應於信號PSE_01而操作之位元線感測放大 器之位元線對。

將描敘第4圖之感測放大器控制信號產生器310之操 作。首先，在正常操作模式中，測試模式控制信號PSE_0E __ 13 本紙張尺度適用中Θ0家標準（CNS〉A4規格（210^ 297公釐） 1 ϋ t— m _.n n n 41 n n I n a n n n n n n n 一：口，· n ί ί ϋ 1 n ϋ I (請先閱ti背面之注意事項再填寫本頁) 經濟部智慧《產局8工消货合作社印妓 527600 7834pifldoc/015 Λ7 Β7 五、發明說明（"） 係設成低電位，而反相後測試模式控制信號/PSE_OE係設 成高電位。同時，測試模式控制信號PSE_OE係非致能態。 因此，在第二產生單元440中之傳輸閘TG42係導通以傳輸 延遲後RAS信號D_RAS，而第一產生單元430中之傳輸閘 TG41係未導通。也就是，由傳輸閘TG42所接收之延遲後 RAS信號D—RAS係被反相器442、444與446更進一步延 遲既定時間，且當成第一感測放大器控制信號PSE_02而輸 出。同樣，RAS延遲單元300所傳來之延遲後RAS信號 D_RAS係462、464與466更進一步延遲既定時間，且當成 第二感測放大器控制信號PSEJE而輸出。因此，感測奇數 位元線對間之電位差之位元線感測放大器320與340之驅 動時間點係相同於感測偶數位元線對間之電位差之位元線 感測放大器330與350之驅動時間點。 然而，在偵測位元線缺陷之測試模式中，測試模式控 制信號PSE_0E係致能至高電位，而反相後測試模式控制信 號/PSE_0E係致能至低電位。因此，在第一產生單元430 中之傳輸閘TG41係導通以傳輸延遲後RA|S信號 而第二產生單元440中之傳輸閘TG42係未導通。傳輸閘 TG41之輸出係被反相器435所反相，且當成第一感測放大 器控制信號PSE_01而輸出。因此，在測試模式中，第一與 第二感測放大器控制信號PSEj)l與pSE_E係致能於不同 時間點。因此，相鄰位元線對之感測時間點係不同，這是 因爲信號PSE_01與PSE__E係致能於不同時間點。也就是， 感測奇數位元線對間之電位差之位元線感測放大器320與 14 本紙張尺度適用中Θ0家標準（CNS>A4蜆格（210x 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-· I I I I I I I «— — — — — III I I 系

經濟部智慧W產局β工消货合作社印K 527600 7 834pi f 1 .doc/0 1 5 年月 Λ7 B7 五、發明說明（P ) 340與感測偶數位元線對間之電位差之位元線感測放大器 330與350係驅動於不同時間點。 第5圖係繪示第3圖所示之半導體記憶體元件之感測 放大器控制方法與根據感測放大器控制方法之位元線缺陷 (橋接)偵測方法之流程圖。 第6A〜6D圖係繪示第3圖所示之半導體記憶體元件之 位元線感測操作之波形圖。第6A與6B圖代表位元線對BL1 與BL1B之電位，而第6C與6D圖代表位元線對BL2與 BL2B(也就是相鄰於位元線對BL1與BL1B)之電位。其他 位元線對，比如，BL3與BL4等，係未顯示出，因爲BL1 與BL2間之關係可等效應用。 底下將參考第3〜6圖來描敘半導體記憶體元件之感測 放大器控制方法與根據該感測放大器控制方法之位元線缺 陷偵測方法。首先，係決定是否半導體記憶體元件係測試 模式或正常操作模式中，在步顱510中。如果半導體記憶 體元件係進入測試模式以偵測位元線缺陷，感測奇數(2N-1) 位元線對之第一感測放大器控制信號PSE_01係產生以在感 測偶數位元線對之前來感測奇數位元線對，在步驟530中。 產生感測放大器控制信號PSE_01、PSE_02與PSE_E之過 程係如同參考第4圖之描敘。 在本發明中，如果在第3圖之記憶體單元陣列之特殊 單元係被存取以從該特殊單元讀取資料，在連接至致能後 字元線之位元線上之所有位元線感測放大器係未同時驅 動，但在不同時間點。參考第3圖，爲從記憶體單元MC2 __ 15 本紙張尺度適用中ΘΘ家標準（CNS)A4蜆格（210x 297公餐） ----^----_------ (請先閱讀背面之注意事項再填寫本頁)

訂--------.線I 經濟部智慧«產局員工消費合作社印公 527600 7 8 34pi f 1 .doc/0 1 5 A7 B7 經濟部智慧財產局員工消货合作社印κ 五、發明說明（（）） 、 讀取單元資料，首先，係致能字元線WL1。儲存於各記憶 體單元（MCO，MC2，MC4···)中之單元資料係假設爲高電位 資料。同時，連接至致能後字元線WL1之記憶體單元（MCO， MC2，MC4···')中之單元電晶體（T30，T32，T34，T36··.)係 被導通。因此，連接至致能後字元線WL1之各位元線(BL1， 81^2 41^，：81^")維持¥：^電位，接著，當單元電晶體（丁30, T32，T34，T36…）被導通時，電荷分享於儲存於各記憶體 單元中之高電位單元資料，而各位元線(BL1，BL2，BL3， BL4…）之電位係增加△ VBL。同時，互補位元線（BL1B， BL2B，BL3B，BL4B···)維持VBL電位不變。參考第6A與 6C圖，T61代表位元線BL1分享電荷之期間，而T63代表 位元線BL2分享電荷之期間。如上述，各位元線BL1與BL2 之電位係VBL+Δ VBL。 當第一感測放大器控制信號PSE_01係致能於步驟530 中時，各奇數位元線對之電位係回應於致能後第一感測放 大器控制信號PSE_01而感測，於步驟535中。在此，如果 位元線橋接RJBR存在於相鄰位元線間，i位元線檝之漏電 流增加。更特別是，當感測放大器（S/A1)與（S/A3)320與340 係回應於第一感測放大器控制信號PSE_01而驅動，其分別 感測與放大位元線對BL1/BL1B與BL3/BL3B間之電位差。 參考第6A與6B圖，位元線BL1與互補位元線BL1B之電 位係感測於時間點（T61)，其間出現電位差，.也就是，之後 係被放大。因此，如第6A圖所示，位元線BL1之電位係 增加至單元資料之電位，也就是，電源電壓(VCCA)，而互 16 —-—.--------------訂--------線 (請先閱讀背面之注意事項再填寫本頁) .一 本紙張尺度適用中as家標準（CNS)A4規格（210x 297公楚） 527600 7834pif 1 .doc/0 1 5 Τϊ r-* ί 及拿·Λ7 rt ”_… jjy 五、發明說明（（屮） 補位元線BL1B之電位係減少接地電位（GND)，假設位元線 對BL1與BL1B之電位係完全被感測。然而，如第6C圖所 示’因爲第二感測放大器控制信號PSE_E尙未被致能，位 元線BL2之電壓仍爲VBL+ZXVBL。可發現，位元線橋接 RJBR之兩端間之電位差△ V係根據等式2而獲得： Δ V=VGND-(VBL+A VBL) (2) 由等式2可看出，本發明中之電位Δν係高於傳統之 △ V，其爲△ VBL。因此，本發明中之位元線漏電流IVB線 係增加，相比等式1所示之傳統部份。 同時，在步驟540中，係根據漏電流IVB線而決定是 否電荷分享限度AVBL係於相鄰偶數位元線BL2與BL2B 之電荷分享期間有減少。也就是，如果具有橋接電阻値R_BR 之位元線具有大漏電流IVB線，相鄰位元線BL2與BL2B 之電荷分享限度AVBL係減少。因此，如果在步驟540中， 根據漏電流IVB線而決定偶數位元線BL2與BL2B之電荷 分享限度係減少，在步驟550中係判斷位元線橋接缺陷係 存在。參考第6C圖，可發現如果位元線橋接缺陷係存在於

I 相鄰位元線間，則電荷分享限度係減少，如期間T64所示。 如果在步驟540中決定電荷分享限度未減少，在步驟560 中可判斷沒有位元線橋接存在。同樣，參考第6C圖，當第 二感測放大器控制信號PSE_E係致能於由參考符號P62所 指定之時間點，偶數位元線對（比如，BL2與BL2B)上之電 -第二感測放大器控制信號PSE_E而被感測。 然說，如果在步驟510中決定半導體記憶體元件未處 17 ---_---.------餐--------訂-------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消货合作社印装 本紙張&度適用中sa家標準（CNS)A4規格（210x 297公g ) 527600 7834pifl.doc/0 1 5' Λ7 經濟部智慧財產局員工消货合作社印5<< B7 五、發明說明（) 於測試模式，第一與第二感測放大器控制信號PSE_02與 PSEJE，其於相同時間點致能於相鄰位元線對上，係產生於 步驟52〇中。因此，相鄰位元線對上之電位係回應於在相 同時期被致能之第一>與第二感測放大器控制信號PSE_02與 PSE_E而被感測，於步驟525中。電荷分享與感測位元線 對之過程已描敘如上，且爲習知此技者所了解，所以將不 詳細描敘。 如上述，即使位元線橋接之電阻値係設成高使得在微 橋接之例中，偵測位元線橋接缺陷之機率可由在不同時間 感測兩相鄰位元線而增加。因此，根據本發明，位元線橋 接缺陷可被更正確偵測，且偵測位元線橋接缺陷之機率可 增加，藉由使得在感測兩相鄰位元線於不同時間。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫離 本發明之精神和範圍內，當可作各種之更動與潤飾，因此 本發明之保護範圍當視後附之申請專利範圍所界定者爲 準。 二 18 本紙張&度適用中SS家標準（CNS>A4規格（210x 297公餐） ί—-----4------- 丨訂--------線----------------------- (請先閱讀背面之注意事項再填寫本頁)

Claims (1)

1. 527600 7834pifl .doc/01： A8 R8 C8 D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1. 一種半導體記憶體元件，具有連接至複數個字元線與 複數個位元線之記憶體單元，包括： 一列位址探測（RAS)信號延遲單元，其將一列位址探 測（RAS)信號延遲一段時間，並輸出該延遲後RAS信號； 一感測放大器控制信號產生器，其回應於該延遲後 RAS信號與一測試模式控制信號而產生第一與第二感測放 大器控制信號，該第一與第二感測放大器控制信號係根據 該半導體記憶體單元之操作模式而致能於同時或不同時 間； 複數個第一感測放大器，其回應於該第一感測放大器 控制信號而感測與放大該半導體記憶體單元之第（2N-1)個位 元線對之電位，其中N係大於或等於1之自然數；以及 複數個第二感測放大器，其回應於該第二感測放大器 控制信號而感測與放大該半導體記憶體單元之第2N個位元 線對之電位； 其中於一*測試模式中，該第一與第二感測放大器控制 信號係致能於不同時間，使得該第一與第二感測截次器係t 致能於不同時間點。 2. 如申請專利範圍第1項所述之半導體記憶體元件，其 中於該測試模式中，係產生該第一與第二感測放大器控制 信號使得該第（2N-1)個位元線對係在其相鄰之第2N個位元 線對之感測前被完全感測。 3. 如申請專利範圍第1項所述之半導體記憶體元件，其 中該感測放大器控制信號產生器包括： 19 (請先閱讀背面之注意事項再填寫本頁) · n n n I 一：口，_ n «1 n I n n I i ϋ n n I n I ϋ n n n 1 n n ϋ ϋ ϋ n ·_1 n ϋ ϋ ϋ ϋ · -ί,πΝί 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） 527600 7 8 3 4p i f 1 . doc/015j 年月 痛 Λ8 B8 C8 D8 六、申請專利範圍 一第一控制信號產生單元，其回應於該延遲後RAS信 號與該測試模式控制信號而產生該第一感測放大器控制信 號；以及 一第二控制信號產生單元，其將該延遲後RAS信號延 遲一第一時期以提供該第二感測放大器控制信號。 4. 如申請專利範圍第3項所述之半導體記憶體元件，其 中該第一控制信號產生單元包括： —*第一^產生單元，當該測試模式控制丨目5虎致成時’其 將該延遲後.RAS信號延遲一第二時期’以提供該第一感測 放大器控制信號；以及 一第二產生單元，當該測試模式控制信號失能時，其 將該延遲後RAS信號延遲該第一時期，以提供該第一感測 放大器控制信號，其中該第一時期係長於該第二時期。 5. 一種控制一半導體記憶體元件之位元線感測放大器之 方法，該半導體記憶體元件具有連接至複數個字元線與複 數個位元線之記憶體單元，包括： 決定是否該半導體記憶體元件係於一測試模式中；、 決定該半導體記憶體元件係於於測試模式時’根據決 定而產生一第一感測放大器控制信號； 回應於該第一感測放大器控制信號而感沏1與放大該半 導體記憶體單元之第（2N-1)個位元線對之電位’其中N係 大於或等於1之自然數； 在該第（2N-1)個位元線對之電位被完全感測後，產生 一第二感測放大器控制信號；以及 20 ____ 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇χ297公:S > (請先閱讀背面之注意事項再填寫本頁) .m 經濟部智慧財產局員工消費合作社印製 - 一：0, 1 n n m n n n n I n n n I n n n I n I 1 n n n n n ϋ 527600 7834pif 1 .doc/O 1 5 讀 Λ8 H8 C8 D8 六、申請專利範圍 回應於該第二感測放大器控制信號’感測與放大相鄰 於該第（2N-1)個位元線對之該半導體記憶體單元之第2N個 位元線對之電位。 6. 如申請專利範圍第5項所述之方法，更包括延遲一列 位址探測（RAS)信號， 該產生一第一感測放大器控制信號包括回應於該延遲 後RAS信號與一外部測試模式控制信號而產生該第一感測 放大器控制信號。 7. 如申請專利範圍第5項所述之方法，更包括於決定該 半導體記憶體元件係處於一正常操作模式中時’根據決定 而同時產生該第（2N-1)個位元線對與該相鄰第2N個位元線 對之該第一與第二感測放大器控制信號。 8. 一種偵測在一半導體記憶體元件內之位元線缺陷之方 法，該半導體記憶體元件具有連接至複數個字元線與複數 個位元線之記憶體單元，包括： 決定是否該半導體記憶體元件係於一測試模式中； 決定該半導體記憶體元件係於於測試模式時，根據、決 定而產生3第一感測放大器控制信號； 回應於該第一感測放大器控制信號，在感測一相鄰第 2N個位元線對之電位之前，完全感測該半導體記憶體單元 之第（2N-1)個位元線對之電位，其中N係大於或等於1之 自然數； 在該第2N個位元線對之電荷分享期間，決定是否該 第2N個位元線對之一電荷分享限度係減少； 21 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇χ297公釐) (請先閱讀背面之注意事項再填寫本頁) 瘃 經濟部智慧財產局員工消費合作社印製 裊 一-0, · «I n n n n ϋ I 1 n n ϋ n n n n I I n n n ϋ n ϋ n ϋ I n ϋ l · 527600 f 7834pifl .doc/01 5 A8 R8 C8 D8 經濟部智慈財產局員工消費合作社印¾ 六、申請專利範圍 決定該第2N個位元線對之電荷分享限度係減少時， 辨認一位元線橋接缺陷係存在；以及 決定該第2N個位元線對之電荷分享限度係未減少時， 辨認沒有位元線橋接缺陷存在。 9. 如申請專利範圍第8項所述之方法，更包括延遲一列 位址探測（RAS)信號， 該產生一第一感測放大器控制信號包括回應於該延遲 後RAS信號與一外部測試模式控制信號而產生該第一感測 放大器控制信號。 10. 如申請專利範圍第8項所述之方法，更包括產生一第 二感測放大器控制信號，使得該第2N個位元線對之電位係 感測於該第（2N-1)個位元線對之完全感測之後。 11. 一種偵測在一半導體記憶體元件內之位元線缺陷之方 法，該半導體記憶體元件具有連接至複數個字元線與複數 個位元線之記憶體單元，包括： 感測該半導體記憶體單元之第（2N-1)個位元線對之電 位，其中N係大於或等於1之自然數；；以 A:.:-” 於該第（2N-1)個位元線對之完全感測後，感測相鄰於 該第（2N-1)個位元線對之一第2N個位元線對之電位； 根據該第2N個位元線對之感測電位而決定該第2N個 位元線對之一電荷分享限度；以及 根據所決定之電荷分享限度而辨別一位元線缺陷之存 在。 12. 如申請專利範圍第11項所述之方法，其中該辨別步 __22______ 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇χ 297公釐） (請先閱讀背面之注意事項再填寫本頁) .·--------π------------------------------- 527600 7 834pifl .d〇c/C 15 m 年月 J-Γ , R8 v,二.匚 C8 -. D8 六、申請專矛！ 範圍 驟更包括：如果所決定之電荷分享限度係低於一參考限度 時，辨別一位元線橋接缺陷係存在。 13.如申請專利範圍第11項所述之方法，其中該辨別步 驟更包括：如果所決定之電荷分享限度係未減低成低於一 參考限度時，辨別沒有位元線橋接缺陷存在。 14·如申請專利範圍第11項所述之方法，其中該位元線 缺陷係一位元線橋接。 (請先閱讀背面之注意事項再填寫本頁) 龜 t I I I I I 線丨# 經濟部智慧財產局員工消費合作社印製 3 2 本紙張尺度適用中國國家標準（CNS)A4規格（2】〇x 297公釐）