JP2010211894A - 差動センスアンプ - Google Patents

Abstract

【課題】一対の相補信号のそれぞれについて、消去状態を示すものであるか否かをチェックすることできる差動センスアンプを提供する。
【解決手段】本発明の一態様に係る差動センスアンプは、第１ビット線と第２ビット線とから入力された一対の相補信号の差を検出する第１差動増幅部と、前記第１ビット線から入力された一方の相補信号と第１基準信号との差を検出する第２差動増幅部と、前記第２ビット線から入力された他方の相補信号と第２基準信号との差を検出する第３差動増幅部とを備える。
【選択図】図６

Description

本発明は、差動センスアンプに関し、特に、相補ビット線対の差を検出する差動センスアンプに関する。

メモリに記憶されたデータを高速かつ安定に読み出すため、相補信号を書き込んだ相補セルを差動センスアンプで読み出す方式の半導体メモリがある（例えば、特許文献１参照）。図１１に示す半導体メモリは、差動センスアンプ１０、メモリセル１１、デコーダ１２を備えている。１つの相補ビット線対（Ｂａｒビット線ＢＬＢ、Ｔｒｕｅビット線ＢＬＴ）には、２対の相補セル（ＢａｒセルＭ１ＢとＴｒｕｅセルＭ１Ｔ、ＢａｒセルＭ２ＢとＴｒｕｅセルＭ２Ｔ）が接続されている。

デコーダ１２は、アドレスを受けて任意のワード線（ＷＬ１、ＷＬ２）を選択する。差動センスアンプ１０には、Ｂａｒビット線ＢＬＢ及びＴｒｕｅビット線ＢＬＴが入力されている。差動センスアンプ１０は、例えばＢａｒビット線ＢＬＢ及びＴｒｕｅビット線ＢＬＴからなる相補ビット線対の電位差を増幅する。

ここで、図１１に示す半導体メモリの読み出し動作の説明を行う。例えば、Ｍ１ＢとＭ２Ｔが書き込みセル（選択時オフ状態のセル）、Ｍ１ＴとＭ２Ｂが非書き込みセル（選択時オン状態のセル）であるとする。

ワード線ＷＬ１が選択されるとＢａｒセルＭ１Ｂがオフ状態となり、Ｂａｒビット線ＢＬＢに流れる電流ＩＢＬＢ＝０となる。また、ＴｒｕｅセルＭ１Ｔがオン状態となり、Ｔｒｕｅビット線ＢＬＴに流れる電流ＩＢＬＴ＝セルのオン電流となる。この場合、差動センスアンプ１０はセルのオン／オフ状態の差を検出し、出力（ＯＵＴ）からＨｉｇｈを出力する。

一方、ワード線ＷＬ２が選択されると、ＢａｒセルＭ２Ｂがオン、ＴｒｕｅセルＭ２Ｔがオフ状態となる。この場合、差動センスアンプ１０はセルのオン／オフ状態の差を検出し、出力（ＯＵＴ）からＬｏｗを出力する。このように、セルに書き込まれた相補信号を差動で読み出すことで、高速かつ安定に読み出し動作を実行できる。

特開平１−２６３９９７号公報

差動センスアンプ読み出し方式の半導体メモリでは、出荷後にデータを書き込む場合がある。このような場合、出荷する前に、Ｔｒｕｅ／Ｂａｒのいずれのセルも書き込まれていない（消去状態にある）ことを確認するためのブランクチェックを行う必要がある。

相補セルのＴｒｕｅ／Ｂａｒ両セルともに消去状態である場合、差動センスアンプ１０に入力される電流は同じ値（ＩＢＬＢ＝ＩＢＬＴ＝セルのオン電流）となる。この場合、図１１に示す差動センスアンプ１０からの出力は不定となる。このため、Ｔｒｕｅ／Ｂａｒのいずれのセルとも書き込まれていない（消去状態にある）ことを確認するブランクチェックができず、出荷品質が大きく低下するという問題がある。

本発明の一態様に係る差動センスアンプは、第１ビット線と第２ビット線とから入力された一対の相補信号の差を検出する第１差動増幅部と、前記第１ビット線から入力された一方の相補信号と第１基準信号との差を検出する第２差動増幅部と、前記第２ビット線から入力された他方の相補信号と第２基準信号との差を検出する第３差動増幅部とを備えるものである。

本発明の他の態様に係る差動センスアンプは、相補信号の一方を伝送する第１ビット線に接続された第１カレントミラー回路と、前記相補信号の他方を伝送する第２ビット線に接続され、前記第１カレントミラー回路と対称に接続された第２カレントミラー回路と、前記第１カレントミラー回路を構成するトランジスタのドレインにソースが接続された第１トランジスタと、前記第２カレントミラー回路を構成するトランジスタのドレインにソースが接続された第２トランジスタと、第１基準信号がソース及びゲートに入力された第３トランジスタと、第２基準信号がソース及びゲートに入力された第４トランジスタと、前記第１トランジスタと前記第２トランジスタとがカレントミラーを構成する状態と、前記第１トランジスタと前記第３トランジスタとがカレントミラーを構成するとともに、前記第２トランジスタと前記第４トランジスタとがカレントミラーを構成する状態とを切り替えるスイッチ回路とを備えるものである。

このような構成により、一対の相補信号のそれぞれについて、消去状態を示すものであるか否かをチェックすることが可能となる。

本発明によれば、一対の相補信号のそれぞれについて、消去状態を示すものであるか否かをチェックすることできる差動センスアンプ及びこれを用いた半導体メモリを提供することができる。

実施の形態１に係る半導体メモリの構成を示す図である。 実施の形態において用いられる差動アンプの構成例を示す図である。 実施の形態において用いられる差動アンプの構成例を示す図である。 実施の形態１に係る半導体メモリの動作を説明するタイミングチャートである。 実施の形態１に係る半導体メモリの動作を説明するタイミングチャートである。 実施の形態２に係る半導体メモリの構成を示す図である。 実施の形態２に係る半導体メモリの動作を説明するタイミングチャートである。 実施の形態２に係る半導体メモリにおける基準電流の設定方法を説明する図である。 実施の形態３に係る差動センスアンプの構成を示す図である。 実施の形態３に係る差動センスアンプの構成を示す図である。 実施の形態４に係る半導体メモリの構成を示す図である。 実施の形態４に係る半導体メモリの構成を示す図である。 従来の半導体メモリの構成を示す図である。

実施の形態１．
本発明の実施の形態１に係る差動センスアンプを用いた半導体メモリの構成について、図１を参照して説明する。図１は、本実施の形態に係る半導体メモリの構成を示す図である。図１に示すように、半導体メモリは、差動センスアンプ１、メモリセル２、デコーダ３を備えている。

メモリセル２は、ワード線（ＷＬ１、ＷＬ２）、ビット線（Ｂａｒビット線：ＢＬＢ、Ｔｒｕｅビット線：ＢＬＴ）、Ｂａｒセル（Ｍ１Ｂ、Ｍ２Ｂ）、Ｔｒｕｅセル（Ｍ１Ｔ、Ｍ２Ｔ）を有している。ここでは、説明の簡略化のため、１つのビット線対（ＢＬＢ、ＢＬＴ）に、相補セルが２対（Ｍ１ＢとＭ１Ｔ、Ｍ２ＢとＭ２Ｔ）接続されている例を示す。本実施の形態に係るメモリセル２は、相補セルに記憶された相補信号に基づき記憶状態が決定される。

ワード線（ＷＬ１、ＷＬ２）は、図１中の左右方向に延設されており、互いに平行に配置されている。また、ビット線（ＢＬＢ、ＢＬＴ）は、図１中の上下方向に延設されており、互いに平行に配置されている。ワード線（ＷＬ１、ＷＬ２）とビット線（ＢＬＢ、ＢＬＴ）とは交差するように配置されている。

ワード線ＷＬ１とＢａｒビット線ＢＬＢとの交差部には、ＢａｒセルＭ１Ｂが設けられている。ワード線ＷＬ１とＴｒｕｅビット線ＢＬＴとの交差部には、ＴｒｕｅセルＭ１Ｔが設けられている。ワード線ＷＬ２とＢａｒビット線ＢＬＢとの交差部には、ＢａｒセルＭ２Ｂが設けられている。ワード線ＷＬ２とＴｒｕｅビット線ＢＬＴとの交差部には、ＴｒｕｅセルＭ２Ｔが設けられている。

デコーダ３は、外部からのアドレスを受けて、任意のワード線（ＷＬ１、ＷＬ２）を選択する。ＢａｒセルＭ１Ｂ、ＴｒｕｅセルＭ１Ｔのゲートには、ワード線ＷＬ１が接続されている。ＢａｒセルＭ１Ｂ、ＴｒｕｅセルＭ１Ｔは、ワード線ＷＬ１が選択されることによりオン状態又はオフ状態となる。ＢａｒセルＭ２Ｂ、ＴｒｕｅセルＭ２Ｔのゲートには、ワード線ＷＬ２が接続されている。ＢａｒセルＭ２Ｂ、ＴｒｕｅセルＭ２Ｔはワード線ＷＬ２が選択されることによりオン状態又はオフ状態となる。

差動センスアンプ１は、読み出し用差動アンプＤＡ、ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢ、ＴＥＳＴ＿ＤＡＴを備えている。本実施の形態においては、読み出し用差動アンプＤＡの−入力端子にはＢａｒビット線ＢＬＢが接続され、＋入力端子にはＴｒｕｅビット線ＢＬＴが接続されている。読み出し用差動アンプＤＡは、各メモリセルのオン／オフ状態による差を検出して、出力端子ＯＵＴから読み出し結果を出力する。

図２、図３に、実施の形態において用いられる差動アンプの一例を示す。図２に示す例は、ＮＭＯＳ（Ｎ０４、Ｎ０５）及びＰＭＯＳ（Ｐ０３、Ｐ０４、Ｐ０５、Ｐ０６）を備える電流比較型の差動アンプである。ＰＭＯＳ（Ｐ０３、Ｐ０４）、ＰＭＯＳ（Ｐ０５、Ｐ０６）及びＮＭＯＳ（Ｎ０４、Ｎ０５）はそれぞれカレントミラーを構成する。一対の相補信号が伝送されるビット線ＢＬＢ、ＢＬＴのそれぞれには対称に２組のカレントミラー（Ｐ０３、Ｐ０４）及び（Ｐ０５、Ｐ０６）が接続されている。

詳細には、ＰＭＯＳ（Ｐ０３）のソース及びゲートには、Ｔｒｕｅビット線ＢＬＴが接続されている。ＰＭＯＳ（Ｐ０３）のゲートには、ＰＭＯＳ（Ｐ０４）のゲートが接続されている。ＰＭＯＳ（Ｐ０４）のドレインには、ＮＭＯＳ（Ｎ０４）のソースが接続されている。ＰＭＯＳ（Ｐ０４）とＮＭＯＳ（Ｎ０４）との間の接続点が、出力端子ＯＵＴに接続されている。

また、ＰＭＯＳ（Ｐ０６）のソース及びゲートには、Ｂａｒビット線ＢＬＢが接続されている。ＰＭＯＳ（Ｐ０６）のゲートには、ＰＭＯＳ（Ｐ０５）のゲートが接続されている。ＰＭＯＳ（Ｐ０５）のドレインには、ＮＭＯＳ（Ｎ０５）のソース及びゲートが接続されている。ＮＭＯＳ（Ｎ０４）のゲートはＮＭＯＳ（Ｎ０５）のゲートと接続されている。

図３に示す例は、ＮＭＯＳ（Ｎ０１、Ｎ０２、Ｎ０３）及びＰＭＯＳ（Ｐ０１、Ｐ０２）で構成された電圧比較型の差動センスアンプである。このような電圧比較型の差動センスアンプは、Ｂａｒビット線ＢＬＢとＴｒｕｅビット線ＢＬＴにそれぞれ負荷素子を接続し、セル電流を電圧に変換し使用する。

詳細には、ＰＭＯＳ（Ｐ０１、Ｐ０２）はカレントミラーを構成しており、ＮＭＯＳ（Ｎ０１、Ｎ０２）は差動対を構成している。ＮＭＯＳ（Ｎ０１）のゲートには、Ｂａｒビット線ＢＬＢが接続されており、ＮＭＯＳ（Ｎ０２）のゲートにはＴｒｕｅビット線ＢＬＴが接続されている。ＮＭＯＳ（Ｎ０１、Ｎ０２）のそれぞれのドレインにはＮＭＯＳ（Ｎ０３）のソースが接続されている。

ＮＭＯＳ（Ｎ０１）のソースには、ＰＭＯＳ（Ｐ０１）のドレイン及びゲートが接続されている。ＮＭＯＳ（Ｎ０２）のソースには、ＰＭＯＳ（Ｐ０２）のドレインが接続されている。ＰＭＯＳ（Ｐ０１）のゲートはＰＭＯＳ（Ｐ０２）のゲートと接続されている。ＰＭＯＳ（Ｐ０２）とＮＭＯＳ（Ｎ０２）との間の接続点には出力端子ＯＵＴが接続されている。

ここで、図４を参照して、読み出し動作の説明を行う。例えば、ＢａｒセルＭ１Ｂ、ＴｒｕｅセルＭ２Ｔとが書き込みセル（選択時オフ状態のセル）、ＢａｒセルＭ２Ｂ、ＴｒｕｅセルＭ１Ｔとが非書き込みセル（選択時オン状態のセル）であるとする。ＢａｒセルＭ１Ｂがオフ状態の時には、ビット線ＢＬＢに流れる電流ＩＢＬＢ＝０である。ＴｒｕｅセルＭ１Ｔがオン状態の時には、ビット線ＢＬＴに流れる電流ＩＢＬＴ＝セルのオン電流である。

ワード線ＷＬ１が選択されると、ＢａｒセルＭ１Ｂがオフ、ＴｒｕｅセルＭ１Ｔがオンとなる。読み出し用差動アンプＤＡは入力されるＩＢＬＢとＩＢＬＴとを比較して、出力端子ＯＵＴからＨｉｇｈを出力する。一方、ワード線ＷＬ２が選択されると、ＢａｒセルＭ２Ｂがオン、ＴｒｕｅセルＭ２Ｔがオフとなる。読み出し用差動アンプＤＡは入力されるＩＢＬＢとＩＢＬＴとを比較して、出力端子ＯＵＴからＬｏｗを出力する。

このような差動センスアンプ読み出し方式のプログラマブルな半導体メモリ（例えば、Ｆｌａｓｈ等）で出荷後にデータを書き込む必要がある場合、Ｔｒｕｅ／Ｂａｒいずれの相補セルも書き込まれていない（消去状態にある）ことを確認するブランクチェックを行う必要がある。このため、本実施の形態では、ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢ、ＴＥＳＴ＿ＤＡＴを設けている。

ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢ、ＴＥＳＴ＿ＤＡＴは、相補セルが書き込み状態であるか、非書き込み状態であるかを判定するものである。ここでは、ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢの＋入力端子にはＢａｒビット線ＢＬＢが接続され、−入力端子には基準電流ＩｒｅｆＢが接続されている。ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢは、ＩＢＬＢとＩｒｅｆＢとの比較結果をＴＥＳＴ＿ＯＵＴＢに出力する。

ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＴの＋入力端子にはＴｒｕｅビット線ＢＬＴが接続され、−入力端子には基準電流ＩｒｅｆＴが接続されている。ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＴは、ＩＢＬＴとＩｒｅｆＴとの比較結果をＴＥＳＴ＿ＯＵＴＴに出力する。

ここで、図５を参照して、ブランクチェック動作の説明を行う。Ｔｒｕｅ／Ｂａｒの両セルが非書き込み状態（ＩＢＬＢ＝ＩＢＬＴ＝セルのオン電流）である場合、当該メモリセルはブランクであると判定される。

ここで、ＩｒｅｆＢ及びＩｒｅｆＴをセルのオン電流以下で、かつ、書き込みセルのセル電流（≒０）よりも大きな値に設定した例について説明する。Ｂａｒビット線ＢＬＢ、Ｔｒｕｅビット線ＢＬＴに接続されているＴｒｕｅ／Ｂａｒの両セルが非書き込み状態である場合、Ｂａｒビット線ＢＬＢ、Ｔｒｕｅビット線ＢＬＴに流れる電流は、ＩＢＬＢ＝ＩＢＬＴ＝セルのオン電流となる。この場合、ＩＢＬＢはＩｒｅｆＢよりも大きくなる。また、ＩＢＬＴはＩｒｅｆＴよりも大きくなる。従って、ＴＥＳＴ＿ＯＵＴＢ及びＴＥＳＴ＿ＯＵＴＴからそれぞれＨｉｇｈが出力される。

このように、ＴＥＳＴ＿ＯＵＴＢ及びＴＥＳＴ＿ＯＵＴＴがいずれもＨｉｇｈであることをチェックすることで、Ｔｒｕｅ／Ｂａｒの両セルともに非書き込み状態（ブランク状態）であることが判定できる。

一方、Ｔｒｕｅ／Ｂａｒのセルのいずれか一方が書き込み状態である場合、書き込み状態であるセルに接続されたビット線に流れる電流は０となる。また、Ｔｒｕｅ／Ｂａｒの両セルが書き込み状態であれば、ＩＢＬＢ、ＩＢＬＴのいずれも０となる。従って、ＴＥＳＴ＿ＯＵＴＢ又はＴＥＳＴ＿ＯＵＴＴのいずれかからＬｏｗが出力されれば、Ｔｒｕｅ／Ｂａｒの両セルともに非書き込み状態（ブランク状態）ではないことが判定できる。

以上説明したように、本実施の形態によれば、ブラックチェックを行うことが可能な差動センスアンプを実現することができ、半導体メモリの品質を向上させることができる。なお、基準電流ＩｒｅｆＢとＩｒｅｆＴとは異なる記号で説明したが、ＩｒｅｆＢとＩｒｅｆＴとを同じ１つの基準電流に設定してもよい。このように１つの基準電流のみで構成することも可能である。

また、上述した実施の形態では、Ｆｌａｓｈのような電気的に書き込み可能な不揮発性メモリセルで説明をしたが、これに限定されるものではない。電気的に書き込み可能なＦｕｓｅ素子でも同様の構成で同様の効果が得られる。また、ＵＶ−ＥＰＲＯＭ、ワンタイムＰＲＯＭであってもよい。

実施の形態２．
本発明の実施の形態２に係る半導体メモリについて、図６を参照して説明する。図６は、本実施の形態に係る半導体メモリの構成を示す図である。図６において、図１と同様の構成要素には同一の符号を付し、説明を省略する。図６に示すように、本実施の形態では、実施の形態１において説明したブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢ、ＴＥＳＴ＿ＤＡＴからの出力信号に基づいて、Ｔｒｕｅ／Ｂａｒ両セルの消去状態を確認する判定回路４が設けられている。

判定回路４としては、例えば、ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢ、ＴＥＳＴ＿ＤＡＴからの出力信号のＡＮＤをとる手段やＯＲをとる手段を用いることができる。以下の説明では、判定回路４として、ＡＮＤ回路を用いた例について説明する。

ここで、図７を参照して、ブランクチェックの動作の説明を行う。Ｔｒｕｅ／Ｂａｒ両セルが消去状態である場合、ＴＥＳＴ＿ＯＵＴＢとＴＥＳＴ＿ＯＵＴＴからそれぞれＨｉｇｈが出力される。なお、この動作については、実施の形態１において説明した動作と同一であるため省略する。

ＴＥＳＴ＿ＯＵＴＢとＴＥＳＴ＿ＯＵＴＴからそれぞれＨｉｇｈが入力されると、判定回路４は、Ｔｒｕｅ／Ｂａｒ両セルともに消去状態であるか否かを判定する。本例では、判定回路４は、入力されたＴＥＳＴ＿ＯＵＴＢとＴＥＳＴ＿ＯＵＴＴからの出力信号がいずれもＨｉｇｈであるため、Ｈｉｇｈを出力する。これにより、Ｔｒｕｅ／Ｂａｒ両セルともに消去状態（ブランク状態）であることが判定できる。

Ｔｒｕｅ又はＢａｒのいずれかのセルが書き込み状態である場合、書き込み状態であるセルのＴＥＳＴ＿ＯＵＴＢ又はＴＥＳＴ＿ＯＵＴＴの一方からＬｏｗが出力される。また、Ｔｒｕｅ／Ｂａｒの両セルのいずれもが書き込み状態である場合、ＴＥＳＴ＿ＯＵＴＢ及びＴＥＳＴ＿ＯＵＴＴからＬｏｗが出力される。この場合、判定回路４のＴＥＳＴ＿ＯＵＴからはＬｏｗが出力される。これにより、Ｔｒｕｅ／Ｂａｒセルともに消去状態（ブランク状態）ではないことが検出できる。このように、本実施の形態によれば、ブランクチェックが一つの端子（ＴＥＳＴ＿ＯＵＴ）で実行可能となり、テスト用端子数の削減が可能となる。

なお、上述の説明では正論理の場合について説明したが、負論理の場合には、ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢ、ＴＥＳＴ＿ＤＡＴからの出力信号のＯＲをとる回路を用いることにより、同様に相補セルの消去状態を判定することができる。

また、本実施の形態では、基準電流ＩｒｅｆＢ、ＩｒｅｆＴを制御する基準電流生成回路５が設けられている。読み出し用差動アンプＤＡにより確実に読み出せる電流差である動作マージンを確保するため、基準電流生成回路５により基準電流ＩｒｅｆＢ、ＩｒｅｆＴを所定の値に設定する。

以下、図８を参照して基準電流ＩｒｅｆＢ、ＩｒｅｆＴの設定方法について説明する。例えば、ＴｒｕｅセルＭ１Ｔが非書き込みセル、ＢａｒセルＭ１Ｂが書き込みセルの場合について説明する。図８に示すように、基準電流ＩｒｅｆＴは、正常な非書き込みセル電流よりも小さな値に設定する。また、基準電流ＩｒｅｆＢは、正常な非書き込みセル電流よりも大きな値に設定する。さらに、ＩｒｅｆＴとＩｒｅｆＢとの差が差動アンプの最小検出電流差よりも大きくなるように、設定する。

これにより、ＩｒｅｆＴ以下のセル電流を持つ異常セル（非書き込みセル）、及びＩｒｅｆＢ以上のセル電流を持つ異常セル（書き込みセル）検出し、異常セルが検出された半導体メモリをリジェクトすることができる。これにより、差動アンプの動作マージンを確保しつつ、より安定な動作を保障することができる。

なお、上記の説明では、セル電流を比較する差動アンプの場合について説明したが、図３に示すようにセル電流を負荷素子に流して電圧とする差動アンプ場合でも同様に基準電圧を決定することができる。

実施の形態３．
本発明の実施の形態３に係る差動センスアンプについて図９Ａ、９Ｂを参照して説明する。図９Ａ、９Ｂは、本実施の形態に係る差動センスアンプ１の構成の一例を示す図である。図９Ａ、９Ｂに示すように、本実施の形態に係る差動センスアンプ１は、図２に示す電流比較型の差動アンプの構成に加え３つのスイッチ（ＳＷ１、ＳＷ２、ＳＷ３）及び２つのＮＭＯＳ（Ｎ０６、Ｎ０７）を備えている。

スイッチ（ＳＷ１、ＳＷ２、ＳＷ３）を制御することにより、ＮＭＯＳ（Ｎ０６）はＮＭＯＳ（Ｎ０４）とカレントミラーをなし、ＮＭＯＳ（Ｎ０７）はＮＭＯＳ（Ｍ０５）とカレントミラーをなす。

相補信号の一方を伝送するＢａｒビット線ＢＬＢにはＰＭＯＳ（Ｐ０３、Ｐ０４）からなる第１カレントミラーが接続されている。相補信号の他方を伝送するＴｒｕｅビット線ＢＬＴにはＰＭＯＳ（Ｐ０５、Ｐ０６）からなる第２カレントミラーが接続されている。第１カレントミラーと第２カレントミラーとは、対称に形成されている。

第１カレントミラーを構成するＰＭＯＳ（Ｐ０４）のドレインには、ＮＭＯＳ（Ｎ０４）のソースが接続されている。第２カレントミラーを構成するＰＭＯＳ（Ｐ０５）のドレインには、ＮＭＯＳ（Ｎ０５）のソースが接続されている。

ＮＭＯＳ（Ｎ０６）のソース及びゲートには、基準電流ＩｒｅｆＴが接続されている。ＮＭＯＳ（Ｎ０４）のゲートとＮＭＯＳ（Ｎ０６）のゲート及びソースとの間には、スイッチＳＷ１が設けられている。ＮＭＯＳ（Ｎ０７）のソース及びゲートには、基準電流ＩｒｅｆＢが入力されている。ＮＭＯＳ（Ｎ０５）のゲートとＮＭＯＳ（Ｎ０７）のゲート及びソースとの間には、スイッチＳＷ２が設けられている。ＰＭＯＳ（Ｐ０５）とＮＭＯＳ（Ｎ０５）との間の接続点と、出力ＴＥＳＴ＿ＯＵＴＢとの間にはスイッチＳＷ３が設けられている。

スイッチＳＷ１、ＳＷ２、ＳＷ３は、図９Ａに示すようにＮＭＯＳ（Ｎ０４、Ｎ０６）がカレントミラーを構成するとともに、ＮＭＯＳ（Ｎ０５、Ｎ０７）がカレントミラーを構成する状態と、図９Ｂに示すようにＮＭＯＳ（Ｎ０４、Ｎ０５）がカレントミラーを構成する状態とを切り替えるスイッチ回路である。

図９Ａに示す状態にスイッチ（ＳＷ１、ＳＷ２、ＳＷ３）を設定することで、差動センスアンプ１をブランクチェック用差動アンプとして用いることができる。一方、図９Ｂに示す状態にスイッチ（ＳＷ１、ＳＷ２、ＳＷ３）を設定することで、差動センスアンプ１は、読み出し用差動アンプとして用いることができる。

このように、本実施の形態では、図２に示す差動アンプに、３つのスイッチ（ＳＷ１、ＳＷ２、ＳＷ３）と２つのＮＭＯＳ（Ｎ０６、Ｎ０７）を追加することにより、ブランクチェック可能な差動センスアンプを構成することが可能となり、ブランクチェック機能の追加による面積の増加を抑制することが可能となる。

実施の形態４．
本発明の実施の形態４に係る半導体メモリの構成について、図１０Ａ、１０Ｂを参照して説明する。図１０Ａ、１０Ｂは、本実施の形態に係る半導体メモリの構成を示す図である。図１０Ａ、１０Ｂに示すように、本実施の形態では、２つの差動アンプからなる差動センスアンプ１'、スイッチＳＷ１、ＳＷ２が設けられている。

差動センスアンプ１'を構成する一方の差動アンプは、ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢである。ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＢの＋入力端子には、Ｂａｒビット線ＢＬＢが接続されており、−入力端子には基準電流ＩｒｅｆＢが入力されている。

他方の差動アンプは、スイッチＳＷ１、ＳＷ２の切り替えにより、読み出し用差動アンプＤＡ又はブランクチェック用差動アンプＴＥＳＴ＿ＤＡＴに切り替えられる。スイッチＳＷ１は、Ｂａｒビット線ＢＬＢ、Ｔｒｕｅビット線ＢＬＴのいずれかを−入力端子に接続する。スイッチＳＷ２は、Ｔｒｕｅビット線ＢＬＴ、基準電流Ｉｒｅｆのいずれかを＋入力端子に接続する。

図１０Ａに示すようにスイッチＳＷ１をＢａｒビット線ＢＬＢと−入力端子とを接続し、ＳＷ２をＴｒｕｅビット線ＢＬＴと＋入力端子とを接続するように設定することで、読み出し用差動アンプＤＡとして用いられる。図１０Ｂに示すようにスイッチＳＷ１をＴｕｒｅビット線ＢＬＴと−入力端子とを接続し、ＳＷ２を基準電流ＩｒｅｆＴと＋入力端子とを接続するように設定することで、ブランクチェック用差動アンプＴＥＳＴ＿ＤＡＴとして用いられる。これにより、面積の増加を抑制することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、実施の形態１に示した半導体メモリに、基準電流ＩｒｅｆＢ、ＩｒｅｆＴを制御する基準電流生成回路５を設けてもよい。また、差動アンプの入力を切り替えることにより、読み出し用差動アンプ、Ｂａｒセルのブランクチェック用差動アンプ、Ｔｒｕｅセルのブランクチェック用差動アンプを１つの差動アンプで実現することも可能である。

１ 差動センスアンプ
２ メモリセル
３ デコーダ
４ 判定回路
５ 基準電流生成回路
Ｍ１Ｂ Ｂａｒセル
Ｍ２Ｂ Ｂａｒセル
Ｍ１Ｔ Ｔｒｕｅセル
Ｍ２Ｔ Ｔｒｕｅセル
ＷＬ１ ワード線
ＷＬ２ ワード線
ＢＬＢ Ｂａｒビット線
ＢＬＴ Ｔｒｕｅビット線
ＤＡ 読み出し用差動アンプ
ＴＥＳＴ＿ＤＡＢ ブランクチェック用差動アンプ
ＴＥＳＴ＿ＤＡＴ ブランクチェック用差動アンプ
ＳＷ１、ＳＷ２、ＳＷ３ スイッチ

Claims (9)

1. 第１ビット線と第２ビット線とから入力された一対の相補信号の差を検出する第１差動増幅部と、
   前記第１ビット線から入力された一方の相補信号と第１基準信号との差を検出する第２差動増幅部と、
   前記第２ビット線から入力された他方の相補信号と第２基準信号との差を検出する第３差動増幅部と、
   を備える差動センスアンプ。
2. 前記第１差動増幅部と前記第２差動増幅部とは１つの差動増幅器で構成されており、
   前記差動増幅器の入力に、前記第１ビット線と前記第２ビット線とを接続する状態と、前記第１ビット線と前記第１基準信号を伝送する第１基準信号線とを接続する状態とを切り替えるスイッチ回路を備える請求項１に記載の差動センスアンプ。
3. 前記第１差動増幅部と前記第２差動増幅部、前記第１差動増幅部と前記第３差動増幅部は、少なくとも１つのトランジスタを共有することを特徴とする請求項１又は２に記載の差動センスアンプ。
4. 相補信号の一方を伝送する第１ビット線に接続された第１カレントミラー回路と、
   前記相補信号の他方を伝送する第２ビット線に接続され、前記第１カレントミラー回路と対称に接続された第２カレントミラー回路と、
   前記第１カレントミラー回路を構成するトランジスタのドレインにソースが接続された第１トランジスタと、
   前記第２カレントミラー回路を構成するトランジスタのドレインにソースが接続された第２トランジスタと、
   第１基準信号がソース及びゲートに入力された第３トランジスタと、
   第２基準信号がソース及びゲートに入力された第４トランジスタと、
   前記第１トランジスタと前記第２トランジスタとがカレントミラーを構成する状態と、前記第１トランジスタと前記第３トランジスタとがカレントミラーを構成するとともに、前記第２トランジスタと前記第４トランジスタとがカレントミラーを構成する状態とを切り替えるスイッチ回路とを備える差動センスアンプ。
5. 前記第１基準信号及び前記第２基準信号は、略等しい電圧であることを特徴とする請求項１〜４のいずれか１項に記載の差動センスアンプ。
6. 請求項１〜５のいずれか１項に記載の差動センスアンプと、
   前記第１ビット線に接続され、前記一方の相補信号を記憶する第１メモリセルと、
   前記第２ビット線に接続され、前記他方の相補信号を記憶する第２メモリセルと、
   を備える半導体メモリ。
7. 前記第１メモリセル及び前記第２メモリセルは、不揮発性メモリセル、ヒューズ素子又はワンタイムＰＲＯＭのいずれかから構成される請求項６に記載の半導体メモリ。
8. 前記第２差動増幅部の出力信号と前記第３差動増幅部の出力信号に基づいて、前記第１メモリセル及び前記第２メモリセルが非書き込み状態であるか否かを判定する判定回路をさらに備える請求項６又は７に記載の半導体メモリ。
9. 前記第１基準信号及び前記第２基準信号を制御する基準信号生成回路をさらに備える請求項６〜８のいずれか１項に記載の半導体メモリ。

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