JP6479604B2 - 半導体装置および半導体装置の制御方法 - Google Patents

Description

この開示は、半導体装置に関し、より特定的には、相補セル型の不揮発性半導体メモリに記憶されたデータの初期化を行う半導体装置に関する。

半導体メモリに関し、たとえば、特開２００８−１１７５１０号公報（特許文献１）には、ペア型のメモリセル（相補セル）の不揮発性半導体メモリが開示されている。半導体メモリの制御回路は、相補セルを構成する両メモリセルに相補的なデータをそれぞれ書き込む。差動センスアンプは、両メモリセルから読み出された電位差を増幅し、相補セルに記憶されたデータを読み出す。また、制御回路は、相補セルに記憶されたデータの初期化を行う。初期化された両メモリセルの閾値電圧はほぼ等しくなる。差動センスアンプは、データの初期化によりどちらのメモリセルの閾値電圧が高いかを判別できず、相補セルのデータは不定となる。

特開２００８−１１７５１０号公報

しかしながら、実際には相補セルにデータが書き込まれた状態（いずれか一方のメモリセルの閾値電圧が高い状態）から両メモリセルの閾値電圧を下げる制御を行った場合、初期化前の両メモリセルの閾値電圧の差がわずかに残る可能性がある。この両メモリセルの閾値電圧のわずかな差が残った場合には、その差を差動センスアンプで増幅することにより初期化前の相補セルのデータが読み出せるという問題があった。

本開示は、上記のような問題を解決するためになされたものであって、ある局面における目的は、簡易な構成で相補セルの初期化を確実に行う半導体装置を提供することである。さらに他の局面における目的は、簡易な方法で相補セルの初期化を確実に行う半導体装置の制御方法を提供することである。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態に従う半導体装置は、各々が、閾値電圧の相違によって２値データを保持する、第１の記憶素子および第２の記憶素子を有する複数の相補セルを含むメモリアレイと、前記相補セルを初期化するための制御回路とを備える。制御回路は、相補セルの第１記憶素子および第２記憶素子の両方の閾値電圧を下げ、第１記憶素子および第２記憶素子の少なくとも一方の閾値電圧を第１の書き込みレベルよりも低く初期化レベルよりも高い中間レベルに変更する第１の初期化制御を実行し、相補セルの第１記憶素子と第２記憶素子とのいずれか一方の閾値電圧を第１の書き込みレベルに変更する第１の書き込み制御を実行し、相補セルの第１記憶素子と第２記憶素子との両方の閾値電圧を初期化レベルに変更する第２の初期化制御を実行する。

一実施形態に従う半導体装置によれば、簡易な構成で、相補セルの初期化を確実に行うことができる。

実施形態１に従うマイクロコンピュータ１を例示する図である。 実施形態１に従うシーケンサを例示するブロック図である。 実施形態１に従うメモリモジュール２の構成を例示する図である。 メモリセルの構造と動作電圧条件を例示する図である。 相補セルの閾値電圧の分布を例示する図である。 相補セルのデータ書き込みフローを例示する図である。 相補セルへのデータ書き込みを例示する図である。 従来の相補セルのデータ初期化フローを例示する図である。 従来の初期化方法による相補セル（データ「０」）の閾値電圧分布の遷移を表す図である。 従来の初期化方法による相補セル（データ「１」）の閾値電圧分布の遷移を表す図である。 実施形態１に従う初期化方法で初期化した場合の、相補セル（データ「０」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。 実施形態１に従う初期化方法で初期化した場合の、相補セルを構成する両メモリセルの閾値電圧分布の遷移を示す図である。 実施形態１に従う相補セルの初期化フローを表す図である。 図１３の初期化フローに対応するメモリゲートに印加する電圧のタイミングチャートを説明する図である。 実施形態２に従う初期化方法で初期化した場合の、相補セル（データ０）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。 実施形態２に従う初期化方法で初期化した場合の、相補セル（データ「１」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。 実施形態２に従う相補セルの初期化フローを表す図である。 図１７の初期化フローに対応するメモリゲートに印加する電圧のタイミングチャートを説明する図である。 実施形態３に従う初期化方法で初期化した場合の、相補セル（データ「１」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。 実施形態３に従う相補セルの初期化フローを表す図である。 図２０の初期化フローに対応するメモリゲートに印加する電圧のタイミングチャートを説明する図である。 実施形態３に従う初期化方法で初期化した場合の、相補セル（データ「１」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。 実施形態４に従うシーケンサを例示するブロック図である。 実施形態４に従う相補セルのデータ初期化フローを例示する図である。

以下、この発明の実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

図１は、実施形態１に従うマイクロコンピュータ１を例示する図である。
図１を参照して、マイクロコンピュータ１は、高速バスＨＢＵＳと周辺バスＰＢＵＳとを有する。特に限定されないが、高速バスＨＢＵＳと周辺バスＰＢＵＳとは、それぞれデータバス、アドレスバスおよびコントロールバスを有する。バスを２バス構成に分離することにより、各バスにかかる負荷を軽くし、高速アクセス動作を実現する。

高速バスＨＢＵＳには、ＣＰＵ（Central Processing Unit）５と、バスインタフェース６と、メモリモジュール２とが接続される。バスインタフェース６は、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御またはバスブリッジ制御を行う。メモリモジュール２は、データやプログラムを格納する。

周辺バスＰＢＵＳには、シーケンサ３と、外部入出力用のポート４，７とが接続される。シーケンサ３は、メモリモジュール２に対する指示を行う。

ＣＰＵ５は、高速バスＨＢＵＳを介してメモリモジュール２にアクセスできる。ＣＰＵ５は、メモリモジュール２に対して書き込みおよび初期化を指示するときは、バスインタフェース６を介して周辺バスＰＢＵＳ経由でシーケンサ３に指示する。シーケンサ３は、ＣＰＵ５からの指示に基づいて、周辺バスＰＢＵＳを通じてメモリモジュール２の初期化制御や書き込み制御を行う。

図２は、実施形態１に従うシーケンサを例示するブロック図である。
図２を参照して、シーケンサ３は、バスインタフェース３０２，３０６と、ステートマシン３０４とを含む。

バスインタフェース３０２は、周辺バスＰＢＵＳを介してＣＰＵ５からの指示の入力を受ける。ステートマシン３０４は、バスインタフェース３０２から入力された指示に従いメモリモジュール２への制御コマンドを発行する。バスインタフェース３０６は、ステートマシンからの制御コマンドをメモリモジュール２へ出力する。

別の局面において、シーケンサ３は、メモリモジュール２の中に組み込まれていてもよい。

図３は、実施形態１に従うメモリモジュール２の構成を例示する図である。
図３を参照して、メモリモジュール２は、２個の不揮発性メモリセルを用いて、１ビットの情報記憶を行う。具体的には、メモリセルアレイ２７０は、それぞれ書き換え可能な２個の不揮発性メモリセルＭＣ１，ＭＣ２を１ビットの相補セルＣＣとして備える。

一例として、メモリセルＭＣ１，ＭＣ２は、後述する図４（ａ）に示すスプリットゲート型フラッシュメモリセルとする。

メモリセルＭＣ１，ＭＣ２のメモリゲートＭＧ１，ＭＧ２には、共通するメモリゲートの選択線ＭＧＬが接続される。メモリセルＭＣ１，ＭＣ２のコントロールゲートＣＧ１，ＣＧ２には、共通するワード線ＷＬが接続される。実際には多数の相補セルＣＣがマトリクス配置される。各相補セルＣＣは、行方向の配列単位で対応する選択線ＭＧＬおよびワード線ＷＬに接続される。メモリセルＭＣ１，ＭＣ２は、それぞれ列単位で副ビット線ＳＢＬ１，ＳＢＬ２に接続される。メモリセルＭＣ１，ＭＣ２は、それぞれ副ビット線のセレクタ２７２を介して書き込み系の主ビット線ＷＭＢＬ１，ＷＭＢＬ２に接続される。

それぞれの主ビット線には複数の副ビット線ＳＢＬ１，ＳＢＬ２がセレクタ２７２によって階層化されて接続されている。副ビット線に階層化された単位をメモリマットと称する。メモリセルＭＣ１の副ビット線ＳＢＬ１はメモリマット毎に読み出し列セレクタ２７４を介して差動センスアンプＳＡの一方の差動入力端子に接続される。一方、メモリセルＭＣ２の副ビット線ＳＢＬ２はメモリマット毎に読み出し列セレクタ２７４を介して差動センスアンプＳＡの他方の差動入力端子に接続される。

ワード線ＷＬは、読み出し系の行セレクタ２５０によって選択される。選択線ＭＧＬおよびセレクタ２７２は、書き換え系の行セレクタ２８０によって選択される。差動センスアンプＳＡの出力は、読み出し系の主ビット線ＲＭＢＬに接続され、出力バッファ２６０を介して高速バスＨＢＵＳに接続される。

主ビット線ＷＭＢＬ１，ＷＭＢＬ２はそれぞれ、クロックドインバータＣＩ１，ＣＩ２を介して書き込みのデータラッチ回路ＤＬ１，ＤＬ２のラッチデータに従って選択的に書き込み電流が流される。

データラッチ回路ＤＬ１，ＤＬ２は、書き換え系の列セレクタ２４２で選択される。列セレクタ２４２によって選択された主ビット線ＷＭＢＬ１，ＷＭＢＬ２は、それぞれベリファイを行うベリファイ回路ＶＳＡ１，ＶＳＡ２に接続される。ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２のデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとをそれぞれ比較する。ベリファイ回路ＶＳＡ１，ＶＳＡ２は、比較結果を入出力回路２３０に出力する。入出力回路２３０は、周辺バスＰＢＵＳに接続される。ベリファイ回路ＶＳＡ１，ＶＳＡ２の比較結果は、周辺バスＰＢＵＳを介してシーケンサ３に出力される。

列セレクタ２４２は、列デコーダ２４０によって選択される。電源制御回路２１０はデータの読み出し、書き込み、初期化に必要な各種動作電源を生成する。

図４は、メモリセルの構造と動作電圧条件を例示する図である。
図４を参照して、ここでは複数の種類のメモリセルが示されている。

図４（ａ）にはスプリットゲート型フラッシュメモリセルが示されている。
本実施形態において、メモリモジュール２を構成するメモリセルＭＣ１，ＭＣ２は、スプリットゲート型フラッシュメモリセルを用いて説明するが、他のメモリセルを用いてもよい。

図４（ａ）を参照して、メモリセルは、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧとを有する。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライド等の電荷トラップ領域ＳｉＮが配置される。

コントロールゲートＣＧ側のソースまたはドレイン領域は、ビット線ＢＬに接続される。メモリゲートＭＧ側のソースまたはドレイン領域は、ソース線ＳＬに接続される。メモリセルの閾値電圧Ｖｔｈを下げる処理は、ＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの条件で行なわれる。具体的には、ウェル領域ＷＥＬＬとメモリゲートＭＧ間の高電界によって電荷トラップ領域ＳｉＮからウェル領域ＷＥＬＬに電子を引き抜く。メモリセルの閾値電圧Ｖｔｈを下げる処理は、処理単位はメモリゲートＭＧを共有する複数メモリセルに対して行なわれる。

メモリセルの閾値電圧Ｖｔｈを上げる処理は、ＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの条件で行なわれる。具体的には、ソース線ＳＬからビット線ＢＬに書き込み電流を流し、コントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンを電荷トラップ領域ＳｉＮに注入する。電荷トラップ領域ＳｉＮに電子が注入されるか否かは、ビット線ＢＬに電流を流すか否かによって決まるため、メモリセルの閾値電圧Ｖｔｈを上げる処理は、ビット単位で行われる。

メモリセルからデータを読み出す処理は、ＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖの条件で行なわれる。メモリセルの閾値電圧Ｖｔｈが低ければ、メモリセルはオン状態にされる。メモリセルの閾値電圧Ｖｔｈが高ければ、メモリセルはオフ状態にされる。

別の局面において、図４（ｂ）には、スプリットゲート型のメモリセルが示されている。メモリゲートＭＧに高電圧を印加されることでＦＮトンネル効果によってビット線ＢＬへ電子を放出し、閾値電圧Ｖｔｈを下げてもよい。閾値電圧Ｖｔｈを上げる制御は図４（ａ）と同様であるので、その説明は繰り返さない。

別の局面において、図４（ｃ），（ｄ）には、スタックド・ゲート型フラッシュメモリセルが示されている。このメモリセルは、ソース・ドレイン領域の間のチャネル形成領域上にゲート絶縁膜を介してフローティングゲートＦＧとコントロールゲートＷＬとがスタックされて構成される。図４（ｃ）に示されるように、メモリセルの閾値電圧Ｖｔｈは、ホットキャリア書き込み方式によって上げられ、ウェル領域ＷＥＬＬへの電子の放出によって下げられる。一方、図４（ｄ）に示されるように、メモリセルの閾値電圧は、ＦＮトンネル書き込み方式によって上げられ、ビット線ＢＬへの電子の放出によって下げられる。

なお、図４に示される各電圧値は、他の電圧値に対する大小関係を表しているに過ぎず、これらに限定されるものではない。

図５は、相補セルの閾値電圧の分布を例示する図である。
図５を参照して、各メモリセルＭＣ１，ＭＣ２は、低閾値電圧状態または高閾値電圧状態を保持することができる。メモリセルＭＣ１，ＭＣ２から成る一つの相補セルＣＣによる情報記憶は、メモリセルＭＣ１，ＭＣ２に相補データを格納することによって実現される。具体的には、相補セルＣＣの一方のメモリセルＭＣ１をポジセル、他方のメモリセルＭＣ２をネガセルとする。

本例においては、相補セルＣＣのデータ「１」は、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高い状態とする。

本例においては、相補セルＣＣのデータ「０」は、ポジセルＭＣ１の閾値電圧ＶｔｈがネガセルＭＣ２の閾値電圧Ｖｔｈより高い状態とする。なお、相補セルＣＣのデータ「１」、「０」の状態とポジセルＭＣ１およびネガセルＭＣ２の閾値電圧との関係を入れ替えるようにすることも可能である。

また、本例においては、相補セルＣＣのポジセルＭＣ１およびネガセルＭＣ２が共に低閾値電圧である状態を、イニシャライズ状態とする。イニシャライズ状態において、両メモリセルの閾値電圧Ｖｔｈはほぼ差がないため、相補セルＣＣのデータは不定となる。

図６は、相補セルのデータ書き込みフローを例示する図である。
図６を参照して、シーケンサ３は、ＣＰＵ５から与えられる書き込みコマンドに応答して、メモリセルＭＣ１，ＭＣ２の書き込みアドレス情報と電圧印加条件とをメモリモジュール２に出力する（ステップＳ１０２）。

次に、メモリモジュール２は、シーケンサ３から与えられた指示に応答して、指定されたアドレスのメモリセルの閾値電圧を変更する。具体的には、メモリモジュール２は、イニシャライズ状態のメモリセルＭＣ１，ＭＣ２のいずれか一方の閾値電圧を低閾値電圧状態から高閾値電圧状態）に変更する（ステップＳ１０４）。なお、本例においては、各メモリセルＭＣ１，ＭＣ２の閾値電圧状態に応じて保持するデータをセルデータとも称する。一例として、各メモリセルＭＣ１，ＭＣ２において低閾値電圧状態の場合に保持するセルデータを「１」、高閾値電圧状態の場合に保持するセルデータを「０」とする。

次に、シーケンサ３は、アドレス指定されたメモリセルＭＣ１，ＭＣ２が目的とする閾値電圧Ｖｔｈに到達したか否かを確認する（ステップＳ１０６）。具体的には、ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２のセルデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとをそれぞれ比較する。シーケンサ３は、周辺バスＰＢＵＳを介して入力されたベリファイ回路ＶＳＡ１，ＶＳＡ２の比較結果に基づいて、両データ（メモリセルＭＣ１のセルデータとデータラッチ回路ＤＬ１が保持するデータ、およびメモリセルＭＣ２のセルデータとデータラッチ回路ＤＬ２が保持するデータ）が一致していると判定した場合は、書き込み制御を終了する。一方、シーケンサ３は、両データが一致していないと判定した場合は、再度書き込み制御を行うコマンドをメモリモジュール２に出力する。

図７は、相補セルへのデータ書き込みを例示する図である。
図７を参照して、ここでは、図６の書き込み動作（ステップＳ１０４）において、相補セルＣＣにデータ「１」を書き込む例が示されている。

イニシャライズ状態のメモリセルＭＣ１，ＭＣ２のうち、ネガセルＭＣ２に対してＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧を５μｓ間印加し、ネガセルＭＣ２の閾値電圧Ｖｔｈを低閾値電圧状態から高閾値電圧状態にする。ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

したがって、相補セルＣＣにはデータ「１」が書き込まれる。
以下、メモリゲートＭＧに加える電圧をゲート電圧とも称する。

［従来の相補セルの初期化方法］
図８は、従来の相補セルのデータ初期化フローを例示する図である。

図８を参照して、メモリモジュール２は、シーケンサ３から与えられたイニシャライズ指示に応答して、指定されたアドレスのメモリセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈを低閾値電圧状態にする（ステップＳ２０２）。

次に、シーケンサ３は、指定されたメモリセルＭＣ１，ＭＣ２が目的とする閾値電圧Ｖｔｈに到達したか否かを確認する（ステップＳ２０４）。

具体的には、書き込みベリファイ動作と同様に、具体的には、ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２のセルデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとをそれぞれ比較する。

シーケンサ３は、ベリファイ回路ＶＳＡ１，ＶＳＡ２の比較結果に基づいて、両データが一致していると判定した場合は、イニシャライズ制御を終了する。一方、シーケンサ３は、両データが一致していないと判定した場合は、再度イニシャライズ制御を行うコマンドをメモリモジュール２に出力する。

しかしながら、上記したように従来の相補セルの初期化方法では、イニシャライズ制御前の両メモリセルの閾値電圧Ｖｔｈの差がイニシャライズ制御後にも影響を与える可能性があり、両メモリセルの閾値電圧Ｖｔｈの差が完全にはなくならない場合がある。

図９は、従来の初期化方法による相補セル（データ「０」）の閾値電圧分布の遷移を表す図である。

図９を参照して、ポジセルＭＣ１が高閾値電圧状態で、ネガセルＭＣ２が低閾値電圧状態である相補セルＣＣデータ「０」の状態から、イニシャライズ制御を行った場合が示されている。

イニシャライズ制御を行った結果、両メモリセルとも低閾値電圧状態になる。しかしながら、イニシャライズ制御前の両メモリセルの閾値電圧Ｖｔｈの差の影響を受け、ポジセルＭＣ１の閾値電圧ＶｔｈがネガセルＭＣ２の閾値電圧Ｖｔｈよりも高い状態が示されている。

図１０は、従来の初期化方法による相補セル（データ「１」）の閾値電圧分布の遷移を表す図である。

図１０を参照して、ネガセルＭＣ２が高閾値電圧状態で、ポジセルＭＣ１が低閾値電圧状態である相補セルＣＣデータ「１」の状態から、イニシャライズ制御を行った場合が示されている。

イニシャライズ制御を行った結果、両メモリセルとも低閾値電圧状態になる。しかしながら、イニシャライズ制御前の両メモリセルの閾値電圧Ｖｔｈの差の影響を受け、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈよりも高い状態が示されている。

したがって、イニシャライズ制御を行った相補セルであっても、上記場合には、差動センスアンプＳＡによって両メモリセルの閾値電圧Ｖｔｈのわずかな差を増幅して読み取ることで、初期化前の相補セルのデータが「０」あるいは「１」を判定することが可能である。よって、従来の初期化方法は、セキュリティが低くデータ漏えいなどの危険性がある。
［実施形態１−弱いイニシャライズを用いた相補セルの初期化］
図１１は、実施形態１に従う初期化方法で初期化した場合の、相補セル（データ「０」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。

実施形態１に従う初期化方法によれば、相補セルであっても、確実にデータの初期化を行うことができる。

図１１を参照して、ここでは、データ「０」の相補セルＣＣを初期化する場合について説明する。

シーケンサ３は、ポジセルＭＣ１が高閾値電圧状態で、ネガセルＭＣ２が低閾値電圧状態である相補セルＣＣのデータ「０」の状態から、弱いイニシャライズ制御を行う。弱いイニシャライズ制御とは、両メモリセルの閾値電圧を下げる制御を表す。具体的には、両メモリセルのいずれか一方の閾値電圧を、相補セルＣＣにデータ「０」を書き込まれたポジセルＭＣ１の閾値電圧（レベル）または相補セルＣＣにデータ「１」を書き込まれたネガセルＭＣ２の閾値電圧よりも低く、イニシャライズ制御を行ったメモリセルの閾値電圧よりも高い中間の閾値電圧に変更することを表す。弱いイニシャライズ制御を行った結果、両メモリセルの閾値電圧Ｖｔｈが下がる。

次に、シーケンサ３は、相補セルＣＣにデータ「１」の書き込み制御を行う。データ「１」の書き込み制御を行った結果、ネガセルＭＣ２が低閾値電圧状態から高閾値電圧状態になる。また、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

次に、シーケンサ３は、イニシャライズ制御を行う。イニシャライズ制御を行った結果、イニシャライズ制御前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

次に、データ「１」の相補セルＣＣを初期化する場合について説明する。
図１２は、実施形態１に従う初期化方法で初期化した場合の、相補セルを構成する両メモリセルの閾値電圧分布の遷移を示す図である。

図１２を参照して、シーケンサ３は、ポジセルＭＣ１が低閾値電圧状態で、ネガセルＭＣ２が高閾値電圧状態である相補セルＣＣデータ「１」の状態から、弱いイニシャライズ制御を行う。弱いイニシャライズ制御を行った結果、両メモリセルの閾値電圧Ｖｔｈが下がる。

次に、シーケンサ３は、相補セルＣＣに対するデータ「１」の書き込み制御を行う。データ「１」の書き込み制御を行った結果、ネガセルＭＣ２の閾値電圧Ｖｔｈが高くなる。次に、シーケンサ３は、イニシャライズ制御を行う。イニシャライズ制御を行った結果、イニシャライズ制御前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

図１１，１２に示すように、実施形態１に従う相補セルの初期化方法は、相補セルＣＣのデータが「０」，「１」のいずれの状態から初期化した場合でも、相補セルＣＣのデータは「１」（ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高い状態）となる。

したがって、実施形態１に基づく初期化方法を実行した場合には、初期化前に書き込まれた相補セルＣＣのデータが「０」か「１」かを判定することはできない。本実施形態に従う相補セルの初期化方法によれば、高いセキュリティを実現する相補セルの初期化を実現することができる。

実施形態１の別の局面において、シーケンサ３が弱いイニシャライズ制御を行った後に、シーケンサ３は、相補セルＣＣにデータ「１」ではなく「０」の書き込み制御を行うことも考えられる。

図１１，１２において、シーケンサ３が弱いイニシャライズ制御後に相補セルＣＣにデータ「０」の書き込み制御を行うと、ポジセルＭＣ１の閾値電圧Ｖｔｈは高閾値電圧状態となる。データ「０」の書き込み制御を行った結果、ポジセルＭＣ１の閾値電圧ＶｔｈがネガセルＭＣ２の閾値電圧Ｖｔｈよりも高くなる。

次に、シーケンサ３がイニシャライズ制御を行うと、イニシャライズ前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ポジセルＭＣ１の閾値電圧ＶｔｈがネガセルＭＣ２の閾値電圧Ｖｔｈより高くなる。

したがって、相補セルＣＣのデータが「０」，「１」のいずれの状態から初期化した場合でも、相補セルＣＣのデータは「０」（ポジセルＭＣ１の閾値電圧ＶｔｈがネガセルＭＣ２の閾値電圧Ｖｔｈより高い状態）となる。

したがって、実施形態１に基づく初期化方法を実行した場合には、初期化前に書き込まれた相補セルＣＣのデータが「０」か「１」かを判定できない。

図１３は、実施形態１に従う相補セルの初期化フローを表す図である。
図１４は、図１３の初期化フローに対応するメモリゲートに印加する電圧のタイミングチャートを説明する図である。

図１３を参照して、まず、シーケンサ３は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２に対して弱いイニシャライズ制御を行う（ステップＳ３０２）。具体的には、図１４に示される時刻Ｔ１において、電源制御回路２１０が、指定されたアドレスのメモリセルＭＣ１，ＭＣ２に対して、ＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−５Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧を５μｓ間印加する。実際には、目的とする電圧（たとえば、ＭＧ＝−５Ｖ）がメモリセルＭＣ１，ＭＣ２に印加されるまでの遅延時間が存在するため、目的とする電圧がメモリセルＭＣ１，ＭＣ２に印加されている時間は５μｓよりも遅延時間分だけ短くなる。

次に、シーケンサ３は、相補セルＣＣにデータ「１」の書き込み制御を行う（ステップＳ３０４）。具体的には、図１４に示される時刻Ｔ２において、電源制御回路２１０が、指定されたアドレスのネガセルＭＣ２に対してＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖの電圧を５μｓ間印加する。目的とする電圧を印可した結果、ネガセルＭＣ２の閾値電圧Ｖｔｈは５Ｖになる。

次に、シーケンサ３は、指定されたメモリセルＭＣ１，ＭＣ２が目的とする閾値電圧Ｖｔｈに到達したか否かを確認する（ステップＳ３０６）。具体的には、図１４に示される時刻Ｔ３において、電源制御回路２１０が、メモリセルＭＣ１およびＭＣ２に対してＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝５Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖの電圧を１μｓ印加する。

ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２から出力されたセルデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとを比較する。

シーケンサ３は、ベリファイ回路ＶＳＡ１，ＶＳＡ２から出力された比較結果に基づいて、両データが一致していると判定した場合は（ステップＳ３０６にてＹＥＳ）、次のイニシャライズステップ（ステップＳ３０８）に進む。一方、シーケンサ３は、両データが一致していないと判定した場合は（ステップＳ３０６にてＮＯ）、再度データ「１」の書き込み制御を行う指示をメモリモジュール２に出力する。

次に、シーケンサ３は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈを低閾値電圧状態にする（ステップＳ３０８）。具体的には、図１４の時刻Ｔ４において、電源制御回路２１０が、メモリセルＭＣ１，ＭＣ２に対してＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧を５０μｓ間印加する。

次に、シーケンサ３は、指定されたメモリセルＭＣ１，ＭＣ２が目的とする低閾値電圧状態に到達したか否かを確認する（ステップＳ３１０）。具体的には、図１４に示される時刻Ｔ５において、電源制御回路２１０が、メモリセルＭＣ１，ＭＣ２に対してＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖの電圧を１μｓ間印加する。ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたメモリセルＭＣ１，ＭＣ２から出力されたセルデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとを比較する。シーケンサ３は、ベリファイ回路ＶＳＡ１，ＶＳＡ２から出力された比較結果に基づいて、両データが一致していると判定した場合は（ステップＳ３１０にてＹＥＳ）、一連の初期化制御を終了する。一方、シーケンサ３は、両データが一致していないと判定した場合は（ステップＳ３１０にてＮＯ）、再度イニシャライズ制御を行う指示をメモリモジュール２に出力する。

なお、図１３，１４において、各ステップの電圧値および印加時間は、一例であって、これらに限定されるものではない。

本実施形態１に従う相補セルの初期化方法によれば、半導体装置の記憶素子として相補セルを用いた構成において確実に相補セルに記憶されたデータの初期化を行うことができる。
［実施形態２−強いデータの書き込みを用いた相補セルの初期化］
図１５は、実施形態２に従う初期化方法で初期化した場合の、相補セル（データ０）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。

図１５を参照して、シーケンサ３は、相補セルＣＣデータ「０」の状態から、相補セルＣＣに対してデータ「１」の強い書き込み制御を行う。データ「１」の強い書き込み制御とは、ネガセルＭＣ２の閾値電圧（レベル）を通常のデータ「１」の書き込み制御によって変更される閾値電圧よりも高い閾値電圧に変更することを表す。データ「１」の強い書き込み制御を行った結果、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈよりも高くなる。

次に、シーケンサ３は、イニシャライズ制御を行う。イニシャライズ制御を行った結果、イニシャライズ前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

次に、データ「１」の相補セルＣＣを初期化する場合について説明する。
図１６は、実施形態２に従う初期化方法で初期化した場合の、相補セル（データ「１」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。

図１６を参照して、シーケンサ３は、相補セルＣＣデータ「１」の状態から、相補セルＣＣに対してデータ「１」の強い書き込み制御を行う。データ「１」の強い書き込み制御を行った結果、ネガセルＭＣ２の閾値電圧Ｖｔｈがさらに高くなる。

次に、シーケンサ３は、イニシャライズ制御を行う。イニシャライズ制御を行った結果、イニシャライズ前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

図１５，１６に示すように、実施形態２に従う相補セルの初期化方法は、相補セルＣＣのデータが「０」，「１」のいずれの状態から初期化した場合でも、必ず相補セルＣＣデータは「１」（ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高い状態）となる。したがって、実施形態２に基づく初期化方法を実行した場合には、初期化前に書き込まれた相補セルＣＣのデータが「０」か「１」かを判定することはできない。

さらに、実施形態１に従う相補セルの初期化方法に比べ、実施形態２に従う初期化方法は、制御ステップが少ない。したがって、実施形態２に従う初期化方法は高いセキュリティかつ高速処理が可能な相補セルの初期化を実現することができる。

実施形態２の別の局面において、シーケンサ３は、イニシャライズ制御を行う前に、相補セルＣＣに対してデータ「１」の強い書き込み制御ではなく、データ「０」の強い書き込み制御を行うことも考えられる。

図１５，１６において、シーケンサ３は、相補セルＣＣに対してデータ「１」の強い書き込み制御のかわりに、データ「０」の強い書き込み制御を行う。データ「０」の強い書き込み制御を行った結果、ポジセルＭＣ１の閾値電圧ＶｔｈはネガセルＭＣ２の閾値電圧Ｖｔｈよりも高くなる。したがって、相補セルＣＣのデータが「０」，「１」のいずれの状態から初期化した場合でも、イニシャライズ制御前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ポジセルＭＣ１の閾値電圧ＶｔｈがネガセルＭＣ２の閾値電圧Ｖｔｈより高くなる。相補セルＣＣのデータが「０」，「１」のいずれの状態から初期化した場合でも、相補セルＣＣのデータは「０」（ポジセルＭＣ１の閾値電圧ＶｔｈがネガセルＭＣ２の閾値電圧Ｖｔｈより高い状態）となる。したがって、実施形態１に基づく初期化方法を実行した場合には、初期化前に書き込まれた相補セルＣＣのデータが「０」か「１」かを判定することはできない。

図１７は、実施形態２に従う相補セルの初期化フローを表す図である。図１８は、図１７の初期化フローに対応するメモリゲートに印加する電圧のタイミングチャートを説明する図である。図１７を参照して、まず、シーケンサ３は、相補セルＣＣにデータ「１」の強い書き込み制御を行う（ステップＳ４０２）。具体的には、図１８に示される時刻Ｔ１において、電源制御回路２１０が、指定されたアドレスのネガセルＭＣ２に対してＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１５Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧を５μｓ間印加する。目的とする電圧を印加した結果、ネガセルＭＣ２の閾値電圧Ｖｔｈは７Ｖになる。

次に、シーケンサ３は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２が目的とする閾値電圧Ｖｔｈに到達したか否かを確認する（ステップＳ４０４）。具体的には、図１８に示される時刻Ｔ６において、電源制御回路２１０がは、メモリセルＭＣ１，ＭＣ２に対してＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝７Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖの電圧を１μｓ印加する。

ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたメモリセルＭＣ１，ＭＣ２から出力されたセルデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとを比較する。シーケンサ３は、ベリファイ回路ＶＳＡ１，ＶＳＡ２から出力された比較結果に基づいて、両データが一致していると判定した場合は（ステップＳ４０４にてＹＥＳ）、次のイニシャライズステップ（ステップＳ４０６）に進む。一方、シーケンサ３は、両データが一致していないと判定した場合は（ステップＳ４０４にてＮＯ）、再度相補セルＣＣに対しデータ「１」の強い書き込み制御を行う指示をメモリモジュール２に出力する。

次に、シーケンサ３は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈを低閾値電圧状態にする（ステップＳ４０６）。具体的には、図１８に示される時刻Ｔ７において、電源制御回路２１０が、メモリセルＭＣ１，ＭＣ２に対してＢＬ＝Ｈｉ−Ｚ（高インピーダンス状態）、ＣＧ＝１．５Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧を５０μｓ間印加する。

次に、シーケンサ３は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２が目的とする低閾値電圧状態に到達したか否かを確認する（ステップＳ４０８）。具体的には、図１８に示される時刻Ｔ８において、電源制御回路２１０が、メモリセルＭＣ１およびＭＣ２に対してＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖの電圧を１μｓ印加する。

ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたメモリセルＭＣ１，ＭＣ２から出力されたセルデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとを比較する。

シーケンサ３は、ベリファイ回路ＶＳＡ１，ＶＳＡ２から出力された比較結果に基づいて、両データが一致していると判定した場合は（ステップＳ４０８にてＹＥＳ）、一連の初期化制御を終了する。一方、シーケンサ３は、両データが一致していないと判定した場合は（ステップＳ４０８にてＮＯ）、制御をステップＳ４０６に戻し、再度相補セルＣＣに対しイニシャライズ制御を行う指示をメモリモジュール２に出力する。

なお、図１７，１８において、各ステップの電圧値および印加時間は、一例であって、これらに限定されるものではない。

本実施形態２に従う相補セルの初期化方法によれば、半導体装置の記憶素子として相補セルを用いた構成において、高速に、かつ確実に相補セルに記憶されたデータの初期化を行うことができる。
［実施形態３−プレライトを行う相補セルの初期化］
実施形態３に従う相補セルの初期化方法では、シーケンサ３は、実施形態１，２で行った初期化方法に加え、プレライト制御を行う。プレライト制御とは、相補セルＣＣに対してデータ「０」の書き込み制御およびデータ「１」の書き込み制御を行う制御を表す。

実施形態１に従う初期化方法では、図１２において、データ「１」の書き込み制御後は、ポジセルＭＣ１が低閾値電圧状態である。次に、シーケンサ３がイニシャライズ制御を行うと、ポジセルＭＣ１は低閾値電圧状態からさらに、閾値電圧Ｖｔｈが下がる。低閾値電圧状態からさらに閾値電圧を下げる制御によって、ポジセルＭＣ１は負荷がかけられ、相補セルの寿命が縮まる。

図１９は、実施形態３に従う初期化方法で初期化した場合の、相補セル（データ「１」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。図１９に示される初期化方法では、シーケンサ３は、図１２に示される制御に加え、プレライト制御を行う。プレライト制御を行うタイミングは、書き込み状態からイニシャライズ制御を行う前であればいつでもよい。図１９に示される例では、シーケンサ３は、イニシャライズ制御を行う直前にプレライト制御を行う。図１９と図１２とでは、書き込み状態からデータ「１」書き込み後状態までが同じであるので、同じ部分の説明については繰り返さない。

図１９を参照して、シーケンサ３が、相補セルＣＣにデータ「１」の書き込み制御を行うと、ポジセルＭＣ１は低閾値電圧状態に、ネガセルＭＣ２は高閾値電圧状態になる。次に、シーケンサ３がプレライト制御を行うと、ポジセルＭＣ１の閾値電圧Ｖｔｈは高閾値電圧状態となり、ネガセルＭＣ２の閾値電圧Ｖｔｈは高くなる。プレライト制御を行った結果、プレライト制御前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。次に、シーケンサ３は、イニシャライズ制御を行う。イニシャライズ制御を行った結果、イニシャライズ前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

シーケンサ３がプレライト制御を行うことによって、イニシャライズ制御を行う直前状態において、メモリセルＭＣ１，ＭＣ２はいずれも高閾値電圧状態となる。したがって、イニシャライズ制御を行うことによるメモリセルＭＣ１，ＭＣ２に対する負荷を極力少なくすることができる。したがって、実施形態３に基づく初期化方法を実行した場合には、メモリセルにかかる負荷が減少することができるため、相補セルの長寿命化を実現することができる。

なお、図１９では、データ「１」が書き込まれた相補セルＣＣに対してプレライト制御を加えた初期化が行なわれているが、データ「０」が書き込まれた相補セルＣＣに対しても同様のプレライト制御を加えた初期化が行なわれる。

図２０は、実施形態３に従う相補セルの初期化フローを表す図である。
図２１は、図２０の初期化フローに対応するメモリゲートに印加する電圧のタイミングチャートを説明する図である。図２０と図１３、および図２１と図１４では、プレライト制御以外の制御は同じである。したがって、同じ部分の説明については繰り返さない。

シーケンサ３は、指定されたメモリセルＭＣ１，ＭＣ２が目的とする閾値電圧Ｖｔｈに到達したと判定した後（ステップＳ３０６にてＹＥＳ）、プレライト制御を行う（ステップＳ３０７）。具体的には、図２１に示される時刻Ｔ９において、電源制御回路２１０が、指定されたアドレスのメモリセルＭＣ１，ＭＣ２に対してＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖの電圧を５μｓ間印加する。

なお、図２０，２１において、各ステップの電圧値および印加時間は、一例であって、これらに限定されるものではない。

本実施形態３に従う初期化方法によれば、半導体装置の記憶素子として相補セルを用いた構成において、確実に、かつ相補セルにかかる負荷を抑えて相補セルに記憶されたデータの初期化を行うことができる。

実施形態２に従う初期化方法についても、プレライト制御を行うことによって相補セルにかかる負荷を抑えることができる。実施形態２に従う初期化方法では、図１６において、イニシャライズ制御を行う直前の状態で、ポジセルＭＣ１は低閾値電圧状態である。したがって、低閾値電圧状態からさらに閾値電圧を下げる制御によって、ポジセルＭＣ１は負荷がかけられ、相補セルの寿命が縮まる。

図２２は、実施形態３に従う初期化方法で初期化した場合の、相補セル（データ「１」）を構成する両メモリセルの閾値電圧分布の遷移を示す図である。図２２に示される初期化方法では、シーケンサ３は、図１６に示される制御に加え、プレライト制御を行う。プレライト制御を行うタイミングは、書き込み状態からイニシャライズ制御を行う前であればいつでもよい。図２２に示される例では、シーケンサ３は、相補セルＣＣにデータ「１」の強い書き込み制御を行う前にプレライト制御を行う。

図２２を参照して、まず、シーケンサ３は、相補セルＣＣデータ「１」の状態からプレライト制御を行う。プレライト制御を行った結果、ポジセルＭＣ１は高閾値電圧状態となり、ネガセルＭＣ２は閾値電圧Ｖｔｈが高くなる。

次に、シーケンサ３は、相補セルＣＣにデータ「１」の強い書き込み制御を行う。データ「１」の強い書き込み制御を行った結果、ネガセルＭＣ２の閾値電圧Ｖｔｈはさらに高くなる。次に、シーケンサ３がイニシャライズ制御を行うと、イニシャライズ制御前の両メモリセルの閾値電圧Ｖｔｈの差が影響し、ネガセルＭＣ２の閾値電圧ＶｔｈがポジセルＭＣ１の閾値電圧Ｖｔｈより高くなる。

実施形態２に従う初期化方法においてもシーケンサ３がプレライト制御を行うことで、イニシャライズ制御行う直前状態において、メモリセルＭＣ１，ＭＣ２はいずれも高閾値電圧状態となる。したがって、実施形態３に基づく初期化方法を実行した場合には、イニシャライズ制御を行うことによるメモリセルにかかる負荷を減少することができるため、相補セルの長寿命化を実現することができる。

なお、図２２では、データ「１」が書き込まれた相補セルＣＣに対してプレライト制御を加えた初期化が行なわれているが、データ「０」が書き込まれた相補セルＣＣに対しても同様のプレライト制御を加えた初期化が行なわれる。

なお、実施形態１および実施形態２において、相補セルに書き込むデータが「０」であった場合であっても、プレライト制御を加えることで相補セルの初期化に伴う相補セルに対する負荷を減少することができる。
［実施形態４−高速イニシャライズモードと高セキュリティイニシャライズモードとの切り替え］
実施形態１〜３に従う相補セルの初期化方法は、従来の相補セルの初期化方法と比べ、確実な初期化を行うことができるが、初期化処理にかかる時間が長くなる。相補セルのユーザの中には、相補セルに対して高いセキュリティよりも、高速処理を求める者もいる。

図２３は、実施形態４に従うシーケンサを例示するブロック図である。シーケンサ３Ａは、バスインタフェース３０２，３０４とステートマシン３０４とに加え、さらにモードレジスタ３０８を備える。シーケンサ３Ａは、ＣＰＵ５からのコマンドを周辺バスＰＢＵＳを介してバスインタフェース３０２に入力する。バスインタフェース３０２は、入力されたコマンドをモードレジスタ３０８とステートマシン３０４とに出力する。モードレジスタ３０８は、ＣＰＵ５からのコマンドが従来の初期化方法である高速イニシャライズモードか、実施形態１〜３のいずれかに従う初期化方法である高セキュリティモードかを判定する。モードレジスタ３０８は、判定結果をステートマシン３０４に出力する。従来の初期化方法とは、たとえば、図８に示される初期化方法、または図８に示される初期化方法のイニシャライズ制御の前にプレライト制御を加えた初期化方法である。

相補セルのユーザは、高速イニシャライズモードか高セキュリティモードかを選択できる。マイクロコンピュータ１は、ポート４またはポート７からユーザの選択結果の入力を受ける。ポート４またはポート７は、ユーザの選択結果をバスインタフェース６を介してＣＰＵ５に出力する。ＣＰＵ５は、周辺バスＰＢＵＳを介してシーケンサ３Ａにユーザの選択結果を出力する。

ステートマシン３０４は、バスインタフェース３０２から入力されたコマンドと、モードレジスタ３０８から入力された判定結果とに基づいて、高速イニシャライズモードまたは高セキュリティモードに対応する制御コマンドをバスインタフェース３０６に出力する。メモリモジュール２は、シーケンサ３Ａからの指示に従いメモリセルＭＣ１，ＭＣ２に対して所定の電圧を印可する。

処理速度よりもセキュリティを優先する相補セルのユーザは、実施形態１〜３のいずれかに従う高セキュリティモードを選択することができる。一方、セキュリティよりも処理速度を優先する相補セルのユーザは、従来の初期化方法である高速イニシャライズモードを選択することができる。したがって、実施形態４に従う初期化方法は、相補セルのユーザニーズに合わせた相補セルの初期化方法を提供することができる。

図２４は、実施形態４に従う相補セルのデータ初期化フローを例示する図である。図２４を参照して、まず、モードレジスタ３０８は、相補セルＣＣの初期化方法が高速イニシャライズモードか否かを判定する（ステップＳ５０２）。

モードレジスタ３０８において、相補セルＣＣの初期化方法が高速イニシャライズモードであると判定した場合（ステップＳ５０２にてＹＥＳ）、シーケンサ３Ａは、指定されたアドレスのメモリセルＭＣ１，ＭＣ２に対してプレライト制御を行う（ステップＳ５０４）。プレライト制御を行った結果、両メモリセルの閾値電圧Ｖｔｈは高くなる。

次に、シーケンサ３Ａは、指定されたアドレスのメモリセルＭＣ１，ＭＣ２に対してイニシャライズ制御を行う（ステップＳ５０６）。イニシャライズ制御を行った結果、両メモリセルの閾値電圧Ｖｔｈは低閾値電圧状態となる。

次に、シーケンサ３Ａは、指定されたメモリセルＭＣ１，ＭＣ２が目的とする低閾値電圧状態に到達したか否かを判定する（ステップＳ５０８）。具体的には、ベリファイ回路ＶＳＡ１，ＶＳＡ２は、指定されたアドレスのメモリセルＭＣ１，ＭＣ２のセルデータと、対応するデータラッチ回路ＤＬ１，ＤＬ２が保持するデータとを比較する。シーケンサ３Ａは、ベリファイ回路ＶＳＡ１，ＶＳＡ２の比較結果に基づいて、両データが一致していると判定した場合は（ステップＳ５０８にてＹＥＳ）、書き込み制御を終了する。一方、シーケンサ３Ａは、両データが一致していないと判定した場合は（ステップＳ５０８にてＮＯ）、再度イニシャライズ制御を行う指示をメモリモジュール２へ出力する。

モードレジスタ３０８において、相補セルＣＣの初期化方法が高速イニシャライズモードではないと判定した場合の制御は（ステップＳ５０２にてＮＯ）、本例では、図２０に示す初期化制御フローと同じである。したがって、その詳細については繰り返さない。なお、本実施形態では、高速イニシャライズモード（ステップＳ５０２にてＹＥＳ）および高セキュリティモード（ステップＳ５０２にてＮＯ）において、プレライト処理を行っているが、当該処理を割愛することも可能である。

実施形態４に従う相補セルの初期化方法によれば、半導体装置の記憶素子として相補セルを用いたとしても、ユーザニーズに合わせた相補セルの初期化方法を提供することができる。

以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明者は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

１ マイクロコンピュータ、２ フラッシュメモリモジュール、３，３Ａ シーケンサ、４，７ ポート、５ ＣＰＵ、６ バスインタフェース、２１０ 電源制御回路、２３０ 入出力回路、２３２ データラッチ回路、２４０ 列デコーダ、２４２ 書き換え列セレクタ、２５０ 行セレクタ、２６０ 出力バッファ、２７０ メモリアレイ、２７２ 副ビット線セレクタ、２７４ 読み出し列セレクタ、２８０ 行セレクタ、ＣＩ１，ＣＩ２ クロックドインバータ、ＶＳＡ１，ＶＳＡ２ ベリファイ回路、ＭＣ１，ＭＣ２ メモリセル、ＳＡ 差動センスアンプ、ＷＬ ワード線、ＭＧＬ 選択線、ＷＭＢＬ１，ＷＭＢＬ２ 主ビット線、ＲＭＢＬ 主ビット線、ＳＢＬ１，ＳＢＬ２ 副ビット線、３０２，３０６ バスインタフェース、３０４ ステートマシン、３０８ モードレジスタ。

Claims (12)

1. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイと、
   前記相補セルを初期化するための制御回路とを備え、
   前記制御回路は、
   前記相補セルの前記第１記憶素子および前記第２記憶素子の両方の閾値電圧を下げ、前記第１記憶素子および前記第２記憶素子の少なくとも一方の閾値電圧を第１の書き込みレベルよりも低く初期化レベルよりも高い中間レベルに変更する第１の初期化制御を実行し、
   前記相補セルの前記第１記憶素子と前記第２記憶素子とのいずれか一方の閾値電圧を前記第１の書き込みレベルに変更する第１の書き込み制御を実行し、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記初期化レベルに変更する第２の初期化制御を実行する、半導体装置。
2. 前記制御回路は、
   前記第２の初期化制御の前に、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第２の書き込み制御を実行する、請求項１記載の半導体装置。
3. 前記制御回路は、前記相補セルを初期化するための選択可能な第１および第２の初期化モードを有し、
   前記第１の初期化モードにおいて、前記第１の初期化制御、前記第１の書き込み制御、前記第２の初期化制御を実行し、
   前記第２の初期化モードにおいて、前記第２の初期化制御を実行する、請求項１記載の半導体装置。
4. 前記制御回路は、
   前記第１および第２の初期化モードにおいて、さらに前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第３の書き込み制御を実行する、請求項３記載の半導体装置。
5. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイと、
   前記相補セルを初期化するための制御回路とを備え、
   前記制御回路は、
   前記相補セルの前記第１記憶素子および前記第２記憶素子とのいずれか一方の閾値電圧を第１の書き込みレベルよりも高い第２の書き込みレベルに変更する第１の書き込み制御を実行し、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を初期化レベルに変更する第１の初期化制御を実行する、半導体装置。
6. 前記制御回路は、
   前記第１の初期化制御の前に、
   前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第２の書き込み制御を実行する、請求項５記載の半導体装置。
7. 前記制御回路は、前記相補セルを初期化するための選択可能な第１および第２の初期化モードを有し、
   前記第１の初期化モードにおいて、前記第１の書き込み制御、前記第１の初期化制御を実行し、
   前記第２の初期化モードにおいて、前記第１の初期化制御を実行する、請求項５記載の半導体装置。
8. 前記制御回路は、
   前記第１および第２の初期化モードにおいて、さらに前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第３の書き込み制御を実行する、請求項７記載の半導体装置。
9. 前記第１記憶素子または前記第２記憶素子は、スプリットゲート型フラッシュメモリセルまたはスタックド・ゲート型フラッシュメモリセルである、請求項１〜８のいずれか１項に記載の半導体装置。
10. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイを備える半導体装置の制御方法であって、
    前記相補セルの前記第１記憶素子および前記第２記憶素子の両方の閾値電圧を下げ、前記第１記憶素子および前記第２記憶素子の少なくとも一方の閾値電圧を第１の書き込みレベルよりも低く初期化レベルよりも高い中間レベルに変更する第１の初期化制御を実行するステップと、
    前記相補セルの前記第１記憶素子と前記第２記憶素子とのいずれか一方の閾値電圧を前記第１の書き込みレベルに変更する第１の書き込み制御を実行するステップと、
    前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記初期化レベルに変更する第２の初期化制御を実行するステップとを備える、半導体装置の制御方法。
11. 前記第２の初期化制御の前に、前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を前記第１の書き込みレベルに変更する第２の書き込み制御を実行するステップをさらに備える、請求項１０に記載の半導体装置の制御方法。
12. 各々が、閾値電圧の相違によって２値データを保持する、第１記憶素子および第２記憶素子を有する複数の相補セルを含むメモリアレイを備える半導体装置の制御方法であって、
    前記相補セルの前記第１記憶素子および前記第２記憶素子とのいずれか一方の閾値電圧を第１の書き込みレベルよりも高い第２の書き込みレベルに変更する第１の書き込み制御を実行するステップと、
    前記相補セルの前記第１記憶素子と前記第２記憶素子との両方の閾値電圧を初期化レベルに変更する第１の初期化制御を実行するステップとを備える、半導体装置の制御方法。

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