JP2008152866A - 不揮発性記憶装置、および不揮発性記憶装置の制御方法 - Google Patents

Abstract

【課題】メモリセルのチャージロスの程度に応じてプログラムベリファイのレベルを調整してプログラム動作を短縮することが可能な不揮発性記憶装置、および不揮発性記憶装置の制御方法を提供すること。
【解決手段】メモリセルと、メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数のメモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルとを備え、メモリセルへのプログラム時には、ダイナミックリファレンスセルの閾値電圧に応じて、プログラム動作時のベリファイ電圧を調整する。
【選択図】図４

Description

本発明は、電荷蓄積層を備えるメモリセルの読み出し動作にダイナミックリファレンスセルを使用する不揮発性記憶装置、および該不揮発性記憶装置の制御方法に関するものであり、特に、プログラム時間の短縮、正確な読み出しに関するものである。

電荷蓄積層に電荷を保持して情報を記憶する不揮発性メモリセルでは、書き換えを繰り返すことで保持された電荷が減少するチャージロス現象がある。特許文献１に開示されている不揮発性半導体記憶装置では、窒化膜等からなるトラップ層に電荷を蓄えることで、１つのメモリセル当たり２ビットの情報を格納することが可能となる。窒化膜等のトラップ層は絶縁膜であるので電荷の移動がなく、トラップ層の両端に独立に電荷を蓄えることができるからである。

また、上記のメモリセルにおいては、書き換え回数が増えていくと、書き込み電荷が損失するチャージロス現象が発生するようになる。こうしたチャージロス現象が発生した場合にもメモリセルからの情報の読み出しマージンを確保するため、読み出し時のリファレンスセルとして、メモリセルと同様に書き換え動作によるバイアスストレスが印加されるダイナミックリファレンスセルを備えて読み出し動作が行なわれる。

ダイナミックリファレンスセルは、データ“１”と“０”の２種類のセルを１セットとして構成され、それぞれのセルからの読み出し電流が平均化されてリファレンス電流とされる。ダイナミックリファレンスセルへは、メモリセルに対してプログラム動作または消去動作が実行されるときに、同時にプログラム動作または消去動作が実行され、バイアスストレスが印加される。これにより、メモリセルに発生するチャージロスと同様にリファレンスセルにもチャージロスが発生し、読み出しマージンを確保することが可能となる。

また、不揮発性記憶装置に許される占有面積の制約から、ダイナミックリファレンスセルは複数のメモリセルに共有されることが一般的であり、同じセクタ内に形成される。したがって、あるメモリセルをプログラムする際に、対応するリファレンスセルもプログラムして読み出しマージンを確保すると、このリファレンスセルを共有する他のメモリセルにチャージロス現象がある場合、リファレンスセルとの間で読み出しマージンが不足してしまう。具体的には、リファレンスセルがプログラムされる一方でメモリセルはチャージロスしているため、“０”読み出しマージンが悪化してしまう。これを避けるため、他のメモリセルに対しては、新たにプログラムするメモリセルと同じレベルに揃えるためのリフレッシュ動作が必要となる。リフレッシュ動作は、通常の書き込みベリファイ時の基準電圧レベルより低く読み出し時の基準電圧レベルより高い基準電圧レベルに対し、メモリセルの閾値が下がっていれば、このチャージロス状態を解消するためにプログラム動作に類似のバイアス印加が行なわれる。

国際公開第２００４／０９７８３９号パンフレット

しかしながら、上記背景技術では、ダイナミックリファレンスセルを共有する一部のメモリセルに対してプログラム動作を行なう場合にも、既にプログラムされている他の全てのメモリセルに対して、再プログラム動作であるリフレッシュ動作を行なわなければならない。プログラム動作に多大な時間が必要となってしまい問題である。

ここで、チャージロスしたメモリセルに対するリフレッシュ動作と、新たなメモリセルに対するプログラム動作とは、同時にバイアス印加が行なわれてプログラムされる。しかしながら、チャージロスはしたもののプログラム状態にあるメモリセルと、プログラムされる前の消去状態にあるメモリセルとでは、バイアス印加される前のトラップ層における電荷蓄積状態が異なっている。すなわち、前者には電荷が残存しているのに対して後者には電荷は蓄積されていない。このため、同時にバイアス印加した場合に、リフレッシュ対象のメモリセルが過剰なプログラム状態となってしまうおそれがある。この問題を解消するためには、印加されるバイアス電圧を通常のプログラム動作時に比して低バイアスに設定し、または／および繰り返し行なわれるバイアス印加間のバイアス値の増加幅を小さく抑えることにより、一度のバイアス印加で行なわれる電荷注入量を制限することが必要となる。このため、リフレッシュ動作と共に行なわれるプログラム動作は、更に多大な時間を必要としてしまい問題である。

本発明は前記背景技術に鑑みなされたものであり、プログラム動作において、経時変化によりメモリセルに蓄積されていた電荷が失われるチャージロス現象が生ずる場合にも、チャージロスの程度に応じてプログラムベリファイのレベルを調整することで、プログラム動作を短縮された時間で行なうことが可能な不揮発性記憶装置、および不揮発性記憶装置の制御方法を提供することを目的とする。

前記目的を達成するためになされた本発明の第１概念に係る不揮発性記憶装置は、メモリセルと、メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数のメモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルとを備え、メモリセルへのプログラム時には、ダイナミックリファレンスセルの閾値電圧に応じて、プログラム動作時のベリファイ電圧を調整することを特徴とする。

本発明の第１概念に係る不揮発性記憶装置の制御方法は、メモリセルと、メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数のメモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルとを備える不揮発性記憶装置の制御方法であって、消去動作の後に、ダイナミックリファレンスセルに対してプログラム動作を行なうステップと、メモリセルに対してプログラム動作を行なうステップとを有し、メモリセルに対するプログラム動作のステップは、プログラム状態にあるダイナミックリファレンスセルの閾値電圧に応じて、ベリファイ電圧を調整するステップを有することを特徴とする。

第１概念の不揮発性記憶装置、および不揮発性記憶装置の制御方法では、メモリセルおよびダイナミックリファレンスセルがメモリセルアレイ内に配置され、ダイナミックリファレンスセルが複数のメモリセルに共有されている。メモリセルへのプログラム動作を行なうに当たり、ダイナミックリファレンスセルの閾値電圧を検出しその電圧値に応じて調整されたプログラムベリファイ電圧によりプログラム動作が実行される。

これにより、メモリセルにおいて、チャージロス現象により電荷が失われている場合に、プログラム動作において、ダイナミックリファレンスセルの閾値電圧を検出してやれば、チャージロス現象の程度を検出することができる。チャージロス現象の発生により失われた電荷量に応じて、新規に行なわれるプログラム動作におけるベリファイ電圧を調整してやればプログラム対象のメモリセルに蓄積される電荷量が調整される。メモリセルおよびダイナミックリファレンスセルにおいてチャージロスした電荷を補充するリフレッシュ動作を行なう必要はなく、プログラム動作に要する時間を短縮することができる。

また、本発明の第２概念に係る不揮発性記憶装置は、メモリセルと、メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数のメモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルと、固定電流源とを備え、メモリセルのプログラム動作では、ダイナミックリファレンスセルから出力される電流と固定電流源から出力される電流との按分により生成される電流を、ベリファイ動作時のリファレンス電流とすることを特徴とする。

また、本発明の第２概念に係る不揮発性記憶装置の制御方法は、メモリセルと、メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数のメモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルとを備える不揮発性記憶装置の制御方法であって、メモリセルのプログラム動作では、ダイナミックリファレンスセルから出力される電流と固定電流源から出力される電流とを按分するステップと、按分のステップにより生成される電流をリファレンス電流としてベリファイ動作を行なうステップとを有することを特徴とする。

第２概念の不揮発性記憶装置、および不揮発性記憶装置の制御方法では、メモリセルおよびダイナミックリファレンスセルがメモリセルアレイ内に配置され、ダイナミックリファレンスセルが複数のメモリセルに共有されている。プログラムベリファイ時、ダイナミックリファレンスセルからの電流と、固定電流源からの電流とが按分されてリファレンス電流とされる。

これにより、リファレンスセルにおいて、チャージロス現象によりメモリセルに蓄積されていた電荷が失われている場合に、その程度に応じてリファレンス電流を変えることができる。チャージロス現象の発生により失われた電荷量に応じて、新規に行なわれるプログラム動作におけるベリファイ電圧が調整されプログラム対象のメモリセルにトラップされる電荷量が調整される。メモリセルおよびダイナミックリファレンスセルにおいてチャージロスした電荷を補充するリフレッシュ動作を行なう必要はなく、プログラム動作に要する時間を短縮することができる。

本発明によれば、経時変化により電荷蓄積層に蓄積されていた電荷が失われるチャージロス現象が生ずる場合にも、チャージロスしたダイナミックリファレンスセルの閾値電圧に応じてプログラムベリファイの閾値電圧を調整することで、チャージロス現象に伴い必要とされてきたリフレッシュ動作が不要となり、チャージロス現象の有無に関わらず好適な読み出し余裕が確保されるプログラム動作を短時間で行なうことができる。

以下、本発明の不揮発性記憶装置、および不揮発性記憶装置の制御方法について具体化した実施形態を、図１乃至図６に基づき図面を参照しつつ詳細に説明する。

図１に示す不揮発性メモリセルでは、基板ＳＵＢの界面の第１および第２拡散層ＳＤ１、ＳＤ２に挟まれたチャネル領域と、コントロールゲートＣＧとの間に、第１酸化膜Ｏ１、窒化膜Ｎ、第２酸化膜Ｏ２が積層されている。いわゆるＯＮＯ膜である。窒化膜Ｎは絶縁性トラップ層を構成しており、窒化膜Ｎに注入された電荷は、膜内を移動することなくトラップされる。電荷の注入は、バイアス条件の選択により第１または第２拡散層ＳＤ１、ＳＤ２より行なわれ、窒化膜Ｎのうち、第１または第２拡散層ＳＤ１、ＳＤ２の近接領域である、第１または第２トラップ領域Ｎ１、Ｎ２において電荷がトラップされる。

これにより、データの読み出し動作において、第１または第２拡散層ＳＤ１、ＳＤ２のうちソース端子としてバイアスされる拡散層に近接するトラップ領域の電荷有無に応じて、当該１ビットデータが読み出される。ソース端子とする拡散層を、第１または第２拡散層ＳＤ１、ＳＤ２で切り替えれば、第１および第２トラップ領域Ｎ１、Ｎ２の各々に１ビットデータを記憶し、それぞれを独立に読み出すことができる。１メモリセルあたり２ビットデータの記憶が可能である。

また、第１または第２トラップ領域Ｎ１、Ｎ２のうち、一方のトラップ領域を電荷のトラップされた状態とし、他方のトラップ領域への電荷トラップの有無に応じて不揮発性メモリセルに１ビット情報を記憶する場合もある。一方のトラップ領域に電荷をトラップしておくことにより、電荷がトラップされていない場合に比して、他方のトラップ領域への電荷のトラップ動作であるプログラム動作において電荷の注入が効率よく行なわれる。印加バイアスによる閾値電圧のシフト量が大きくなり、プログラム動作に要する時間が短縮される。

図２に例示する不揮発性メモリセルの接続図は、不揮発性記憶装置におけるメモリセルアレイ内の構成を示す一例である。複数のワード線（・・・ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）と複数のビット線ＢＬとを備え、その交点にメモリセル、ダイナミックリファレンスセル等が配置されている。

不揮発性記憶装置をＮＡＮＤインターフェースにより構成する場合、プログラム動作の単位は、例えば、１ページ（２０４８バイト）で構成する必要がある。ここで、図２は、不揮発性メモリセルあたり１ビットのデータが記憶される場合を例示する。１ページを４パーシャルページに分割し、ワード線（・・・ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）ごとに１つのパーシャルページ（・・・ＰＰｎ−１、ＰＰｎ、ＰＰｎ＋１、・・・）を構成するものとする。

以下の説明では、パーシャルページＰＰｎを代表して説明する。その他のパーシャルページ（・・・ＰＰｎ−１、ＰＰｎ＋１、・・・）も同様の構成を有している。１ページあたり２０４８バイトであることにより、パーシャルページＰＰｎには、４０９６ビット（２０４８バイト×８ビット÷４パーシャルページ＝４０９６ビット）のビットデータが記憶されることとなる。ワード線ＷＬｎに４０９６セルのメモリセルＭＣが接続されることとなる。

ワード線ＷＬｎの両端部にはダミーセルＤＣが接続されている。セクタを構成するメモリセルアレイの端部領域は、デバイスの物理特性が安定しない場合があるためである。各々のダミーセルＤＣの内側には、実セル群として、各々、２０４８セルのメモリセルＭＣ、スペアセルＳＣ、および第１および第２ダイナミックリファレンスセルＤＲＢ、ＳＤＲＢ、およびＤＲＡ、ＳＤＲＡが配置されている。パーシャルページＰＰｎを構成するワード線ＷＬｎには、合計で４０９６セルのメモリセルＭＣが配置されている。メモリセルＭＣの内側には、エラーチェック用の情報やファイル属性の情報等を記憶するスペアセルＳＣが配置された上で、第１および第２ダイナミックリファレンスセルＤＲＡ、ＳＤＲＡ、およびＤＲＢ、ＳＤＲＢが配置されている。第１および第２ダイナミックリファレンスセルＤＲＢ、ＤＲＡは、各々８セルで構成されており、４０９６セルのメモリセルＭＣに共有されている。

ここで、ダイナミックリファレンスセルＳＤＲＡ、ＳＤＲＢはスペアセルＳＣの読み出しに使用されるリファレンスセルである。スペアセルＳＣ、およびスペアセル用ダイナミックリファレンスセルＳＤＲＡ、ＳＤＲＢは、メモリセルＭＣ、ダイナミックリファレンスセルＤＲＡ、ＤＲＢと同様の構成を備え、同様の作用・効果を奏するので、以下での説明は省略する。

図１の構造を有するメモリセルでは、ダイナミックリファレンスセルＤＲＡ、ＤＲＢは、各々、“１０”、“０１”で表記される。併記される２つの数値のうち前置の数値は、第１または第２トラップ領域Ｎ１、Ｎ２のうちアクセスされる方のビットに記憶されている情報を示しており、後置の数値は、第１または第２トラップ領域Ｎ１、Ｎ２の他方の領域における電荷の有無を示している。各々の数値は、数値“１”は電荷がない状態を、数値“０”は電荷がトラップされている状態を示す。ダイナミックリファレンスＤＲＡに格納されるデータ“１０”とは、電荷トラップのない状態をビットデータ“１”として記憶すると共に、対向する一方のトラップ領域には電荷がトラップされている状態（“０”）である。ダイナミックリファレンスＤＲＢに格納されるデータ“０１”とは、電荷トラップのある状態をビットデータ“０”として記憶すると共に、対向する一方のトラップ領域には電荷がトラップされていない状態（“１”）である。

メモリセルからのデータの読み出し時、ダイナミックリファレンスセルＤＲＡ（“１０”）に記憶されているデータ“１”による電流と、ダイナミックリファレンスセルＤＲＢ（“０１”）に記憶されているデータ“０”による電流との、平均電流をリファレンス電流として読み出し動作が行なわれる。ダイナミックリファレンスセルの設定は、セクタの消去アルゴリズムの中に含められる。すなわち、通常セルとダイナミックリファレンスセルを消去した後、ダイナミックレファレンスセルＤＲＡ及びＤＲＢはそれぞれ１０と０１にプログラムされる。このときのベリファイ電圧には後述のリファレンスセルＲＣ１が用いられる。

窒化膜のトラップ領域への電荷トラップの有無に応じてビット情報を記憶する場合、トラップ領域にトラップされている電荷がリークするチャージロス現象が問題となる場合がある。複数のメモリセルＭＣがダイナミックリファレンスセルＤＲＡ、ＤＲＢを共有し（図２）、消去動作の後に、プログラム動作間の時間間隔に制限がなく複数回のプログラム動作が行なわれる場合である。以前のプログラム動作と次回のプログラム動作との間でチャージロス現象が進行する結果、ビットデータ“０”が記憶されているメモリセルの電荷がリークすると共に、ダイナミックリファレンスセルＤＲＢ（“０１”）にトラップされている電荷もリークする。この状態から、リフレッシュ動作を必要とすることなく、ビットデータ“０”の読み出し余裕が確保された新たなプログラム動作を行なう実施形態を以下に示す。

図３は第１実施形態の回路ブロック図である。ダイナミックリファレンスセルＤＲＢ（“０１”）の閾値電圧が低下していることが確認された場合に、新たに行なわれるプログラム動作におけるベリファイ電圧を低下させる場合の回路構成例を示す。プログラム動作時のベリファイ動作および読み出し動作に関連する回路部分である。メモリセルアレイＭＡ内に配置されているメモリセルＭＣ、およびダイナミックリファレンスセルＤＲＡ、ＤＲＢは、共通のワード線ＷＬｎに接続されると共に、各々、ビット線ＢＬ、およびビット線ＢＬＡ、ＢＬＢを介してＹデコーダ１、３、５に接続される。

Ｙデコーダ１、３、５は、アドレス信号ＡＤＤに応じて、読み出し対象のメモリセルＭＣと当該メモリセルＭＣに対応するダイナミックリファレンスセルＤＲＡ、ＤＲＢとを選択して、カスコード回路９、１１、１３に接続する。

カスコード回路９、１１、１３は、メモリセルＭＣやダイナミックリファレンスセルＤＲＡ、ＤＲＢに記憶されているビットデータを読み出す際、ビット線ＢＬ、ＢＬＡ、ＢＬＢに所定電圧を印加し、メモリセルＭＣ等に流れる電流を検出して電圧信号に変換する回路である。

ここで、カスコード回路９は、Ｙデコーダ１により選択された対象メモリセルが接続されているビット線ＢＬが接続される。対象メモリセルＭＣに記憶されているビットデータが電流として読み出され、カスコード回路９において電圧信号に変換される。

カスコード回路１１は、Ｙデコーダ３および５が接続されている。Ｙデコーダ３および５により選択された、対象メモリセルＭＣに対応するダイナミックリファレンスセルＤＲＡ、ＤＲＢが各々に接続されているビット線ＢＬＡ、ＢＬＢが共に接続される。ダイナミックリファレンスセルＤＲＡからビットデータ“１”が読み出され、ダイナミックリファレンスセルＤＲＢからビットデータ“０”が読み出され、カスコード回路１１において平均化された上で電圧信号に変換される。通常の読み出し動作におけるリファレンスを提供する回路である。

カスコード回路１３は、Ｙデコーダ５により選択されたダイナミックリファレンスセルＤＲＢが接続されているビット線ＢＬＢが接続される。また、イネーブル端子を備え、図４におけるフロー図において後述するダイナミックリファレンスセルＤＲＢのベリファイ動作時を示す制御信号（ＳＩＧ３）が入力されている。カスコード回路１３は、ダイナミックリファレンスセルＤＲＢのベリファイ動作時に活性化される。選択されたダイナミックリファレンスセルＤＲＢに記憶されているビットデータ“０”が電流として読み出され、カスコード回路１３において電圧信号に変換される。

メモリセルアレイの外部には、リファレンスセルＲＣ１、ＲＣ２が備えられている。リファレンスセルＲＣ１の閾値電圧は通常のプログラム動作における閾値電圧である。これに対して、リファレンスセルＲＣ２の閾値電圧はリファレンスセルＲＣ１の閾値電圧より低電圧に設定されている。例えば、従来技術においてリフレッシュ動作を行なうべきと判断される閾値電圧に設定されている。この電圧を下回ればリフレッシュ動作が行なわれる閾値電圧である。リファレンスセルＲＣ１、ＲＣ２のゲート端子はリファレンスワード線ＷＬＲに接続されている。リファレンスワード線ＷＬＲは、不図示の制御回路により制御信号（ＳＩＧ１）、（ＳＩＧ２）に応じて活性化される。

Ｙデコーダ７により、リファレンスセルＲＣ１、ＲＣ２のうち何れか一方が選択される。具体的には、Ｙデコーダ７に備えられるスイッチ素子Ｓ１、Ｓ２の何れか一方が、制御信号（ＳＩＧ１）、（ＳＩＧ２）に応じて選択され導通し、リファレンスセルＲＣ１、ＲＣ２の何れか一方をカスコード回路１５に接続する。カスコード回路１５は、カスコード回路９と同様の作用・効果を奏する回路である。ここでの説明は省略する。

カスコード回路１３、１５は、比較器２１に接続されている。制御信号（ＳＩＧ３）によりカスコード回路１３が活性化され、ダイナミックリファレンスセルＤＲＢが選択されることに応じて、制御信号（ＳＩＧ２）も活性化され、リファレンスセルＲＣ２がカスコード回路１５に接続される。比較器２１により、ダイナミックリファレンスセルＤＲＢの閾値電圧とリファレンスセルＲＣ２の閾値電圧とが比較される。後述するフロー図（図４）に示すように、複数回行なわれるプログラム動作のうち２回目以降のプログラム動作において、リファレンスセルＲＣ２の閾値電圧に対するダイナミックリファレンスセルＤＲＢの閾値電圧の大小に応じて、プログラムベリファイ時のリファレンスセルとして、リファレンスセルＲＣ１、またはリファレンスセルＲＣ２が選択される。

選択されたリファレンスセルＲＣ１、ＲＣ２は、カスコード回路１５においてデータ電流が電圧信号に変化沙汰後、セレクタ回路１７の一方の入力端子に接続される。セレクタ回路１７の他方の入力端子はカスコード回路１１が接続されている。セレクタ回路１７の出力端子は、比較器１９に接続されている。比較器には、カスコード回路９が接続されている。セレクタ回路１７は、読み出し信号Ｒおよびプログラムベリファイ信号ＰＶにより選択が行われる。

読み出し動作において読み出し信号Ｒが活性化される場合には、カスコード回路１１が選択される。比較器１９において、通常の読み出し動作が行なわれる。プログラム動作においてプログラムベリファイ信号ＰＶが活性化される場合には、カスコード回路１５が選択される。比較器１９では、ダイナミックリファレンスセルＤＲＢの閾値電圧に応じて設定されるリファレンスセルに対して、プログラムベリファイ動作が行なわれる。

ダイナミックリファレンスセルＤＲＢに代表させて検出される、メモリセルＭＣおよびダイナミックリファレンスセルＤＲＢのチャージロスによる電荷トラップの状態に応じて、新たなプログラム動作におけるベリファイ電圧を最適化することができる。すなわち、ダイナミックリファレンスセルＤＲＢの閾値電圧がリファレンスセルＲＣ２の閾値電圧に届かず、背景技術において行なわれるリフレッシュ動作が必要なレベルにまで電荷がリークしたと判断される場合には、プログラム動作時のベリファイ電圧を、通常のプログラム動作におけるベリファイ電圧であるリファレンスセルＲＣ１の閾値電圧より低電圧のリファレンスセルＲＣ２の閾値電圧とする。ダイナミックリファレンスセルＤＲＢの閾値電圧がリファレンスセルＲＣ２の閾値電圧を越える場合には、リフレッシュ動作は不要であり、プログラム動作時のベリファイ電圧を、通常のプログラム動作におけるベリファイ電圧であるリファレンスセルＲＣ１の閾値電圧とする。

ここで、リファレンスセルＲＣ１、ＲＣ２は、メモリセルアレイの外部に配置されており、各端子は、メモリセルアレイ内に配置されているメモリセルＭＣ等とは別接続とされている。このため、メモリセルＭＣ等に印加される、読み出し、消去、プログラム等のバイアスストレスは、リファレンスセルＲＣ１、ＲＣ２には印加されない。尚、リファレンスセルＲＣ１、ＲＣ２は第１、第２リファレンスセルの一例である。

図４は第１実施形態のフロー図である。プログラム動作において、プログラムベリファイ電圧を決定する手順を示すフローである。プログラム動作が開始されると、まず、プログラムベリファイ電圧を第２ベリファイ電圧に設定する（Ｓ１）。同時に制御回路（ＳＩＧ２）が活性化される。制御信号（ＳＩＧ２）は、ベリファイ電圧が第２ベリファイ電圧に設定されたことを報知する信号である。

ここで、第２ベリファイ電圧とは、通常のプログラムベリファイ電圧である第１ベリファイ電圧に比して低電圧である。例えば、トラップされた電荷がリークして閾値電圧が低下して背景技術におけるリフレッシュ動作が必要とされる閾値電圧のレベル値まで低下した電圧である。図３においてはリファレンスセルＲＣ２の閾値電圧である。

次に、電荷がトラップされたプログラム状態にあるダイナミックリファレンスセルＤＲＢ（“０１”）に対するベリファイ動作を行なう（Ｓ２）。同時に制御回路（ＳＩＧ３）が活性化される。制御信号（ＳＩＧ３）は、ダイナミックリファレンスセルＤＲＢに対するベリファイ動作が行なわれることを報知する信号である。

ベリファイがパスすれば（Ｓ２：Ｐ）、ダイナミックリファレンスセルＤＲＢの閾値電圧は第２ベリファイ電圧を上回っていることになるので、チャージロス現象による電荷リークは僅少であると判断される。ベリファイ電圧を第１ベリファイ電圧に設定する（Ｓ３）。同時に制御回路（ＳＩＧ１）が活性化される。制御信号（ＳＩＧ１）は、ベリファイ電圧が第１ベリファイで案圧に設定されたことを報知する信号である。図３においてはリファレンスセルＲＣ１に閾値電圧である。更に、プログラム動作時のバイアス条件を通常の条件に設定する（Ｓ４）。その後、通常のプログラム動作が行なわれる（Ｓ６）。

ベリファイがフェイルすれば（Ｓ２：Ｆ）、ダイナミックリファレンスセルＤＲＢの閾値電圧は第２ベリファイ電圧を下回っていることになるので、チャージロス現象による電荷リークにより、プログラム状態にあるメモリセルＭＣおよびダイナミックリファレンスセルＤＲＢの閾値電圧は低下していると判断される。ベリファイ電圧は第２ベリファイ電圧に維持されたまま、プログラム動作時のバイアス条件を通常の条件に比してストレス緩和された条件設定する（Ｓ５）。その後、緩和されたバイアスストレス条件により、低下した閾値電圧までのプログラム動作が行なわれる（Ｓ６）。ここで、ストレス条件の緩和とは、パルス状に順次印加されるバイアスストレスにおいて、パルス印加時間の短縮や、パルス間のバイアスストレスの増加幅の縮小などである。

図５は第２実施形態の回路ブロック図である。メモリセルアレイＭＡ内のチャージロス現象に応じて、新たに行なわれるプログラム動作におけるベリファイ電圧が調整される場合の回路構成例を示す。第１実施形態の回路ブロック図（図３）から下記の点が異なっている。先ず、リファレンスセルＲＣ１、ＲＣ２、およびスイッチ素子Ｓ１、Ｓ２に代えて、リファレンスセルＲＣ３、およびスイッチ素子Ｓ３が備えられている。カスコード回路１３、１５は無く、スイッチ素子Ｓ３が、Ｙデコーダ３と共に、カスコード回路１１に入力されている。ここで、論理積回路Ａ１により、アドレス信号ＡＤＤと読み出し信号Ｒとの論理積に応じて、Ｙデコーダ３が読み出し対象のメモリセルＭＣに対応するダイナミックリファレンスセルＤＲＡ（“１０”）を選択する。更に、セレクタ回路１７はなく、カスコード回路１１が比較器１９に接続されている。

スイッチ素子Ｓ３はプログラムベリファイ信号ＰＶにより導通される。これに対して、Ｙデコーダ３は読み出し信号Ｒによりアドレス信号に応じて選択が行われる。すなわち、各コード回路１１の一方の入力端子は、読み出し信号Ｒが活性化される読み出し動作時にはＹデコーダ３を介してダイナミックリファレンスセルＤＲＡが接続され、プログラムベリファイ信号ＰＶが活性化されるプログラム動作時にはスイッチ素子Ｓ３を介してリファレンスセルＲ３が接続される。ここで、カスコード回路１１の他方の入力端子にはＹデコーダ５を介してダイナミックリファレンスセルＤＲＢが接続されている。

これにより、カスコード回路１１では、読み出し動作時には、ダイナミックリファレンスセルＤＲＡおよびＤＲＢのセル電流が平均化され電圧信号に変換されて、リファレンス電圧が比較器１９に出力される。メモリセルからのビットデータを、ダイナミックリファレンスセルＤＲＡおよびＤＲＢとの平均値をリファレンス値として読み出す、通常の読み出し動作が行なわれる。

プログラム動作時には、リファレンスセルＲＣ３およびダイナミックリファレンスセルＤＲＢのセル電流が平均化され電圧信号に変換されて、リファレンス電圧が比較器１９に出力される。メモリセルからのビットデータを、固定されたリファレンス値であるリファレンスセルＲＣ３からの値と、プログラム状態にあるダイナミックリファレンスセルＤＲＢからの値との平均値としてプログラムベリファイが行なわれる。

ここで、リファレンスセルＲＣ３は、メモリセルアレイの外部に配置されており、各端子は、メモリセルアレイ内に配置されているメモリセルＭＣ等とは別接続とされている。このため、メモリセルＭＣ等に印加される、読み出し、消去、プログラム等のバイアスストレスは、リファレンスセルＲＣ３には印加されない。したがって、リファレンスセルＲＣ３では、チャージロス現象は僅少なものとなり、閾値電圧の変化は僅少となる。

第２実施形態では、リファレンスセルＲＣ３とダイナミックリファレンスセルＤＲＢとの平均値がプログラムベリファイ電圧とされる。このため例えば、リファレンスセルＲＣ３の閾値電圧を、通常のプログラムベリファイ電圧に一致させておけば好都合である。メモリセルアレイ内のメモリセルＭＣ等のチャージロス現象がない場合には、平均化されたベリファイ電圧として通常のプログラム動作におけるベリファイ電圧が設定され、チャージロス現象の発生に応じて、通常のプログラムベリファイ電圧から低電圧側にシフトされたベリファイ電圧が設定される。

ここで、リファレンスセルＲＣ３は第３リファレンスセルの一例であり、ダイナミックリファレンスセルＤＲＡ（“１０”）、ＤＲＢ（“０１”）は、各々、第１、第２のダイナミックリファレンスセルの一例である。また、カスコード回路１１は平均化回路の一例であり、Ｙデコーダ３、スイッチ素子Ｓ３、および論理積回路Ａ１により、切り替え部の一例を構成している。

第２実施形態では、カスコード回路１１を利用して、リファレンスセルＲＣ３とダイナミックリファレンスセルＤＲＢとの電流値を平均してベリファイ電圧を設定する場合を例に説明したが、本発明はこれに限定されるものではない。各電流値に対する重み付けを変えて按分することによりベリファイ電圧を設定する構成とすることもできる。この場合、リファレンスセルＲＣ３の重み付けを大きくすれば通常のプログラムベリファイ電圧に近い領域でのベリファイ電圧が設定され、ダイナミックリファレンスセルＤＲＢの重み付けを大きくすればチャージロス状態の閾値電圧に近い領域でのベリファイ電圧が設定される。また、按分比を設定する場合、環境温度によるデバイス特性の変化や、電源電圧範囲の中でのデバイス特性の変化などを考慮して設定することが好ましい。また、リファレンスセルＲＣ３を固定電流源として使用する場合を例示したが、これ以外にも、固定の電流源を備えていれば同様の作用・効果を奏することはいうまでもない。

図６は第２実施形態のフロー図である。プログラムベリファイ電圧が調整されてプログラム動作が行なわれる手順を示すフローである。プログラム動作が開始されると、カスコード回路１１に接続されるセルとして、ダイナミックリファレンスセルＤＲＡ（“１０”）からリファレンスセルＲＣ３に切り替えが行われる（Ｓ１１）。これにより、カスコード回路１１では、ダイナミックリファレンスセルＤＲＢ（“０１”）の電流とリファレンスセルＲＣ３との電流とが平均化された上で電圧信号への変換が行なわれる（Ｓ１２）。

次に、プログラム対象のメモリセルＭＣに対してプログラムベリファイ動作を行なう（Ｓ１３）。ベリファイがパスすれば（Ｓ１３：Ｐ）、メモリセルＭＣへのプログラム動作は完了したものとは判断され、プログラム動作は終了する。ベリファイがフェイルすれば（Ｓ１３：Ｆ）、メモリセルＭＣへのプログラム動作は完了していないものと判断され、プログラム動作が行なわれる（Ｓ１４）。

ここで、図６のフロー図は、ベリファイ電圧がダイナミックリファレンスセルＤＲＢ（“０１”）とリファレンスセルＲＣ３とが平均化された電圧として設定される（Ｓ１２）。これは、消去動作の後に複数回のプログラム動作が行なわれる場合の２回目以降のプログラム動作に適用されるベリファイ電圧である。消去動作後の最初のプログラム動作において、ダイナミックリファレンスセルＤＲＢのプログラム動作については、リファレンスセルＲＣ３の閾値電圧をベリファイ電圧とすればよい。これにより、ダイナミックリファレンスセルＤＲＢの閾値電圧は、通常のプログラム状態の閾値電圧に初期化することができる。また、リファレンスセルＲＣ３の閾値電圧の設定が、通常のプログラム状態における閾値電圧とは異なる場合には、リファレンスセルＲＣ３から読み出される電流に補助電流を加減算することにより、ベリファイ電圧を調整すればよい。

以上の説明から明らかなように第１実施形態によれば、プログラム動作において、プログラム状態に設定されているダイナミックリファレンスセルＤＲＢ（“０１”）の閾値電圧をリファレンスセルＲＣ１の閾値電圧に比して低電圧のリファレンスセルＲＣ２の閾値電圧と比較して、チャージロス現象により閾値電圧が低下しているか否かを確認することができる。この場合、プログラム状態にあるメモリセルＭＣも同様のチャージロス状態にあるといえる。リファレンスセルＲＣ２の閾値電圧を下回る場合には、新規に行なわれるプログラム動作におけるベリファイ電圧を、リファレンスセルＲＣ１からＲＣ２に変更してプログラム動作が行なわれる。これにより、先行のプログラム動作によりプログラムされチャージロス現象を受けているメモリセルＭＣのプログラム状態と同等の状態とすることができる。

また、第２実施形態によれば、プログラムベリファイ時、ダイナミックリファレンスセルＤＲＢ（“０１”）とリファレンスセルＲＣ３との平均によりベリファイ電圧が設定されるので、チャージロス現象により絶縁性トラップ層にトラップされている電荷が失われている場合に、その程度に応じてベリファイ電圧を変えることができる。この場合、プログラム状態にあるメモリセルＭＣも同様のチャージロス状態にあるといえる。チャージロス現象の発生により失われた電荷量に応じて、新規に行なわれるプログラム動作におけるベリファイ電圧が調整されプログラム対象のメモリセルＭＣにトラップされる電荷量が調整されて、先行のプログラム動作によりプログラムされたメモリセルＭＣのプログラム状態と同等の状態とすることができる。

メモリセルＭＣおよびダイナミックリファレンスセルＤＲＢにおいて、チャージロスした電荷を補充するリフレッシュ動作を行なう必要はなく、プログラム動作に要する時間を短縮することができ、また読み出しマージンを確保することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態においては、第１および第２リファレンスセルＲＣ１、ＲＣ２を備える構成を例に説明したが、本発明はこれに限定されるものではない。各々に閾値電圧の異なる３つ以上のリファレンスセルを備えておくことも可能である。これにより、ダイナミックリファレンスセルＤＲＢのチャージロス状況を多段階に検出することができ、プログラムベリファイ電圧を更に細かいステップで調整することができる。

また、第２実施形態においては、第３リファレンスセルＲＣ３とダイナミックリファレンスセルＤＲＢとの平均をとってリファレンス電圧とする構成を例に説明したが、本発明はこれに限定されるものではない。按分する際の各セルの重み付けを変更し、または／およびリファレンスセルＲＣ３の閾値電圧を変更することにより、ベリファイ電圧を細かく調整することができる。
また、メモリセルは絶縁性トラップ層を有するタイプに限らず、フローティグゲート型のメモリセルに対しても同様である。

絶縁性トラップ層を備えたメモリセルの断面構造を示す図である。 メモリセルアレイにおけるメモリセルの接続構成を例示する図である。 第１実施形態の回路ブロック図である。 第１実施形態の動作を示すフロー図である。 第２実施形態の回路ブロック図である。 第２実施形態の動作を示すフロー図である。

符号の説明

１、３、５ Ｙデコーダ
７ Ｙデコーダ
９、１１、１３ カスコード回路
２１ 比較器
Ａ１ 論理積回路
ＤＲＡ、ＤＲＢ ダイナミックリファレンスセル
ＭＡ メモリセルアレイ
ＭＣ メモリセル
ＲＣ１、ＲＣ２、ＲＣ３ リファレンスセル
Ｓ１、Ｓ２、Ｓ３ スイッチ素子
ＰＶ プログラムベリファイ信号
Ｒ 読み出し信号

Claims (21)

1. メモリセルと、
   前記メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数の前記メモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルとを備え、
   前記メモリセルへのプログラム時には、前記ダイナミックリファレンスセルの閾値電圧に応じて、プログラム動作時のベリファイ電圧を調整することを特徴とする不揮発性記憶装置。
2. 前記ダイナミックリファレンスセルに対するベリファイ動作を行って前記ダイナミックリファレンスセルの閾値電圧を検出することを特徴とする請求項１に記載の不揮発性記憶装置。
3. 前記ダイナミックリファレンスセルに対するベリファイ動作では、通常のプログラム動作時に使用される第１ベリファイ電圧に比して低電圧の第２ベリファイ電圧によりベリファイ動作が行なわれることを特徴とする請求項２に記載の不揮発性記憶装置。
4. 前記メモリセルアレイの外部に配置される第１および第２リファレンスセルを備え、
   前記第１および第２ベリファイ電圧は、第１および第２リファレンスセルの閾値電圧であることを特徴とする請求項３に記載の不揮発性記憶装置。
5. 前記ダイナミックリファレンスセルに対するベリファイ動作において、
   前記ダイナミックリファレンスセルの閾値電圧が前記第２ベリファイ電圧に比して低電圧である場合、以降のプログラム動作では、前記第２ベリファイ電圧によりベリファイ動作が行なわれ、
   前記ダイナミックリファレンスセルの閾値電圧が前記第２ベリファイ電圧に比して高電圧である場合、以降のプログラム動作では、前記第１ベリファイ電圧によりベリファイ動作が行なわれることを特徴とする請求項３に記載の不揮発性記憶装置。
6. 前記ダイナミックリファレンスセルに対するベリファイ動作において、前記ダイナミックリファレンスセルの閾値電圧が前記第２ベリファイ電圧に比して高電圧である場合、以降のプログラム動作では通常のバイアスストレスが印加され、
   前記ダイナミックリファレンスセルの閾値電圧が前記第２ベリファイ電圧に比して低電圧である場合、以降のプログラム動作では、バイアスストレスが緩和されることを特徴とする請求項３に記載の不揮発性記憶装置。
7. 前記バイアスストレスの緩和とは、前記通常のバイアスストレスよりその印加パルス時間の短縮、または／およびバイアス電圧の低下であることを特徴とする請求項６に記載の不揮発性記憶装置。
8. 前記ダイナミックリファレンスセルは、
   プログラム状態である第１のダイナミックリファレンスセルと、
   消去状態である第２のダイナミックリファレンスセルとを含むことを特徴とする請求項１に記載の不揮発性記憶装置。
9. 前記第１のダイナミックリファレンスセルの閾値電圧に応じて、プログラム動作時のベリファイ電圧を調整することを特徴とする請求項８に記載の不揮発性記憶装置。
10. 前記メモリセルは電荷蓄積層としてフローティングゲートを有することを特徴とする請求項１に記載の不揮発性記憶装置。
11. 前記メモリセルは電荷蓄積層として絶縁膜からなる電荷トラップ層を有することを特徴とする請求項１に記載の不揮発性記憶装置。
12. メモリセルと、
    前記メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数の前記メモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルと、
    固定電流源とを備え、
    前記メモリセルのプログラム動作では、前記ダイナミックリファレンスセルから出力される電流と前記固定電流源から出力される電流との按分により生成される電流を、ベリファイ動作時のリファレンス電流とすることを特徴とする不揮発性記憶装置。
13. 前記固定電流源は、前記メモリセルアレイの外部に配置される第３リファレンスセルであることを特徴とする請求項１２に記載の不揮発性記憶装置。
14. プログラムされた状態にある第１のダイナミックリファレンスセルと、
    消去された状態にある第２のダイナミックリファレンスセルと、
    前記第１および第２のダイナミックリファレンスセルが接続され、前記第１および第２のダイナミックリファレンスセルによる電流を平均化する平均化回路と、
    プログラムベリファイ時、前記平均化回路への接続を、前記第２のダイナミックリファレンスセルから前記固定電流源に切り替える切り替え部とを備えることを特徴とする請求項１２に記載の不揮発性記憶装置。
15. メモリセルと、前記メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数の前記メモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルとを備える不揮発性記憶装置の制御方法であって、
    消去動作の後に、前記ダイナミックリファレンスセルに対してプログラム動作を行なうステップと、
    前記メモリセルに対してプログラム動作を行なうステップとを有し、
    前記メモリセルに対するプログラム動作のステップは、
    プログラム状態にある前記ダイナミックリファレンスセルの閾値電圧に応じて、ベリファイ電圧を調整するステップを有することを特徴とする不揮発性記憶装置の制御方法。
16. 前記メモリセルに対するプログラム動作のステップは、
    前記ベリファイ電圧を調整するステップに先立ち、プログラム状態にある前記ダイナミックリファレンスセルに対するベリファイ動作を行なうステップを有することを特徴とする請求項１５に記載の不揮発性記憶装置の制御方法。
17. 前記ダイナミックリファレンスセルに対するベリファイ動作のステップでは、通常のプログラム動作におけるベリファイ動作での第１ベリファイ電圧に比して低電圧の第２ベリファイ電圧によりベリファイ動作が行なわれることを特徴とする請求項１６に記載の不揮発性記憶装置の制御方法。
18. 前記ダイナミックリファレンスセルに対するベリファイ動作のステップにおいて、前記ダイナミックリファレンスセルの閾値電圧が前記第２ベリファイ電圧に比して低電圧である場合には、前記ベリファイ電圧を調整するステップにおいて、前記第２ベリファイ電圧によりベリファイ動作が行なわれ、
    前記ダイナミックリファレンスセルに対するベリファイ動作のステップにおいて、前記ダイナミックリファレンスセルの閾値電圧が前記第２ベリファイ電圧に比して高電圧である場合には、前記ベリファイ電圧を調整するステップにおいて、前記第１ベリファイ電圧によりベリファイ動作が行なわれることを特徴とする請求項１７に記載の不揮発性記憶装置の制御方法。
19. 前記ダイナミックリファレンスセルに対するベリファイ動作のステップにおいて、前記ダイナミックリファレンスセルの閾値電圧が前記第２ベリファイ電圧に比して低電圧である場合、
    前記メモリセルに対するプログラム動作のステップは、
    通常のプログラム動作において印加されるバイアスに比して、ストレス緩和されたバイアスを印加することを特徴とする請求項１７に記載の不揮発性記憶装置の制御方法。
20. 前記ストレス緩和とは、バイアス印加パルスの時間短縮、または／およびバイアス印加パルス間でのバイアス電圧の増加幅の縮小であることを特徴とする請求項１９に記載の不揮発性記憶装置の制御方法。
21. メモリセルと、前記メモリセルと同等の構成を有してメモリセルアレイ内に配置され、複数の前記メモリセルに共有されて読み出し動作時にリファレンス電流を提供するダイナミックリファレンスセルとを備える不揮発性記憶装置の制御方法であって、
    前記メモリセルのプログラム動作では、
    前記ダイナミックリファレンスセルから出力される電流と固定電流源から出力される電流とを按分するステップと、
    前記按分のステップにより生成される電流をリファレンス電流としてベリファイ動作を行なうステップとを有することを特徴とする不揮発性記憶装置の制御方法。

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