JP2011138569A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP2011138569A JP2011138569A JP2009296343A JP2009296343A JP2011138569A JP 2011138569 A JP2011138569 A JP 2011138569A JP 2009296343 A JP2009296343 A JP 2009296343A JP 2009296343 A JP2009296343 A JP 2009296343A JP 2011138569 A JP2011138569 A JP 2011138569A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- transistor
- potential
- memory cell
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Abstract
【課題】隣接ビット線間の寄生容量が増大する場合であってもビット線の充電能力を向上させて高速充電を実現する。
【解決手段】不揮発性半導体記憶装置は、メモリセルトランジスタと、ワード線と、ロウデコーダと、ビット線と、前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、前記ビット線と前記センスアンプとの間に直列に接続された第1のビット線クランプ用トランジスタと、前記第1のビット線クランプ用トランジスタと並列に接続され、前記第1のビット線クランプ用トランジスタよりも電流駆動能力の高い第2のビット線クランプトランジスタと、前記ビット線の充電開始から所定の期間は、前記第1及び第2のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第2のビット線クランプ用トランジスタのみをオフさせるビット線制御回路とを具備する。
【選択図】図2
【解決手段】不揮発性半導体記憶装置は、メモリセルトランジスタと、ワード線と、ロウデコーダと、ビット線と、前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、前記ビット線と前記センスアンプとの間に直列に接続された第1のビット線クランプ用トランジスタと、前記第1のビット線クランプ用トランジスタと並列に接続され、前記第1のビット線クランプ用トランジスタよりも電流駆動能力の高い第2のビット線クランプトランジスタと、前記ビット線の充電開始から所定の期間は、前記第1及び第2のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第2のビット線クランプ用トランジスタのみをオフさせるビット線制御回路とを具備する。
【選択図】図2
Description
本発明は、不揮発性半導体記憶装置に係り、例えば、NAND型フラッシュメモリに関する。
従来、NAND型フラッシュメモリの読み出し特性は、主にビット線の充電で律束されている。このようなNAND型フラッシュメモリにおいては、製造プロセスの微細化に伴い、メモリセル電流の減少、隣接ビット線、または隣隣接ビット線との相互干渉が顕著となり、読み出し特性は劣化する傾向にある。
また、NAND型フラッシュメモリの内部動作として一般に行われる書き込み、または消去動作時のメモリセルの閾値検査(以下ベリファイ)も読み出し動作に他ならないので、読み出し特性だけではなく、書き込み、または消去特性についても同様に劣化する傾向にある(例えば、特許文献1参照)。
本発明は、隣接ビット線間の寄生容量が増大する場合であってもビット線の充電能力を向上させて高速充電を実現することが可能な不揮発性半導体記憶装置を提供する。
本発明の実施例に係る不揮発性半導体記憶装置は、電気的にデータの書き換えが可能なメモリセルトランジスタと、前記メモリセルトランジスタのゲートに接続されたワード線と、前記ワード線に読み出し電圧を印加するロウデコーダと、前記メモリセルトランジスタのドレインに接続されたビット線と、前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、前記ビット線と前記センスアンプとの間に直列に接続された第1のビット線クランプ用トランジスタと、前記第1のビット線クランプ用トランジスタと並列に接続され、前記第1のビット線クランプ用トランジスタよりも電流駆動能力の高い第2のビット線クランプトランジスタと、前記ビット線の充電開始から所定の期間は、前記第1及び第2のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第2のビット線クランプ用トランジスタのみをオフさせるビット線制御回路と、を具備する。
本発明の実施例に係る不揮発性半導体記憶装置は、電気的にデータの書き換えが可能なメモリセルトランジスタと、前記メモリセルトランジスタのゲートに接続されたワード線と、前記ワード線に読み出し電圧を印加するロウデコーダと、前記メモリセルトランジスタのドレインに接続されたビット線と、一端が前記ビット線に接続され、他端が第1のノードに接続された、前記ビット線の電位を固定する第1のトランジスタと、一端が前記第1のノードに接続され、他端が電源電圧に接続された、前記第1のノードの電位を固定する第2のトランジスタと、一端が前記第1のノードに接続され、他端が第2のノードに接続された、前記第1のノードの電位を固定する第3のトランジスタと、一端が前記第2のノードに接続され、他端が電源電圧に接続された第4のトランジスタと、前記第1のトランジスタのゲートに第1のゲート電位を印加し、前記第2のトランジスタのゲートに前記第1のゲート電位より高い第2のゲート電位を印加し、前記第3のトランジスタのゲートに前記第2のゲート電位より高い第3のゲート電位を印加し、前記第4のトランジスタのゲートに前記第3のゲート電位より高い第4のゲート電位を印加することで、前記ビット線の電位を前記第1の電位に保持しつつ、前記第2のノードの電位で前記メモリセルトランジスタの保持するデータを判定するビット線制御回路と、を具備し、前記ビット線制御回路は、前記ビット線の急速充電動作として、前記ビット線の充電開始から所定の期間は、前記第2及び第3のトランジスタ、または前記第2及び第4のトランジスタのゲートに前記第1のゲート電位を印加し、前記第1のトランジスタに前記第2乃至第4のいずれかのゲート電位を印加し、前記所定の期間経過後、前記第1乃至第4のトランジスタに前記第1乃至第4のゲート電位を印加する。
本発明によれば、隣接ビット線間の寄生容量が増大する場合であってもビット線の充電能力を向上させて高速充電を実現することが可能な不揮発性半導体記憶装置を提供することができる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
(比較例)
隣接ビット線との相互干渉によって読み出し特性が劣化する現象について、比較例を示して以下説明する。本比較例においては図21乃至図24を参照する。図21は、互いに隣接する3本のビット線BL0〜BL2、それぞれのビット線の電位をクランプするためのNMOSトランジスタNMOS0〜2、それぞれのビット線の電位をセンスするセンスアンプSA0〜2を示している。NMOSトランジスタNMOS0〜2のゲートはゲート信号Clamp_Dによって制御される。それぞれのセンスアンプSA0〜2から流れる電流をISA0〜3と表記し、それぞれのメモリセルを流れる電流をIcell0〜2と表記する。
隣接ビット線との相互干渉によって読み出し特性が劣化する現象について、比較例を示して以下説明する。本比較例においては図21乃至図24を参照する。図21は、互いに隣接する3本のビット線BL0〜BL2、それぞれのビット線の電位をクランプするためのNMOSトランジスタNMOS0〜2、それぞれのビット線の電位をセンスするセンスアンプSA0〜2を示している。NMOSトランジスタNMOS0〜2のゲートはゲート信号Clamp_Dによって制御される。それぞれのセンスアンプSA0〜2から流れる電流をISA0〜3と表記し、それぞれのメモリセルを流れる電流をIcell0〜2と表記する。
本比較例では、読み出し動作において、ビット線BL1に接続されたメモリセルMC1がオンし、ビット線BL0,2に接続されたメモリセルMC0,2がオフする場合について説明する。このような場合の読み出し動作におけるビット線電位の変化、センスアンプから流れる電流の変化を図22及び図23に示す。図22は、読み出し動作時の時間とビット線電位との関係を示している。図23は、読み出し動作時の時間とセンスアンプ電流との関係を示している。
図22及び図23に示すように、オフ状態のメモリセルMC0,2に接続されたビット線BL0,2の充電が、動作点が一番高いので、その充電時間が長い。また、オン状態のメモリセルMC1に接続されたビット線BL1は、隣接するビット線BL0及びBL2間の寄生容量により高い電位に持ち上げられ、センスアンプSA0,2から見たと、見かけ上のメモリセル電流ISA0,2が減少することになる。
このように、メモリセルの微細化により、オン状態でのメモリセル電流が減少するとともに、ビット線間寄生容量の増大が顕著になる結果、より長い時間待たないと、オン状態のメモリセル・オフ状態のメモリセル両方について、センスアンプから見たメモリセル電流が安定しなくなるという現象が本願発明者によって見出された。
また、図24は、ビット線の電位変化のメカニズムを説明するための負荷特性図である。図24に示すように、ビット線の電位はビット線電位をクランプするNMOSトランジスタの特性に沿って変化し、動作点に達する。逆に言えば、このNMOSトランジスタの負荷特性が、ビット線充電能力を決定する要因となっている。
上記観点に基づき、以下、本発明の複数の実施例について、図面を参照しながら説明する。本実施例に係る不揮発性半導体記憶装置として、例えば、NAND型フラッシュメモリを挙げて説明する。
[実施例1]
図1は、本発明の一態様である実施例1に係るNAND型フラッシュメモリ100の構成の一例を示すブロック図である。また、図2は、図1に示すメモリセルアレイ1、ビット線制御回路2、およびロウデコーダ6を含む、実施例1に係るNAND型フラッシュメモリ100の要部を示す回路図である。
図1は、本発明の一態様である実施例1に係るNAND型フラッシュメモリ100の構成の一例を示すブロック図である。また、図2は、図1に示すメモリセルアレイ1、ビット線制御回路2、およびロウデコーダ6を含む、実施例1に係るNAND型フラッシュメモリ100の要部を示す回路図である。
図1に示すように、NAND型フラッシュメモリ100は、メモリセルアレイ1と、ビット線制御回路2と、カラムデコーダ3と、データ入出力バッファ4と、データ入出力端子5と、ロウデコーダ6と、制御回路7と、制御信号入力端子8と、ソース線制御回路9と、ウェル制御回路10と、を備える。
メモリセルアレイ1は、複数のビット線BLと、複数のワード線WLと、ソース線SRCとを含む。このメモリセルアレイ1は、電気的に書き換えが可能なメモリセルMCがマトリクス状に配置された複数のブロックBLKで構成されている。メモリセルMCは、例えば、制御ゲート電極及び浮遊ゲート電極を含む積層構造からなり、浮遊ゲート電極に注入された電荷量により定まるトランジスタの閾値の変化によって二値、あるいは多値データを記憶する。また、メモリセルMCは、窒化膜に電子をトラップするMONOS(Metal - Oxide - Nitride - Oxide - Silicon)構造を有するものであっても良い。
このメモリセルアレイ1には、ビット線BLの電圧を制御するためのビット線制御回路2と、ワード線WLの電圧を制御するためのロウデコーダ6とが接続されている。データの消去動作時には、何れかのブロックBLKがロウデコーダ6により選択され、残りのブロックBLKが非選択とされる。
ビット線制御回路2は、メモリセルアレイ1内のビット線BLの電圧をセンス増幅するセンスアンプSAと、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路(図示せず)と、後述するクランプ用のNMOSトランジスタを制御する充電制御回路2−1とを含む。
このビット線制御回路2は、ビット線BLを介してメモリセルアレイ1中のメモリセルMCのデータを読み出したり、ビット線BLを介して該メモリセルMCの状態を検出したり、ビット線BLを介して該メモリセルMCに書き込み制御電圧を印加して該メモリセルMCに書き込みを行う。
また、ビット線制御回路2には、カラムデコーダ3、データ入出力バッファ4が接続されている。ビット線制御回路2内の該データ記憶回路は、カラムデコーダ3により選択され、このデータ記憶回路に読み出されたメモリセルMCのデータは、データ入出力バッファ4を介してデータ入出力端子5から外部へ出力される。
また、外部からデータ入出力端子5に入力された書き込みデータは、データ入出力バッファ4を介して、カラムデコーダ3によって選択された該データ記憶回路に記憶される。データ入出力端子5からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。
ロウデコーダ6は、メモリセルアレイ1に接続されている。このロウデコーダ6は、メモリセルアレイ1のワード線WL及び選択ゲート線VSGS、VSGDに、読み出し動作、書き込み動作、或いは消去動作において必要な電圧を印加する。また、ロウデコーダ6は、ワード線WL及び選択ゲート線VSGS、VSGDに選択的に電圧を印加するために、後述する複数の制御線に接続されたドライバ制御回路6−1を含む。
ソース線制御回路9は、メモリセルアレイ1に接続されている。ソース線制御回路9は、ソース線SRCの電圧を制御する。
ウェル制御回路10は、メモリセルアレイ1に接続されている。このウェル制御回路10は、メモリセルMCが形成される半導体基板(ウェル)の電圧を制御するようになっている。本実施例では、メモリセルアレイ1は二重ウェル構造を採用しており、半導体基板上に形成されたNウェル(Well(N))、更に、このNウェル上に形成されたPウェル(Well(P))内に、複数のブロックBLKが配置されている。
制御回路7は、メモリセルアレイ1、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10を制御する。制御回路7には、電源電圧を昇圧する昇圧回路(図示せず)が含まれているものとする。制御回路7は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路2、カラムデコーダ3、データ入出力バッファ4、ロウデコーダ6、ソース線制御回路9、および、ウェル制御回路10に供給する。
制御回路7は、外部から制御信号入力端子8を介して入力される制御信号(コマンドラッチイネーブル信号CLE、アドレスラッチイネーブル信号ALE、レディ/ビジー信号RY/BY等)およびデータ入出力端子5からデータ入出力バッファ4を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路7は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ1の各部に供給する。
ここで、図2に示すように、メモリセルアレイ1は、直列接続された複数のメモリセルMCからなるNANDストリングが並列に配置されて構成されるブロックBLK0、BLK1、…BLKnを有する。NANDストリングは直列接続されたn(例えば64)個のメモリセルMCから構成され、NANDストリングの一端にはドレイン側選択MOSトランジスタSGDが、他端にはソース側選択MOSトランジスタSGSが接続されている。また、ソース側選択MOSトランジスタSGSは、ソース線SRCに接続されている。
各行に配置されたメモリセルMCの制御ゲート電極は、それぞれ、ワード線WL0〜WLnに接続されている。なお、図2では、簡単のため、ワード線WL0、WL1、WLn−1、WLnのみを表記しており、その間に配置されるワード線は省略している。以下、複数のワード線を特に区別する必要がない場合は、単にワード線WLと表記する場合がある。ドレイン側選択MOSトランジスタSGDのゲートは、ドレイン側選択ゲート線VSGDに接続されている。ソース側選択MOSトランジスタSGSのゲートは、ソース側選択ゲート線VSGSに接続されている。
また、ロウデコーダ6は、ドライバ回路6−1と、各ブロックBLKに対応した複数の転送NMOSトランジスタTSGS、TSGD、TWL0〜TWLnと、制御線G_VSGS、G_VSGD、G_WL0、G_WL1、…G_WLn−1、G_WLnとを有する。転送NMOSトランジスタTSGS、TSGDのドレインは、ソース側選択ゲート線VSGS、ドレイン側選択ゲート線VSGDにそれぞれ接続されている。転送NMOSトランジスタTWL0〜TWLnのドレインは、各メモリセルMCの制御ゲートに接続されたワード線WL0〜WLnにそれぞれ接続されている。
転送NMOSトランジスタTSGS、TSGD、TWL0〜TWLnのソースは、ドライバ回路6−1に接続された制御線G_VSGS、G_VSGDE、G_WL0、G_WL1、…G_WLn−1、G_WLnにそれぞれ接続されている。転送NMOSトランジスタTSGS、TSGDTWL0〜TWLnのゲートには、外部アドレスに応じたブロック選択信号が入力される。ドライバ回路6−1は、制御回路7の出力に応じて、転送NMOSトランジスタTSGS、TSGD、TWL0〜TWLnのゲート電圧およびソース電圧を制御する。
即ち、ロウデコーダ6は、ドライバ回路6−1で転送NMOSトランジスタのゲート電圧及びソース電圧を制御することにより、メモリセルアレイ1内の任意のブロックBLKを選択し、選択したブロックBLKに対する書き込みまたは読み出し動作を実行する。
一方、ビット線BL0、BL1、BL2は、ワード線WL0〜WLn及びソース線SRCと直行するように配置されている。図2ではビット線BL0、BL1、BL2の3本のみを具体的に示しているが、ビット線の数は当然これに限定されるものではなく、例えば、1つのブロックBLKについて2048本のビット線が並列に配置されるなど、その総数については任意である。
ビット線制御回路2のセンスアンプSA0、SA1、及びSA2は、それぞれクランプ用のNMOSトランジスタを介して、ビット線BL0、BL1、及びBL2に接続されている。センスアンプSAは、接続されたビット線BLの電位をセンスし、または制御する。以下では、図3を参照して、本実施例の要部であるビット線制御回路2の内部構成について具体的に説明する。
図3は、本施例に係るビット線制御回路2、及び選択ワード線WLを抜き出して図示したものである。ビット線制御回路2は、充電制御回路2−1、ビット線をクランプするクランプ用トランジスタNMOS0、NMOS1、NMOS2、NMOS00、NMOS10、NMOS20、センスアンプSA0、SA1、SA2を有する。
クランプ用トランジスタNMOS0は、ビット線BL0とセンスアンプSA0との間に直列に接続されている。即ち、クランプ用トランジスタNMOS0の一端はビット線BL0に接続され、他端はセンスアンプSA0に接続されている。クランプ用トランジスタNMOS1は、ビット線BL1とセンスアンプSA1との間に直列に接続されている。即ち、クランプ用トランジスタNMOS1の一端はビット線BL1に接続され、他端はセンスアンプSA1に接続されている。クランプ用トランジスタNMOS2は、ビット線BL2とセンスアンプSA2との間に直列に接続されている。即ち、クランプ用トランジスタNMOS2の一端はビット線BL2に接続され、他端はセンスアンプSA2に接続されている。
クランプ用トランジスタNMOS00は、クランプ用トランジスタNMOS0と並列に接続されている。即ち、クランプ用トランジスタNMOS00の一端は、クランプ用NMOSトランジスタ0の一端及びビット線BL0に接続され、他端はクランプ用トランジスタNMOS0の他端及びセンスアンプSA0に接続されている。
クランプ用トランジスタNMOS10は、クランプ用トランジスタNMOS1と並列に接続されている。即ち、クランプ用トランジスタNMOS10の一端は、クランプ用NMOSトランジスタ1の一端及びビット線BL1に接続され、他端はクランプ用トランジスタNMOS1の他端及びセンスアンプSA1に接続されている。
クランプ用トランジスタNMOS20は、クランプ用トランジスタNMOS2と並列に接続されている。即ち、クランプ用トランジスタNMOS20の一端は、クランプ用NMOSトランジスタ2の一端及びビット線BL2に接続され、他端はクランプ用トランジスタNMOS2の他端及びセンスアンプSA2に接続されている。
クランプ用トランジスタNMOS0、1、2のゲートは、ゲート信号Clamp_Dによって制御される。クランプ用トランジスタNMOS00、10、20のゲートは、ゲート信号Clamp_D0によって制御される。ゲート信号Clamp_D及びゲート信号Clamp_D0は、充電制御回路2−1によって制御され、図4を用いて後述する制御波形に従ったタイミングで、クランプ用トランジスタのオン、オフが制御される。ここで、クランプ用トランジスタNMOS00、10、20の電流駆動能力は、クランプ用トランジスタNMOS0、1、2の電流駆動能力よりも高いものとする。
図4は、本実施例に係るNAND型フラッシュメモリのデータ読み出し動作時における制御波形を示している。ここでは比較例と同様に、メモリセルMC0,2がオフし、メモリセルMC1がオンする場合を想定する。ビット線制御回路2は、読み出し動作においてロウデコーダ6が選択ワード線WLに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Clamp_D及びClamp_D0を立ち上げ、クランプ用NMOSトランジスタNMOS00、1、2及びクランプ用トランジスタNMOS00、10、20をオンさせる(時刻T0)。これにより、ビット線BL0〜2の充電が開始される。
次に、時刻T0から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D0のみを立ち下げ、クランプ用トランジスタNMOS00、10、20をオフさせる(時刻T1)。図4には、このような制御を行った場合のビット線BL0〜2の電位の変化が示されている。図4から明らかなように、比較例に対して、本実施例の構成によればビット線BLを高速かつ安定に充電できることが分かる。
図5は、本実施例に係るビット線の電位変化のメカニズムを説明する負荷特性図である。図5に示すように、ビット線充電開始当初は、並列接続されたクランプ用トランジスタNMOS00、10、20によりNMOS負荷特性を上げ、急速にビット線を充電し、途中でクランプ用トランジスタNMOS00、10、20をオフさせることで、最終的な動作点はクランプ用トランジスタNMOS0、1、2で決まるように制御する。
なお、本実施例では、更に、クランプ用トランジスタNMOS00、10、20を動作させるゲート信号Clamp_D0の電位を、クランプ用トランジスタNMOS0、1、2を動作させるゲート信号Clamp_Dの電位と同一にすることにより、ビット線BLの過剰な充電を抑制している。
以上、本実施例に係るNAND型フラッシュメモリ100によれば、オフ状態のメモリセルMCに接続されたビット線BLをより短い時間で充電させ、ひいては、このビット線に隣接するオン状態のメモリセルMCに接続されたビット線BLを、より短い時間で充電及び安定させることが可能になる。
[実施例2]
本実施例では、実施例1と同様の構成の下で、クランプ用トランジスタNMOS00、10、20の動作タイミングを更に詳細に制御する場合について説明する。本実施例では、メモリセルMCは、1つのメモリセルMCに2ビット以上のデータを保持可能する多値記憶が可能であるとする。多値記憶が可能なメモリセルMCを、以下多値メモリセルMCと表記する。
本実施例では、実施例1と同様の構成の下で、クランプ用トランジスタNMOS00、10、20の動作タイミングを更に詳細に制御する場合について説明する。本実施例では、メモリセルMCは、1つのメモリセルMCに2ビット以上のデータを保持可能する多値記憶が可能であるとする。多値記憶が可能なメモリセルMCを、以下多値メモリセルMCと表記する。
図6は、多値メモリセルMCの閾値分布を示している。ここでは、多値メモリセルMCが2ビットのデータを記憶する場合について示しているが、これに限らず、3ビット以上のデータを保持する場合についても同様に本実施例を適用することが可能である。多値メモリセルMCは閾値電圧(Vth)の順に、データ“11”、“10”、“00”、“01”のいずれかを保持する。
図6において、VA、VB、VCは、多値メモリセルMCが保持するデータを判別するために、読み出し動作において選択ワード線に印加される読み出し電圧である。Vreadは、非選択のワード線に接続された多値メモリセルMCをその保持するでーたによらず導通させるために印加される読み出し電圧である。例えば、図6に示すようなデータの割付を行った場合、多値メモリセルMCの上位ページを読み出す際は、読み出し電圧VA及びVCで読み出し動作を行うことでデータの判別が可能である。また、書き込み動作にも、多値メモリセルMCが所望の閾値電圧まで書き込まれたかを検査するために、ベリファイ電圧verify_A、verify_B、verify_Cを選択ワード線に印加して読み出し動作を実行する(ベリファイ読み出し)ことが行われる。
このように、多値メモリセルMCに保持されたデータを読み出す場合、同一メモリセルMCを、ワード線WLに印加する電位を変えながら連続して複数回読み出すと効率が良い。図7は、ワード線WLに印加する電位を変えながら、同一のメモリセルMCを連続して複数回読み出す場合の制御波形を示している。
ここで、図7に示すように、ワード線WLの電位が切り替わる際に、選択メモリセルMC1の保持するデータによっては、メモリセル電流Icellが変化する場合がある。即ち、選択ワード線WLの電位が切り替わる際に、ビット線BL1の電位が変化する場合がある。ビット線BL1の電位が変化すると、隣接ビット線間の寄生容量の影響で、ビット線BL0、2の電位が変化し、その分ビット線BL0、2を再充電する必要が生じる。この再充電に関しても、オフ状態のメモリセルMC0、2に接続されたビット線BL0、2が充電されるまで、隣接するオン状態のメモリセルMCのビット線BL1が安定しない現象が発生する。
そこで、ビット線制御回路2は、読み出し動作においてワード線WLの電位が切り替わると同時に、ゲート信号Clamp_D及びClamp_D0を立ち上げ、クランプ用NMOSトランジスタNMOS00、1、2及びクランプ用トランジスタNMOS00、10、20をオンさせる(時刻T2)。これにより、ビット線BL0、2の再充電が開始される。次に、時刻T2から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D0のみを立ち下げ、クランプ用トランジスタNMOS00、10、20をオフさせる(時刻T3)。
このように、本実施例に係るNAND型フラッシュメモリ100によれば、実施例1の動作タイミングに加えて、ワード線WLの電位が切り替わるタイミングにおいても、再度ゲート信号Clamp_D0を立ち上げ、クランプ用トランジスタNMOS00、10、20を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルMCに接続されたビット線BLをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルMCに接続されたビット線BLを、より短い時間で充電及び安定させることが可能になる。
[実施例3]
実施例2のように、ワード線WLに印加する電位を変えながら同一のメモリセルMCを連続して複数回読み出す場合、第1の読み出し電圧(例えば、ベリファイ電圧verify_A)をワード線に印加して読み出し(検査)が終わったオン状態のメモリセルMCを、第1の読み出し電圧よりも高い第2の読み出し電圧(ベリファイ電圧verify_B)をワード線に印加する際にも読み出すようにすると、垂れ流し電流となり、消費電流が増加する。
実施例2のように、ワード線WLに印加する電位を変えながら同一のメモリセルMCを連続して複数回読み出す場合、第1の読み出し電圧(例えば、ベリファイ電圧verify_A)をワード線に印加して読み出し(検査)が終わったオン状態のメモリセルMCを、第1の読み出し電圧よりも高い第2の読み出し電圧(ベリファイ電圧verify_B)をワード線に印加する際にも読み出すようにすると、垂れ流し電流となり、消費電流が増加する。
そこで、本実施例では、図8に示すように、読み出しデータに応じ、読み出し終わったオン状態のメモリセルMCに接続されたビット線BLは、次のより高いワード線電位が印加される際には充電しないように、それぞれのセンスアンプSAの前段にスイッチを設けている(以下ロックアウト方式)。図8は、ロックアウト方式を採用した場合のビット線制御回路2を示している。ビット線制御回路2以外の構成については図2と実質的に同様であるため、その説明を省略する。
ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、1、2、クランプ用トランジスタNMOS00、10、20、センスアンプSA0、1、2、及びスイッチSW0、/SW0、SW1、/SW1、SW2、/SW2を有する。充電制御回路2−1、クランプ用トランジスタNMOS0、1、2、クランプ用トランジスタNMOS00、10、20については実施例1、2と同様の構成であるためその説明を省略する。ここで、記号“/”は、反転信号が入力されることを意味している。
クランプ用トランジスタNMOS0の他端及びクランプ用トランジスタNMOS00の他端は、スイッチSW0を介して、センスアンプSA0に接続されている。またクランプ用トランジスタNMOS0の他端及びクランプ用トランジスタNMOS00の他端は、スイッチ/SW0を介して、RST電位に接続されている。スイッチSW0及び/SW0は、センスアンプSA0がビット線BL0の電位を判定した結果であるデータ0に基づいてそのオン/オフが制御される。
クランプ用トランジスタNMOS1の他端及びクランプ用トランジスタNMOS10の他端は、スイッチSW1を介して、センスアンプSA1に接続されている。またクランプ用トランジスタNMOS1の他端及びクランプ用トランジスタNMOS10の他端は、スイッチ/SW1を介して、RST電位に接続されている。スイッチSW1及び/SW1は、センスアンプSA1のビット線BL1の電位を判定した結果であるデータ1に基づいてそのオン/オフが制御される。
クランプ用トランジスタNMOS2の他端及びクランプ用トランジスタNMOS20の他端は、スイッチSW2を介して、センスアンプSA2に接続されている。またクランプ用トランジスタNMOS2の他端及びクランプ用トランジスタNMOS20の他端は、スイッチ/SW2を介して、RST電位に接続されている。スイッチSW2及び/SW2は、センスアンプSA2がビット線BL2の電位を判定した結果であるデータ2に基づいてそのオン/オフが制御される。
上記構成によれば、読み出しデータに応じ、読み出し終わったオン状態のメモリセルMCに接続されたビット線BLは、次のより高いワード線電位が印加される際には充電しないような制御が可能であるが、一方でその機能を利用して、同一のワード線電位で複数回(例えば、2回)の読み出しを行い、データ判定の信頼性を向上させることも可能である。このような場合について図9を参照して説明する。
図9は、ロックアウト動作を利用した同一ワード線電位での複数回の読み出しを実行する場合の制御波形を示している。図9に示すように、同じワード線電位で読み出す際にも、メモリセル電流Icellの多いオン状態のメモリセルMCの保持するデータを1回目の読み出しで確定してロックアウトし、2回目の読み出しでメモリセル電流Icellの少ないオン状態のメモリセルMCが保持するデータを確定することがある。このロックアウト動作により、オン状態のメモリセルMC1に接続されたビット線BL1の電位がRST電位(例えば接地電位)に遷移し、オフ状態のメモリセルMC0、2に接続された隣接ビット線BL0、2の電位が変化し、再充電する必要が生じる。
そこで、ビット線制御回路2は、読み出し動作においてワード線WLの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、ゲート信号Clamp_D及びClamp_D0を立ち上げ、クランプ用NMOSトランジスタNMOS00、1、2及びクランプ用トランジスタNMOS00、10、20をオンさせる(時刻T2)。これにより、ビット線BL0、2の再充電が開始される。次に、時刻T2から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D0のみを立ち下げ、クランプ用トランジスタNMOS00、10、20をオフさせる(時刻T3)。
このように、本実施例に係るNAND型フラッシュメモリ100によれば、読み出し動作においてワード線WLの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、再度ゲート信号Clamp_D0を立ち上げ、クランプ用トランジスタNMOS00、10、20を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルMCに接続されたビット線BLをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルMCに接続されたビット線BLを、より短い時間で充電及び安定させることが可能になる。
[実施例4]
実施例2のように、ワード線WLに印加する電位を変えながら、同一のメモリセルMCを連続して複数回読み出す場合、次にワード線WLに印加する読み出し電圧によってビット線BLの電位が変化する場合と、変化しない場合とがあり、また、変化する場合でも、その変化量はビット線BLに接続されたメモリセルMCの閾値電圧のばらつきによってそれぞれ異なる可能性がある。これら多様なビット線電位の組み合わせが考えられる場合、一律に制御しようとすると設定が困難になる場合がある。
実施例2のように、ワード線WLに印加する電位を変えながら、同一のメモリセルMCを連続して複数回読み出す場合、次にワード線WLに印加する読み出し電圧によってビット線BLの電位が変化する場合と、変化しない場合とがあり、また、変化する場合でも、その変化量はビット線BLに接続されたメモリセルMCの閾値電圧のばらつきによってそれぞれ異なる可能性がある。これら多様なビット線電位の組み合わせが考えられる場合、一律に制御しようとすると設定が困難になる場合がある。
そこで、本実施例では、図10のように、ビット線電位を初期化(放電)するためのリセット用トランジスタを設けていることを特徴とする。図10は、本実施例に係るビット線制御回路2を示している。ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、NMOS1、NMOS2、リセット用トランジスタNMOS01、NMOS11、NMOS21、及びセンスアンプSA0、SA1、SA2を有する。
クランプ用トランジスタNMOS0の一端はビット線BL0に接続され、他端はセンスアンプSA0に接続されている。リセット用トランジスタNMOS01の一端はビット線BL0及びクランプ用トランジスタNMOS0の一端に接続され、他端はリセット電位に接続されている。
クランプ用トランジスタNMOS1の一端はビット線BL1に接続され、他端はセンスアンプSA1に接続されている。リセット用トランジスタNMOS11の一端はビット線BL1及びクランプ用トランジスタNMOS1の一端に接続され、他端はリセット電位に接続されている。
クランプ用トランジスタNMOS2の一端はビット線BL2に接続され、他端はセンスアンプSA2に接続されている。リセット用トランジスタNMOS21の一端はビット線BL2及びクランプ用トランジスタNMOS2の一端に接続され、他端はリセット電位に接続されている。
クランプ用トランジスタNMOS0、NMOS1、NMOS2のゲートはゲート信号Clamp_Dによって制御されている。リセット用トランジスタNMOS01、NMOS11、NMOS21のゲートはゲート信号RSTによって制御されている。充電制御回路2−1は、ゲート信号Clamp_D、ゲート信号RSTの立ち上げ、立ち下げを制御することで、ビット線BL0−2を充電する。
図11は、本実施例に係るビット線制御回路2において、ワード線電位が切り替わるタイミングでビット線電位を初期化する場合の制御波形を示している。ここではメモリセルMC0,2がオフし、メモリセルMC1がオンする場合を想定する。
ビット線制御回路2は、読み出し動作においてロウデコーダ6が選択ワード線WLに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Clamp_Dを立ち上げてクランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0〜2の充電が開始される(時刻T0)。
次に、ビット線制御回路2は、ワード線WLの電位が切り替わると同時に、ゲート信号Clamp_Dを立ち下げ、クランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオフさせ、かつ、ゲート信号RSTを立ち上げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオンさせる。これにより、ビット線BL0―2の電位は初期化される。(時刻T1)。
次に、時刻T1から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_Dを立ち上げ、クランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0―2の再充電が開始される。(時刻T2)。
このように、ビット線電位を放電するリセット用トランジスタを配置し、図11のようにワード線電位が切り替わる2回目以降の読み出しのタイミングでビット線電位を初期化することが可能になり、ワード線WLに印加する読み出し電圧によってビット線BLの電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
[実施例5]
本実施例は、実施例3で説明したロックアウト方式を実施例4に組み合わせた場合の構成について説明する。図12は、本実施例に係るビット線制御回路2の構成を示している。ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、NMOS1、NMOS2、リセット用トランジスタNMOS01、NMOS11、NMOS21、スイッチSW0、/SW0、SW1、/SW1、SW2、/SW2、及びセンスアンプSA0、SA1、SA2を有する。
本実施例は、実施例3で説明したロックアウト方式を実施例4に組み合わせた場合の構成について説明する。図12は、本実施例に係るビット線制御回路2の構成を示している。ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、NMOS1、NMOS2、リセット用トランジスタNMOS01、NMOS11、NMOS21、スイッチSW0、/SW0、SW1、/SW1、SW2、/SW2、及びセンスアンプSA0、SA1、SA2を有する。
クランプ用トランジスタNMOS0の一端はビット線BL0に接続され、他端はスイッチSW0を介してセンスアンプSA0に、またスイッチ/SW0を介してRST電位に接続されている。リセット用トランジスタNMOS01の一端はビット線BL0及びクランプ用トランジスタNMOS0の一端に接続され、他端はリセット電位に接続されている。スイッチSW0及び/SW0は、センスアンプSA0がビット線BL0の電位を判定した結果であるデータ0に基づいてそのオン/オフが制御される。
クランプ用トランジスタNMOS1の一端はビット線BL1に接続され、他端はスイッチSW1を介してセンスアンプSA1に、またスイッチ/SW1を介してRST電位に接続されている。リセット用トランジスタNMOS11の一端はビット線BL1及びクランプ用トランジスタNMOS1の一端に接続され、他端はリセット電位に接続されている。スイッチSW1及び/SW1は、センスアンプSA1がビット線BL1の電位を判定した結果であるデータ1に基づいてそのオン/オフが制御される。
クランプ用トランジスタNMOS2の一端はビット線BL2に接続され、他端はスイッチSW2を介してセンスアンプSA2に、またスイッチ/SW2を介してRST電位に接続されている。リセット用トランジスタNMOS21の一端はビット線BL2及びクランプ用トランジスタNMOS2の一端に接続され、他端はリセット電位に接続されている。スイッチSW2及び/SW2は、センスアンプSA2がビット線BL2の電位を判定した結果であるデータ2に基づいてそのオン/オフが制御される。
クランプ用トランジスタNMOS0、NMOS1、NMOS2のゲートはゲート信号Clamp_Dによって制御されている。リセット用トランジスタNMOS01、NMOS11、NMOS21のゲートはゲート信号RSTによって制御されている。充電制御回路2−1は、ゲート信号Clamp_D、ゲート信号RSTの立ち上げ、立ち下げを制御することで、ビット線BL0−2を充電する。
図13は、ロックアウト動作を利用した同一ワード線電位での複数回の読み出しを実行する場合の制御波形を示している。ロックアウト動作により、オン状態のメモリセルMC1に接続されたビット線BL1の電位がRST電位(例えば接地電位)に遷移し、オフ状態のメモリセルMC0、2に接続された隣接ビット線BL0、2の電位が変化し、再充電する必要が生じる。
ビット線制御回路2は、読み出し動作においてロウデコーダ6が選択ワード線WLに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Clamp_Dを立ち上げてクランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0〜2の充電が開始される(時刻T0)。
次に、ビット線制御回路2は、読み出し動作においてワード線WLの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、ゲート信号Clamp_Dを立ち下げてクランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオフさせ、かつ、ゲート信号RSTを立ち上げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオンさせる。これにより、ビット線BL0―2の電位は初期化される。(時刻T1)。
次に、時刻T1から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_Dを立ち上げ、クランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0、2の再充電が開始される。図13では、ビット線BL1に接続されたメモリセルMC1について読み出しが終了し、ロックアウト動作により再充電が行われない場合について示している(時刻T2)。
このように、本実施例によれば、ロックアウト動作が行われる2回目以降の読み出しの際、ビット線電位を初期化することが可能になり、ロックアウト動作によってビット線電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
[実施例6]
本実施例は、実施例2に係るビット線制御回路2と、実施例4に係るリセット用トランジスタとを組み合わせた場合の構成について説明する。図14は、本実施例に係るビット線制御回路2の構成を示している。ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、NMOS1、NMOS2、NMOS00、NMOS10、NMOS20、リセット用トランジスタNMOS01、NMOS11、NMOS21、及びセンスアンプSA0、SA1、SA2を有する。
本実施例は、実施例2に係るビット線制御回路2と、実施例4に係るリセット用トランジスタとを組み合わせた場合の構成について説明する。図14は、本実施例に係るビット線制御回路2の構成を示している。ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、NMOS1、NMOS2、NMOS00、NMOS10、NMOS20、リセット用トランジスタNMOS01、NMOS11、NMOS21、及びセンスアンプSA0、SA1、SA2を有する。
クランプ用トランジスタNMOS0は、ビット線BL0とセンスアンプSA0との間に直列に接続されている。即ち、クランプ用トランジスタNMOS0の一端はビット線BL0に接続され、他端はセンスアンプSA0に接続されている。クランプ用トランジスタNMOS1は、ビット線BL1とセンスアンプSA1との間に直列に接続されている。即ち、クランプ用トランジスタNMOS1の一端はビット線BL1に接続され、他端はセンスアンプSA1に接続されている。クランプ用トランジスタNMOS2は、ビット線BL2とセンスアンプSA2との間に直列に接続されている。即ち、クランプ用トランジスタNMOS2の一端はビット線BL2に接続され、他端はセンスアンプSA2に接続されている。
クランプ用トランジスタNMOS00は、クランプ用トランジスタNMOS0と並列に接続されている。即ち、クランプ用トランジスタNMOS00の一端は、クランプ用NMOSトランジスタ0の一端及びビット線BL0に接続され、他端はクランプ用トランジスタNMOS0の他端及びセンスアンプSA0に接続されている。
クランプ用トランジスタNMOS10は、クランプ用トランジスタNMOS1と並列に接続されている。即ち、クランプ用トランジスタNMOS10の一端は、クランプ用NMOSトランジスタ1の一端及びビット線BL1に接続され、他端はクランプ用トランジスタNMOS1の他端及びセンスアンプSA1に接続されている。
クランプ用トランジスタNMOS20は、クランプ用トランジスタNMOS2と並列に接続されている。即ち、クランプ用トランジスタNMOS20の一端は、クランプ用NMOSトランジスタ2の一端及びビット線BL2に接続され、他端はクランプ用トランジスタNMOS2の他端及びセンスアンプSA2に接続されている。
リセット用トランジスタNMOS01の一端はビット線BL0、クランプ用トランジスタNMOS0の一端、及びクランプ用トランジスタNMOS00の一端に接続され、他端はリセット電位に接続されている。
リセット用トランジスタNMOS11の一端はビット線BL1、クランプ用トランジスタNMOS1の一端、及びクランプ用トランジスタNMOS10の一端に接続され、他端はリセット電位に接続されている。
リセット用トランジスタNMOS21の一端はビット線BL2、クランプ用トランジスタNMOS2の一端、及びクランプ用トランジスタNMOS20の一端に接続され、他端はリセット電位に接続されている。
クランプ用トランジスタNMOS0、NMOS1、NMOS2のゲートは、ゲート信号Clamp_Dによって制御される。クランプ用トランジスタNMOS00、10、20のゲートは、ゲート信号Clamp_D0によって制御される。リセット用トランジスタNMOS01、NMOS11、NMOS21のゲートは、ゲート信号RSTによって制御される。ゲート信号Clamp_D、ゲート信号Clamp_D0、及びゲート信号RSTは、充電制御回路2−1によって制御され、図15を用いて後述する制御波形に従ったタイミングでオン、オフが制御される。
図15は、本実施例に係るビット線制御回路2によって、ワード線WLに印加する電位を変えながら、同一のメモリセルMCを連続して複数回読み出す場合の制御波形を示している。ここではメモリセルMC0,2がオフし、メモリセルMC1がオンする場合を想定する。
ビット線制御回路2は、読み出し動作においてロウデコーダ6が選択ワード線WLに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Clamp_D及びゲート信号Clamp_D0を立ち上げてクランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2、NMOS00、NMOS10、NMOS20をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0〜2の充電が開始される(時刻T0)。
次に、時刻T0から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D0のみを立ち下げ、クランプ用トランジスタNMOS00、10、20をオフさせる(時刻T1)。その後、ビット線制御回路2は、1回目の読み出し動作におけるセンスアンプSAのデータ判定結果を確定する。
次に、ビット線制御回路2は、ワード線WLの電位が切り替わると同時に、ゲート信号Clamp_Dを立ち下げ、クランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオフさせ、かつ、ゲート信号RSTを立ち上げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオンさせる。これにより、ビット線BL0―2の電位は初期化される。(時刻T2)。
次に、時刻T2から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D及びClamp_D0を立ち上げてクランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2、NMOS00、NMOS10、NMOS20をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0―2の再充電が開始される。(時刻T3)。
次に、時刻T3から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D0のみを立ち下げ、クランプ用トランジスタNMOS00、10、20をオフさせる(時刻T4)。その後、ビット線制御回路2は、2回目の読み出し動作におけるセンスアンプSAのデータ判定結果を確定する。
このように、本実施例に係るビット線制御回路2によれば、ワード線WLの電位が切り替わるタイミングにおいても、再度ゲート信号Clamp_D0を立ち上げ、クランプ用トランジスタNMOS00、10、20を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルMCに接続されたビット線BLをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルMCに接続されたビット線BLを、より短い時間で充電及び安定させることが可能になる。
更に、本実施例に係るビット線制御回路2によれば、ビット線電位を放電するリセット用トランジスタを配置し、図15のようにワード線電位が切り替わる2回目以降の読み出しのタイミングでビット線電位を初期化することが可能になり、ワード線WLに印加する読み出し電圧によってビット線BLの電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
[実施例7]
本実施例は、実施例3に係るビット線制御回路2と、実施例5に係るリセット用トランジスタとを組み合わせた場合の構成について説明する。図16は、本実施例に係るビット線制御回路2の構成を示している。ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、NMOS1、NMOS2、クランプ用トランジスタNMOS00、NMOS10、NMOS20、リセット用トランジスタNMOS01、NMOS11、NMOS21、センスアンプSA0、SA1、SA2、及びスイッチSW0、/SW0、SW1、/SW1、SW2、/SW2を有する。
本実施例は、実施例3に係るビット線制御回路2と、実施例5に係るリセット用トランジスタとを組み合わせた場合の構成について説明する。図16は、本実施例に係るビット線制御回路2の構成を示している。ビット線制御回路2は、充電制御回路2−1、クランプ用トランジスタNMOS0、NMOS1、NMOS2、クランプ用トランジスタNMOS00、NMOS10、NMOS20、リセット用トランジスタNMOS01、NMOS11、NMOS21、センスアンプSA0、SA1、SA2、及びスイッチSW0、/SW0、SW1、/SW1、SW2、/SW2を有する。
クランプ用トランジスタNMOS0の他端及びクランプ用トランジスタNMOS00の他端は、スイッチSW0を介して、センスアンプSA0に接続されている。またクランプ用トランジスタNMOS0の他端及びクランプ用トランジスタNMOS00の他端は、スイッチ/SW0を介して、RST電位に接続されている。スイッチSW0及び/SW0は、センスアンプSA0がビット線BL0の電位を判定した結果であるデータ0に基づいてそのオン/オフが制御される。リセット用トランジスタNMOS01の一端は、ビット線BL0、クランプ用トランジスタNMOS0の一端及びクランプ用トランジスタNMOS00の一端に接続されている。
クランプ用トランジスタNMOS1の他端及びクランプ用トランジスタNMOS10の他端は、スイッチSW1を介して、センスアンプSA1に接続されている。またクランプ用トランジスタNMOS1の他端及びクランプ用トランジスタNMOS10の他端は、スイッチ/SW1を介して、RST電位に接続されている。スイッチSW1及び/SW1は、センスアンプSA1のビット線BL1の電位を判定した結果であるデータ1に基づいてそのオン/オフが制御される。リセット用トランジスタNMOS11の一端は、ビット線BL1、クランプ用トランジスタNMOS1の一端及びクランプ用トランジスタNMOS10の一端に接続されている。
クランプ用トランジスタNMOS2の他端及びクランプ用トランジスタNMOS20の他端は、スイッチSW2を介して、センスアンプSA2に接続されている。またクランプ用トランジスタNMOS2の他端及びクランプ用トランジスタNMOS20の他端は、スイッチ/SW2を介して、RST電位に接続されている。スイッチSW2及び/SW2は、センスアンプSA2がビット線BL2の電位を判定した結果であるデータ2に基づいてそのオン/オフが制御される。リセット用トランジスタNMOS21の一端は、ビット線BL2、クランプ用トランジスタNMOS2の一端及びクランプ用トランジスタNMOS20の一端に接続されている。
クランプ用トランジスタNMOS0、NMOS1、NMOS2のゲートは、ゲート信号Clamp_Dによって制御される。クランプ用トランジスタNMOS00、10、20のゲートは、ゲート信号Clamp_D0によって制御される。リセット用トランジスタNMOS01、NMOS11、NMOS21のゲートは、ゲート信号RSTによって制御される。ゲート信号Clamp_D、ゲート信号Clamp_D0、及びゲート信号RSTは、充電制御回路2−1によって制御され、図17を用いて後述する制御波形に従ったタイミングでオン、オフが制御される。
図17は、ロックアウト動作を利用した同一ワード線電位での複数回の読み出しを実行する場合の制御波形を示している。ロックアウト動作により、オン状態のメモリセルMC1に接続されたビット線BL1の電位がRST電位(例えば接地電位)に遷移し、オフ状態のメモリセルMC0、2に接続された隣接ビット線BL0、2の電位が変化し、再充電する必要が生じる。
ビット線制御回路2は、読み出し動作においてロウデコーダ6が選択ワード線WLに所定の読み出し電圧の印加を開始すると同時に、ゲート信号Clamp_D及びゲート信号Clamp_D0を立ち上げてクランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2、NMOS00、NMOS10、NMOS20をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0〜2の充電が開始される(時刻T0)。
次に、時刻T0から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D0のみを立ち下げ、クランプ用トランジスタNMOS00、10、20をオフさせる(時刻T1)。その後、ビット線制御回路2は、1回目の読み出し動作におけるセンスアンプSAのデータ判定結果を確定する。
次に、読み出し動作においてワード線WLの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、ゲート信号Clamp_Dを立ち下げ、クランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2をオフさせ、かつ、ゲート信号RSTを立ち上げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオンさせる。これにより、ビット線BL0―2の電位は初期化される。(時刻T2)。
次に、時刻T2から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D及びClamp_D0を立ち上げてクランプ用NMOSトランジスタNMOS0、NMOS1、NMOS2、NMOS00、NMOS10、NMOS20をオンさせ、かつ、ゲート信号RSTを立ち下げてリセット用トランジスタNMOS01、NMOS11、NMOS21をオフさせる。これにより、ビット線BL0―2の再充電が開始される。(時刻T3)。
次に、時刻T3から所定の期間経過後、ビット線制御回路2は、ゲート信号Clamp_D0のみを立ち下げ、クランプ用トランジスタNMOS00、10、20をオフさせる(時刻T4)。本実施例は、1回目の読み出し動作においてオン状態のメモリセルMC1の保持するデータが確定し、ビット線BL1がロックアウト動作によってRST電位に固定された場合を示している。
このように、本実施例に係るビット線制御回路2によれば、読み出し動作においてワード線WLの電位が切り替わらなくても、ロックアウト動作が行われるタイミングにおいて、再度ゲート信号Clamp_D0を立ち上げ、クランプ用トランジスタNMOS00、10、20を動作させて、急速にビット線を再充電することで、オフ状態のメモリセルMCに接続されたビット線BLをより短い時間で再充電させ、ひいては、このビット線に隣接するオン状態のメモリセルMCに接続されたビット線BLを、より短い時間で充電及び安定させることが可能になる。
更に、本実施例に係るビット線制御回路2によれば、ロックアウト動作が行われる2回目以降の読み出しの際、ビット線電位を初期化することが可能になり、ロックアウト動作によってビット線電位が変化する場合と、変化しない場合との両方において、一律制御を容易にすることができる。
[実施例8]
本実施例では、実施例1乃至実施例7に示したセンスアンプSAの内部構成について具体的に説明する。図18は、本実施例に係るビット線制御回路2を示している。ここでは説明を簡略化するため、ビットBL0に接続されたセンスアンプSA0の内部構成のみを具体的に示すが、その他のセンスアンプSA1、SA2についても同様の構成を有する。
本実施例では、実施例1乃至実施例7に示したセンスアンプSAの内部構成について具体的に説明する。図18は、本実施例に係るビット線制御回路2を示している。ここでは説明を簡略化するため、ビットBL0に接続されたセンスアンプSA0の内部構成のみを具体的に示すが、その他のセンスアンプSA1、SA2についても同様の構成を有する。
ビット線制御回路2は、充電制御回路2−1、ビット線BLの電位を固定するクランプ用トランジスタNMOS0、NMOS1、NMOS2、センスアンプSA0、SA1、SA2を有する。クランプ用トランジスタNMOS0の一端はビット線BL0に接続され、他端はセンスアンプSA0内のノードnode_saに接続されている。
センスアンプSA0は、一端がノードnode_saに接続され、他端が電源電圧Vddに接続された、ノードnode_saの電位を固定するクランプ用トランジスタNMOS0aと、一端がノードnode_saに接続され、他端がノードnode_senに接続された、ノードnode_saの電位を固定するクランプ用トランジスタNMOS0bと、一端がノードnode_senに接続され、他端が電源電圧Vddに接続された、スイッチ用トランジスタNMOS0cと、ノードnode_senに接続されたインバータinv0と、を有する。また、ノードnode_senは容量CAP0を有している。
ここで、クランプ用トランジスタNMOS0、NMOS0a、NMOS0bは、閾値ばらつきを抑制するために、ゲート長Lが大きいトランジスタで構成されており、かつ、同じサイズとする。ただし、クランプ用トランジスタNMOS0、NMOS0a、NMOS0bは、ゲート長Lが大きいため、その電流駆動能力は低い。
一方、スイッチ用トランジスタNMOS0cは、スイッチとしての機能を備えていればよいので、クランプ用トランジスタNMOS0、NMOS0a、NMOS0bよりもゲート長Lが小さいトランジスタで構成されている。スイッチ用トランジスタNMOS0cは、ゲート長Lが小さいため、その電流駆動能力は、クランプ用トランジスタNMOS0、NMOS0a、NMOS0bよりも高い。
クランプ用トランジスタNMOS0、NMOS0a、NMOS0bのゲートは、それぞれゲート信号Clamp_D、Clamp_E、Clamp_Fによって制御される。また、スイッチ用トランジスタNMOS0cのゲートは、ゲート信号SWによって制御される。ビット線制御回路2内の充電制御回路2−1は、ゲート信号Clamp_D、Clamp_E、Clamp_F、SWを制御することでビット線BL0を充電し、メモリセルMC0を流れるメモリセル電流Icell0を検知、判定する。
図19は、図18に示したセンスアンプSAによる読み出し動作(比較例に係るセンス方式)時の制御波形を示している。ビット線制御回路2は、読み出し動作の開始時において、クランプ用トランジスタNMOS0のゲート信号Clamp_Dを最も低い電圧(vblc+vthn)にし、クランプ用トランジスタNMOS0aのゲート信号Clamp_Eをゲート信号Clamp_Dよりも高い電圧(vsac+vthn)にし、クランプ用トランジスタNMOS0bのゲート信号Clamp_Fをゲート信号Clamp_Eよりも高い電圧(vsax+vthn)にし、スイッチ用トランジスタNMOS0cのゲート信号SWをゲート信号Clamp_Fよりも高い電圧(vdd+vthn)にする(時刻T0)。
即ち、上記ゲート信号間の電圧関係は、Clamp_D(vblc+vthn)<Clamp_E(vsac+vthn)<Clamp_F(vsax+vthn)<SW(vdd+vthn)を満たしている。ここで、vthnは、各々のクランプ用トランジスタNMOS0、NMOS0a、NMOS0b、スイッチ用トランジスタNMOS0cの閾値電圧である。
ビット線制御回路2は、読み出し動作開始時において、ゲート信号Clamp_D、Clamp_E、Clamp_F、SWを立ち上げてクランプ用トランジスタNMOS0、NMOS0a、NMOS0b、スイッチ用トランジスタNMOS0cをオンし、ビット線BL0の充電を開始する(時刻T0)。
次に、ビット線制御回路2は、ビット線BL0が充電された後、メモリセルMC0が流すメモリセル電流Icell0をセンスする際に、最初にゲート信号SWを立ち下げて、スイッチ用トランジスタNMOS0cをオフさせる。この時、クランプ用トランジスタNMOS0bのゲート信号Clamp_Fの電位(vsax+vthn)とクランプ用トランジスタNMOS0aのゲート信号Clamp_Eの電位(vsac+vthn)との電位差に起因し、効率的にノードnode_senを放電させることができる(時刻T1)。
次に、時刻T1から所定の期間経過後(センス期間)、ビット線制御回路2は、ゲート信号Clamp_Fを立ち下げてクランプ用トランジスタNMOS0bをオフさせてノードnode_senの電位を確定し、センス動作を行う。センス動作の判定結果は、インバータinv0を介して、端子OUT0から出力される(時刻T2)。
上記読み出し動作の間、ノードnode_saは、クランプ用トランジスタNMOS0aで常に電位が保持され、センス期間を経てvsaxからvsacに変化するものの、ほぼ一定電位を保持する。これにより、クランプ用トランジスタNMOS0は、ビット線BL0をvblcに保持することが可能となる。
図20は、図18に示したセンスアンプSAによる読み出し動作(本実施例に係るセンス方式)時の制御波形を示している。このような制御を行うことで、図18と同様の構成のセンスアンプSAにおいて、図19に示した比較例に係るセンス方式に比較して、ビット線BLの充電能力をより向上させることが可能となる。
ビット線制御回路2は、読み出し動作開始時のビット線BL充電初期において、クランプ用トランジスタNMOS0のゲート信号Clamp_Dの電位を(vsax+vth)または(vsac+vthn)に立ち上げ、クランプ用トランジスタNMOS0aのゲート信号Clamp_Eの電位を(vblc+vthn)に立ち上げ、スイッチ用トランジスタNMOS0cのゲート信号SWの電位を(vblc+vthn)に立ち上げる。また、ビット線制御回路2は、比較例と同様に、クランプ用トランジスタNMOS0bのゲート信号Clamp_Fの電位を(vsax+vth)に立ち上げる。ビット線BLの充電初期において上記制御を行うことで、ビット線BLの電位をvblcに固定したまま、電流駆動能力を上げて、急速にBLを充電することができる。(時刻T0)。
次に、時刻T0から所定の期間経過後、ビット線制御回路2は、クランプ用トランジスタNMOS0のゲート信号Clamp_Dの電位を(vblc+vthn)まで立ち下げ、クランプ用トランジスタNMOS0aのゲート信号Clamp_Eの電位を(vsac+vthn)まで立ち上げ、スイッチ用トランジスタNMOS0cのゲート信号SWの電位を(vdd+vthn)まで立ち上げる。これにより、最終的なビット線BL0の電位(動作点)は、比較例と同様の値に保持することが可能となる。(時刻T1)。
次に、ビット線制御回路2は、ビット線BL0が充電された後、メモリセルMC0が流すメモリセル電流Icell0をセンスする際に、最初にゲート信号SWを立ち下げて、スイッチ用トランジスタNMOS0cをオフさせる(時刻T2)。
次に、時刻T2から所定の期間経過後(センス期間)、ビット線制御回路2は、ゲート信号Clamp_Fを立ち下げてクランプ用トランジスタNMOS0bをオフさせてノードnode_senの電位を確定し、センス動作を行う(時刻T3)。
このように、本実施例に係るビット線制御回路2によれば、ビット線BLを急速に充電しながら、センスするビット線BLの動作点は保持することが可能となる。なお、本実施例に係るセンスアンプSAは、実施例1乃至実施例7のいずれかと組み合わせて使用してもよいし、または、他の実施例と組み合わせず、単独で使用してもよい。更に、実施例1乃至実施例7のいずれかから抽出された1以上の構成要件と組み合わせて使用することも可能である。
以上、本願発明の説明を行ったが、本願発明は上記各実施形態に限定されるものではなく、適宜変形例と組み合わせても良いし、実施段階ではその要旨を逸脱しない範囲で種々変形する事が可能である。また、本実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、本実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
1 メモリセルアレイ
2 ビット線制御回路
3 カラムデコーダ
4 データ入出力バッファ
5 データ入出力端子
6 ロウデコーダ
7 制御回路
8 制御信号入力端子
9 ソース線制御回路
10 ウェル制御回路
100 NAND型フラッシュメモリ
2 ビット線制御回路
3 カラムデコーダ
4 データ入出力バッファ
5 データ入出力端子
6 ロウデコーダ
7 制御回路
8 制御信号入力端子
9 ソース線制御回路
10 ウェル制御回路
100 NAND型フラッシュメモリ
Claims (12)
- 電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記ワード線に読み出し電圧を印加するロウデコーダと、
前記メモリセルトランジスタのドレインに接続されたビット線と、
前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、
前記ビット線と前記センスアンプとの間に直列に接続された第1のビット線クランプ用トランジスタと、
前記第1のビット線クランプ用トランジスタと並列に接続され、前記第1のビット線クランプ用トランジスタよりも電流駆動能力の高い第2のビット線クランプトランジスタと、
前記ビット線の充電開始から所定の期間は、前記第1及び第2のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第2のビット線クランプ用トランジスタのみをオフさせるビット線制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記ロウデコーダは、前記ワード線の電位を第1の読み出し電圧から前記第1の読み出し電圧より高い第2の読み出し電圧に切り替えることで、前記メモリセルトランジスタの保持するデータを連続して読み出すことが可能であり、
前記ビット線制御回路は、前記ワード線の電位が前記第1の読み出し電圧から前記第2の読み出し電圧に切り替わる時から所定の期間は、前記第1及び第2のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第2のビット線クランプ用トランジスタのみをオフさせることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記センスアンプと前記第1及び第2のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記センスアンプとを切り離す第1のスイッチと、
初期電位と前記第1及び第2のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記初期電位とを接続する第2のスイッチと、を更に具備し、
前記ロウデコーダは、前記センスアンプが判定したデータに応じて前記第1及び第2のスイッチの切り替えを行った後、続けてデータの再読み出しを行うために同一の読み出し電圧を維持することが可能であり、
前記ビット線制御回路は、前記再読み出しを実行する時に、前記第1及び第2のビット線クランプ用トランジスタを共通のゲート電圧でオンさせ、前記所定の期間が経過した後、前記第2のビット線クランプ用トランジスタのみをオフさせることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記ワード線に読み出し電圧を印加し、前記ワード線の電位を第1の読み出し電圧から前記第1の読み出し電圧より高い第2の読み出し電圧に切り替えることで、前記メモリセルトランジスタの保持するデータを連続して読み出すことが可能なロウデコーダと、
前記メモリセルトランジスタのドレインに接続されたビット線と、
前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、
前記ビット線と前記センスアンプとの間に直列に接続された第1のビット線クランプ用トランジスタと、
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタと、
前記ワード線の電位が前記第1の読み出し電圧から前記第2の読み出し電圧に切り替わる時に、前記第1のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第1のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフするビット線制御回路と、
を具備することを特徴とする不揮発性半導体記憶装置。 - 電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記メモリセルトランジスタのドレインに接続されたビット線と、
前記ビット線を介して前記メモリセルトランジスタのデータを判定するセンスアンプと、
前記ビット線と前記センスアンプとの間に直列に接続された第1のビット線クランプ用トランジスタと、
前記センスアンプと前記第1のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記センスアンプとを切り離す第1のスイッチと、
初期電位と前記第1のビット線クランプ用トランジスタとの間に接続され、前記センスアンプが判定したデータに応じて、前記ビット線と前記初期電位とを接続する第2のスイッチと、
前記ワード線に読み出し電圧を印加し、前記センスアンプが判定したデータに応じて前記第1及び第2のスイッチの切り替えを行った後、続けてデータの再読み出しを行うために同一の読み出し電圧を維持することが可能なロウデコーダと、
一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタと、
前記再読み出しを実行する時、前記第1のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第1のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフするビット線制御回路と、を具備すること
を特徴とする不揮発性半導体記憶装置。 - 一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記ワード線の電位が前記第1の読み出し電圧から前記第2の読み出し電圧に切り替わる時に、前記ビット線の充電開始よりも前に、前記第1のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第1のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフすることを特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記再読み出しを実行する時に、前記ビット線の充電開始よりも前に、前記第1のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第1のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフする
ことを特徴とする請求項3に記載の不揮発性半導体記憶装置。 - 電気的にデータの書き換えが可能なメモリセルトランジスタと、
前記メモリセルトランジスタのゲートに接続されたワード線と、
前記ワード線に読み出し電圧を印加するロウデコーダと、
前記メモリセルトランジスタのドレインに接続されたビット線と、
一端が前記ビット線に接続され、他端が第1のノードに接続された、前記ビット線の電位を固定する第1のトランジスタと、
一端が前記第1のノードに接続され、他端が電源電圧に接続された、前記第1のノードの電位を固定する第2のトランジスタと、
一端が前記第1のノードに接続され、他端が第2のノードに接続された、前記第1のノードの電位を固定する第3のトランジスタと、
一端が前記第2のノードに接続され、他端が電源電圧に接続された第4のトランジスタと、
前記第1のトランジスタのゲートに第1のゲート電位を印加し、前記第2のトランジスタのゲートに前記第1のゲート電位より高い第2のゲート電位を印加し、前記第3のトランジスタのゲートに前記第2のゲート電位より高い第3のゲート電位を印加し、前記第4のトランジスタのゲートに前記第3のゲート電位より高い第4のゲート電位を印加することで、前記ビット線の電位を前記第1の電位に保持しつつ、前記第2のノードの電位で前記メモリセルトランジスタの保持するデータを判定するビット線制御回路と、を具備し、
前記ビット線制御回路は、前記ビット線の急速充電動作として、
前記ビット線の充電開始から所定の期間は、前記第2及び第3のトランジスタ、または前記第2及び第4のトランジスタのゲートに前記第1のゲート電位を印加し、前記第1のトランジスタに前記第2乃至第4のいずれかのゲート電位を印加し、前記所定の期間経過後、前記第1乃至第4のトランジスタに前記第1乃至第4のゲート電位を印加する、こと
を特徴とする不揮発性半導体記憶装置。 - 前記ロウデコーダは、前記ワード線の電位を第1の読み出し電圧から前記第1の読み出し電圧より高い第2の読み出し電圧に切り替えることで、前記メモリセルトランジスタの保持するデータを連続して読み出すことが可能であり、
前記ビット線制御回路は、前記ビット線の充電開始時、及び前記ワード線の電位が前記第1の読み出し電圧から前記第2の読み出し電圧に切り替わる時の少なくとも一方において、前記急速充電動作を実行すること
を特徴とする請求項8に記載の不揮発性半導体記憶装置。 - 前記電源電圧と前記第1のトランジスタとの間に接続され、前記ビット線制御回路が判定したデータに応じて、前記ビット線と前記電源電圧とを切り離す第1のスイッチと、
初期電位と前記第1のトランジスタとの間に接続され、前記ビット線制御回路が判定したデータに応じて、前記ビット線と前記初期電位とを接続する第2のスイッチと、を更に具備し、
前記ロウデコーダは、前記ビット線制御回路が判定したデータに応じて前記第1及び第2のスイッチの切り替えを行った後、続けてデータの再読み出しを行うために同一の読み出し電圧を維持することが可能であり、
前記ビット線制御回路は、前記ビット線の充電開始時、及び前記再読み出しを実行する時の少なくとも一方において、前記急速充電動作を実行すること
を特徴とする請求項8または請求項9に記載の不揮発性半導体記憶装置。 - 一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記ワード線の電位が前記第1の読み出し電圧から前記第2の読み出し電圧に切り替わる時に、前記急速充電動作を実行する前に、前記第1のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第1のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフすること
を特徴とする請求項9に記載の不揮発性半導体記憶装置。 - 一端が前記ビット線に接続され、他端が初期電位に接続されたリセット用トランジスタを更に具備し、
前記ビット線制御回路は、前記ビット線の充電開始時、及び前記再読み出しを実行する時の少なくとも一方において、前記急速充電動作を実行する前に、前記第1のビット線クランプ用トランジスタをオフし、かつ、前記リセット用トランジスタをオンし、所定の期間経過後、前記第1のビット線クランプ用トランジスタをオンし、かつ、前記リセット用トランジスタをオフすること
を特徴とする請求項10に記載の不揮発性半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009296343A JP2011138569A (ja) | 2009-12-25 | 2009-12-25 | 不揮発性半導体記憶装置 |
TW099129330A TWI464738B (zh) | 2009-12-25 | 2010-08-31 | Nonvolatile semiconductor memory device |
KR1020100087897A KR101196936B1 (ko) | 2009-12-25 | 2010-09-08 | 불휘발성 반도체 기억 장치 |
CN201010280638.7A CN102110471B (zh) | 2009-12-25 | 2010-09-10 | 非易失性半导体存储装置 |
US12/884,878 US8159884B2 (en) | 2009-12-25 | 2010-09-17 | Nonvolatile semiconductor memory device |
US13/417,954 US8406066B2 (en) | 2009-12-25 | 2012-03-12 | Nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009296343A JP2011138569A (ja) | 2009-12-25 | 2009-12-25 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2011138569A true JP2011138569A (ja) | 2011-07-14 |
Family
ID=44174600
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009296343A Pending JP2011138569A (ja) | 2009-12-25 | 2009-12-25 | 不揮発性半導体記憶装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US8159884B2 (ja) |
JP (1) | JP2011138569A (ja) |
KR (1) | KR101196936B1 (ja) |
CN (1) | CN102110471B (ja) |
TW (1) | TWI464738B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012133851A (ja) * | 2010-12-22 | 2012-07-12 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
JP2018101457A (ja) * | 2013-03-15 | 2018-06-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 高度なナノメートルフラッシュメモリデバイスのための高速検知 |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011138569A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012203929A (ja) | 2011-03-23 | 2012-10-22 | Toshiba Corp | 半導体記憶装置 |
JP2013030525A (ja) * | 2011-07-27 | 2013-02-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8638608B2 (en) | 2012-03-26 | 2014-01-28 | Sandisk Technologies Inc. | Selected word line dependent select gate voltage during program |
US8804430B2 (en) * | 2012-03-26 | 2014-08-12 | Sandisk Technologies Inc. | Selected word line dependent select gate diffusion region voltage during programming |
JP2014010875A (ja) * | 2012-07-02 | 2014-01-20 | Toshiba Corp | 半導体記憶装置 |
JP2014063556A (ja) * | 2012-09-24 | 2014-04-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2014170598A (ja) * | 2013-03-01 | 2014-09-18 | Toshiba Corp | 半導体記憶装置 |
WO2015037159A1 (ja) * | 2013-09-13 | 2015-03-19 | 株式会社 東芝 | 半導体記憶装置及びメモリシステム |
CN106898371B (zh) * | 2017-02-24 | 2020-08-28 | 中国科学院上海微系统与信息技术研究所 | 三维存储器读出电路及其字线与位线电压配置方法 |
KR20190007665A (ko) * | 2017-07-13 | 2019-01-23 | 에스케이하이닉스 주식회사 | 컨트롤러 및 컨트롤러의 동작방법 |
CN107644664A (zh) * | 2017-09-27 | 2018-01-30 | 中国科学院上海微系统与信息技术研究所 | 三维垂直型存储器电路及位线与字线电压配置方法 |
US11081198B2 (en) * | 2019-05-16 | 2021-08-03 | Sandisk Technologies Llc | Non-volatile memory with countermeasure for over programming |
US10839928B1 (en) | 2019-05-16 | 2020-11-17 | Sandisk Technologies Llc | Non-volatile memory with countermeasure for over programming |
JP6781301B1 (ja) | 2019-06-17 | 2020-11-04 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
CN113517008A (zh) * | 2020-04-10 | 2021-10-19 | 中国科学院微电子研究所 | 一种动态钳位存内计算电路、存储器以及电子设备 |
Citations (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62231497A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
JPH09288896A (ja) * | 1996-04-19 | 1997-11-04 | Toshiba Corp | 記憶システム |
JPH11250676A (ja) * | 1998-12-08 | 1999-09-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH11250683A (ja) * | 1998-12-08 | 1999-09-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2000048585A (ja) * | 1998-07-27 | 2000-02-18 | Toshiba Corp | 半導体記憶装置 |
JP2001184881A (ja) * | 1999-12-28 | 2001-07-06 | Toshiba Corp | 不揮発性半導体メモリの読み出し回路 |
JP2002109893A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体記憶装置 |
JP2006079803A (ja) * | 2004-08-13 | 2006-03-23 | Toshiba Corp | 半導体記憶装置 |
JP2006099862A (ja) * | 2004-09-29 | 2006-04-13 | Toppan Printing Co Ltd | センスアンプ回路 |
JP2008524771A (ja) * | 2004-12-16 | 2008-07-10 | サンディスク コーポレイション | 低電圧動作のメモリ検知回路および方法 |
JP2008533644A (ja) * | 2005-03-16 | 2008-08-21 | サンディスク コーポレイション | 電力が節約されている読み出しおよびプログラム−ベリファイ動作による不揮発性メモリおよび方法 |
JP2008536252A (ja) * | 2005-04-05 | 2008-09-04 | サンディスク コーポレイション | 不揮発性記憶内の結合の補償 |
JP2008547149A (ja) * | 2005-06-20 | 2008-12-25 | サンディスク コーポレイション | 不揮発性メモリの読み出し動作中の電流補償 |
JP2009043357A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 半導体記憶装置 |
JP2009043358A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 半導体記憶装置 |
JP2009116993A (ja) * | 2007-11-08 | 2009-05-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009151886A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
JP2009230777A (ja) * | 2008-03-19 | 2009-10-08 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900004635B1 (ko) * | 1987-06-27 | 1990-06-30 | 삼성반도체통신 주식회사 | 반도체 메모리장치의 충전 및 등화회로 |
KR920000409B1 (ko) * | 1989-11-30 | 1992-01-13 | 현대전자산업 주식회사 | 다이나믹램의 분리회로 |
US6469929B1 (en) * | 2001-08-21 | 2002-10-22 | Tower Semiconductor Ltd. | Structure and method for high speed sensing of memory arrays |
JP2004310904A (ja) | 2003-04-07 | 2004-11-04 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
JP4575118B2 (ja) | 2004-11-24 | 2010-11-04 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US7082069B2 (en) * | 2004-12-03 | 2006-07-25 | Macronix International Co., Ltd. | Memory array with fast bit line precharge |
KR100773398B1 (ko) * | 2005-12-14 | 2007-11-05 | 삼성전자주식회사 | 오티피 셀 어레이를 구비한 상 변화 메모리 장치 |
KR100816748B1 (ko) * | 2006-03-16 | 2008-03-27 | 삼성전자주식회사 | 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법 |
US7817470B2 (en) * | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
US7940552B2 (en) * | 2007-04-30 | 2011-05-10 | Samsung Electronics Co., Ltd. | Multiple level cell phase-change memory device having pre-reading operation resistance drift recovery, memory systems employing such devices and methods of reading memory devices |
TWI364041B (en) * | 2008-01-09 | 2012-05-11 | Macronix Int Co Ltd | Low couple effect bit-line voltage generator and control method thereof |
JP2011138569A (ja) * | 2009-12-25 | 2011-07-14 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2011253579A (ja) | 2010-05-31 | 2011-12-15 | Toshiba Corp | 半導体記憶装置 |
-
2009
- 2009-12-25 JP JP2009296343A patent/JP2011138569A/ja active Pending
-
2010
- 2010-08-31 TW TW099129330A patent/TWI464738B/zh active
- 2010-09-08 KR KR1020100087897A patent/KR101196936B1/ko active IP Right Grant
- 2010-09-10 CN CN201010280638.7A patent/CN102110471B/zh active Active
- 2010-09-17 US US12/884,878 patent/US8159884B2/en active Active
-
2012
- 2012-03-12 US US13/417,954 patent/US8406066B2/en active Active
Patent Citations (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62231497A (ja) * | 1986-03-31 | 1987-10-12 | Toshiba Corp | 半導体記憶装置 |
JPH09288896A (ja) * | 1996-04-19 | 1997-11-04 | Toshiba Corp | 記憶システム |
JP2000048585A (ja) * | 1998-07-27 | 2000-02-18 | Toshiba Corp | 半導体記憶装置 |
JPH11250676A (ja) * | 1998-12-08 | 1999-09-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
JPH11250683A (ja) * | 1998-12-08 | 1999-09-17 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2001184881A (ja) * | 1999-12-28 | 2001-07-06 | Toshiba Corp | 不揮発性半導体メモリの読み出し回路 |
JP2002109893A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体記憶装置 |
JP2006079803A (ja) * | 2004-08-13 | 2006-03-23 | Toshiba Corp | 半導体記憶装置 |
JP2006099862A (ja) * | 2004-09-29 | 2006-04-13 | Toppan Printing Co Ltd | センスアンプ回路 |
JP2008524771A (ja) * | 2004-12-16 | 2008-07-10 | サンディスク コーポレイション | 低電圧動作のメモリ検知回路および方法 |
JP2008533644A (ja) * | 2005-03-16 | 2008-08-21 | サンディスク コーポレイション | 電力が節約されている読み出しおよびプログラム−ベリファイ動作による不揮発性メモリおよび方法 |
JP2008536252A (ja) * | 2005-04-05 | 2008-09-04 | サンディスク コーポレイション | 不揮発性記憶内の結合の補償 |
JP2008547149A (ja) * | 2005-06-20 | 2008-12-25 | サンディスク コーポレイション | 不揮発性メモリの読み出し動作中の電流補償 |
JP2009043357A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 半導体記憶装置 |
JP2009043358A (ja) * | 2007-08-10 | 2009-02-26 | Toshiba Corp | 半導体記憶装置 |
JP2009116993A (ja) * | 2007-11-08 | 2009-05-28 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2009151886A (ja) * | 2007-12-21 | 2009-07-09 | Toshiba Corp | 半導体記憶装置 |
JP2009230777A (ja) * | 2008-03-19 | 2009-10-08 | Toshiba Corp | 半導体記憶装置 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012133851A (ja) * | 2010-12-22 | 2012-07-12 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
JP2018101457A (ja) * | 2013-03-15 | 2018-06-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 高度なナノメートルフラッシュメモリデバイスのための高速検知 |
Also Published As
Publication number | Publication date |
---|---|
KR101196936B1 (ko) | 2012-11-05 |
KR20110074651A (ko) | 2011-07-01 |
TWI464738B (zh) | 2014-12-11 |
US20120170381A1 (en) | 2012-07-05 |
CN102110471B (zh) | 2014-02-12 |
CN102110471A (zh) | 2011-06-29 |
US8406066B2 (en) | 2013-03-26 |
TW201137882A (en) | 2011-11-01 |
US8159884B2 (en) | 2012-04-17 |
US20110157996A1 (en) | 2011-06-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101196936B1 (ko) | 불휘발성 반도체 기억 장치 | |
JP4856138B2 (ja) | 不揮発性半導体記憶装置 | |
JP5193701B2 (ja) | 半導体記憶装置 | |
US7539059B2 (en) | Selective bit line precharging in non volatile memory | |
JP2010073246A (ja) | 不揮発性半導体記憶装置 | |
JP2007066440A (ja) | 不揮発性半導体記憶装置 | |
JP5992983B2 (ja) | 不揮発性半導体記憶装置 | |
JP2013125576A (ja) | 不揮発性半導体記憶装置 | |
US20140036599A1 (en) | Semiconductor memory device and method of operating the same | |
JP2013127828A (ja) | 半導体記憶装置 | |
US8760937B2 (en) | Semiconductor memory device with bit line charging circuit and control method thereof | |
JP2010123201A (ja) | 不揮発性半導体記憶装置 | |
US9666295B2 (en) | Semiconductor storage device, and method for reading stored data | |
JP2011150749A (ja) | 不揮発性半導体記憶装置 | |
JP2011181157A (ja) | 不揮発性半導体記憶装置 | |
US20090185418A1 (en) | Flash memory device configured to switch wordline and initialization voltages | |
JP2006146989A (ja) | 不揮発性半導体記憶装置 | |
JP5467938B2 (ja) | 半導体メモリ | |
US10714190B2 (en) | Page buffer circuit and nonvolatile storage device | |
JP2013246849A (ja) | メモリシステム | |
KR101131559B1 (ko) | 비휘발성 메모리 장치 | |
JP2006331476A (ja) | 不揮発性半導体記憶装置 | |
JP5454949B2 (ja) | 半導体記憶装置 | |
JP2011216169A (ja) | 半導体メモリ | |
JP2010027141A (ja) | 不揮発性半導体記憶装置とその読み出し方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120305 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130213 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130226 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130625 |