JP2001184881A - 不揮発性半導体メモリの読み出し回路 - Google Patents

Abstract

(57)【要約】 【課題】 高速かつ低消費電力の読み出し動作を実現す
る。 【解決手段】 ＩＮＶＳＲＣノード３１及びＳＡＲＥＦ
ノード３２は、予め充電されている。ビット線ＢＬｊの
電位がリセットされた後、ビット線ＢＬｊ（ＢＬＳノー
ド３４）のプリチャージが行われる。この時、ＭＯＳト
ランジスタＭＩ１，ＭＩ２は、オン状態であり、ＳＡノ
ード３３も、同時に、プリチャージされる。プリチャー
ジレベルは、インバータＩＮＶ１の閾値電圧Ｖｓｅｎｓ
ｅよりも低い値に設定される。この後、ＳＡＥＮが
“Ｈ”になると、センス動作が行われる。“０”読み出
しのときは、ＳＡノード３３は、Ｖｄｄに、急速に上昇
する。“１”読み出しのときは、ＳＡノード３３は、緩
やかにＶｓｓに近づく。ＳＡノード３３の電位変化は、
インバータＩＮＶ１により検知される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリの読み出し回路に関する。

【０００２】

【従来の技術】１． 高速ランダムアクセスが可能な不
揮発性半導体メモリの種類 高速ランダムアクセスが可能な不揮発性半導体メモリと
しては、ＥＥＰＲＯＭや、ＮＯＲセル型フラッシュメモ
リなどが知られている。近年では、これらと並んで、高
速ランダムアクセスを特徴とするメモリとして、ＮＡＮ
Ｄセル型フラッシュメモリをベースにした新しいタイプ
のメモリが考案されている。そのうちの一つに、いわゆ
る“３Ｔｒ−ＮＡＮＤ”と呼ばれるメモリがある。

【０００３】３Ｔｒ−ＮＡＮＤは、１つのセルユニット
が、３つのトランジスタ、即ち、１つのメモリセルとこ
れを挟み込む２つのセレクトトランジスタから構成され
るものであり、ＥＥＰＲＯＭ又はフラッシュメモリに比
べて、以下に示す特徴を持っている。 （１）１６ビット（＝ワード）単位の高速読み出しが可
能 （２）消去単位が３２ワード単位と小さい （３）読み出し動作が低消費電力で行える （４）メモリセルの大きさが比較的小さい 具体的には、例えば、３Ｔｒ−ＮＡＮＤは、ＥＥＰＲＯ
Ｍに比べて、メモリセルのサイズが小さく、チップサイ
ズの縮小や、製造コストの削減などを達成できる。ま
た、３Ｔｒ−ＮＡＮＤは、ＮＯＲセル型フラッシュメモ
リに比べて、消費電力が小さく、かつ、消去単位が小さ
い（３Ｔｒ−ＮＡＮＤの詳細については、例えば、特願
平１１−１０６７６号（1999年 1月19日出願）を参
照）。

【０００４】２． ＮＯＲセル型フラッシュメモリの読
み出し回路 読み出し時のアクセスタイムに関しては、３Ｔｒ−ＮＡ
ＮＤとＮＯＲセル型フラッシュメモリは、同程度であ
り、具体的には、共に、約１００ｎｓｅｃ前後となる。
そこで、以下では、従来の読み出し回路として、ＮＯＲ
セル型フラッシュメモリの読み出し回路を説明する。

【０００５】また、以下の説明をわかり易くするため、
メモリセルのデータに関して、次のように定義してお
く。即ち、閾値電圧が正のメモリセルを“０”データを
記憶するメモリセル（又は“０”書き込みセル）とし、
閾値電圧が負のメモリセルを“１”データを記憶するメ
モリセル（又は“１”書き込みセル若しくは消去セル）
とする。

【０００６】なお、メモリセルの閾値電圧は、例えば、
フローティングゲート電極を有するスタックゲート構造
のメモリセルの場合、フローティングゲート電極中の電
子の多寡により決定される。また、フローティングゲー
ト電極中の電子の量は、例えば、Ｆ−Ｎトンネル電流を
トンネル絶縁膜に流すことにより制御される。

【０００７】２．１． 回路構成 図１９は、ＮＯＲセル型フラッシュメモリの従来の読み
出し回路を示している。この読み出し回路は、レファレ
ンスセルに流れる電流Ｉｒｅｆと選択されたメモリセル
に流れる電流とを比較してメモリセルのデータ（“１”
又は“０”）を判定するいわゆる double-ended type
を有している。

【０００８】Ｓ／Ａｉは、センスアンプ１個分を示して
いる。通常、メモリチップ内には、複数個のセンスアン
プが配置される。また、１個のセンスアンプＳ／Ａｉに
は、カラムゲートを経由して、複数本のビット線ＢＬ
１，…ＢＬｎが接続される。また、読み出し制御信号生
成回路は、センスアンプＳ／Ａｉに接続され、かつ、読
み出し時に、センスアンプＳ／Ａｉに読み出し制御信号
を与える。読み出し制御信号生成回路は、レファレンス
セルを含んでいる。

【０００９】そして、読み出し時、レファレンスセルの
セル電流Ｉｒｅｆは、“１”データを記憶するメモリセ
ル（“１”書き込みセル）に流れるセル電流Ｉｃｅｌｌ
にほぼ等しくなるように、設定される。つまり、メモリ
セルとレファレンスセルが同一構造であると仮定する
と、レファレンスセルは、“１”書き込み状態（閾値電
圧が負の状態）に設定される。

【００１０】選択されたワード線とダミーワード線に読
み出し電位（接地電位）が与えられ、レファレンスセル
にセル電流Ｉｒｅｆが流れると、カレントミラー回路Ｍ
Ｒ１，ＭＲ２により、ＲＳＡノード３３（ＲＢＬ）に流
れる電流は、Ｉｒｅｆ／２（＝Ｉｃｅｌｌ／２）とな
る。なお、Ｗは、トランジスタのサイズ（チャネル幅）
を表している。

【００１１】そして、選択されたメモリセルが“１”デ
ータを記憶している場合（“１”書き込みセルの場合）
には、ＳＡノード３３（ＢＬ）には、Ｉｃｅｌｌが流れ
るため、ＳＡノード３３の電位は、ＲＳＡノード３３の
電位よりも低くなる。

【００１２】また、選択されたメモリセルが“０”デー
タを記憶している場合（“０”書き込みセルの場合）に
は、ＳＡノード３３（ＢＬ）には、ほとんど電流が流れ
ず、ＳＡノード３３の電位は、ＲＳＡノード３３の電位
よりも高くなる。

【００１３】従って、差動増幅器ＤＡを用いて、ＳＡノ
ード３３とＲＳＡノード３３の間の電位差を検出するこ
とにより、選択されたメモリセルのデータ（“１”又は
“０”）の判別が可能になる。

【００１４】２．２． 読み出し時の消費電流 ＮＯＲセル型フラッシュメモリにおいて、例えば、上述
したような読み出し回路を用いた場合、読み出し時の消
費電流は、主として、以下の三つの電流からなると考え
ることができる。 ・ セル電流 ： Ｉｃｅｌｌ ・ 差動増幅器で生じる電流： Ｉａｍｐ ・ 上記以外で生じる電流 ： Ｉｅｌｓｅ なお、Ｉｅｌｓｅの大半は、読み出し動作に必要な中間
電位生成回路の消費電流で占められている。

【００１５】１６ビット（＝１ワード）単位の読み出し
を行う場合について検討する。この場合、読み出し回路
は、１６セット必要となるため、読み出し時の消費電流
の合計値Ｉｔｏｔは、

【数１】

【００１６】となる。

【００１７】（１）式において、右辺第一項の因子 ３
／２ は、“１”データを記憶するメモリセル（“１”
書き込みセル）のセル電流Ｉｃｅｌｌとレファレンスセ
ルのセル電流Ｉｒｅｆ／２（＝Ｉｃｅｌｌ／２）の和に
基づいている。

【００１８】Ｉｔｏｔの値を減らすには、右辺第一項の
Ｉｃｅｌｌ若しくはＩａｍｐの値、又は右辺第二項のＩ
ｅｌｓｅの値を減らせばよい。しかし、Ｉｔｏｔに与え
る影響は、右辺第二項よりも、右辺第一項の方が大き
い。このため、右辺第二項、即ち、Ｉｅｌｓｅの値を減
らすための工夫をいくら施しても、Ｉｔｏｔの減少に関
する効果は、大きくならない。

【００１９】従って、Ｉｔｏｔの値を減らすには、右辺
第一項の値を減らすことが効果的となる。しかし、右辺
第一項のうち、Ｉｃｅｌｌの値を減少させるのは、非常
に困難である。なぜなら、読み出し時におけるビット線
の電位（読み出しデータ）のセンス方式を変えることな
く、単に、Ｉｃｅｌｌのみを減らすと、必然的に、読み
出し時間が長くなるからである。

【００２０】このため、Ｉｔｏｔの値を減らすに当たっ
て、検討の余地があるのは、Ｉａｍｐのみとなる。

【００２１】しかし、Ｉａｍｐの値は、差動増幅器の増
幅に要する時間（＝センス時間）により異なる。つま
り、例えば、図１９の読み出し回路において、ＳＡノー
ド３３とＲＳＡノード３３の間の電位差を高速に増幅し
たい場合には、非常に多くの消費電流が必要となる。仮
に、Ｉｃｅｌｌを、約３０μＡ、センス時間を約３０ｎ
ｓｅｃに設定すると、Ｉａｍｐは、およそ５０μＡと大
きな値になる。

【００２２】つまり、従来の読み出し回路では、読み出
し動作において、センス時間と消費電流がトレードオフ
の関係にあるため、読み出し速度の高速化と低消費電力
化を同時に達成することができない欠点がある。

【００２３】

【発明が解決しようとする課題】このように、従来の不
揮発性半導体メモリの読み出し回路、例えば、ＮＯＲセ
ル型フラッシュメモリの読み出し回路では、読み出し速
度の高速化と低消費電力化を同時に達成することができ
ない欠点がある。

【００２４】また、ＮＯＲセル型フラッシュメモリ以外
の不揮発性半導体メモリにおいても、読み出し速度の高
速化と低消費電力化は、重要な課題の一つである。例え
ば、上述した３Ｔｒ−ＮＡＮＤでは、その読み出し回路
として、ＮＯＲセル型フラッシュメモリの読み出し回路
をそのまま適用できる。この場合には、３Ｔｒ−ＮＡＮ
Ｄにおいても、読み出し速度の高速化と低消費電力化を
達成する必要がある。

【００２５】特に、３Ｔｒ−ＮＡＮＤは、非接触型ＩＣ
カードなどの低消費電力の携帯機器に搭載することを目
的として開発されたものであるため、読み出し速度の高
速化と低消費電力化は、非常に重要となる。

【００２６】本発明は、上記欠点を解決すべくなされた
もので、その目的は、不揮発性半導体メモリにおいて、
消費電流が小さく、かつ、高速読み出しが可能な新規な
読み出し回路を提供することにある。

【００２７】

【課題を解決するための手段】本発明の不揮発性半導体
メモリの読み出し回路は、少なくとも一つのセンスアン
プと、第一の信号を前記少なくとも一つのセンスアンプ
に供給する読み出し制御信号生成回路とを備える。前記
少なくとも一つのセンスアンプは、ソースが第一の電源
ノードに電気的に接続され、ゲートに前記第一の信号が
入力される第一のＰチャネルＭＯＳトランジスタと、前
記第一のＰチャネルＭＯＳトランジスタのドレインとメ
モリセルとの間に接続され、ゲートに第二の信号が入力
されるクランプ用の第一のＮチャネルＭＯＳトランジス
タとから構成される第一の電流経路を有する。また、前
記読み出し制御信号生成回路は、ゲート及びドレインが
前記第一のＰチャネルＭＯＳトランジスタのゲートに接
続され、ソースが前記第一の電源ノードに電気的に接続
される第二のＰチャネルＭＯＳトランジスタと、前記第
二のＰチャネルＭＯＳトランジスタのドレインとレファ
レンスセルとの間に接続され、ゲートに第三の信号が入
力される第二のＮチャネルＭＯＳトランジスタとから構
成される第二の電流経路を有することを特徴の１つとす
る。

【００２８】

【発明の実施の形態】１． 以下、図面を参照しなが
ら、本発明の不揮発性半導体メモリの読み出し回路につ
いて詳細に説明する。

【００２９】１．１． 読み出し回路の全体図 図１は、本発明の読み出し回路の全体を示すブロック図
である。メモリセルアレイ１１は、アレイ状に配置され
る複数のメモリセルから構成される。本発明では、不揮
発性半導体メモリであれば、メモリセルアレイのメモリ
セルの接続タイプ（例えば、ＮＯＲセル型、３Ｔｒ−Ｎ
ＡＮＤなど）は、特に、限定されることはない。但し、
説明をわかり易くするため、以下では、メモリセルアレ
イ１１が、３Ｔｒ−ＮＡＮＤから構成されているものと
仮定して、説明を行うことにする。

【００３０】ロウアドレス信号は、入出力バッファ１２
を経由して、ロウデコーダ１３に入力される。ロウデコ
ーダ１３は、例えば、メモリセルアレイ１１のロウ方向
の一端に配置される。カラムアドレス信号は、入出力バ
ッファ１２を経由して、カラムデコーダ１４に入力され
る。

【００３１】メモリセルアレイ１１のカラム方向の一端
には、カラムゲート１５及びページバッファ１６が配置
される。カラムデコーダ１４の出力信号は、カラムゲー
ト１５に入力される。メモリセルアレイ１１のメモリセ
ルは、ページバッファ１６及びカラムゲート１５を経由
して、センスアンプＳ／Ａ１，…，Ｓ／Ａｉ，…，Ｓ／
ＡＮに接続される。

【００３２】本例では、メモリチップ（又はチップ内の
メモリマクロ）内に、Ｎ個のセンスアンプＳ／Ａ１，
…，Ｓ／Ａｉ，…，Ｓ／ＡＮを設けている。Ｎ個のセン
スアンプＳ／Ａ１，…，Ｓ／Ａｉ，…，Ｓ／ＡＮは、そ
れぞれデータバスを経由して、入出力バッファ１２に接
続される。これにより、入出力バッファ１２とセンスア
ンプＳ／Ａ１，…，Ｓ／Ａｉ，…，Ｓ／ＡＮの間におい
て、Ｎビットのデータの授受が行える。

【００３３】なお、Ｎの値は、自然数（１，２，…）で
ある。即ち、センスアンプＳ／Ａｉは、単数であって
も、又は複数であってもよい。

【００３４】１個のセンスアンプＳ／Ａｉは、カラムゲ
ート１５及びページバッファ１６を経由して、メモリセ
ルアレイ１１内の複数本のビット線に接続される。この
点については、後に、詳述する。また、本発明の特徴の
一つは、Ｎ個のセンスアンプＳ／Ａ１，…，Ｓ／Ａｉ，
…，Ｓ／ＡＮの回路構成にある。この点についても、後
に、詳述する。

【００３５】読み出し制御信号生成回路１７は、Ｎ個の
センスアンプＳ／Ａ１，…，Ｓ／Ａｉ，…，Ｓ／ＡＮに
接続される。読み出し制御信号生成回路１７は、読み出
し動作に必要な制御信号ＩＮＶＳＲＣ，ＳＡＲＥＦを生
成し、かつ、この制御信号ＩＮＶＳＲＣ，ＳＡＲＥＦを
Ｎ個のセンスアンプＳ／Ａ１，…，Ｓ／Ａｉ，…，Ｓ／
ＡＮに与える。

【００３６】読み出し制御信号生成回路１７は、ＩＮＶ
ＳＲＣ生成回路１８、ＳＡＲＥＦ生成回路１９、ＶＣＬ
ＡＭＰ生成回路２０、ＳＡＲＥＦプリチャージ回路２
１、ダミーカラムゲート２２、レファレンスセル２３、
Ｖｃｇｒｅｆ生成回路２４及びＶｓｇ生成回路２５を含
んでいる。これら回路の機能、具体例及び動作について
は、後に、詳述する。

【００３７】制御回路２６は、本発明の読み出し回路に
必要な制御信号ＢＬＲＳＴ，ＳＡＥＮｄ，ＡＴＤ３，Ａ
ＴＤ３ｎ，ＳＡＥＮ，ＳＡＥＮｎ，ＥＮを生成する。

【００３８】制御信号ＢＬＲＳＴは、ページバッファ１
６に与えられる。制御信号ＢＬＲＳＴ，ＳＡＥＮｄ，Ａ
ＴＤ３，ＡＴＤ３ｎは、センスアンプＳ／Ａ１，…，Ｓ
／Ａｉ，…，Ｓ／ＡＮに与えられる。また、制御信号Ｓ
ＡＥＮ，ＳＡＥＮｎ，ＥＮは、読み出し制御信号生成回
路１７に与えられる。各制御信号ＢＬＲＳＴ，ＳＡＥＮ
ｄ，ＡＴＤ３，ＡＴＤ３ｎ，ＳＡＥＮ，ＳＡＥＮｎ，Ｅ
Ｎの役割及び動作タイミングについては、後に、詳述す
る。

【００３９】１．２． メモリセルアレイの構成 本発明の読み出し回路を説明する前に、まず、メモリセ
ルアレイの構成について説明しておくことにする。

【００４０】図２は、メモリセルアレイの一例を示して
いる。図３は、メモリセルアレイを構成するセルユニッ
トを示している。本例では、３Ｔｒ−ＮＡＮＤを前提と
するため、メモリセルアレイ１１内のセルユニットは、
それぞれ３つのトランジスタ、即ち、１つのメモリセル
Ｍ２とこれを挟み込む２つのセレクトトランジスタＭ
１，Ｍ３とから構成される。

【００４１】メモリセルＭ２は、例えば、フローティン
グゲート電極とコントロールゲート電極を有するスタッ
クゲート構造を有する。セレクトトランジスタＭ１，Ｍ
３は、例えば、スタックゲート構造に類似した構造を有
するが、下層のゲートを実際のゲート電極として用いる
ことにより、通常のＭＯＳトランジスタとして機能す
る。

【００４２】セルユニットの一端は、ビット線ＢＬ１，
…，ＢＬｊ，…，ＢＬｍに接続され、その他端は、セル
ソース線ＳＬに接続される。ビット線ＢＬ１，…，ＢＬ
ｊ，…，ＢＬｍは、ページバッファ１６を経由して、カ
ラムゲート１５に接続される。

【００４３】ページバッファ１６は、ラッチ回路ＬＡＴ
ＣＨとリセットトランジスタＴｒ１，…，Ｔｒｊ，…，
Ｔｒｍとを有している。ラッチ回路ＬＡＴＣＨは、ビッ
ト線ＢＬ１，…，ＢＬｊ，…，ＢＬｍに対応して設けら
れている。ラッチ回路ＬＡＴＣＨは、例えば、書き込み
動作において、書き込みデータを一時記憶する機能を有
する。

【００４４】リセットトランジスタＴｒ１，…，Ｔｒ
ｊ，…，Ｔｒｍも、ビット線ＢＬ１，…，ＢＬｊ，…，
ＢＬｍに対応して設けられている。リセットトランジス
タＴｒ１，…，Ｔｒｊ，…，Ｔｒｍは、各動作モードに
おいて、制御信号ＢＬＲＳＴに基づいて、ビット線ＢＬ
１，…，ＢＬｊ，…，ＢＬｍの電位をリセット（接地電
位）する機能を有する。

【００４５】セルソース線ＳＬは、シャント線ＳＨを経
由して、セルソース線−接地トランジスタに接続され
る。セルソース線−接地トランジスタは、セルソース線
ＳＬを接地電位にする機能を有する。

【００４６】シャント線ＳＨは、メモリセルアレイ１１
内に複数本配置され、かつ、ビット線ＢＬ１，…，ＢＬ
ｊ，…，ＢＬｍと同様にカラム方向に延びている。シャ
ント線ＳＨは、例えば、ｋ（例えば、３２）本のビット
線ごとに１本の割合で配置される（ｍとｋは、同じでも
又は異なっていてもよい）。

【００４７】読み出し時において、ソース線側の全ての
セレクトゲート線ＳＧＳ１，…，ＳＧＳｉ，…，ＳＧＳ
ｐは、ソース線側のセレクトトランジスタがオン状態に
なるような電位（例えば、約３．５Ｖ）に設定される。
また、ビット線側のセレクトゲート線ＳＧＤ１，…，Ｓ
ＧＤｉ，…，ＳＧＤｐのうち、選択されたメモリセルを
含むセルユニットに接続されるセレクトゲート線も、セ
レクトトランジスタがオン状態になるような電位（例え
ば、約３．５Ｖ）に設定される。

【００４８】また、例えば、ビット線側のセレクトゲー
ト線ＳＧＤ１，…，ＳＧＤｉ，…，ＳＧＤｐのうち、選
択されたメモリセルを含むセルユニットに接続されない
セレクトゲート線は、セレクトトランジスタがオフ状態
になるような電位（接地電位）に設定される。

【００４９】また、３Ｔｒ−ＮＡＮＤの場合、読み出し
時において、全てのワード線Ｗ１，…，Ｗｉ，…，Ｗｐ
は、接地電位に設定される（“０”書き込み状態のメモ
リセルが正の閾値電圧を有し、“１”書き込み状態のメ
モリセルが負の閾値電圧を有している場合に限る）。

【００５０】１．３． レファレンスセルの構成 本発明では、選択されたメモリセルのセル電流と、レフ
ァレンスセルのセル電流に基づいて生成した基準電流と
を比較して、メモリセルのデータを読み出す方法が採用
される。そこで、以下では、レファレンスセルについて
説明する。

【００５１】図４は、レファレンスセルのセルユニット
を示している。レファレンスセルのセルユニットは、メ
モリセルのセルユニット（図３）と同様に、３つのトラ
ンジスタ、即ち、１つのレファレンスセルＭ５と、これ
を挟み込む２つのセレクトトランジスタＭ４，Ｍ６とか
ら構成される。

【００５２】セレクトトランジスタＭ４，Ｍ６のゲート
には、セレクトトランジスタＭ４，Ｍ６をオン状態にす
る電位Ｖｓｇ（例えば、約３．５Ｖ）が恒常的に印加さ
れる。即ち、レファレンスセルＭ５は、常に、選択され
た状態になっている。

【００５３】レファレンスセルＭ５は、メモリセルＭ２
と実質的に同じ構造を有している。レファレンスセルＭ
５の特徴は、メモリセルＭ２とは異なり、フローティン
グゲート電極とコントロールゲート電極が互いにショー
トされている点にある。

【００５４】レファレンスセルＭ５のコントロールゲー
ト電位Ｖｃｇｒｅｆは、このレファレンスセルＭ５が、
“１”データを記憶するメモリセル（“１”書き込みセ
ル）に流れるセル電流の値とほぼ同じ値の電流を流すよ
うに、厳密に設定される。

【００５５】具体的には、次のように設定する。まず、
レファレンスセルＭ５の閾値電圧を、Ｖｔｒｅｆとし、
メモリセルＭ２のコントロールゲート電位、閾値電圧
を、それぞれＶｃｇ、Ｖｔｃｅｌｌとする。また、メモ
リセルＭ２のコントロールゲート電極とフローティング
ゲート電極の間の容量をＣ１とし、メモリセルＭ２のフ
ローティングゲート電極とチャネルの間の容量をＣ２と
する。

【００５６】ここで、メモリセルＭ２のセル電流とレフ
ァレンスセルＭ５のセル電流が等しい場合には、以下の
関係式が成り立つ。

【００５７】

【数２】

【００５８】そして、読み出し時においては、Ｖｃｇ＝
０Ｖ（接地電位）であり、“１”データを記憶するメモ
リセル（“１”書き込みセル）の閾値電圧Ｖｔｃｅｌｌ
は、約−１．５Ｖである。また、フローティングゲート
電極とコントロールゲート電極がショートされたレファ
レンスセルＭ５の閾値電圧は、一意的に決まっており、
その値は、約０．７Ｖである。

【００５９】従って、メモリセルＭ２の容量比Ｃ１／
(Ｃ１＋Ｃ２)を、約０．６５とすると、上記（２）式よ
り、レファレンスセルのコントロールゲート電位Ｖｃｇ
ｒｅｆは、約１．７Ｖに設定すればよいことが分かる。
なお、レファレンスセルのコントロールゲート電位Ｖｃ
ｇｒｅｆを生成するＶｃｇｒｅｆ生成回路の具体的構成
については、後に、詳述する。

【００６０】１．４． 読み出し回路の構成 以下、本発明の読み出し回路の構成について詳細に説明
する。

【００６１】この説明においては、読み出し回路を構成
するトランジスタについて、次のように定義する。

【００６２】即ち、ＭＰｑ(ｑ＝１，２，…)は、Ｐチャ
ネルＭＯＳトランジスタとし、ＭＬｑ(ｑ＝１，２，…)
及びＭＮｑ(ｑ＝１，２，…)は、ＮチャネルＭＯＳトラ
ンジスタとする。また、ＭＩｑ(ｑ＝１，２，…)は、Ｍ
ＯＳトランジスタＭＬｑ、ＭＮｑに比べて、閾値電圧が
低いＮチャネルＭＯＳトランジスタとする。つまり、ゲ
ートとソースの間の電位差が０Ｖのとき、ＭＬｊ及びＭ
Ｎｊは、カットオフするが、ＭＩｊは、カットオフしな
い。

【００６３】１．４．１． センスアンプの構成 図５は、センスアンプ（１単位分）の構成を示してい
る。即ち、同図の“Ｓ／Ａｉ”は、図１の“Ｓ／Ａｉ”
に対応している。

【００６４】Ｖｄｄノード（Ｖｄｄは、チップ内で生成
される内部電源電位であり、チップの外部から供給され
る外部電源電位Ｖｃｃとは異なる。）とＳＡノード３３
の間には、ＰチャネルＭＯＳトランジスタＭＰ１，ＭＰ
６が直列接続される。制御信号ＳＡＲＥＦは、ＭＯＳト
ランジスタＭＰ１のゲートに入力される。また、ＭＯＳ
トランジスタＭＰ６のゲートは、接地電位に固定され
る。

【００６５】ＳＡノード３３と出力ノードＯＵＴの間に
は、インバータＩＮＶ１，ＩＮＶ３が直列接続される。
インバータＩＮＶ１は、ＶｄｄノードとＶｓｓノード
（Ｖｓｓは、接地電位）の間に直列接続されるＭＯＳト
ランジスタＭＰ４，ＭＮ４，ＭＮ５から構成される。

【００６６】制御信号ＩＮＶＳＲＣは、ＭＯＳトランジ
スタＭＰ４のゲートに入力され、制御信号ＳＡＥＮｄ
は、ＭＯＳトランジスタＭＮ５のゲートに入力される。
また、ＳＡノード３３は、ＭＯＳトランジスタＭＮ４の
ゲートに接続され、インバータＩＮＶ１の出力ノードＮ
１は、インバータＩＮＶ３を経由して、センスアンプＳ
／Ａｉの出力ノードＯＵＴに接続される。

【００６７】ＳＡノード３３とＢＬＳノード３４の間に
は、ＭＯＳトランジスタＭＩ１，ＭＬ２が直列接続され
る。なお、ＢＬＳノード３４は、カラムゲート１５に接
続される。ＭＯＳトランジスタＭＬ１は、ＭＯＳトラン
ジスタＭＩ１に並列に接続される。また、ＢＬＳノード
３４には、リセットトランジスタＭＬ３が接続される。

【００６８】制御信号ＬＣＬＡＭＰは、ＭＯＳトランジ
スタＭＩ１のゲートに入力され、制御信号ＳＡＥＮｄ
は、ＭＯＳトランジスタＭＬ２のゲートに入力され、制
御信号ＢＬＲＳＴは、ＭＯＳトランジスタＭＬ３のゲー
トに入力され、制御信号ＡＴＤ３は、ＭＯＳトランジス
タＭＬ１のゲートに入力される。

【００６９】また、ＶｄｄノードとＢＬＳノード３４の
間には、ＭＯＳトランジスタＭＰ８，ＭＩ２が直列接続
される。制御信号ＬＣＬＡＭＰは、ＭＯＳトランジスタ
ＭＩ２のゲートに入力され、制御信号ＡＴＤ３ｎは、Ｍ
ＯＳトランジスタＭＰ８のゲートに入力される。

【００７０】また、ＢＬＳノード３４とＶｓｓノードの
間には、ＭＯＳトランジスタＭＬ４，ＮＮ６が直列接続
される。ＭＯＳトランジスタＭＬ４のゲートは、ＢＬＳ
ノード３４に接続される。制御信号ＡＴＤ３は、ＭＯＳ
トランジスタＭＮ６のゲートに入力される。

【００７１】制御信号ＬＣＬＡＭＰは、インバータＩＮ
Ｖ２により生成される。インバータＩＮＶ２は、Ｖｄｄ
ノードとＶｓｓノードの間に直列接続されるＭＯＳトラ
ンジスタＭＰ３，ＭＮ３，ＭＮ７から構成される。制御
信号ＩＮＶＳＲＣは、ＭＯＳトランジスタＭＰ３のゲー
トに入力され、制御信号ＳＡＥＮｄは、ＭＯＳトランジ
スタＭＮ７のゲートに入力される。ＢＬＳノード３４の
電位は、ＭＯＳトランジスタＭＮ３のゲートに入力され
る。

【００７２】ＰチャネルＭＯＳトランジスタＭＰＸは、
読み出し履歴に依存しない高速なプリチャージを実現す
るために設けられる。つまり、このトランジスタＭＰＸ
は、プリチャージ開始時に、制御信号ＬＣＬＡＭＰをＶ
ｄｄに設定する。

【００７３】１．４．２． 読み出し制御信号生成回路
の構成１（中間電位生成回路について） 図６は、読み出し制御信号生成回路の構成を示してい
る。読み出し制御信号生成回路１７は、中間電位生成回
路、ＳＡＲＥＦプリチャージ回路２１、ダミーカラムゲ
ート２２及びレファレンスセル２３を含んでいる。レフ
ァレンスセル２３については、既に、項目１．３．にお
いて説明した。ＳＡＲＥＦプリチャージ回路２１及びダ
ミーカラムゲート２２については、後述することにし、
ここでは、読み出し制御信号生成回路１７を構成する上
記各要素のうち、中間電位生成回路の具体的な構成につ
いて説明する。

【００７４】中間電位生成回路は、ＩＮＶＳＲＣ生成回
路１８、ＳＡＲＥＦ生成回路１９及びＶＣＬＡＭＰ生成
回路２０から構成される。

【００７５】＜ＩＮＶＳＲＣ生成回路１８＞図６に示す
ように、ＩＮＶＳＲＣ生成回路１８は、Ｖｄｄノードと
Ｖｓｓノードの間に直列接続されるＭＯＳトランジスタ
ＭＰ５，ＭＮ２，ＭＮ８から構成される（Ｖｄｄは、チ
ップ内で生成される内部電源電位、Ｖｓｓは、接地電位
である）。

【００７６】ＭＯＳトランジスタＭＰ５のソースは、Ｖ
ｄｄノードに接続され、ゲートとドレインは、互いに接
続されている。制御信号ＢＬＲＥＦは、ＭＯＳトランジ
スタＭＮ２のゲートに入力され、制御信号（イネーブル
信号）ＥＮは、ＭＯＳトランジスタＭＮ８のゲートに入
力される。

【００７７】また、センスアンプＳ／Ａｉに供給される
制御信号（中間電位）ＩＮＶＳＲＣは、ＭＯＳトランジ
スタＭＰ５のドレインから出力される。

【００７８】なお、ＭＯＳトランジスタＭＰ５と、セン
スアンプＳ／Ａｉ内のＭＯＳトランジスタＭＰ４（図５
参照）とにより、カレントミラー回路が構成され、同様
に、ＭＯＳトランジスタＭＰ５と、センスアンプＳ／Ａ
ｉ内のＭＯＳトランジスタＭＰ３（図５参照）とによ
り、カレントミラー回路が構成される。

【００７９】ところで、ＩＮＶＳＲＣ生成回路１８は、
スリープ状態（ＥＮ＝“Ｌ”）からスタンバイ状態（Ｅ
Ｎ＝“Ｈ”）になると、制御信号（中間電位）ＩＮＶＳ
ＲＣを出力する。また、読み出し時には、ＩＮＶＳＲＣ
生成回路１８は、スタンバイ状態になっており、ＩＮＶ
ＳＲＣ生成回路１８には、電流（消費電流）が常に流れ
ている。

【００８０】従って、読み出し時における低消費電力化
を達成するためには、ＩＮＶＳＲＣ生成回路１８に流れ
る電流（消費電流）をできるだけ少なくする必要がある
（この点は、後述するＶＣＬＡＭＰ生成回路２０も同
じ）。

【００８１】しかし、低消費電力化のためにＩＮＶＳＲ
Ｃ生成回路１８の消費電流を少なくすると、センスアン
プＳ／Ａｉ内のＭＯＳトランジスタＭＰ３，ＭＰ４（図
５参照）のゲート容量などの影響により、制御信号（中
間電位）ＩＮＶＳＲＣが振動し易くなる。また、制御信
号（中間電位）ＩＮＶＳＲＣが振動などにより所定値か
らずれた場合に、これを元に戻すために必要な時間、つ
まり、制御信号ＩＮＶＳＲＣが安定するまでの時間が非
常に長くなる。

【００８２】その結果、読み出しデータを誤ったり、読
み出し時間が長くなるなどの問題が生じる。

【００８３】そこで、本例では、センスアンプＳ／Ａｉ
内において、制御信号ＩＮＶＳＲＣが伝わる信号線に、
安定化容量Ｃ１を接続する（図５参照）。安定化容量Ｃ
１の容量値は、センスアンプＳ／Ａｉ内のＭＯＳトラン
ジスタＭＰ３，ＭＰ４（図５参照）のゲート容量の容量
値の２倍以上であるのがよい。

【００８４】これにより、制御信号ＩＮＶＳＲＣの値が
振動し難くなるため、正常な読み出し動作が可能にな
り、また、制御信号ＩＮＶＳＲＣの振動による読み出し
時間の増大を防止できる。

【００８５】＜ＳＡＲＥＦ生成回路＞図６に示すよう
に、ＳＡＲＥＦ生成回路１９は、ＶｄｄノードとＶｓｓ
ノードの間に直列接続されるＭＯＳトランジスタＭＰ
２，ＭＰ７，ＭＩ３，ＭＬ６から構成される（Ｖｄｄ
は、チップ内で生成される内部電源電位、Ｖｓｓは、接
地電位である）。

【００８６】制御信号ＳＡＥＮｎは、ＭＯＳトランジス
タＭＰ７のゲートに入力され、制御信号ＶＣＬＡＭＰ
は、ＭＯＳトランジスタＭＩ３のゲートに入力され、制
御信号ＳＡＥＮは、ＭＯＳトランジスタＭＬ６のゲート
に入力される。ＭＯＳトランジスタＭＰ２のゲートとド
レインは、互いに接続される。

【００８７】また、センスアンプＳ／Ａｉに供給される
制御信号（中間電位）ＳＡＲＥＦは、ＭＯＳトランジス
タＭＰ２のドレインから出力される。また、ＭＯＳトラ
ンジスタＭＰ２のドレインには、後述するＳＡＲＥＦプ
リチャージ回路２１の出力端子が接続される。

【００８８】なお、ＭＯＳトランジスタＭＰ２と、セン
スアンプＳ／Ａｉ内のＭＯＳトランジスタＭＰ１（図５
参照）とにより、カレントミラー回路が構成される。

【００８９】ところで、ＳＡＲＥＦ生成回路１９におい
ても、上述したＩＮＶＳＲＣ生成回路１８と同様に、制
御信号（中間電位）ＳＡＲＥＦの振動を防止し、センス
アンプＳ／Ａｉにおける読み出し動作の正常化を達成す
る必要がある。

【００９０】制御信号ＳＡＲＥＦの振動を防止するに
は、制御信号ＳＡＲＥＦが伝わる信号線に、ＭＯＳトラ
ンジスタＭＰ１（図５参照）のゲート容量値よりも十分
に大きな容量値を有する安定化容量を接続すればよい。
安定化容量を接続すれば、制御信号ＳＡＲＥＦの振動の
振幅が小さくなるため、制御信号ＳＡＲＥＦを安定化
（振幅を収束）させるまでの時間が短くなる。

【００９１】しかし、制御信号ＳＡＲＥＦが伝わる信号
線に安定化容量を接続すると、当然に、その信号線に寄
生する容量値が増大する。このため、その容量値の増加
分に比例して、制御信号ＳＡＥＮが“Ｈ”となってから
ＳＡＲＥＦノード３２が所定の電位になるまでの時間が
長くなる。ＳＡＲＥＦ生成回路１９においては、制御信
号ＳＡＥＮが“Ｈ”となった後に、制御信号ＳＡＲＥＦ
が出力されることになるため、ＳＡＲＥＦノード３２が
所定の電位になるまでの時間が長くなることは、読み出
し時間を長くすることを意味する。

【００９２】そこで、制御信号ＳＡＲＥＦが伝わる信号
線に関しては、安定化容量を接続しない。これに代え
て、制御信号ＳＡＲＥＦの振動は、ＳＡＲＥＦ生成回路
１９の駆動能力を上げることにより防止する。つまり、
安定化容量が存在しないと、制御信号ＳＡＲＥＦの振動
の振幅が大きくなるが、ＳＡＲＥＦ生成回路１９の駆動
能力を上げることにより、その振幅を収束させるまでの
時間を短くすることができる。

【００９３】なお、制御信号ＩＮＶＳＲＣが伝わる信号
線には、安定化容量ＣＰ（図５参照）を接続している。
これは、ＩＮＶＳＲＣ生成回路１８は、制御信号ＳＡＥ
Ｎが“Ｈ”になる前から動作状態にあるからである。つ
まり、安定化容量ＣＰによる信号の遅れは、読み出し時
に全く問題とならない。

【００９４】ＳＡＲＥＦ生成回路１９の駆動能力は、例
えば、図７に示すように、レファレンスセル（セルユニ
ット）の数を増やすことにより上げることができる。即
ち、レファレンスセルは、例えば、メモリセルと同じ構
造及び同じサイズを有しているため、この場合、複数の
レファレンスセルを互いに並列接続することにより、レ
ファレンスセルの駆動力を実質的に上げることができ
る。

【００９５】なお、複数のレファレンスセルを並列接続
する場合には、ＭＯＳトランジスタＭＰ２のサイズを、
レファレンスセルの数に応じて調整する必要がある。レ
ファレンスセルの数がＭ個の場合には、ＭＯＳトランジ
スタＭＰ２に流れる電流は、Ｍ×Ｉｒｅｆとなる。但
し、Ｉｒｅｆは、１個のリファレンスセルのセル電流で
ある。

【００９６】そして、本例の読み出し回路では、センス
アンプＳ／Ａｉ内のＭＯＳトランジスタＭＰ１（図５参
照）に流れる電流を、Ｉｒｅｆ／２に設定したいという
要求がある。つまり、この要求を達成するためには、Ｍ
ＯＳトランジスタＭＰ１のチャネル幅、チャネル長を、
それぞれＷｐ１、Ｌｐ１と仮定すると、例えば、ＭＯＳ
トランジスタＭＰ２のチャネル幅Ｗ、チャネル長は、そ
れぞれ２×Ｍ×Ｗｐ１、Ｌｐ１に設定すればよい。

【００９７】つまり、ＭＯＳトランジスタＭＰ１のチャ
ネル幅が、ＭＯＳトランジスタＭＰ２のチャネル幅の１
／（２×Ｍ）になっているため、カレントミラー回路の
原理により、ＭＯＳトランジスタＭＰ１には、Ｍ×Ｉｒ
ｅｆ（ＭＰ２のセル電流）の１／（２×Ｍ）のセル電
流、即ち、Ｉｒｅｆ／２が流れることになる。

【００９８】レファレンスセルの数Ｍは、制御信号ＳＡ
ＲＥＦが伝わる信号線（ＳＡＲＥＦノード３２）に接続
されるセンスアンプＳ／Ａｉの数Ｎに応じて決定する。
即ち、ＳＡＲＥＦノード３２に接続されるセンスアンプ
Ｓ／Ａｉの数Ｎが増えると、ノイズも増えるため、これ
に応じて、レファレンスセルの数Ｍも、増やす。

【００９９】具体的には、次のようにして、ＭとＮの比
を決定する。ＰチャネルＭＯＳトランジスタＭＰ１のゲ
ート容量をＣＭＰ１とすると、ＳＡＲＥＦノード３２に
は、Ｎ個のセンスアンプＳ／Ａｉが接続されるため、Ｓ
ＡＲＥＦノード３２の容量は、Ｎ×ＣＭＰ１となる。

【０１００】また、ＳＡＲＥＦノード３２と他の導電材
との間の容量結合の影響によって、ＳＡＲＥＦノード３
２の電位が所定値からΔＶだけずれ、かつ、このΔＶの
ずれが、セル電流Ｍ×Ｉｒｅｆにより、時間（復帰時
間）Δｔで元の所定値に戻るとすると、電荷の保存則に
基づいて、以下の関係式が導ける。 Ｎ × ＣＭＰ１ × ΔＶ ＝ Ｍ × Ｉｒｅｆ
× Δｔ ここで、例えば、ゲート容量ＣＭＰ１は、約１００ｆ
Ｆ、レファレンスセルのセル電流Ｉｒｅｆは、約２０μ
Ａに設定される。また、この場合に、ＳＡＲＥＦプリチ
ャージ時における制御信号ＳＡＲＥＦの所定値（基準
値）からのずれΔＶは、約０．１Ｖとなる。

【０１０１】そして、このずれΔＶが、センスアンプＳ
／Ａｉにおけるセンス時間に影響を与えないために必要
な復帰時間Δｔは、シミュレーションから、約２ｎｓｅ
ｃ以下であることがわかっている。

【０１０２】従って、上記関係式によれば、レファレン
スセルの数ＭとセンスアンプＳ／Ａｉの数Ｎの関係を次
のように設定することにより、正確かつ高速に読み出し
動作を行うことができることになる。 Ｍ ≧ Ｎ／４ ＜ＶＣＬＡＭＰ生成回路＞図６に示すように、ＶＣＬＡ
ＭＰ生成回路２０は、電流源Ｉ１とＶｓｓノードの間に
直列接続されるＭＯＳトランジスタＭＩ４，ＭＮ１，Ｍ
Ｎ９から構成される。制御信号（イネーブル信号）ＥＮ
は、ＭＯＳトランジスタＭＮ９のゲートに入力される。

【０１０３】ＭＯＳトランジスタＭＩ４のゲートとドレ
インは、互いに接続され（ダイオード接続）、その接続
点から制御信号（中間電位）ＶＣＬＡＭＰが出力され
る。ＭＯＳトランジスタＭＩ４のゲートとドレインの接
続点は、ＭＯＳトランジスタＭＩ３のゲート及びＳＡＲ
ＥＦプリチャージ回路２１に接続される。

【０１０４】ＭＯＳトランジスタＭＮ１のゲートとドレ
インも、互いに接続される（ダイオード接続）。ＭＯＳ
トランジスタＭＮ１のドレインは、ＭＯＳトランジスタ
ＭＮ２のゲート及びＳＡＲＥＦプリチャージ回路２１に
接続される。制御信号ＢＬＲＥＦは、ＭＯＳトランジス
タＭＮ１のドレインから出力される。

【０１０５】なお、ＭＯＳトランジスタＭＩ３，ＭＩ４
により、カレントミラー回路が構成され、同様に、ＭＯ
ＳトランジスタＭＮ１，ＭＮ２により、カレントミラー
回路が構成される。

【０１０６】ＶＣＬＡＭＰ生成回路２０では、定電流源
Ｉ１とダイオード接続された２つのＭＯＳトランジスタ
ＭＩ４，ＭＮ１により、例えば、約１．３Ｖの制御信号
（中間電位）ＶＣＬＡＭＰが生成される。また、定電流
源Ｉ１により、約６μＡの電流が生成され、この電流
は、ＢＬＲＥＦノード３６を経由して、ＩＮＶＳＲＣ生
成回路１８及びＳＡＲＥＦプリチャージ回路２１に伝達
される。

【０１０７】つまり、制御信号ＢＬＲＥＦは、基準電位
として、ＩＮＶＳＲＣ生成回路１８及びＳＡＲＥＦプリ
チャージ回路２１に供給される。

【０１０８】ＶＣＬＡＭＰ生成回路２０内の電流源Ｉ１
の具体例について説明する。図８は、図６の読み出し制
御信号生成回路１７内のＶＣＬＡＭＰ生成回路２０のみ
を取り出して示している。図９は、ＶＣＬＡＭＰ生成回
路２０内の電流源Ｉ１の一例を示している。

【０１０９】ＭＯＳトランジスタＭＰＡ，ＭＰＢは、同
一サイズとなるように設定されているため、抵抗Ｒｓと
差動増幅器により生成される約６μＡの電流Ｉｓは、ノ
ードＮｓにも流れる。

【０１１０】ここで、電流値Ｉｓは、ＶＢＧＲ／Ｒｓに
より表すことができる。ＶＢＧＲは、例えば、約１．２
３Ｖであり、その値は、温度依存性を有しない。一方、
抵抗Ｒｓの値は、一般に、温度依存性を有している。

【０１１１】そこで、抵抗Ｒｓとしては、高温において
抵抗値が小さくなるような特性を持つ拡散抵抗を使用す
る。この場合、電流値Ｉｓは、温度が高くなるにつれ
て、次第に大きくなる反面、ＮチャネルＭＯＳトランジ
スタＭＩ４，ＭＮ１，ＭＮ９の閾値電圧は、温度が高く
なるにつれて、次第に小さくなる。

【０１１２】つまり、抵抗Ｒｓの抵抗値の変化による電
流値のずれとＭＯＳトランジスタＭＩ４，ＭＮ１，ＭＮ
９の閾値電圧の変化による電流値のずれが互いに相殺さ
れ、結果として、ＭＯＳトランジスタＭＩ４，ＭＮ１，
ＭＮ９に流れる電流値に関しては、温度依存性がなくな
る。

【０１１３】従って、実質的に、温度依存性を有しない
制御信号（中間電位）ＶＣＬＡＭＰ，ＢＬＲＥＦを生成
することができる。

【０１１４】１．４．３． 読み出し制御信号生成回路
の構成２（ＳＡＲＥＦプリチャージ回路について） 図１０は、図６の読み出し回路において、ＳＡＲＥＦプ
リチャージ回路２１の構成を具体的に示したものであ
る。ＳＡＲＥＦプリチャージ回路２１は、Ｖｄｄノード
とＶｓｓノードの間に接続されるＭＯＳトランジスタＭ
Ｐ１０，ＭＰ１１，ＭＩ５，ＭＮ１０，ＭＮ１１，ＭＮ
１２と、ナンド回路ＮＡ１とから構成される。

【０１１５】制御信号ＥＮ，ＳＡＥＮは、ナンド回路Ｎ
Ａ１に入力される。また、ナンド回路ＮＡ１の出力信号
は、ＭＯＳトランジスタＭＰ１０のゲートに入力され
る。ＭＯＳトランジスタＭＰ１１のゲートとドレイン
は、互いに接続される。ＭＯＳトランジスタＭＰ１１の
ドレインは、ＳＡＲＥＦノード３２に接続されているた
め、ＳＡＲＥＦプリチャージ回路により、ＳＡＲＥＦノ
ード３２をプリチャージすることが可能になっている。

【０１１６】ＭＯＳトランジスタＭＩ５のゲートは、Ｖ
ＣＬＡＭＰ生成回路２０内のＭＯＳトランジスタＭＩ４
のゲートとドレインに接続される。即ち、ＭＯＳトラン
ジスタＭＩ４，ＭＩ５は、カレントミラー回路を構成し
ている。制御信号ＶＣＬＡＭＰは、ＭＯＳトランジスタ
ＭＩ５のゲートに入力される。

【０１１７】制御信号ＳＡＥＮｎは、ＭＯＳトランジス
タＭＮ１０，ＭＮ１１のゲートに入力される。ＭＯＳト
ランジスタＭＮ１０，ＭＮ１１の接続点は、ＢＬＳＲＥ
Ｆノード３５に接続される。また、制御信号ＢＬＲＥＦ
は、ＭＯＳトランジスタＭＮ１２のゲートに入力され
る。

【０１１８】１．４．４． 読み出し制御信号生成回路
の構成３（Ｖｃｇｒｅｆ生成回路について） 図１１は、Ｖｃｇｒｅｆ生成回路の構成を示している。
図１２は、図１１の可変抵抗Ｒ３の具体例を示してい
る。なお、図１１及び図１２に示すＶｃｇｒｅｆ生成回
路は、図１に示す読み出し制御信号生成回路１７内のＶ
ｃｇｒｅｆ生成回路２４に相当する。

【０１１９】レファレンスセルのコントロールゲート電
位Ｖｃｇｒｅｆは、例えば、約１．７Ｖとなるように設
定されるが、レファレンスセルの閾値電圧やカップリン
グ比などは、ウエハプロセスの条件に大きく依存するた
め、これらの値を事前に正確に見積もるものは非常に困
難である。また、メモリセルの閾値電圧分布の測定に関
するテストモード（これについては、後述する。）にお
いては、Ｖｃｇｒｅｆ生成回路の出力信号Ｖｃｇｒｅｆ
の値を変化させることが必要になる。

【０１２０】従って、Ｖｃｇｒｅｆ生成回路に関して
は、その出力電位Ｖｃｇｒｅｆが自由に変えられるよう
に構成しなければならない。例えば、Ｖｃｇｒｅｆ生成
回路の出力電位Ｖｃｇｒｅｆを、１．０Ｖから２．５Ｖ
まで、０．１Ｖ刻みで変えられるようにする。

【０１２１】また、コントロールゲート電位Ｖｃｇｒｅ
ｆが温度依存性を持つと、レファレンスセルに流れるセ
ル電流についても温度依存性を持つようになるため、正
確な読み出しが行えなくなり、非常に問題である。そこ
で、温度依存性を有しないＢＧＲ（Band Gap Referenc
e）回路の出力電位ＶＢＧＲを用いて、コントロールゲ
ート電位Ｖｃｇｒｅｆを生成する。

【０１２２】しかし、ＢＧＲ回路の出力電位ＶＢＧＲ
（例えば、約１．２３Ｖ）は、１．０Ｖと２．５Ｖの間
の電位になるため、これをそのまま用いると、Ｖｃｇｒ
ｅｆ生成回路の出力電位Ｖｃｇｒｅｆを、正確に、０．
１Ｖ刻みで変えるのが困難となる。

【０１２３】そこで、本例では、出力電位Ｖｃｇｒｅｆ
を正確に０．１Ｖ刻みで変えることができるように、２
つの差動増幅器ＤＡ１，ＤＡ２によりＶｃｇｒｅｆ生成
回路を構成する。

【０１２４】そして、まず、第一の差動増幅器ＤＡ１に
より、ＶＢＧＲ（＝約１．２３Ｖ）を、１．０Ｖ〜２．
５Ｖの範囲外の電位、例えば、０．５Ｖに変換する。ま
た、第二の差動増幅器ＤＡ２により、変換された基準電
位（０．５Ｖ）に基づいてＶｃｇｒｅｆを生成する。

【０１２５】このようにすることで、出力電位Ｖｃｇｒ
ｅｆは、正確に、０．１Ｖ刻みで変えることができるよ
うになる。

【０１２６】なお、出力電位Ｖｃｇｒｅｆは、図１２に
示す可変抵抗の抵抗値を変えることにより変化させるこ
とができる。

【０１２７】１．４．５． 読み出し制御信号生成回路
の構成４項目１．４．１．から項目１．４．４におい
て、読み出し制御信号生成回路の主要部の構成について
説明した。

【０１２８】読み出し制御信号生成回路を構成する要素
のうち、まだ、説明していないものは、ダミーカラムゲ
ートとＶｓｇ生成回路の２つである。そこで、これら２
つの要素について、簡単に、説明しておく。

【０１２９】ダミーカラムゲートは、メモリセル側の電
流経路とレファレンスセル側の電流経路をほぼ同じ（電
流経路の抵抗値をほぼ同じ）にするために設けられる。
つまり、メモリセル側においては、例えば、図５に示す
ように、ビット線ＢＬｊとＢＬＳノード３４の間には、
ＭＯＳトランジスタから構成されるカラムゲート１５が
接続される。

【０１３０】そこで、レファレンスセル側においても、
例えば、図６に示すように、常に、オン状態の少なくと
も１つのＭＯＳトランジスタから構成されるダミーカラ
ムゲート２２を設ける。ダミーカラムゲート２２は、常
にオン状態のＭＯＳトランジスタから構成される点にお
いて、カラムデコーダの出力信号によりオン／オフが制
御されるＭＯＳトランジスタから構成されるカラムゲー
トとは異なる。

【０１３１】Ｖｓｇ生成回路２５（図１参照）は、メモ
リセル側のセルユニット内のセレクトトランジスタＭ
１，Ｍ３（図３、図５参照）のゲートに与える電位Ｖｓ
ｇを生成する。読み出し時には、Ｖｓｇは、約３．５Ｖ
となる。本例では、Ｖｓｇ生成回路の出力信号Ｖｓｇ
は、レファレンスセル側のセルユニット内のセレクトト
ランジスタＭ５，Ｍ６（図４、図６参照）のゲートにも
与えられる。

【０１３２】Ｖｓｇ生成回路は、例えば、昇圧回路及び
昇圧電位制御回路により構成することができる。

【０１３３】２． 読み出し回路の動作 以下、図１乃至図１２において説明した本発明の読み出
し回路の動作について説明する。

【０１３４】２．１． 動作の概略 まず、図５及び図６を参照しつつ、本発明の読み出し回
路の動作の概略を説明する。本発明の読み出し回路の主
要部は、Ｖｄｄノードから、ＰチャネルＭＯＳトランジ
スタＭＰ１及びメモリセルユニットＭ１，Ｍ２，Ｍ３を
経由して、Ｖｓｓノードに至る第一の経路と、Ｖｄｄノ
ードから、ＰチャネルＭＯＳトランジスタＭＰ２及びレ
ファレンスセルユニットＭ４，Ｍ５，Ｍ６を経由して、
Ｖｓｓノードに至る第二の経路と、２つのＭＯＳトラン
ジスタＭＰ１，ＭＰ２のゲートを互いに接続するＳＡＲ
ＥＦノード３２とから構成される。

【０１３５】なお、説明を簡単にするため、読み出し動
作時に使用する各制御信号は、次のような値に設定され
ているものとする。ＥＮ，ＳＡＥＮ，ＳＡＥＮｄは、そ
れぞれ“Ｈ”、ＡＴＤ３，ＢＬＲＳＴは、それぞれ
“Ｌ”。ＳＡＥＮｎ，ＡＴＤ３ｎは、それぞれＳＡＥ
Ｎ、ＡＴＤ３の反転信号である。また、ＳＧＤ，ＳＧＳ
は、共に、３．５Ｖとする。

【０１３６】このような条件下における読み出し動作で
は、上述の第二の経路に、レファレンスセル電流Ｉｒｅ
ｆが流れる。ここで、上述したように、レファレンスセ
ルユニットに流れる電流Ｉｒｅｆの値は、“１”データ
を記憶するメモリセルのセル電流Ｉｃｅｌｌにほぼ等し
くなっている。

【０１３７】また、２つのＭＯＳトランジスタＭＰ１，
ＭＰ２は、カレントミラー回路を構成しているため、こ
れらＭＯＳトランジスタＭＰ１，ＭＰ２のサイズ（チャ
ネル幅Ｗ）の比を調整することにより、上述の第一の経
路に流れる電流の値を調整することができる。即ち、本
発明では、ＭＯＳトランジスタＭＰ１が、Ｉｒｅｆ／２
の電流を流すように、ＭＯＳトランジスタＭＰ１，ＭＰ
２のサイズの比が決定されている。

【０１３８】そして、ＭＯＳトランジスタＭＰ１とＭＯ
ＳトランジスタＭＩ１の接続点であるＳＡノード３３の
電位は、メモリセルＭ２のデータ、即ち、読み出し時に
メモリセルＭ２にセル電流Ｉｃｅｌｌが流れるか否かに
よって決定される。

【０１３９】例えば、メモリセルＭ２に記憶されるデー
タが“１”の場合には、メモリセルＭ２のコントロール
ゲート電極（選択されたワード線）Ｗｉに読み出し電位
（０Ｖ）が与えられると、メモリセルＭ２がオン状態に
なり、メモリセルＭ２にセル電流Ｉｃｅｌｌが流れる。

【０１４０】また、上述したように、Ｉｃｅｌｌ＝Ｉｒ
ｅｆであるため、ＭＯＳトランジスタＭＰ１がＳＡノー
ド３３に供給する電流Ｉｒｅｆ／２よりもメモリセルＭ
２がＳＡノード３３から引き抜く電流Ｉｃｅｌｌ（＝Ｉ
ｒｅｆ）の方が大きくなり、結果として、ＳＡノード３
３の電位は、下がり、１Ｖ以下となる。

【０１４１】一方、メモリセルＭ２に記憶されるデータ
が“０”の場合には、メモリセルＭ２のコントロールゲ
ート電極（選択されたワード線）Ｗｉに読み出し電位
（０Ｖ）が与えられると、メモリセルＭ２がオフ状態に
なるため、メモリセルＭ２にセル電流Ｉｃｅｌｌが流れ
ない。

【０１４２】この時、ＳＡノード３３に対しては、ＭＯ
ＳトランジスタＭＰ１から電流の供給のみが行われるた
め、結果として、ＳＡノード３３の電位は、上がり、Ｖ
ｄｄに到達する。

【０１４３】従って、このＳＡノード３３の電位変化を
インバータＩＮＶ１で検知することにより、メモリセル
Ｍ２のデータの識別が可能となる。

【０１４４】ここで注目すべき点は、本発明では、セン
スアンプ（１単位分）Ｓ／Ａｉ内において、差動増幅器
が使われていないということにある。このため、本発明
の読み出し回路の消費電流は、従来の読み出し回路（図
１９）の消費電流に比べて非常に小さくなる。

【０１４５】本発明の読み出し回路において、センスア
ンプＳ／Ａｉ内に差動増幅器を設ける必要がない理由
は、“１”データの読み出し時のＳＡノード３３の電位
と“０”データの読み出し時のＳＡノード３３の電位と
の電位差（又は振幅）が、［Ｖｄｄ−１Ｖ程度］以上と
大きいためである（Ｖｄｄは、例えば、２．５Ｖ以上、
３．５Ｖ以下）。つまり、ＳＡノード３３の電位を、そ
のままインバータＩＮＶ１に入力し、メモリセルＭ２の
データを検知することができる。

【０１４６】また、本発明の読み出し回路では、上述の
ように、ＳＡノード３３の振幅が大きくても、読み出し
速度は、従来の読み出し回路（図１９）と同程度である
ため、読み出し速度を低下させることなく、低消費電力
化を達成できることになる。このように、本発明におい
て、読み出し速度が劣化しない理由は、ＳＡノード３３
がビット線から切り離され、その容量が極めて小さくな
っているために、メモリセルＭ２のデータに応じてＳＡ
ノード３３の電位を変化させるために要する時間が短く
なるためである。

【０１４７】２．２． 動作タイミング 以下、図１３及び図１４のタイミング図を参照しつつ、
本発明の読み出し回路の動作について詳細に説明する。

【０１４８】図１３は、チップの外部から入力される制
御信号及びチップの内部で生成される制御信号のタイミ
ングを表している。チップの外部から入力される制御信
号は、アドレス信号Ａｄｄｒｅｓｓ及びチップイネーブ
ル信号ＣＥである。

【０１４９】チップイネーブル信号ＣＥが“Ｈ”になる
と、この時点のアドレス信号Ａｄｒｅｓｓにより特定さ
れるメモリセルのデータが読み出され、また、チップイ
ネーブル信号ＣＥが“Ｈ”の期間中にアドレス信号Ａｄ
ｄｒｅｓｓが変化すると、この変化後の新しいアドレス
信号Ａｄｄｒｅｓｓにより特定されるメモリセルのデー
タが読み出される。

【０１５０】読み出し動作時において、チップイネーブ
ル信号ＣＥが“Ｈ”になると、センスアンプイネーブル
信号ＳＡＥＮが“Ｈ”になり、また、アドレス信号遷移
検出回路（Address Transition Detector）によりＡＴ
Ｄパルスが生成される。ＡＴＤパルスの持続期間（ｔＡ
ＴＤ）は、約３０ｎｓである（時刻ｔＡ）。

【０１５１】また、ＡＴＤパルスは、チップイネーブル
信号ＣＥが“Ｈ”のときに、アドレス信号Ａｄｄｒｅｓ
ｓが変化した場合にも生成される（時刻ｔＢ）。

【０１５２】また、ＡＴＤが“Ｈ”の期間のうち、最初
の１／３の期間に、ＡＴＤ２が“Ｈ”となり、最後の２
／３の期間に、ＡＴＤ３が“Ｈ”となる。そして、ＳＡ
ＥＮｄ及びＢＬＲＳＴは、ＳＡＥＮ、ＡＴＤ、ＡＴＤ２
及びＡＴＤ３に基づいて、図１３に示すようなタイミン
グで生成される。

【０１５３】図１４は、本発明の読み出し回路の動作を
制御する制御信号のタイミングを示している。なお、図
１４のＳＡＥＮ，ＡＴＤ３，ＳＡＥＮｄ，ＢＬＲＳＴ
は、図１３のＳＡＥＮ，ＡＴＤ３，ＳＡＥＮｄ，ＢＬＲ
ＳＴに対応している。また、ＳＧＤは、ビット線側のセ
レクトトランジスタのゲート電位（セレクトゲートゲー
ト線の電位）である。

【０１５４】読み出し動作は、主として、ＳＡＥＮ（Ｓ
ＡＥＮｎ）、ＡＴＤ３（ＡＴＤ３ｎ）、ＳＡＥＮｄ、Ｂ
ＬＲＳＴにより制御され、４つの期間、即ち、（Ａ）ス
タンバイ期間、（Ｂ）ビット線リセット期間、（Ｃ）プ
リチャージ期間、（Ｄ）センス期間に区分される。

【０１５５】なお、図５、図６及び図１０に示す読み出
し回路においては、上記制御信号の他、イネーブル信号
ＥＮを使用している。イネーブル信号ＥＮは、アナログ
回路をイネーブルにする信号である。

【０１５６】例えば、イネーブル信号ＥＮを“Ｌ”にす
ることにより、チップの消費電流を、ほぼ零にすること
ができる（但し、ＭＯＳトランジスタのカットオフリー
ク程度の電流は流れる。）。

【０１５７】上記（Ａ）〜（Ｄ）の期間中は、ＥＮ＝
“Ｈ”である。以下、各期間ごとの動作を順に説明す
る。

【０１５８】２．２．１． スタンバイ期間 図１４の期間（Ａ）は、スタンバイ期間である。スタン
バイ期間とは、読み出し動作を実行する前の待機期間の
ことである。

【０１５９】ＩＮＶＳＲＣ生成回路１８、ＶＣＬＡＭＰ
生成回路２０及びＳＡＲＥＦプリチャージ回路２１（図
６及び図１０を参照）並びにＶｃｇｒｅｆ生成回路２４
（図１及び図１１を参照）は、スタンバイ期間において
も動作状態にある。即ち、ＶＣＬＡＭＰ生成回路２０で
は、ＥＮが“Ｈ”であり、制御信号ＶＣＬＡＭＰ，ＢＬ
ＲＥＦが生成される。また、Ｖｃｇｒｅｆ生成回路２４
では、ＥＮｎが“Ｌ”であり、制御信号Ｖｃｇｒｅｆが
生成される。さらに、ＩＮＶＳＲＣ回路１８では、制御
信号ＩＮＶＳＲＣが生成される。

【０１６０】スタンバイ期間中においては、ＳＡＥＮが
“Ｌ”であるため、ＰチャネルＭＯＳトランジスタＭＰ
２からレファレンスセル２３に至る経路（図６及び図１
０を参照）は、電気的に切断されている。その一方、Ｓ
ＡＲＥＦプリチャージ回路２１（図６及び図１０を参
照）は、動作状態となっているため、ＳＡＲＥＦノード
３２及びＢＬＳＲＥＦノード３５は、それぞれプリチャ
ージされている。

【０１６１】各ノードのプリチャージレベル（電位）
は、ＳＡＥＮが“Ｈ”になったときのＳＡＲＥＦノード
３２の電位及びＢＬＳＲＥＦノード３５の電位とほぼ等
しくなるように設定される。

【０１６２】このように、スタンバイ期間において、予
め、ＳＡＲＥＦノード３２及びＢＬＳＲＥＦノード３５
をプリチャージしておく理由は、実際の読み出し動作時
に、ＳＡＲＥＦノード３２の電位及びＢＬＳＲＥＦノー
ド３５の電位が確定するまでの時間を短くし、読み出し
速度を上げるためである。

【０１６３】即ち、このようなプリチャージ動作を行わ
ない場合には、ＳＡＥＮが“Ｈ”になってからＳＡＲＥ
Ｆノード３２及びＢＬＳＲＥＦノード３５の電位がそれ
ぞれ確定するまでの時間が非常に長くなり、結果とし
て、読み出し時間が長くなる。

【０１６４】特に、ＳＡＲＥＦノード３２は、センスア
ンプＳ／Ａｉ内のＭＯＳトランジスタＭＰ１のゲートに
接続されるため、チップ内にｎ個のセンスアンプＳ／Ａ
１，…，Ｓ／Ａｉ，…，Ｓ／Ａ・ｎが配置される場合、
ＳＡＲＥＦノード３２には、ｎ個のＭＯＳトランジスタ
のゲートが接続されることになり、結果として、ＳＡＲ
ＥＦノード３２に生じる寄生容量が非常に大きくなる。

【０１６５】従って、高速読み出しを達成するために
は、スタンバイ期間において予めＳＡＲＥＦノード３２
をプリチャージしておき、読み出し動作時におけるＳＡ
ＲＥＦノード３２の電位の確定を短時間で済ませること
が必要となる。

【０１６６】ところで、ＳＡＲＥＦプリチャージ回路２
１（図１０参照）は、動作状態において貫通電流を流す
ため、ＳＡＲＥＦプリチャージ回路２１により予めＳＡ
ＲＥＦノード３２をプリチャージしておくということ
は、スタンバイ期間におけるスタンバイ電流（消費電
流）を増加させることになる。

【０１６７】しかし、この点については、次に示すよう
な対策により解決することが可能である。即ち、Ｎチャ
ネルＭＯＳトランジスタＭＮ１２（図１０参照）のサイ
ズを小さくすることにより、スタンバイ電流を小さくす
ることができる。また、この時、ＳＡＲＥＦノード３２
のプリチャージレベルは、ＭＯＳトランジスタＭＰ１
１，ＭＩ５のサイズにより調整することができる。

【０１６８】また、スタンバイ時におけるＳＡＲＥＦノ
ード３２のプリチャージレベルを、読み出し時（ＳＡＥ
Ｎ＝“Ｈ”）におけるＳＡＲＥＦノード３２のレベルと
完全に等しくすることが難しい場合には、ＳＡＲＥＦノ
ード３２のプリチャージレベルを、読み出し時における
ＳＡＲＥＦノード３２のレベルよりも、若干、低めに設
定すればよい。

【０１６９】このようにしておくと、ＳＡＥＮが“Ｈ”
となった瞬間に、大きな駆動力を有するＰチャネルＭＯ
ＳトランジスタＭＰ２がオン状態になっているため、Ｓ
ＡＲＥＦノード３２がＭＯＳトランジスタＭＰ２を介し
て急速に充電され、速やかに、読み出し時におけるＳＡ
ＲＥＦノード３２の電位が確定する。

【０１７０】なお、ＳＡＲＥＦノード３２のプリチャー
ジレベルを、読み出し時におけるＳＡＲＥＦノード３２
のレベルよりも、若干、高めに設定する場合には、当
初、大きな駆動力を有するＰチャネルＭＯＳトランジス
タＭＰ２は、オフ状態であり、ＳＡＲＥＦノード３２の
電荷は、小さな駆動力のレファレンスセルを介して放電
されることになるため、読み出し時におけるＳＡＲＥＦ
ノード３２の電位の確定は、遅くなる。

【０１７１】２．２．２． ビット線リセット期間 図１４の期間（Ｂ）は、ビット線リセット期間である。

【０１７２】ビット線リセット期間においては、ＢＬＲ
ＳＴが“Ｈ”となり、ＭＯＳトランジスタＭＬ３，Ｔｒ
ｊがオン状態になる（図５参照）。その結果、ビット線
ＢＬｊ及びＢＬＳノード３４は、それぞれ接地電位（０
Ｖ）にリセットされる。ビット線ＢＬｊ及びＢＬＳノー
ド３４をそれぞれ接地（リセット）する理由は、繰り返
して読み出しを行う場合に、前回の読み出し動作の履歴
を無くすためである。

【０１７３】ここで、図２を参照しつつ、ビット線のリ
セットの必要性について、ビット線をリセットをしない
場合の不具合という観点から説明する。

【０１７４】メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ
４，ＭＣ５，ＭＣ６のデータを、それぞれ“０”とし、
メモリセルＭＣ７，ＭＣ８，ＭＣ９のデータを、それぞ
れ“１”とし、メモリセルＭＣ３→ＭＣ５→ＭＣ７の順
に、データを読み出す場合について考える。

【０１７５】まず、メモリセルＭＣ３，ＭＣ５に対する
データ読み出し動作においては、ビット線ＢＬｎ，ＢＬ
ｊは、それぞれ約１Ｖにプリチャージされる。また、メ
モリセルＭＣ３，ＭＣ５のデータは、“０”であるた
め、ビット線ＢＬｎ，ＢＬｊのプリチャージ後の読み出
し時に、メモリセル（選択セル）ＭＣ３，ＭＣ５は、オ
フ状態となる。このため、データ読み出しが終了した後
においても、ビット線ＢＬｎ，ＢＬｊは、約１Ｖの電位
を維持する。

【０１７６】ここで、本例では、ビット線ＢＬｎ，ＢＬ
ｊの電位をリセットする（接地電位にする）ことを前提
としていないため、ビット線ＢＬｎ，ＢＬｊの電位が約
１Ｖの状態で、かつ、ビット線ＢＬｎ，ＢＬｊがフロー
ティングの状態で（ビット線ＢＬｎ，ＢＬｊに対応する
カラムゲートはオフ状態のため）、次のメモリセルＭＣ
７に対するデータ読み出しが実行される。

【０１７７】メモリセルＭＣ７に対するデータ読み出し
動作では、セレクトゲート線ＳＧＤｐ，ＳＧＳｐが共に
約３．５Ｖに設定される。そこで、セレクトゲート線Ｓ
ＧＤｐ，ＳＧＳｐを、それぞれ０Ｖから約３．５Ｖに上
げると、セレクトゲート線ＳＧＤｐ，ＳＧＳｐに接続さ
れるセレクトトランジスタは、全てオン状態となる。ま
た、選択されたワード線Ｗｐに、０Ｖを与えると、非選
択セルＭＣ８，ＭＣ９は、“１”状態であるため、ワー
ド線Ｗｐに接続される非選択セルＭＣ８，ＭＣ９も、オ
ン状態になる。

【０１７８】この時、ビット線ＢＬｎ，ＢＬｊに貯まっ
ていた電荷は、非選択セルＭＣ８，ＭＣ９を経由して、
ソース線ＳＬに放出される。その結果、セルソース線Ｓ
Ｌやシャント線ＳＨの抵抗による電圧降下のために、選
択されたメモリセルＭＣ７のソース電位が、０Ｖよりも
高くなる場合がある。このような現象は、ワード線Ｗｐ
に接続され、かつ、“１”データを記憶するメモリセル
の数が多ければ多いほど、顕著に発生する。

【０１７９】そして、選択されたメモリセルＭＣ７のソ
ース電位が０Ｖよりも高くなると、メモリセルＭＣ７に
流れる電流は、ソース電位が０ＶのときにメモリセルＭ
Ｃ７に流れる電流よりも減るため、ＳＡノード３３（図
５参照）の電位が十分に下がらず、結果として、メモリ
セルＭＣ７のデータは、“１”であるにもかかわらず、
“０”と判断してしまう場合がある。

【０１８０】本発明では、このような読み出し履歴に依
存した誤読み出しをなくすために、読み出し動作の最初
において、全てのビット線の電位をリセットする（接地
電位にする）ようにしている。

【０１８１】また、ビット線リセット期間がないと、以
下に述べるように、電力を無駄に消費することになる。

【０１８２】即ち、カラムゲート１５（図２参照）は、
アドレス信号に基づいてビット線の選択を行う。従っ
て、アドレス信号が変化すると、選択されるビット線も
変化する。ここで、アドレス信号の変化を受けて、ビッ
ト線の再選択を行うには、配線遅延やロジック遅延の影
響により、一定の時間が必ず必要になる。

【０１８３】仮に、ビット線リセット期間（Ｂ）を設け
ないとすると、スタンバイ状態（期間Ａ）の後、直ち
に、ビット線のプリチャージ（期間Ｃ）が行われること
になる。つまり、ＳＡＥＮが“Ｈ”になると同時に、ビ
ット線のプリチャージを開始すると、カラムゲートにお
いて、選択されたビット線が確定しないうちに、ビット
線のプリチャージが行われることになる。

【０１８４】従って、ＳＡＥＮが“Ｈ”になった後、カ
ラムゲートにおいて、選択されたビット線が確定するま
での間は、前回のアドレス信号により選択されたビット
線が選択されており、今回、選択すべきビット線とは無
関係のビット線がプリチャージされることになり、結果
として、電力が無駄に消費される。

【０１８５】そこで、本発明では、ビット線リセット期
間（Ｂ）を設けている。このビット線リセット期間
（Ｂ）を、ＳＡＥＮが“Ｈ”になった後、カラムゲート
において、選択されたビット線（選択されたカラム）が
確定するまでの期間よりも長く設定しておけば、無駄な
電力を消費することもなくなる。

【０１８６】２．２．３． ビット線プリチャージ期間 図１４の期間（Ｃ）は、ビット線プリチャージ期間であ
る。

【０１８７】ビット線プリチャージ期間では、ＡＴＤ３
が“Ｈ”となるため、ＭＯＳトランジスタＭＰ８，ＭＮ
６がオン状態となる。また、ＩＮＶＳＲＣノード３１
は、予め、充電されているため（スタンバイ期間）、制
御信号ＢＬＳの電位に応じて、制御信号ＬＣＬＡＭＰの
電位が変化する。制御信号ＢＬＳの電位がほぼ０Ｖのと
きは、制御信号ＬＣＬＡＭＰは、ほぼＶｄｄであり、Ｍ
ＯＳトランジスタＭＩ２は、オン状態となる。

【０１８８】従って、ＶｄｄノードからＭＯＳトランジ
スタＭＩ２（図５参照）を経由して、ビット線ＢＬｊ
（ＢＬＳノード３４）に電流が流れ込み、ビット線ＢＬ
ｊのプリチャージが行われる。

【０１８９】また、この時、ＭＯＳトランジスタＭＬ１
も、オン状態となるため、ＳＡノード３３とＢＬＳノー
ド３４が互いにショートされ、ＢＬＳノード３４の充電
と共にＳＡノード３３も充電される（正確には、ＳＡノ
ード３３は、ＭＯＳトランジスタＭＰ１からの電荷の供
給によりＶｄｄとなっているため、Ｖｄｄからプリチャ
ージレベルに低下する。）。

【０１９０】ビット線プリチャージ期間において、ＳＡ
ノード３３とＢＬＳノード３４を互いにショートする理
由は、ＳＡノード３３及びＢＬＳノード３４のプリチャ
ージレベルを、同じ値、かつ、インバータＩＮＶ１の閾
値電圧Ｖｓｅｎｓｅよりも低い値に設定するためであ
る。そして、この時、インバータＩＮＶ１の出力電位
（Ｎ１ノードの電位）は、“Ｈ”となる。

【０１９１】つまり、低消費電力化のため、インバータ
ＩＮＶ１内のＭＯＳトランジスタＭＰ４は、６μＡ程度
の小さな電流しか流さないため、Ｎ１ノードを“Ｌ”に
しておくと、Ｎ１ノードを“Ｌ”から“Ｈ”に変化させ
るために要する時間が非常に長くなる。

【０１９２】そこで、本発明では、インバータＩＮＶ１
の出力電位（Ｎ１ノードの電位）を、予め“Ｈ”に設定
しておき、高速読み出しに貢献している。

【０１９３】また、ＭＯＳトランジスタＭＩ２、インバ
ータＩＮＶ２及びＩＮＶＳＲＣ回路１８からなる経路
（図５及び図６を参照）は、ビット線プリチャージレベ
ルを適正な値に保つ役割を果たしている。

【０１９４】以下、この経路の動作について説明する
（図５及び図６参照）。ＭＯＳトランジスタＭＰ３（図
５のインバータＩＮＶ２内）及びＭＯＳトランジスタＭ
Ｐ５（図６のＩＮＶＳＲＣ生成回路１８内）は、互いに
サイズ（チャネル長Ｌ及びチャネル幅Ｗ）が等しく、ま
た、ＭＯＳトランジスタＭＮ２（図６のＩＮＶＳＲＣ生
成回路１８内）及びＭＯＳトランジスタＭＮ３（図５の
インバータＩＮＶ２内）も、互いにサイズ（チャネル長
Ｌ及びチャネル幅Ｗ）が等しくなるように設定されてい
る。従って、インバータＩＮＶ２とＩＮＶＳＲＣ回路１
８は、全体で、一つの差動増幅器を構成しているとみな
すことができる。

【０１９５】この差動増幅器の入力信号は、制御信号Ｂ
ＬＳと制御信号ＢＬＲＥＦであり、出力信号は、制御信
号ＬＣＬＡＭＰである。ビット線ＢＬｊのプリチャージ
が始まった時点では、制御信号ＢＬＳは、０Ｖ、制御信
号ＬＣＬＡＭＰは、Ｖｄｄであるため、ビット線ＢＬｊ
は、ＭＯＳトランジスタＭＰ８，ＭＩ２を介して高速に
プリチャージされる。

【０１９６】また、ビット線ＢＬｊのプリチャージによ
り、制御信号ＢＬＳ（ビット線の電位）が制御信号ＢＬ
ＲＥＦ（参照電位）よりも高くなると、今度は、制御信
号ＬＣＬＡＭＰは、Ｖｄｄから０Ｖ近くまで下がるた
め、ＭＯＳトランジスタＭＩ２からビット線への電荷の
注入が抑制される。

【０１９７】また、同時に、ＭＯＳトランジスタＭＬ４
がオン状態となるため、ビット線ＢＬｊに蓄えられた過
剰な電荷は、ＭＯＳトランジスタＭＬ４を経由して、Ｖ
ｓｓノードに放出される。

【０１９８】このようにして、ビット線ＢＬｊ（ＢＬＳ
ノード３４及びＳＡノード３３）は、制御信号ＢＬＲＥ
Ｆとほぼ等しい電位（プリチャージレベル）に適正にプ
リチャージされる（ＢＬＳ＝ＳＡ＝ＢＬＲＥＦ）。

【０１９９】なお、ＭＯＳトランジスタＭＩ２，ＭＬ４
のサイズは、Ｉｃｅｌｌ＝Ｉｒｅｆ／２のときに、ビッ
ト線プリチャージ期間中、制御信号ＶＣＬＡＭＰ及び制
御信号ＬＣＬＡＭＰの電位が等しくなるように設定す
る。

【０２００】そのためには、図５のＭＯＳトランジスタ
ＭＩ２，ＭＬ４及び図６のＭＯＳトランジスタＭＩ４，
ＭＮ１に関して、 （ＷＭＩ２／ＬＭＩ２）／（ＷＭＬ４／ＬＭＬ４） ＝
（ＷＭＩ４／ＬＭＩ４）／（ＷＭＮ１／ＬＭＮ１） の関係を有するように設定することが必要である。

【０２０１】但し、ＷＭＩ２、ＬＭＩ２は、それぞれＭ
ＯＳトランジスタＭＩ２のチャネル幅、チャネル長を示
し、ＷＭＬ４、ＬＭＬ４は、それぞれＭＯＳトランジス
タＭＬ４のチャネル幅、チャネル長を示し、ＷＭＩ４、
ＬＭＩ４は、それぞれＭＯＳトランジスタＭＩ４のチャ
ネル幅、チャネル長を示し、ＷＭＮ１、ＬＭＮ１は、そ
れぞれＭＯＳトランジスタＭＮ１のチャネル幅、チャネ
ル長を示している。

【０２０２】このような関係に、図５のＭＯＳトランジ
スタＭＩ２，ＭＬ４及び図６のＭＯＳトランジスタＭＩ
４，ＭＮ１のチャネル幅及びチャネル長を決めておけ
ば、後述するセンス動作が速やかに行える。

【０２０３】２．２．４． センス期間 図１４の期間（Ｄ）は、センス期間である。

【０２０４】ビット線のプリチャージが終了した時点で
は、制御信号ＢＬＳと制御信号ＢＬＲＥＦは、互いにほ
ぼ等しく（１Ｖ程度又はそれ以下の電位。但し、零を除
く。）、また、制御信号ＬＣＬＡＭＰは、制御信号ＶＣ
ＬＡＭＰにほぼ等しくなっている（１．３Ｖ程度又はそ
れ以下の電位。但し、零を除く。）。

【０２０５】制御信号ＶＣＬＡＭＰと制御信号ＢＬＲＥ
Ｆの差（約０．３Ｖ）は、ＭＯＳトランジスタＭＩ４の
閾値電圧程度となっている。従って、ＭＯＳトランジス
タＭＩ１は、実質的にカットオフした状態となっている
（図５及び図６を参照）。

【０２０６】この状態において、ＡＴＤ３が“Ｌ”とな
り、ＭＯＳトランジスタＭＬ１がオフ状態になると、Ｓ
Ａノード３３の電位は、ＭＯＳトランジスタＭＰ１に流
れる電流Ｉｒｅｆ／２と、メモリセルＭ２のセル電流Ｉ
ｃｅｌｌとにより決定されることになる。

【０２０７】メモリセルＭ２のデータが“０”の場合、
即ち、選択されたワード線Ｗｉに０Ｖを与えたときにメ
モリセルＭ２にセル電流Ｉｃｅｌｌが流れない場合に
は、ＢＬＳノード３４は、既に、プリチャージされ、電
荷の逃げ場がない状態になっているため、ＭＯＳトラン
ジスタＭＰ１からＳＡノード３３に供給された電荷は、
全て、ＳＡノード３３に充電される。

【０２０８】ここで、ＳＡノード３３の容量は、ビット
線ＢＬｊの容量に比べて非常に小さい。つまり、メモリ
セルＭ２のデータが“０”の場合、ＳＡノード３３は、
急速にチャージされ、Ｖｄｄとなる。

【０２０９】このように、本発明では、ビット線ＢＬｊ
（ＢＬＳノード３４）は、既に、プリチャージされてい
るため、メモリセルＭ２のデータが“０”の場合、ＳＡ
ノード３３は、急速にチャージされる。そして、後述す
るように、インバータＩＮＶ１の閾値電圧（データ
“０”，“１”の判定値）Ｖｓｅｎｓｅは、ＳＡノード
３３のプリチャージレベルよりも高い電位（例えば、約
１．３Ｖ）に設定されるため、ＳＡノード３３が急速に
Ｖｄｄになるということは、高速読み出しが可能になる
ことを意味する。

【０２１０】一方、メモリセルＭ２のデータが“１”の
場合、即ち、選択されたワード線Ｗｉに０Ｖを与えたと
きにメモリセルＭ２にセル電流Ｉｃｅｌｌが流れる場合
には、セル電流Ｉｃｅｌｌ（＝Ｉｒｅｆ）は、ＭＯＳト
ランジスタＭＰ１に流れる電流Ｉｒｅｆ／２よりも大き
いため、ＳＡノード３３の電位は、プリチャージレベル
（１Ｖ程度又はそれ以下の電位。零を除く。）より上が
ることはなく、徐々に、Ｖｓｓ（０Ｖ）に向って降下す
る。

【０２１１】なお、メモリセルＭ２のデータが“１”の
場合には、ＳＡノード３３の電位は、緩やかに降下する
が、インバータＩＮＶ１の閾値電圧Ｖｓｅｎｓｅは、Ｓ
Ａノード３３のプリチャージレベルよりも高い電位（例
えば、約１．３Ｖ）に設定されているため、高速センス
に不都合はない。

【０２１２】ところで、センス期間において、インバー
タＩＮＶ２（図５参照）は、動作状態にある。つまり、
本発明では、センス期間において、インバータＩＮＶ２
は、ＳＡノード３３の電位変化を加速する役割を果たし
ている。

【０２１３】即ち、メモリセルＭ２のデータが“０”の
ときは、インバータＩＮＶ２により制御信号ＬＣＬＡＭ
Ｐの値を低下させる。その結果、ＭＯＳトランジスタＭ
Ｉ１のカットオフが完全になり、ＳＡノード３３の電位
の上昇が加速される。

【０２１４】また、メモリセルＭ２のデータが“１”の
ときは、インバータＩＮＶ２により制御信号ＬＣＬＡＭ
Ｐの値を上昇させる。その結果、小さな容量を有するＳ
Ａノード３３の電荷は、ＭＯＳトランジスタＭＩ１を経
由して、大きな容量を有するＢＬＳノード３４に流れ易
くなり、ＳＡノード３３の電位は、ＢＬＳノード３４と
同じ電位を保ちつつ、次第に、低下していく。

【０２１５】インバータＩＮＶ１（図５参照）は、ＳＡ
ノード３３の電位変化、即ち、ＳＡノード３３の電位が
“Ｈ”であるか、又は“Ｌ”であるかを検知する。イン
バータＩＮＶ１の閾値電圧Ｖｓｅｎｓｅは、ＳＡノード
３３のプリチャージレベル（１Ｖ程度又はそれ以下の電
位。但し、零を除く。）よりも大きな値、例えば、１．
３Ｖ程度に設定する。

【０２１６】その理由は、上述したように、本発明で
は、ＳＡノード３３の充電（チャージ）が高速に行える
ため、Ｖｓｅｎｓｅを上述のように設定することで、Ｓ
Ａノード３３の“Ｈ”／“Ｌ”の判定を高速に行えるか
らである。

【０２１７】なお、インバータＩＮＶ１の閾値電圧Ｖｓ
ｅｎｓｅは、ＭＯＳトランジスタＭＮ４のサイズにより
調整することができる。

【０２１８】インバータＩＮＶ１内のＭＯＳトランジス
タＭＰ４のゲートは、ＳＡノード３３に接続することな
く、ＩＮＶＳＲＣノード３１に接続する（図５参照）。
その理由は、ＭＯＳトランジスタＭＰ４のゲートをＳＡ
ノード３３に接続すると、インバータＩＮＶ１の閾値電
圧ＶｓｅｎｓｅがＶｄｄに大きく依存してしまうためで
ある。

【０２１９】そこで、インバータＩＮＶ１の閾値電圧Ｖ
ｓｅｎｓｅがＶｄｄに依存しなくなるように、ＭＯＳト
ランジスタＭＰ４のゲートは、ＩＮＶＳＲＣノード３１
に接続する。そして、インバータＩＮＶ１の閾値電圧Ｖ
ｓｅｎｓｅは、ＶＣＬＡＭＰ生成回路２０の電流源Ｉ１
と、ＭＯＳトランジスタＭＮ４に流れる電流とにより決
定されるようにする。

【０２２０】また、図５及び図６において、ＭＯＳトラ
ンジスタＭＰ３，ＭＰ４，ＭＰ５は、互いにサイズが等
しく、ＭＯＳトランジスタＭＮ１，ＭＮ２も、互いにサ
イズが等しい。このため、インバータＩＮＶ１，ＩＮＶ
２に流れる電流は、共に、ＶＣＬＡＭＰ生成回路２０内
の電流源Ｉ１により生成される電流（例えば、約６μ
Ａ）に等しくなる。

【０２２１】従って、本発明の読み出し回路によれば、
データのセンス時（センス期間）において、一つのセン
スアンプＳ／Ａｉ内で消費される消費電流（Ｉｃｅｌｌ
は除く）は、インバータＩＮＶ１，ＩＮＶ２に流れる電
流の合計値（約１２μＡ）となる。

【０２２２】この値は、従来の読み出し回路（図１９参
照）内の一つのセンスアンプ内の差動増幅器で消費され
る消費電流（約５０μＡ）の１／４以下である。つま
り、本発明によれば、高速読み出しと共に、低消費電力
にも貢献できる。

【０２２３】なお、インバータＩＮＶ１内のＭＯＳトラ
ンジスタＭＰ４には、上述のように、低消費電力化のた
め、６μＡ程度の電流しか流さないようにしている。こ
のため、Ｎ１ノードの電位を、チャージし、“Ｈ”レベ
ルにするには、非常に長い時間がかかる。

【０２２４】そこで、上述したように、プリチャージ期
間（Ｃ）においては、ＳＡノード３３の電位を、インバ
ータＩＮＶ１の閾値電圧Ｖｓｅｎｓｅ以下の電位（１Ｖ
程度又はそれ以下の電位。但し、零を除く。）に設定し
ている。つまり、Ｎ１ノードの電位は、予め、“Ｈ”レ
ベルに設定されており、メモリセルＭ２のデータが
“０”のときに、Ｎ１ノードの電位をディスチャージ
し、“Ｌ”レベルにする。

【０２２５】なお、図６のＭＯＳトランジスタＭＩ３，
ＭＩ４のサイズは、Ｉｃｅｌｌ＝Ｉｒｅｆ／２のとき
に、センス期間中、制御信号ＶＣＬＡＭＰ及び制御信号
ＬＣＬＡＭＰの電位が等しくなるように設定する。

【０２２６】そのためには、図６のＭＯＳトランジスタ
ＭＩ３，ＭＩ４に関して、 （ＷＭＩ３／ＬＭＩ３）／Ｉｒｅｆ ＝（ＷＭＩ４／Ｌ
ＭＩ４）／ＩＳＲＣ の関係を有するように設定することが必要である。

【０２２７】但し、ＷＭＩ３、ＬＭＩ３は、それぞれＭ
ＯＳトランジスタＭＩ３のチャネル幅、チャネル長を示
し、ＷＭＩ４、ＬＭＩ４は、それぞれＭＯＳトランジス
タＭＩ４のチャネル幅、チャネル長を示し、ＩＳＲＣ
は、電流源Ｉ１により生成される電流（約６μＡ）を示
している。

【０２２８】上述したように、ビット線プリチャージ期
間中も、制御信号ＶＣＬＡＭＰ及び制御信号ＬＣＬＡＭ
Ｐの電位が等しくなるように、各トランジスタのサイズ
が調整されている。このため、プリチャージ期間からセ
ンス期間に移行する際、制御信号ＬＣＬＡＭＰの電位が
急激に変化することなく、スムーズに移行するため、セ
ンス動作が速やかに行えるようになる。

【０２２９】２．２．５． まとめ以上、本発明の読み
出し回路の動作について詳細に説明した。ここで、本発
明の読み出し動作の特徴をまとめると、以下のようにな
る（図５、図６及び図１０を参照）。

【０２３０】［低消費電力化に関して］ ＳＡノード３３の電位変化が大きいため、差動増幅
器でビット線の電位変化を検出する必要がなくなり、消
費電流を大幅に減少できる。 インバータＩＮＶ１，ＩＮＶ２に流れる電流は、微
小（６μＡ程度）であり、読み出し時の消費電流が非常
に小さい。 ビット線リセット期間内に、選択されたビット線を
確定できるため、ビット線のプリチャージ時に、無駄な
電流を消費することがない。

【０２３１】［読み出しの高速化に関して］ スタンバイ期間に、予め、ＩＮＶＳＲＣノード３１
が充電されるため、ビット線（ＢＬＳノード３４及びＳ
Ａノード３３）のプリチャージが高速化される。 ＳＡノード３３の容量は、ビット線の容量に比べて
非常に小さく、かつ、ビット線は、プリチャージされて
いるため、“０”読み出し時に、ＳＡノード３３を高速
にチャージできる。 スタンバイ期間に、予め、ＳＡＲＥＦノード３２が
充電されるため、“０”読み出し時に、ＳＡノード３３
を高速にチャージできる。 制御信号ＢＬＳがプリチャージレベルのとき、制御
信号ＬＣＬＡＭＰは、ほぼ０Ｖとなり、ＭＯＳトランジ
スタＭＩ１が完全にカットオフになるため、ＳＡノード
３３のチャージが加速される。 Ｖｓｅｎｓｅがビット線のプリチャージレベルより
も大きいため、乃至より、ＳＡノード３３の電位変
化を高速にセンスできる。 Ｎ１ノードは、予め、Ｖｄｄに充電されるため、Ｍ
ＯＳトランジスタＭＰ４のサイズが小さくても、データ
の判別が高速に行える。

【０２３２】［その他］ 定電流回路（ＶＣＬＡＭＰ生成回路２０及びＩＮＶ
ＳＲＣ生成回路）の採用により、インバータ（センス回
路）ＩＮＶ１，ＩＮＶ２に関しては、Ｖｄｄ依存性がな
くなる。 ビット線の電位をリセットするシーケンスを追加し
たため、読み出し履歴による誤読み出しを防止できる。

【０２３３】 ビット線プリチャージ時に、制御信号
ＢＬＳがプリチャージレベル未満のときは、制御信号Ｌ
ＣＬＡＭＰは、ほぼＶｄｄとなり、制御信号ＢＬＳがプ
リチャージレベルを超えると、制御信号ＬＣＬＡＭＰ
は、ほぼ０Ｖ、かつ、ＭＯＳトランジスタＭＬ４がオン
状態となるため、正確に、制御信号ＢＬＳ及びＳＡの電
位をプリチャージレベルに設定できる。

【０２３４】３． 読み出し回路の変形例 本発明の読み出し回路の主要部の基本構成は、図５、図
６及び図１０に示したが、これに限られず、当然に、本
発明の要旨を変更しない範囲において、種々の変形が可
能である。以下、特に、実施可能性が高く、重要と思わ
れる変形例について説明する。

【０２３５】３．１． 変形例１ 図１５及び図１６は、本発明の読み出し回路の主要部を
示している。この読み出し回路の特徴は、図５及び図６
の読み出し回路と比べると、ビット線ＢＬｊのプリチャ
ージ時及びセンス時に使用するプリチャージ回路の構成
にある。

【０２３６】即ち、本例では、センスアンプＳ／Ａｉ内
に、図５に示すようなインバータＩＮＶ２が存在しな
い。具体的には、ＶＣＬＡＭＰノード３７が、直接、Ｍ
ＯＳトランジスタＭＩ１，ＭＩ２´のゲートに接続され
ている。

【０２３７】この場合、ＡＴＤ３が“Ｈ”になると（ビ
ット線プリチャージ期間）、ＭＯＳトランジスタＭＩ２
´からビット線ＢＬｊ（ＢＬＳノード３４及びＳＡノー
ド３３）に電荷が供給され、プリチャージが実行され
る。プリチャージレベルは、Ｖｄｄ、ダイオード接続さ
れたＭＯＳトランジスタＭＬ４などにより決定される。

【０２３８】本例の読み出し回路では、ＭＯＳトランジ
スタＭＩ２´のゲートは、常に、一定電位を保っている
ため、プリチャージ時間を、図５及び図６に示す読み出
し回路と同程度にするためには、ＭＯＳトランジスタＭ
Ｉ２´のサイズ（チャネル幅Ｗ）を大きくする必要があ
る。

【０２３９】なお、図５及び図６の読み出し回路と比べ
た場合における本例の読み出し回路のメリットは、読み
出し時の消費電流が、図５に示すインバータＩＮＶ２で
消費する分だけ低減される、という点にある。

【０２４０】３．２． 変形例２ 図１７は、本発明の読み出し回路の主要部を示してい
る。この読み出し回路の特徴は、図５及び図６の読み出
し回路と比べると、ＳＡＲＥＦ生成回路１９内のＭＯＳ
トランジスタＭＩ３のゲート電位を、図５のインバータ
ＩＮＶ２と同様の機構により生成している点にある。即
ち、インバータＩＮＶ４は、図５のインバータＩＮＶ２
に対応し、また、充電回路（ＭＯＳトランジスタＭＰ１
３，ＭＩ６，ＭＬ５，ＭＮ１５）は、図５のプリチャー
ジ回路（ＭＯＳトランジスタＭＰ８，ＭＩ２，ＭＬ４，
ＭＮ６）に対応している。

【０２４１】なお、センスアンプＳ／Ａｉ内の構成は、
図５に示すセンスアンプＳ／Ａｉと同じである。

【０２４２】このような構成にすると、ＭＯＳトランジ
スタＭＩ１（図５参照）のゲート電位を生成する回路と
ＭＯＳトランジスタＭＩ３のゲート電位を生成する回路
が、全く同一の構成となるため、いわゆる回路の対称性
がよくなり、メモリセルＭ２のセル電流とレファレンス
セルＭ５のレファレンスセル電流の比較が正確に行える
ようになる。

【０２４３】３．３． 本プリチャージ方式の他の読み
出し回路への適用例 本発明の読み出し回路に使用されるプリチャージ方式
は、センスアンプに差動増幅器を用いない本発明の読み
出し回路とは切り離して、それ自体、新規な構成及び顕
著な効果を有するものであり、当然に、本発明の読み出
し回路とは別の読み出し回路にも適用することができ
る。

【０２４４】即ち、図５及び図６の読み出し回路を例に
とれば、ＩＮＶＳＲＣ回路１８、インバータＩＮＶ２及
びプリチャージ回路（ＭＯＳトランジスタＭＰ８，ＭＩ
２，ＭＬ４，ＭＮ６）の部分のみで、プリチャージ方式
に関する１つの発明として成立するものである。

【０２４５】このプリチャージ方式の特徴は、上述した
ように、 予め、ＩＮＶＳＲＣノード３１を充電して
おくことによるプリチャージの高速化、 プリチャー
ジレベル（ＢＬＳノード３４の電位）を、Ｖｄｄに依存
することなく、制御信号ＢＬＲＥＦに正確に設定できる
点にある。

【０２４６】図１８は、従来の読み出し回路（図１９）
に本プリチャージ方式を適用した場合の例を示してい
る。この例では、本発明のプリチャージ方式を用いて、
ＢＬノードとＲＢＬノードをプリチャージすることにな
る。

【０２４７】ＩＮＶＳＲＣ生成回路１８は、図６のＩＮ
ＶＳＲＣ生成回路１８と全く同一である。制御信号ＢＬ
ＲＥＦは、図６のＶＣＬＡＭＰ生成回路２０により生成
される中間電位である。インバータＩＮＶ５，ＩＮＶ６
は、図５のインバータ回路ＩＮＶ２と全く同一である。
プリチャージ回路（ＭＯＳトランジスタＭＰ２２，ＭＮ
２３−ＭＮ２５及びＭＯＳトランジスタＭＰ２４，ＭＮ
２９−ＭＮ３１）は、図５のプリチャージ回路（ＭＯＳ
トランジスタＭＰ８，ＭＩ２，ＭＬ４，ＭＮ６）に対応
している。

【０２４８】ＩＮＶＳＲＣノード３１は、スタンバイ期
間に、予め、充電される。この後、ビット線プリチャー
ジ期間になると、ＳＡＥＮが“Ｈ”、ＡＴＤが“Ｈ”と
なり、ＢＬノード及びＲＢＬノードをプリチャージする
ためのプリチャージ動作が実行される。プリチャージ動
作は、図５及び図６の読み出し回路におけるビット線プ
リチャージ動作と全く同一である。

【０２４９】簡単に説明すると、プリチャージ時、ＭＯ
ＳトランジスタＭＮ２３，ＭＮ２６，ＭＮ２９，ＭＮ３
２も、オン状態になるため、ＢＬ（ＲＢＬ）ノード及び
ＳＡ（ＲＳＡ）ノードは、共に、プリチャージレベルま
で充電される。ＢＬ（ＲＢＬ）ノード及びＳＡ（ＲＳ
Ａ）ノードの電位がプリチャージレベルを超えると、Ｍ
ＯＳトランジスタＭＮ２３，ＭＮ２６，ＭＮ２９，ＭＮ
３２がオフ状態になり、かつ、ＭＯＳトランジスタＭＮ
２４，３０により、ＢＬ（ＲＢＬ）ノード及びＳＡ（Ｒ
ＳＡ）ノードの過剰な電荷がディスチャージされる。

【０２５０】これにより、ＢＬ（ＲＢＬ）ノード及びＳ
Ａ（ＲＳＡ）ノードの電位が、正確に、ＢＬＲＥＦノー
ド３６の電位に等しい値に設定される。つまり、制御信
号ＢＬＲＥＦ（参照電位）の値を調整することにより、
プリチャージレベルを自在に設定できることになる。

【０２５１】この後、センス期間になると、ＳＡＥＮが
“Ｈ”、ＡＴＤが“Ｌ”となり、センス動作が開始され
る。

【０２５２】なお、レファレンスセルの閾値電圧は、
“１”書き込みセルの閾値電圧と同じであるため、レフ
ァレンスセルには、セル電流Ｉｒｅｆ（＝Ｉｃｅｌｌ）
が流れ、かつ、カレントミラー回路により、ＭＯＳトラ
ンジスタＭＮ３４には、Ｉｒｅｆ／２が流れる。

【０２５３】一方、メモリセルのデータが“０”の場合
には、セル電流Ｉｃｅｌｌ（＝Ｉｒｅｆ）は、流れるこ
とがないため、ＳＡノード３３の電位は、ＲＳＡノード
３３の電位よりも高くなる。また、メモリセルのデータ
が“１”の場合には、メモリセルにセル電流Ｉｃｅｌｌ
（＝Ｉｒｅｆ）が流れるため、ＳＡノード３３の電位
は、ＲＳＡノード３３の電位よりも低くなる。

【０２５４】そして、差動増幅器ＤＡにより、ＳＡノー
ド３３の電位とＲＳＡノード３３の電位の電位差を増幅
し、かつ、メモリセルのデータを検知する。

【０２５５】このように、本プリチャージ方式は、従来
の読み出し回路に適用することも可能である。

【０２５６】３．４． その他 上述したように、本発明は、読み出し回路又はそれを構
成するプリチャージ回路に特徴を有するものである。ま
た、Ｖｃｇｒｅｆ生成回路やＶＣＬＡＭＰ生成回路など
に関しても、本発明の読み出し回路以外の回路に適用す
ることも可能である。また、本発明の読み出し回路の説
明においては、３Ｔｒ−ＮＡＮＤを前提としたが、当然
に、ＥＥＰＲＯＭや、ＮＯＲセル型フラッシュメモリな
どの不揮発性半導体メモリに、本発明を適用することも
可能である。

【０２５７】４． 閾値電圧測定モード メモリセルの書き込み、消去条件を最適化したり、デー
タ保持能力などの信頼性に関するデータを取得するため
には、書き込み／消去後のメモリセルの閾値電圧分布を
測定するテストモードが必要になる。

【０２５８】本読み出し方式は、このような閾値電圧測
定モードにおけるメモリセルの閾値電圧の測定に適用す
ることも可能である。

【０２５９】以下、本発明の閾値電圧測定方式について
説明する。まず、セル電流Ｉｃｅｌｌは、ワード線の電
圧とメモリセルの閾値電圧の差に比例すると仮定する。

【数３】

【０２６０】また、センス期間を十分に長くすれば、こ
の“発明の詳細な説明”の最初において説明した上記
（２）式から、図５のＳＡノード３３の電位は、

【数４】

【０２６１】の場合に、“Ｈ”となり、

【０２６２】

【数５】

【０２６３】の場合に“Ｌ”となる。

【０２６４】但し、Ｖｔｒｅｆは、レファレンスセルＭ
５の閾値電圧、Ｖｃｇは、メモリセルＭ２のコントロー
ルゲート電位、Ｖｔｃｅｌｌは、メモリセルＭ２の閾値
電圧、Ｃ１は、メモリセルＭ２のコントロールゲート電
極とフローティングゲート電極の間の容量、Ｃ２は、メ
モリセルＭ２のフローティングゲート電極とチャネルの
間の容量をＣ２である。

【０２６５】ここで、上記（４）式及び上記（５）式中
の“１／２”の因子は、図５のＭＯＳトランジスタＭＰ
１，ＭＰ２に流れる電流の比が１：２であることに由来
している。また、上記（４）式及び上記（５）式の右辺
の値は、メモリセルのコントロールゲート電位Ｖｃｇ及
びレファレンスセルのコントロールゲート電位Ｖｃｇｒ
ｅｆの値により変化する。つまり、これらコントロール
ゲート電位Ｖｃｇ，Ｖｃｇｒｅｆの値を変えながら、Ｓ
Ａノード３３のレベル（“Ｈ”又は“Ｌ”）を検出し、
かつ、ＳＡノード３３における“Ｈ”／“Ｌ”の切替ポ
イントを見出せば、その切替ポイントをメモリセルの閾
値電圧Ｖｔｒｅｆとしてモニタできる。

【０２６６】具体例として、正／負の閾値電圧をモニタ
する場合について説明する。

【０２６７】・ 正の閾値電圧をモニタする場合 例えば、書き込み（“０”書き込み）後にメモリセルの
閾値電圧をモニタする場合は、正の閾値電圧をモニタす
る場合である。この場合、レファレンスセルのコントロ
ールゲート電位Ｖｃｇｒｅｆは、通常読み出し時の値と
同じ値に設定にしておき、メモリセルのコントロールゲ
ート電位Ｖｃｇの値を、０Ｖから徐々に上げてゆく。す
ると、あるポイントを境に、ＳＡノード３３の電位レベ
ルが“Ｈ”から“Ｌ”に切り替わる。この切替ポイント
のＶｃｇの値を、上記（２）式に代入すれば、メモリセ
ルの閾値電圧Ｖｔｃｅｌｌを求めることができる。

【０２６８】また、メモリセルのコントロールゲート電
位Ｖｃｇの値を自由に切り替えるために、例えば、ワー
ド線に接続されるテスト用の外部パッドから、メモリセ
ルのコントロールゲート電位Ｖｃｇとして、零又は正の
電位を与える。また、正の閾値電圧をモニタするテスト
モードにおいては、ワード線を接地する経路を遮断して
おく。

【０２６９】・ 負の閾値電圧をモニタする場合 例えば、消去後にメモリセルの閾値電圧をモニタする場
合は、負の閾値電圧をモニタする場合である。この場
合、メモリセルのコントロールゲート電位Ｖｃｇの値
は、０Ｖに固定しておき、レファレンスセルのコントロ
ールゲート電位Ｖｃｇｒｅｆの値を、通常読み出し時の
値から徐々に上げてゆく。すると、あるポイントを境
に、ＳＡノード３３の電位レベルが“Ｌ”から“Ｈ”に
切り替わる。この切替ポイントのＶｃｇｒｅｆの値を、
上記（２）式に代入すれば、メモリセルの閾値電圧Ｖｔ
ｃｅｌｌを求めることができる。

【０２７０】また、レファレンスセルのコントロールゲ
ート電位Ｖｃｇｒｅｆの値を自由に切り替えるために、
例えば、Ｖｃｇｒｅｆノードに接続されるテスト用の外
部パッドから、レファレンスセルのコントロールゲート
電位Ｖｃｇｒｅｆとして、零又は正の電位を与える。ま
た、このテストモードにおけるレファレンスセルのコン
トロールゲート電位Ｖｃｇｒｅｆは、Ｖｃｇｒｅｆ生成
回路のトリミング機能を使うことにより変化させるよう
にしてもよい。

【０２７１】このような手法を用いれば、メモリセルの
閾値電圧Ｖｔｃｅｌｌが、現在、どのような状態にある
かを、正の高い閾値電圧から負の低い閾値電圧までの範
囲で、正確に測定することができる。また、正負の境目
付近（０Ｖ近傍）にある閾値電圧についても、上記２つ
のモニタ方法のいずれか一方を用いることにより、正確
に測定できる。

【０２７２】また、メモリセルの閾値電圧のモニタに関
しては、上記２つのモニタ方法に限られず、例えば、上
記２つのモニタ方法において、メモリセルのコントロー
ルゲート電位Ｖｃｇ及びレファレンスセルのコントロー
ルゲート電位Ｖｃｇｒｅｆを、初期電位から徐々に下げ
ていくようにしてもよい。また、メモリセルのコントロ
ールゲート電位Ｖｃｇ及びレファレンスセルのコントロ
ールゲート電位Ｖｃｇｒｅｆの双方を、変化させて、メ
モリセルの閾値電圧をモニタしてもよい。

【０２７３】なお、ＮＯＲセル型フラッシュメモリで
は、通常、メモリセルとビット線の間にセレクトトラン
ジスタが接続されず、メモリセルが、直接、ビット線に
接続される。この場合、メモリセルの閾値電圧をモニタ
するに当たっては、上記“負の閾値電圧をモニタする場
合”で説明した方法は、採用できない。

【０２７４】なぜなら、負の閾値電圧をモニタする場
合、全てのワード線が０Ｖに設定される（つまり、Ｖｃ
ｇ＝０Ｖ）。この場合、３Ｔｒ−ＮＡＮＤでは、セレク
トトランジスタにより、ビット線に接続させるメモリセ
ル（選択セル）を一つに特定できるが、ＮＯＲセル型フ
ラッシュメモリでは、セレクトトランジスタを有しない
ため、全てのメモリセルが選択された状態になってしま
うからである。

【０２７５】これを回避するには、例えば、選択された
ワード線に０Ｖを与え、非選択のワード線に、メモリセ
ルが常にオフ状態になる負の電位を与えればよいが、そ
の負の電位を生成する回路が必要になる。

【０２７６】なお、ＮＯＲセル型フラッシュメモリで
は、書き込み（“１”書き込み）状態及び消去状態
（“０”書き込み状態）を、共に、正の閾値電圧に設定
すれば、正の閾値電圧をモニタすれば足りるため、負の
閾値電圧をモニタする必要性はあまりないと考えること
ができる。

【０２７７】

【発明の効果】以上、説明したように、本発明の不揮発
性半導体メモリによれば、次のような効果を奏する（図
５、図６及び図１１参照）。

【０２７８】 読み出し時の消費電流を低減できる。 即ち、本発明では、ＳＡノード３３の電位変化が大きい
ため、差動増幅器でビット線の電位変化を検出する必要
がなくなり、消費電流を大幅に減少できる。また、イン
バータＩＮＶ１，ＩＮＶ２に流れる電流は、微小（６μ
Ａ程度）であり、読み出し時の消費電流が非常に小さく
なる。さらに、ビット線リセット期間内に、選択された
ビット線を確定できるため、ビット線のプリチャージ時
に、無駄な電流を消費することがない。

【０２７９】 読み出し速度を高速化できる。 即ち、スタンバイ期間に、予め、ＩＮＶＳＲＣノード３
１が充電されるため、ビット線（ＢＬＳノード３４及び
ＳＡノード３３）のプリチャージが高速化される。ま
た、ＳＡノード３３の容量は、ビット線の容量に比べて
非常に小さく、かつ、ビット線は、プリチャージされて
いるため、“０”読み出し時に、ＳＡノード３３を高速
にチャージできる。さらに、スタンバイ期間に、予め、
ＳＡＲＥＦノード３２が充電されるため、“０”読み出
し時に、ＳＡノード３３を高速にチャージできる。

【０２８０】また、制御信号ＢＬＳがプリチャージレベ
ルのとき、制御信号ＬＣＬＡＭＰは、ほぼ０Ｖとなり、
ＭＯＳトランジスタＭＩ１が完全にカットオフになるた
め、ＳＡノード３３のチャージが加速される。また、Ｖ
ｓｅｎｓｅがビット線のプリチャージレベルよりも大き
いため、ＳＡノード３３の電位変化を高速にセンスでき
る。さらに、Ｎ１ノードは、予め、Ｖｄｄに充電される
ため、ＭＯＳトランジスタＭＰ４のサイズが小さくて
も、データの判別が高速に行える。

【０２８１】 定電流回路（ＶＣＬＡＭＰ生成回路２
０及びＩＮＶＳＲＣ生成回路）の採用により、インバー
タ（センス回路）ＩＮＶ１，ＩＮＶ２に関しては、Ｖｄ
ｄ依存性がなくなる。

【０２８２】 ビット線の電位をリセットするシーケ
ンスを追加したため、読み出し履歴による誤読み出しを
防止できる。

【０２８３】 ビット線プリチャージ時に、制御信号
ＢＬＳがプリチャージレベル未満のときは、制御信号Ｌ
ＣＬＡＭＰは、ほぼＶｄｄとなり、制御信号ＢＬＳがプ
リチャージレベルを超えると、制御信号ＬＣＬＡＭＰ
は、ほぼ０Ｖ、かつ、ＭＯＳトランジスタＭＬ４がオン
状態となるため、正確に、制御信号ＢＬＳ及びＳＡの電
位をプリチャージレベルに設定できる。

【図面の簡単な説明】

【図１】本発明の読み出し回路の全体構成を示す図。

【図２】メモリセルアレイの構成の一例を示す図。

【図３】メモリセルユニットを示す図。

【図４】レファレンスセルユニットを示す図。

【図５】センスアンプの構成を示す図。

【図６】読み出し制御信号生成回路の構成を示す図。

【図７】レファレンスセルユニットの変形例を示す図。

【図８】ＶＣＬＡＭＰ生成回路の構成を示す図。

【図９】ＶＣＬＡＭＰ生成回路内の電流源の構成を示す
図。

【図１０】ＳＡＲＥＦプリチャージ回路の構成を示す
図。

【図１１】Ｖｃｇｒｅｆ生成回路の構成を示す図。

【図１２】Ｖｃｇｒｅｆ生成回路内の可変抵抗の構成を
示す図。

【図１３】本発明の読み出し回路の動作タイミングを示
す波形図。

【図１４】本発明の読み出し回路の動作タイミングを示
す波形図。

【図１５】センスアンプの他の例を示す図。

【図１６】読み出し制御信号生成回路の他の例を示す
図。

【図１７】読み出し制御信号生成回路の他の例を示す
図。

【図１８】本発明の読み出し回路の他の例を示す図。

【図１９】従来の読み出し回路の構成を示す図。

【符号の説明】

１１ ：メモリセルアレイ、 １２ ：入出力バッファ、 １３ ：ロウデコーダ、 １４ ：カラムデコーダ、 １５ ：カラムゲート、 １６ ：ページバッファ、 １７ ：読み出し制御信号生
成回路、 １８ ：ＩＮＶＳＲＣ生成回
路、 １９ ：ＳＡＲＥＦ生成回
路、 ２０ ：ＶＣＬＡＭＰ生成回
路、 ２１ ：ＳＡＲＥＦプリチャ
ージ回路、 ２２ ：ダミーカラムゲー
ト、 ２３ ：レファレンスセル、 ２４ ：Ｖｃｇｒｅｆ生成回
路、 ２５ ：Ｖｓｇ生成回路、 ２６ ：制御回路、 ＭＰ１，…ＭＰ２７ ：ＰチャネルＭＯＳト
ランジスタ、 ＭＬ１，…ＭＬ６，ＭＮ１，…ＭＮ３６ ：Ｎチャネル
ＭＯＳトランジスタ、 ＭＩ１，…ＭＩ６ ：ＮチャネルＭＯＳト
ランジスタ、 Ｍ１，Ｍ３，Ｍ４，Ｍ６ ：セレクトトランジス
タ、 Ｍ２，Ｍ５，ＭＣ１，…ＭＣ９ ：メモリセル、 ＤＡ，ＤＡ１，ＤＡ２ ：差動増幅器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 潤一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AA03 AD06 AD07 AE05 AE06

Claims (28)

【特許請求の範囲】
1. 【請求項１】 少なくとも一つのセンスアンプと、第一
   の信号を前記少なくとも一つのセンスアンプに供給する
   読み出し制御信号生成回路とを具備し、 前記少なくとも一つのセンスアンプは、ソースが第一の
   電源ノードに電気的に接続され、ゲートに前記第一の信
   号が入力される第一のＰチャネルＭＯＳトランジスタ
   と、前記第一のＰチャネルＭＯＳトランジスタのドレイ
   ンとメモリセルとの間に接続され、ゲートに第二の信号
   が入力されるクランプ用の第一のＮチャネルＭＯＳトラ
   ンジスタとから構成される第一の電流経路を有し、 前記読み出し制御信号生成回路は、ゲート及びドレイン
   が前記第一のＰチャネルＭＯＳトランジスタのゲートに
   接続され、ソースが前記第一の電源ノードに電気的に接
   続される第二のＰチャネルＭＯＳトランジスタと、前記
   第二のＰチャネルＭＯＳトランジスタのドレインとレフ
   ァレンスセルとの間に接続され、ゲートに第三の信号が
   入力される第二のＮチャネルＭＯＳトランジスタとから
   構成される第二の電流経路を有することを特徴とする不
   揮発性半導体メモリの読み出し回路。
2. 【請求項２】 少なくとも一つのセンスアンプと、第一
   の信号を前記少なくとも一つのセンスアンプに供給する
   読み出し制御信号生成回路とを具備し、 前記少なくとも一つのセンスアンプは、ソースが第一の
   電源ノードに電気的に接続され、ゲートに前記第一の信
   号が入力される第一のＰチャネルＭＯＳトランジスタ
   と、前記第一のＰチャネルＭＯＳトランジスタのドレイ
   ンとメモリセルとの間に接続され、ゲートに第二の信号
   が入力されるクランプ用の第一のＮチャネルＭＯＳトラ
   ンジスタとから構成される第一の電流経路を有し、 前記読み出し制御信号生成回路は、ゲート及びドレイン
   が前記第一のＰチャネルＭＯＳトランジスタのゲートに
   接続され、ソースが前記第一の電源ノードに電気的に接
   続される第二のＰチャネルＭＯＳトランジスタと、前記
   第二のＰチャネルＭＯＳトランジスタのドレインとレフ
   ァレンスセルとの間に接続され、ゲートに前記第二の信
   号が入力される第二のＮチャネルＭＯＳトランジスタと
   から構成される第二の電流経路を有することを特徴とす
   る不揮発性半導体メモリの読み出し回路。
3. 【請求項３】 前記メモリセルのコントロールゲート電
   圧Ｖｃｇと閾値電圧Ｖｔｃｅｌｌとの差（Ｖｃｇ−Ｖｔ
   ｃｅｌｌ）が負のときを書き込み状態、正のときを消去
   状態とする場合、前記メモリセルが消去状態にあるとき
   に、前記第一のＰチャネルＭＯＳトランジスタのドレイ
   ン電流が前記メモリセルのセル電流よりも小さくなるよ
   うに、前記第一及び第二のＰチャネルＭＯＳトランジス
   タのサイズ並びに前記レファレンスセルのセル電流の値
   が決定されることを特徴とする請求項１又は２に記載の
   不揮発性半導体メモリの読み出し回路。
4. 【請求項４】 前記レファレンスセルのセル電流の値
   は、前記メモリセルが消去状態にある場合における前記
   メモリセルのセル電流の値に等しく、かつ、前記第一の
   ＰチャネルＭＯＳトランジスタのドレイン電流の値が前
   記レファレンスセルのセル電流の値の１／２となるよう
   に、前記第一及び第二のＰチャネルＭＯＳトランジスタ
   のサイズの比が設定されていることを特徴とする請求項
   ３に記載の不揮発性半導体メモリの読み出し回路。
5. 【請求項５】 前記少なくとも一つのセンスアンプの数
   をＮ（Ｎは、自然数）個とした場合、前記第一のＰチャ
   ネルＭＯＳトランジスタの数は、Ｎ個であり、かつ、前
   記レファレンスセルは、互いに並列に接続されたＭ個の
   セルから構成され、Ｍ＞Ｎ／４を満たすことを特徴とす
   る請求項１又は２に記載の不揮発性半導体メモリの読み
   出し回路。
6. 【請求項６】 前記レファレンスセルは、前記メモリセ
   ルのコントロールゲート電極とフローティングゲート電
   極をショートすることにより得られる構造と同一の構造
   を有していることを特徴とする請求項１又は２に記載の
   不揮発性半導体メモリの読み出し回路。
7. 【請求項７】 前記レファレンスセルのコントロールゲ
   ート電極に与える電位は、前記レファレンスセルのセル
   電流が、消去状態にある前記メモリセルのセル電流に実
   質的に等しくなるような値に設定されることを特徴とす
   る請求項６に記載の不揮発性半導体メモリの読み出し回
   路。
8. 【請求項８】 テスト動作時において、負の閾値電圧を
   有する前記メモリセルの閾値電圧をモニタする場合に
   は、前記メモリセルのコントロールゲート電極の電位を
   通常の読み出し動作時の値に固定し、前記レファレンス
   セルのコントロールゲート電極の電位を変化させること
   により、前記メモリセルの閾値電圧を検出し、正の閾値
   電圧を有する前記メモリセルの閾値電圧をモニタする場
   合には、前記レファレンスセルのコントロールゲート電
   極の電位を通常の読み出し動作時の値に固定し、前記メ
   モリセルのコントロールゲート電極の電位を変化させる
   ことにより、前記メモリセルの閾値電圧を検出すること
   を特徴とする請求項１又は２に記載の不揮発性半導体メ
   モリの読み出し回路。
9. 【請求項９】 少なくとも一つのセンスアンプと、第一
   の信号を前記少なくとも一つのセンスアンプに供給する
   読み出し制御信号生成回路とを具備し、 前記少なくとも一つのセンスアンプは、 ソースが第一の電源ノードに電気的に接続される第一の
   ＰチャネルＭＯＳトランジスタと、 前記第一のＰチャネルＭＯＳトランジスタのドレインと
   メモリセルとの間に接続され、ゲートに第二の信号が入
   力されるクランプ用の第一のＮチャネルＭＯＳトランジ
   スタと、 ゲートに前記第一の信号が入力され、ソースが前記第一
   の電源ノードに電気的に接続され、ドレインが前記第一
   のＮチャネルＭＯＳトランジスタのゲートに接続される
   第二のＰチャネルＭＯＳトランジスタと、ゲートが前記
   第一のＮチャネルＭＯＳトランジスタと前記メモリセル
   の間の第一の接続ノードに接続され、ソースが第二の電
   源ノードに接続され、ドレインが前記第一のＮチャネル
   ＭＯＳトランジスタのゲートに接続される第二のＮチャ
   ネルＭＯＳトランジスタとから構成される第一のインバ
   ータと、 ゲートが前記第一のＮチャネルＭＯＳトランジスタのゲ
   ートに接続され、ドレインがスイッチトランジスタを介
   して前記第一の電源ノードに接続され、ソースが前記第
   一の接続ノードに接続される第三のＮチャネルＭＯＳト
   ランジスタとを有し、 読み出し動作時において、ビット線のプリチャージは、
   前記第三のＮチャネルＭＯＳトランジスタから前記第一
   の接続ノードに電荷を供給することにより行われること
   を特徴とする不揮発性半導体メモリの読み出し回路。
10. 【請求項１０】 前記第一の接続ノードと前記第二の電
    源ノードの間に、ゲートとドレインが互いに接続される
    第四のＮチャネルＭＯＳトランジスタが接続されること
    を特徴とする請求項９に記載の不揮発性半導体メモリの
    読み出し回路。
11. 【請求項１１】 前記読み出し制御信号生成回路は、第
    一の中間電位生成回路を有し、前記第一の中間電位生成
    回路は、 ゲートとドレインが互いに接続され、ソースが前記第一
    の電源ノードに接続される第三のＰチャネルＭＯＳトラ
    ンジスタと、ゲートに第三の信号が入力され、ソースが
    前記第二の電源ノードに接続され、ドレインが前記第三
    のＰチャネルＭＯＳトランジスタのドレインに接続され
    る第五のＮチャネルＭＯＳトランジスタとから構成さ
    れ、 前記第一の信号は、前記第三のＰチャネルＭＯＳトラン
    ジスタのドレインから出力されることを特徴とする請求
    項１０に記載の不揮発性半導体メモリの読み出し回路。
12. 【請求項１２】 前記第二及び第三のＰチャネルＭＯＳ
    トランジスタのサイズは、互いに等しく、かつ、前記第
    二及び第五のＮチャネルＭＯＳトランジスタのサイズ
    は、互いに等しいことを特徴とする請求項１１に記載の
    不揮発性半導体メモリの読み出し回路。
13. 【請求項１３】 前記第三の信号は、第二の中間電位生
    成回路により生成され、前記第二の中間電位生成回路
    は、 定電流を生成する定電流源と、ゲートとドレインが前記
    定電流源に接続される第六のＮチャネルＭＯＳトランジ
    スタと、ゲートとドレインが前記第六のＮチャネルＭＯ
    Ｓトランジスタのソースに接続され、ソースが前記第二
    の電源ノードに接続される第七のＮチャネルＭＯＳトラ
    ンジスタとから構成され、 前記第三の信号は、前記第七のＮチャネルＭＯＳトラン
    ジスタのドレインから出力されることを特徴とする請求
    項１１に記載の不揮発性半導体メモリの読み出し回路。
14. 【請求項１４】 差動増幅器と、互いにサイズが等し
    く、ゲートに前記差動増幅器の出力信号が入力され、ソ
    ースが第一の電源ノードに接続される第一及び第二のＰ
    チャネルＭＯＳトランジスタと、前記第１のＰチャネル
    ＭＯＳトランジスタのドレインと第二の電源ノードの間
    に接続される抵抗素子とを具備し、 前記差動増幅器の第一の入力端子に基準電位が入力さ
    れ、第二の入力端子が前記第一のＰチャネルＭＯＳトラ
    ンジスタのドレインに接続され、前記第二のＰチャネル
    ＭＯＳトランジスタのドレインから定電流が出力される
    ことを特徴とする定電流源。
15. 【請求項１５】 請求項１３に記載の読み出し回路にお
    いて、前記定電流源として、請求項１４に記載の定電流
    源を使用し、かつ、前記基準電位は、温度に依存しない
    値を有し、前記抵抗素子は、高温になるほど、抵抗値が
    小さくなる性質を有することを特徴とする不揮発性半導
    体メモリの読み出し回路。
16. 【請求項１６】 請求項１又は２に記載の不揮発性半導
    体メモリの読み出し回路において、前記少なくとも一つ
    のセンスアンプは、センス回路として機能するインバー
    タを有し、前記インバータは、 ゲートに第四の信号が入力され、ソースが前記第一の電
    源ノードに接続され、ドレインが出力ノードに接続され
    る第三のＰチャネルＭＯＳトランジスタと、ゲートが前
    記第一のＰチャネルＭＯＳトランジスタと前記第一のＮ
    チャネルＭＯＳトランジスタの間の接続ノードに接続さ
    れ、ソースが第二の電源ノードに接続され、ドレインが
    前記出力ノードに接続される第三のＮチャネルＭＯＳト
    ランジスタとから構成され、 前記インバータは、前記接続ノードの電位変化を検出す
    ることにより前記メモリセルのデータを判別することを
    特徴とする不揮発性半導体メモリの読み出し回路。
17. 【請求項１７】 前記接続ノードは、センス動作前に、
    前記インバータの閾値電圧よりも低い電位にプリチャー
    ジされることを特徴とする請求項１６に記載の不揮発性
    半導体メモリの読み出し回路。
18. 【請求項１８】 請求項９に記載の不揮発性半導体メモ
    リの読み出し回路において、前記少なくとも一つのセン
    スアンプは、センス回路として機能する第二のインバー
    タを有し、前記第二のインバータは、 ゲートに前記第一の信号が入力され、ソースが前記第一
    の電源ノードに電気的に接続され、ドレインが出力ノー
    ドに接続される第三のＰチャネルＭＯＳトランジスタ
    と、ゲートが前記第一のＰチャネルＭＯＳトランジスタ
    と前記第一のＮチャネルＭＯＳトランジスタの間の第二
    の接続ノードに接続され、ソースが前記第二の電源ノー
    ドに接続され、ドレインが前記出力ノードに接続される
    第四のＮチャネルＭＯＳトランジスタとから構成され、 前記第二のインバータは、前記第二の接続ノードの電位
    変化を検出することにより前記メモリセルのデータを判
    別することを特徴とする不揮発性半導体メモリの読み出
    し回路。
19. 【請求項１９】 前記第二の接続ノードは、センス動作
    前に、前記第二のインバータの閾値電圧よりも低い電位
    にプリチャージされることを特徴とする請求項１８に記
    載の不揮発性半導体メモリの読み出し回路。
20. 【請求項２０】 ビット線のプリチャージ時において、
    前記第一及び第二の接続ノードは、互いにショートさ
    れ、同電位にプリチャージされることを特徴とする請求
    項１９に記載の不揮発性半導体メモリの読み出し回路。
21. 【請求項２１】 前記第二及び第三のＰチャネルＭＯＳ
    トランジスタのゲートには、前記第二及び第三のＰチャ
    ネルＭＯＳトランジスタのゲート容量の和よりも大きな
    容量が接続されていることを特徴とする請求項１８に記
    載の不揮発性半導体メモリの読み出し回路。
22. 【請求項２２】 前記第二の信号のレベルは、前記第一
    の接続ノードの電位に応じて変化することを特徴とする
    請求項９に記載の不揮発性半導体メモリの読み出し回
    路。
23. 【請求項２３】 前記読み出し制御信号生成回路は、プ
    リチャージ回路を有し、前記プリチャージ回路は、前記
    レファレンスセルにセル電流が流れている期間を第一の
    期間とするとき、前記第一の期間以外の期間において、
    前記第二のＰチャネルＭＯＳトランジスタと前記第二の
    ＮチャネルＭＯＳトランジスタの間の第一の接続ノード
    及び前記第二のＮチャネルＭＯＳトランジスタと前記レ
    ファレンスセルの間の第二の接続ノードをそれぞれプリ
    チャージすることを特徴とする請求項１又は２に記載の
    不揮発性半導体メモリの読み出し回路。
24. 【請求項２４】 前記第二の期間における前記第一の接
    続ノードの電位は、前記第一の期間における前記第一の
    接続ノードの電位と同じか又はそれよりも低い値に設定
    され、前記第二の期間における前記第二の接続ノードの
    電位は、前記第一の期間における前記第二の接続ノード
    の電位と同じか又はそれよりも低い値に設定されること
    を特徴とする請求項２３に記載の不揮発性半導体メモリ
    の読み出し回路。
25. 【請求項２５】 前記少なくとも一つのセンスアンプ
    は、 前記第一のＮチャネルＭＯＳトランジスタに並列に接続
    され、かつ、ビット線のプリチャージ時にオン状態とな
    るＮチャネルＭＯＳトランジスタを有することを特徴と
    する請求項１、２及び９のいずれか１項に記載の不揮発
    性半導体メモリの読み出し回路。
26. 【請求項２６】 ビット線のプリチャージ前に、前記ビ
    ット線の電位をリセットする回路を有することを特徴と
    する請求項１、２及び９のいずれか１項に記載の不揮発
    性半導体メモリの読み出し回路。
27. 【請求項２７】 前記ビット線のリセット期間に引き続
    いて、前記ビット線のプリチャージ期間が設けられ、前
    記ビット線の選択は、前記ビット線のリセット期間内に
    行われることを特徴とする請求項２６に記載の不揮発性
    半導体メモリの読み出し回路。
28. 【請求項２８】 ビット線のプリチャージ時において、
    前記第一のＮチャネルＭＯＳトランジスタのゲートが前
    記第一の電源ノードに接続されることを特徴とする請求
    項１９に記載の不揮発性半導体メモリの読み出し回路。