JP4133692B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、一般に不揮発性半導体記憶装置に関し、詳しくはメモリセルのデータ電流とリファレンスセルの電流との比較によりデータを判定する不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置においては、アレイ状に配置されたメモリセル（メモリセルトランジスタ）のうちで、選択活性化されたワード線に接続されるメモリセルに対して、選択されたビット線から流れ込む電流値を判定することにより、Ｘ及びＹ方向に選択されたメモリセルのデータを判定する。このデータ判定においては、一般に、選択ビット線から選択メモリセルに流れ込む電流と参照用のリファレンスセルに流れる電流とを、センスアンプにより比較する動作が実行される。

図１は、従来の不揮発性半導体記憶装置におけるデータ読み出しに関連する部分の構成を示す回路図である。

図１の回路は、メモリセルアレイ１０、参照セルユニット１１、センスアンプ１３、及びゲートトランジスタ１４、１５、１６−０、１６−１、１６−２、及び１７を含む。メモリセルアレイ１０は、アレイ状に配置されたメモリセル（メモリセルトランジスタ）Ｍ００乃至Ｍ０２、Ｍ１０乃至Ｍ１２、Ｍ２０乃至Ｍ２２、及びＭ３０乃至Ｍ３２を含む。図では説明の便宜上、メモリセルは３×４のマトリクスを構成するものとして示すが実際にはより多くのメモリセルがアレイ状に配置されている。横方向の同一の行に並ぶ複数のメモリセルは、ゲート端に同一のワード線が接続されており、全体で４本のワード線ＷＬ０乃至ＷＬ３が設けられている。

縦方向の同一の列に並ぶ複数のメモリセルは、ドレイン端が同一のビット線に接続される。全体では３本のビット線ＢＬ０乃至ＢＬ２が設けられている。

参照セルユニット１１は、リファレンスセル（リファレンスセルトランジスタ）ＭＲ０及びＭＲ１を含む。リファレンスセル（リファレンスセルトランジスタ）ＭＲ０のゲート端にはワード線ＷＬＲ０が接続され、リファレンスセル（リファレンスセルトランジスタ）ＭＲ１のゲート端にはワード線ＷＬＲ１が接続される。リファレンスセルＭＲ０及びＭＲ１のドレイン端は、参照用のビット線ＢＬＲに接続される。

なおリファレンスセル用のトランジスタは、メモリセル用のトランジスタの約半分のｇｍを有するように調整されている。またメモリセル及びリファレンスセルのソース側電位(アレイソースＡＳ)は全て共通の電位に固定されている。

メモリセルアレイ１０において偶数番目のワード線ＷＬ０又はＷＬ２が選択されると、参照セルユニット１１においてワード線ＷＬＲ０を活性化する。またメモリセルアレイ１０において奇数番目のワード線ＷＬ１又はＷＬ３が選択されると、参照セルユニット１１においてワード線ＷＬＲ１を活性化する。これにより、アレイソースＡＳの下側と上側とでメモリセルが対称構造となっているメモリセルアレイ１０において、アレイソースＡＳ下側のメモリセル（即ち偶数番目のワード線ＷＬ０又はＷＬ２に接続されるメモリセル）と、アレイソースＡＳ上側のメモリセル（即ち奇数番目のワード線ＷＬ１又はＷＬ３に接続されるメモリセル）との特性のずれを吸収することができる。

センスアンプ１３は差動型のアンプであり、メモリセルアレイ１０に接続される入力端ＤＬと、参照セルユニット１１に接続される入力端ＤＬＲとを備える。

ゲートトランジスタ１６−０乃至１６−２は、ビット線の選択を行うためのビット線選択ゲートユニットを構成し、それぞれのゲート端にビット線選択信号Ｙ０乃至Ｙ２が印加される。ビット線選択信号Ｙ０乃至Ｙ２の何れかを選択的にＨＩＧＨにすることで、３本のビット線ＢＬ０乃至ＢＬ２の対応する一本が選択される。選択されたビット線は、ゲートトランジスタ１７を介してセンスアンプ１３の入力端ＤＬに接続される。

また参照用のビット線ＢＬＲは、ゲートトランジスタ１４及び１５を介して、センスアンプ１３の入力端ＤＬＲに接続される。ゲートトランジスタ１４及び１５は、それぞれゲートトランジスタ１６−０乃至１６−２及びゲートトランジスタ１５と同一特性のトランジスタであり、メモリセルアレイ側の電流経路と参照セルユニット側の電流経路とで同一の負荷を与えるために設けられる。

以下に、データを読み出す基本動作について説明する。便宜上、アレイソースはグラウンドとし、センスアンプ１３の２つの入力ノードＤＬ及びＤＬＲから電位が与えられる読み出し方式を例にとる。

メモリセルＭ１０にデータ０が格納されているとして、このメモリセルＭ１０のデータを読み出す場合について説明する。まずワード線ＷＬ１を活性化すると共に、ゲートトランジスタ１６−０及び１７を導通させる。これによりメモリセルＭ１０がセンスアンプ１３の入力端ＤＬに接続される。入力端ＤＬから、ビット線ＢＬ０及びメモリセルＭ１０を経由して、アレイソースＡＳへ電荷が放電される。このとき入力端ＤＬから流れる電流量をＩｃｅｌＯＮとすると、ＩｃｅｌＯＮは、データ０のメモリセルの流す電流量であるＩｃｅｌ０に等しい。

一方リファレンス側では、ワード線ＷＬＲ１が活性化しゲートトランジスタ１４及び１５が導通する。これにより、リファレンスセルＭＲ１がセンスアンプ１３の入力端ＤＬＲに接続される。入力端ＤＬＲから、リファレンス用のビット線ＢＬＲ及びリファレンスセルＭＲ１を経由して、アレイソースＡＳへ電荷が放電される。このとき入力端ＤＬＲから流れる電流量をＩｒｅｆとすると、Ｉｒｅｆは、Ｉｃｅｌ０の半分の０．５Ｉｃｅｌ０となる。これは、リファレンスセルのｇｍがメモリセルのｇｍの約半分に設定してあるからである。

従って、センスアンプ１３の２つの入力ＤＬ及びＤＬＲのそれぞれの電位Ｖ（ＤＬ）及びＶ（ＤＬＲ）は、Ｖ（ＤＬ）＜Ｖ（ＤＬＲ）となり、センスアンプ１３はデータ０を出力する。

またメモリセルＭ１０にデータ１が格納されている場合には、ワード線ＷＬ１が活性化されてもメモリセルＭ１０は導通しない。従って、センスアンプ１３の入力端ＤＬから流れる電流量ＩｃｅｌＯＮは０となり、Ｖ（ＤＬ）＞Ｖ（ＤＬＲ）の関係が成り立つ。その結果、センスアンプ１３はデータ１を出力することになる。

なお上記記載に関わる出願人が知っている先行技術は、公知・公用の技術である既存の装置に関するものであり、先行技術調査に基づく文献公知発明に関するものではない。

上記のような不揮発性半導体記憶装置においては、ビット線間容量の影響により、センスアンプ１３によるデータ判定が誤る可能性がある。以下にこれについて説明する。

メモリセルＭ００、Ｍ３２、及びＭ１１の全てがデータ１を保持しており、メモリセルＭ００、Ｍ３２、及びＭ１１をこの順番に読み出す場合について考える。
まずメモリセルＭ００を読み出すと、データ１を保持するメモリセルＭ００には電流が流れることなく、ビット線ＢＬ０はセンスアンプ１３の入力端ＤＬが供給する電荷に応じた電位に充電される。センスアンプ１３はデータ１を出力する。
次にメモリセルＭ３２を読み出すと、データ１を保持するメモリセルＭ３２には電流が流れることなく、ビット線ＢＬ２はセンスアンプ１３の入力端ＤＬが供給する電荷に応じた電位に充電される。センスアンプ１３はデータ１を出力する。
更にメモリセルＭ１１を読み出すと、データ１を保持するメモリセルＭ１１には電流が流れることなく、ビット線ＢＬ１はセンスアンプ１３の入力端ＤＬが供給する電荷に応じた電位に充電されるべきである。このとき活性化したワード線ＷＬ１に接続される他のメモリセルＭ１０及びＭ１２がそれぞれデータ０を保持しているとする。メモリセルＭ１０及びＭ１２に接続されるビット線ＢＬ０及びＢＬ２は、上記メモリセルＭ００及びＭ３２の読み出し動作により充電された状態にあり、メモリセルＭ１０及びＭ１２を経由してアレイソースＡＳに接続されることにより放電をする。従って、充電動作する読み出し対象のビット線ＢＬ１が、逆の電位変化である放電動作をするビット線に挟まれていることになる。その結果、ビット線間容量の存在によりビット線ＢＬ１の充電動作が影響を受け、センスアンプ１３によるデータ判定が誤る可能性がある。

以上を鑑みて、本発明は、ビット線間容量の存在によりデータ判定が影響を受けないような不揮発性半導体記憶装置を提供することを目的とする。

本発明による不揮発性半導体記憶装置は、格納データに応じて実質的に導通／非導通状態が制御される第１のメモリセルと、該第１のメモリセルに接続される第１のビット線と、該第１のビット線に接続され該第１のメモリセルに該導通状態で流れる第１の電流より小さい第２の電流を流すリファレンスセルと、第２のビット線と、該第２のビット線に接続され該第１の電流を流す第２のメモリセルと、該第１のビット線と該第２のビット線に電気的に接続されるセンスアンプを含むことを特徴とする。

本発明においては、第２の電流を流すリファレンスセルにより、読み出し対象のメモリセルのデータ値に関らずにセンスアンプから第１のビット線を介してアレイソースへと電流が流れる経路が設けられている。従って、センス動作後にはビット線の電荷がアレイソースへと抜けることになり、次の読み出し動作においては、選択ビット線を挟むように隣接するビット線の電位は常にアレイソースの電位となっている。この結果、選択ビット線を挟む非選択ビット線がシールド線として機能し、ビット線間の容量の存在によりデータ判定が影響を受けることがない。

以下に、本発明を実施するための最良の形態を、実施例に基づいて説明する。

以下に、本発明の実施例について、添付の図面を用いて詳細に説明する。

図２は、本発明による不揮発性半導体記憶装置の第１の実施例の構成を示すブロック図である。

図２の不揮発性半導体記憶装置２０は、コントロール回路２１、アドレスバッファ２２、ローデコーダ２３、ワード線ドライバ２４、セルアレイ２５、コラムデコーダ２６、ビット線選択ゲート２７、センスアンプ２８、出力バッファ２９、及びリファレンスセルワード線ドライバ３０を含む。本発明においては、セルアレイ２５のアレイ状に設けられるセルトランジスタのうちで、一部をリファレンスセルアレイ３１として使用し、残りをメモリセルアレイ３２として使用する構成となっている。この構成については、後程詳細に説明する。

コントロール回路２１は、外部からコマンド入力及びクロック信号入力を受け取る。コントロール回路２１は、コマンド入力により指定された動作を実行するために、各種制御信号を生成して不揮発性半導体記憶装置の各部を制御する。アドレスバッファ２２は、外部からのアドレス入力を受け取り、コントロール回路２１からの指示に基づいてアドレス信号をラッチする。ラッチされたアドレス信号は、ローデコーダ２３及びコラムデコーダ２６に供給される。
ローデコーダ２３は、アドレス信号をデコードし、ワード線ドライバ２４にワード選択を示すデコード信号を供給する。コラムデコーダ２６は、アドレス信号をデコードし、ビット線選択ゲート２７にビット線選択（コラム選択）を示すデコード信号を供給する。

ワード線ドライバ２４は、選択ワードアドレスのワード線を活性化する。これによりメモリセルアレイ３２において、活性化ワード線に接続されるメモリセルが選択される。ビット線選択ゲート２７は、内部に設けられるゲートトランジスタの導通／非導通を制御することで、ビット線ＢＬ０乃至ＢＬ３のうちの選択されたビット線のみをセンスアンプ２８に接続する。この結果、メモリセルアレイ３２中で選択ワード線と選択ビット線とに接続される選択メモリセルの格納データ値に応じて、センスアンプ２８から選択ビット線に流れる電流量が制御される。

またリファレンス用ビット線ＢＬＲが、ビット線選択ゲート２７を介してセンスアンプ２８に接続される。この結果、メモリセルアレイ３２中で選択ワード線とリファレンス用ビット線ＢＬＲとに接続されるメモリセルに、センスアンプ２８から電流が流れる。このメモリセルには０のデータが格納されており、リファレンス用ビット線ＢＬＲに流れる電流はＩｃｅｌ０となる。

リファレンスセルアレイ３１には、センスアンプ２８からビット線ＢＬ０乃至ＢＬ３の何れかを介して、０．５Ｉｃｅｌ０の電流が流れるようにリファレンスセルが接続されている。なお従来技術において説明したのと同様に、メモリセルが対称構造であるメモリセルアレイ３２に対応して、リファレンスセルアレイ３１も対称構造となっている。アドレスバッファ２２からの信号に応じて駆動するリファレンスセルワード線ドライバ３０が、対称に配置されるリファレンスセル群のうちの一方のリファレンスセル群を選択する。

これにより本発明においては、ビット線ＢＬ０乃至ＢＬ３のうちの選択ビット線には、選択メモリセルのデータ値（０又は１）に応じた電流とリファレンスセルの固定の電流値０．５Ｉｃｅｌ０との合計電流が流れることになる。この電流値は、選択メモリセルのデータ値が０の場合には１．５Ｉｃｅｌ０となり、選択メモリセルのデータ値が１の場合には０．５Ｉｃｅｌ０となる。また上述のように、リファレンス用ビット線ＢＬＲに流れる電流はＩｃｅｌ０である。センスアンプ２８は、これら２つの電流値によって定まる電位を比較することで、選択メモリセルのデータ値を検出する。検出されたデータ値は、出力バッファ２９を介して外部に出力される。

このように本発明においては、全てのビット線について、読み出し対象の選択メモリのデータ値に関らずにセンスアンプ２８からアレイソースへと電流が流れる経路が設けられている。従って、センス動作後にはビット線の電荷がアレイソースへと抜けることになり、次の読み出し動作においては、選択ビット線を挟むように隣接するビット線の電位は常にアレイソースの電位となっている。この結果、選択ビット線を挟む非選択ビット線がシールド線として機能し、ビット線間の容量の存在によりデータ判定が影響を受けることがない。

図３は、リファレンスセルアレイ３１、メモリセルアレイ３２、及びビット線選択ゲート２７の構造を示す回路図である。

メモリセルアレイ３２は、アレイ状に配置されたメモリセルトランジスタからなり、データ格納用のメモリセル部分３２−１及び３２−２とリファレンス用のメモリセル部分３２−３を含む。データ格納用のメモリセル部分３２−１及び３２−２は、メモリセル（メモリセルトランジスタ）Ｍ００乃至Ｍ０３、Ｍ１０乃至Ｍ１３、Ｍ２０乃至Ｍ２３、及びＭ３０乃至Ｍ３３を含む。リファレンス用のメモリセル部分３２−３は、リファレンス用ビット線ＢＬＲに接続されるメモリセルＭＲ００乃至ＭＲ３０を含む。リファレンス用メモリセル部分３２−３のメモリセルＭＲ００乃至ＭＲ３０には、全てデータ０が書き込まれた状態となっている。

図では説明の便宜上、メモリセルは５×４のマトリクスを構成するものとして示すが実際にはより多くのメモリセルがアレイ状に配置されている。横方向の同一の行に並ぶ複数のメモリセルは、ゲート端に同一のワード線が接続されており、全体で４本のワード線ＷＬ０乃至ＷＬ３が設けられている。

縦方向の同一の列に並ぶ複数のメモリセルは、ドレイン端が同一のビット線に接続される。全体では４本のビット線ＢＬ０乃至ＢＬ３及び１本のリファレンス用ビット線ＢＬＲが設けられている。メモリセル部分３２−１及び３２−２のメモリセルはビット線ＢＬ０乃至ＢＬ３に接続され、メモリセル部分３２−３のメモリセルはリファレンス用のビット線ＢＬＲに接続される。

リファレンスセルアレイ３１は、アレイ状に配置されたメモリセルトランジスタからなり、０．５Ｉｃｅｌ０の電流を流すためのリファレンスセル部分３１−１及び３１−２と、繰り返しのアレイ構造を維持するためのリファレンスセル部分３１−３を含む。リファレンスセル部分３１−１及び３１−２は、リファレンスセルＭＲ００乃至ＭＲ０３、ＭＲ１０乃至ＭＲ１３、ＭＲ２０乃至ＭＲ２３、及びＭＲ３０乃至ＭＲ３３を含み、全てのセルに０が格納された状態となっている。リファレンスセル部分３１−３は、リファレンスセルＭＲＲ００乃至ＭＲＲ３０を含み、全てのセルに１が格納された状態となっている。

リファレンスセルＭＲ１０乃至ＭＲ１３及びＭＲＲ１０のゲート端にはワード線ＷＬＲ０が接続され、リファレンスセルＭＲ２０乃至ＭＲ２３及びＭＲＲ２０のゲート端にはワード線ＷＬＲ１が接続される。リファレンスセル部分３１−１及び３１−２のリファレンスセルはビット線ＢＬ０乃至ＢＬ３に接続され、リファレンスセル部分３１−３のリファレンスセルはリファレンス用のビット線ＢＬＲに接続される。

なおリファレンスセル用のトランジスタは、メモリセル用のトランジスタと同一のディメンジョンで形成され、同一のｇｍを有するように調整されている。リファレンスセルアレイ３１では、このリファレンスセル用のトランジスタを２つ直列に接続することで、メモリセル用のトランジスタの半分のｇｍを提供している。またメモリセル及びリファレンスセルのソース側電位(アレイソースＡＳ)は全て共通の電位に固定されている。

メモリセルアレイ３２において偶数番目のワード線ＷＬ０又はＷＬ２が選択されると、リファレンスセルアレイ３１においてワード線ＷＬＲ０を活性化する。またメモリセルアレイ３２において奇数番目のワード線ＷＬ１又はＷＬ３が選択されると、リファレンスセルアレイ３１においてワード線ＷＬＲ１を活性化する。これにより、アレイソースＡＳの下側と上側とでメモリセルが対称構造となっているメモリセルアレイにおいて、アレイソースＡＳ下側のメモリセルとアレイソースＡＳ上側のメモリセルとの特性のずれを吸収することができる。

センスアンプ２８は差動型のアンプであり、ビット線ＢＬ０乃至ＢＬ３の何れかに接続される入力端ＤＬと、リファレンス用ビット線ＢＬＲに接続される入力端ＤＬＲとを備える。

ゲートトランジスタ３６−０〜３６−３及び３７−０〜３７−１は、ビット線の選択を行うためのビット線選択ゲートを構成し、それらのゲート端に図２のコラムデコーダ２６からのビット線選択信号Ｙ０、Ｙ１及びＺ０、Ｚ１が印加される。ビット線選択信号Ｙ０、Ｙ１及びＺ０、Ｚ１の組み合せにより、４本のビット線ＢＬ０乃至ＢＬ３の対応する一本が選択される。選択されたビット線は、センスアンプ２８の入力端ＤＬに接続される。

またリファレンス用のビット線ＢＬＲは、ゲートトランジスタ３４及び３５を介して、センスアンプ２８の入力端ＤＬＲに接続される。ゲートトランジスタ３４及び３５は、それぞれゲートトランジスタ３６−０〜３６−３及び３７−０〜３７−１と同一特性のトランジスタであり、メモリセル側の電流経路とリファレンスセル側の電流経路とで同一の負荷を与えるために設けられる。

以下に、データを読み出す基本動作について説明する。便宜上、アレイソースはグラウンドとし、センスアンプ２８の２つの入力ノードＤＬ及びＤＬＲから電位が与えられる読み出し方式を例にとる。

メモリセルＭ１０にデータ０が格納されているとして、このメモリセルＭ１０のデータを読み出す場合について説明する。まずワード線ＷＬ１を活性化すると共に、ゲートトランジスタ３６−０及び３７−０を導通させる。これによりメモリセルＭ１０がセンスアンプ２８の入力端ＤＬに接続される。またリファレンス用のワード線ＷＬＲ０を活性化することで、リファレンスセルＭＲ１０及びＭＲ００の直接接続がセンスアンプ２８の入力端ＤＬに接続される。

入力端ＤＬから、ビット線ＢＬ０及びメモリセルＭ１０を経由して、アレイソースＡＳへ電荷が放電される。これにより流れる電流量はＩｃｅｌ０に等しい。また更に入力端ＤＬから、ビット線ＢＬ０及びメモリセルＭＲ１０及びＭＲ００を経由して、アレイソースＡＳへ電荷が放電される。これによる流れる電流量は０．５Ｉｃｅｌ０に等しい。従って、入力端ＤＬから流れる電流は、合計で１．５Ｉｃｅｌ０となる。

またゲートトランジスタ３５を図２のコントロール回路２１からの信号ＺＲにより導通することで、リファレンス用ビット線ＢＬＲがセンスアンプ２８の入力端ＤＬＲに接続される。このときメモリセルアレイ３２において、リファレンス用ビット線ＢＬＲに接続されるリファレンス用のメモリセルＭＲ１０は０を格納しており、ワード線ＷＬ１の活性化により導通状態となっている。これにより入力端ＤＬＲから、リファレンス用ビット線ＢＬＲ及びリファレンスセルＭＲ１０を経由して、アレイソースＡＳへ電荷が放電される。このとき入力端ＤＬＲから流れる電流量はＩｃｅｌ０となる。

なおリファレンスセルアレイ３１のリファレンスセル部分３１−３のリファレンスセルには１が格納されているので、リファレンスセルアレイ３１においてリファレンス用ビット線ＢＬＲからアレイソースＡＳに電流は流れない。

従って、センスアンプ２８の２つの入力ＤＬ及びＤＬＲのそれぞれの電位Ｖ（ＤＬ）及びＶ（ＤＬＲ）は、Ｖ（ＤＬ）＜Ｖ（ＤＬＲ）となり、センスアンプ２８はデータ０を出力する。

またメモリセルＭ１０にデータ１が格納されている場合には、ワード線ＷＬ１が活性化されてもメモリセルＭ１０は導通しない。従って、センスアンプ２８の入力端ＤＬから流れる電流量は０．５Ｉｃｅｌとなり、Ｖ（ＤＬ）＞Ｖ（ＤＬＲ）の関係が成り立つ。その結果、センスアンプ２８はデータ１を出力することになる。

このように本発明においては、全てのビット線について、読み出し対象の選択メモリのデータ値に関らずにセンスアンプ２８からアレイソースへと電流が流れる経路が設けられている。従って、センス動作後にはビット線の電荷がアレイソースへと抜けることになり、次の読み出し動作においては、選択ビット線を挟むように隣接するビット線の電位は常にアレイソースの電位となっている。この結果、選択ビット線を挟む非選択ビット線がシールド線として機能し、ビット線間の容量の存在によりデータ判定が影響を受けることがない。

なお上記構成において、リファレンスセルアレイ３１では、リファレンスセル用のトランジスタを２つ直列に接続することでメモリセル用のトランジスタの半分のｇｍを提供している。直列接続した２つのトランジスタを用いるのではなく、代わりに１つのトランジスタを用いて、例えばトランジスタのゲート長を長くすることにより半分のｇｍを実現するように構成してもよいことはいうまでもない。図４は、トランジスタのゲート長を長くすることにより半分のｇｍを実現する構成を示す図である。図４に示すように、直列接続した２つのトランジスタＭＲ０及びＭＲ１を用いるのではなく、トランジスタのゲート長を長くした１つのトランジスタＭＲ３を用いて、半分のｇｍを実現することができる。

また上記構成において、リファレンスセル部分３１−３のリファレンスセルＭＲＲ００乃至ＭＲＲ３０には１が格納された状態となっているとしたが、不揮発性半導体記憶装置の製造段階において、リファレンスセルＭＲＲ００乃至ＭＲＲ３０がリファレンス用ビット線ＢＬＲに電気的に接続されないように構成してもよい。この場合であっても、アレイの繰り返し構造を維持するために、電気的に接続されていないリファレンスセルＭＲＲ００乃至ＭＲＲ３０自体は形成することが望ましい。図５は、トランジスタとビット線との電気接続を切断する構成を示す図である。図５に示すように、例えばトランジスタＭＲ０のドレイン端３９がリファレンス用ビット線ＢＬＲに接続されないように切断部４０を設けることで、リファレンス用ビット線ＢＬＲからの電流を遮断してもよい。

図６は、リファレンスセルアレイ３１、メモリセルアレイ３２、及びビット線選択ゲート２７の別の実施例の構造を示す回路図である。図６において、図３と同一の構成要素は同一の番号で参照し、その説明は省略する。

図６の構成は、図3の構成と比較して、ビット線選択ゲート２７にトランジスタ４１乃至４３が設けられていることが異なる。それ以外の構成は図３の構成と同一である。

トランジスタ４１乃至４３は、図２のコントロール回路２１からの信号ＳＥＮＢをゲート端に受け取り、信号ＳＥＮＢにより導通／非導通が制御される。信号ＳＥＮＢは、センス動作の終了に伴いＨＩＧＨになる信号である。信号ＳＥＮＢがＨＩＧＨになると、トランジスタ４１乃至４３が導通し、選択状態にあるビット線とリファレンス用ビット線ＢＬＲとがアレイソースＡＳに短絡され、それらのビット線の電荷がソース電位に放電する。これにより、選択状態にあるビット線とリファレンス用ビット線ＢＬＲの電位が、次の読み出し動作が開始される前に確実にアレイソースの電位に設定される。

図３に示す構成では、読み出し動作（センス動作）が終了すると、センスアンプ２８の入力端子ＤＬから電位が印加されなくなり、選択ビット線の電位がリファレンスセルアレイ３１のリファレンスセルを介してアレイソース電位へと近づいていく。しかしリファレンスセルアレイ３１のｇｍは比較的小さい値に設定されているため、ビット線電位がアレイソース電位へ近づく速さは遅い。その結果、連続で読み出し動作を実行する場合、非選択ビット線がアレイソース電位に固定されていない状態が発生する可能性がある。このような状態が発生すると、従来技術の場合と同様に、ビット線間の容量の存在によりデータ判定が影響を受ける可能性がある。

それに対して図６に示す構成では、読み出し動作（センス動作）の終了とともに、ビット線放電トランジスタ４１乃至４３によりビット線電位をアレイソース電位に強制的に設定する。このように読み出し動作の終了とともにビット線を強制的に放電することにより、読み出し動作のサイクルが短い場合においても、ビット線間干渉の無い安定した動作を実現することができる。

図７は、本発明による不揮発性半導体記憶装置の第２の実施例の構成を示すブロック図である。図７において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。

図７の不揮発性半導体記憶装置２０Ａは、コントロール回路２１、アドレスバッファ２２Ａ、ローデコーダ２３、ワード線ドライバ２４、セルアレイ２５Ａ、コラムデコーダ２６Ａ、ビット線選択ゲート２７Ａ、センスアンプ２８、及び出力バッファ２９を含む。セルアレイ２５Ａは、リファレンスセルアレイ３１Ａ及びメモリセルアレイ３２Ａを含む。

図２の不揮発性半導体記憶装置２０の構成においては、アドレスバッファ２２からの信号に応じて、リファレンスセルアレイ３１に対称配置されるリファレンスセル群のうちの一方のリファレンスセル群が選択される構成となっている。それに対して図７の不揮発性半導体記憶装置２０ａの構成においては、対称配置の一方を選択する信号はアドレスバッファ２２Ａからリファレンスセルアレイ３１には供給されない。その代わりに、ビット線選択ゲート２７Ａにおいて、コラムデコーダ２６Ａからの信号に応じて対称配置の一方を選択する動作を実現している。これによりリファレンスセルワード線ドライバ３０が不要となる。

図８は、リファレンスセルアレイ３１Ａ、メモリセルアレイ３２Ａ、及びビット線選択ゲート２７Ａの構造を示す回路図である。図８において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。

図８の構成は、図６の構成と比較して、１本のリファレンス用ビット線ＢＬＲの代わりに２本のリファレンス用ビット線ＢＬＲ０及びＢＬＲ１を設けたこと、及びそれらを選択するために１つのトランジスタ３４の代わりに２つのトランジスタ３４−０及び３４−１を設けたことが異なる。リファレンスセル部分３１−３及びメモリセル部分３２−３には、２本のリファレンス用ビット線ＢＬＲ０及びＢＬＲ１に対応してセルトランジスタが接続される。

トランジスタ４１乃至４３は、図２のコントロール回路２１からの信号ＳＥＮＢをゲート端に受け取り、信号ＳＥＮＢにより導通／非導通が制御される。信号ＳＥＮＢは、センス動作の終了に伴いＨＩＧＨになる信号である。信号ＳＥＮＢがＨＩＧＨになると、トランジスタ４１乃至４３が導通し、選択状態にあるビット線とリファレンス用ビット線ＢＬＲとがアレイソースＡＳに短絡され、それらのビット線の電荷がソース電位に放電する。これにより、選択状態にあるビット線とリファレンス用ビット線ＢＬＲの電位が、次の読み出し動作が開始される前に確実にアレイソースの電位に設定される。

図８に示す構成では、読み出し動作（センス動作）の終了とともにビット線放電トランジスタ４１乃至４３によりビット線電位をアレイソース電位に強制的に設定するので、従来技術と同様に選択ビット線には読み出し対象の選択メモリセルに応じた電流のみを流す構成とすることができる。即ち、リファレンスセル部分３１−１及び３１−２においては、全てのリファレンスセルにデータ１を格納しておくことで、セルトランジスタを非導通状態に設定する。これにより選択ビット線に流れる電流値は、選択メモリセルにデータ値１が格納されている場合には０であり、データ値０が格納されている場合にはＩｃｅｌ０となる。

リファレンスセル部分３１−３においては、リファレンスセルＭＲＲ００とＭＲＲ１０にデータ０を格納して導通状態とし、更にリファレンスセルＭＲＲ２１とＭＲＲ３１にデータ０を格納して導通状態とする。またリファレンスセルＭＲＲ２０とＭＲＲ３０にデータ１を格納して非導通状態とし、リファレンスセルＭＲＲ０１とＭＲＲ１１にデータ１を格納して非導通状態とする。なおメモリセル部分３２−３においては、全てのメモリセルに１を格納して非導通状態としておく。

メモリセルアレイ３２Ａにおいて偶数番目のワード線ＷＬ０又はＷＬ２が選択されると、コラムデコーダ２６Ａからの信号ＹＲ０によりビット線選択ゲート２７Ａのゲートトランジスタ３４−０を導通して、リファレンス用ビット線ＢＬＲ０を選択する。またメモリセルアレイ３２において奇数番目のワード線ＷＬ１又はＷＬ３が選択されると、コラムデコーダ２６Ａからの信号ＹＲ１によりビット線選択ゲート２７Ａのゲートトランジスタ３４−１を導通して、リファレンス用ビット線ＢＬＲ１を選択する。これにより、対称構造のメモリセルアレイの特性のずれを吸収しながら、選択リファレンス用ビット線に０．５Ｉｃｅｌ０の電流を流すことができる。

センスアンプ２８は、従来技術の場合と同様に、０又はＩｃｅｌ０のデータ電流と０．５Ｉｃｅｌ０のリファレンス電流との大小関係に応じて、データ判定を実行する。

図８に示す構成では、読み出し動作（センス動作）の終了とともに、ビット線放電トランジスタ４１乃至４３によりビット線電位をアレイソース電位に強制的に設定する。このように読み出し動作の終了とともにビット線を強制的に放電することにより、読み出し動作のサイクルが短い場合においても、ビット線間干渉の無い安定した動作を実現することができる。また図３又は図６に示す構成と比較して、消費される電流は０．５Ｉｃｅｌ０だけ少なくなり消費電力を削減することができる。

図８に示す構成は、消費電力削減という利点はあるが、ビット線間容量による干渉が顕著になるようなデザインルールを適用する場合には、図３又は図６に示す構成と同様に０．５Ｉｃｅｌ０分の電流を上乗せすることも可能である。これを実現するためには、図８の回路構成においてリファレンスセルに格納するデータ値を変更すればよい。即ち、リファレンスセル部分３１−１及び３１−２においては、対象構造のリファレンスセル群のうちで一方のリファレンスセル群に０を格納して導通状態とする。例えば、リファレンスセルＭＲ００乃至ＭＲ０３及びＭＲ１０乃至ＭＲ１３に０を格納することで、選択ビット線から０．５Ｉｃｅｌ０の電流が流れ込むように設定する。このとき対象構造のもう一方のリファレンスセル群、即ちリファレンスセルＭＲ２０乃至ＭＲ２３及びＭＲ３０乃至ＭＲ３３には１を格納して非導通状態としておく。これにより選択ビット線に流れる電流値は、選択メモリセルにデータ値１が格納されている場合には０．５Ｉｃｅｌ０であり、データ値０が格納されている場合には１．５Ｉｃｅｌ０となる。

またリファレンスセル部分３１−３においては、全てのリファレンスセルにデータ１を格納して非導通状態としておく。メモリセル部分３２−３においては、全てのメモリセルに０を格納して導通状態としておく。これにより、選択リファレンス用ビット線にはＩｃｅｌ０の電流を流すことができる。

センスアンプ２８は、０．５Ｉｃｅｌ０又は１．５Ｉｃｅｌ０のデータ電流とＩｃｅｌ０のリファレンス電流との大小関係に応じて、データ判定を実行する。

この構成では、リファレンスセルを介して選択ビット線からアレイソース電位への放電経路を提供すると共に、読み出し動作の終了後にはビット線電位をアレイソース電位に強制的に設定する。これにより、読み出し動作のサイクルが短い場合においても、ビット線間干渉の無い安定した動作を実現することができる。

０．５Ｉｃｅｌ０を上乗せする構成と上乗せしない構成との切り替えは、上記の説明から分るように、単にメモリセル及びリファレンスセルへのデータ書き込みにより実行することが可能である。従って、ノイズに極めて強い回路構成とノイズに強く且つ消費電力を削減した回路構成とを、データの書き換えという単純な作業により容易に切り替えることができる。なお図５において説明したように、データ書き換えではなく回路の電気接続自体を変更することで、これらの回路構成の切り替えを実現可能であることは言うまでもない。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

上記実施例の説明では、メモリセルと同様にリファレンスセルも対象構造を有する構成としたが、プロセスのマスクずれの影響が小さいような場合には、ワードアドレスが偶数／奇数であるかに応じてリファレンスセルにおいて選択リファレンスセルを切り替える必要はない。

また上記実施例の説明では、リファレンス用ビット線はソース線抵抗が最も大きくセル電流が最も小さくなる位置に配置され、またリファレンスセルはビット線上でセンスアンプから最も遠い位置に配置されている。これらの配置は必ずしも実施例に示したものである必要はなく、設計上の都合により適宜任意の位置に配置してもよい。

また不揮発性半導体記憶装置として例えばフラッシュメモリを例として説明したが、マスクＲＯＭ等に本発明を適用してもよい。

従来の不揮発性半導体記憶装置におけるデータ読み出しに関連する部分の構成を示す回路図である。 本発明による不揮発性半導体記憶装置の第１の実施例の構成を示すブロック図である。 リファレンスセルアレイ、メモリセルアレイ、及びビット線選択ゲートの構造を示す回路図である。 トランジスタのゲート長を長くすることにより半分のｇｍを実現する構成を示す図である。 トランジスタとビット線との電気接続を切断する構成を示す図である。 リファレンスセルアレイ、メモリセルアレイ、及びビット線選択ゲートの別の実施例の構造を示す回路図である。 本発明による不揮発性半導体記憶装置の第２の実施例の構成を示すブロック図である。 図７のリファレンスセルアレイ、メモリセルアレイ、及びビット線選択ゲートの構造を示す回路図である。

符号の説明

２１ コントロール回路
２２ アドレスバッファ
２３ ローデコーダ
２４ ワード線ドライバ
２５ セルアレイ
２６ コラムデコーダ
２７ ビット線選択ゲート
２８ センスアンプ
２９ 出力バッファ
３０ リファレンスセルワード線ドライバ

Claims (12)

1. 格納データに応じて実質的に導通／非導通状態が制御される第１のメモリセルと、
   該第１のメモリセルに接続される第１のビット線と、
   該第１のビット線に接続され該第１のメモリセルに該導通状態で流れる第１の電流より小さい第２の電流を流すリファレンスセルと、
   第２のビット線と、
   該第２のビット線に接続され該第１の電流を流す第２のメモリセルと、
   該第１のビット線と該第２のビット線に電気的に接続されるセンスアンプ
   を含むことを特徴とする不揮発性半導体記憶装置。
2. 該第２の電流は該第１の電流の約半分であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
3. 該リファレンスセルは該第１のメモリセルよりもゲート長が長いことを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 該リファレンスセルは該第１のメモリセルのトランジスタと同一ディメンジョンのトランジスタを直列接続することにより構成されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
5. 該第１のメモリセル、該第２のメモリセル、及び該リファレンスセルは、単一のアレイ構造に含まれることを特徴とする請求項１記載の不揮発性半導体記憶装置。
6. 該リファレンスセルは、
   該第１のビット線に接続される第１のリファレンスセルと、
   該第１のビット線に接続される第２のリファレンスセル
   を含み、該第１のメモリセルを選択するワードアドレスに応じて該第１のリファレンスセルと該第２のリファレンスセルの何れかが選択的に導通状態となることを特徴とする請求項１記載の不揮発性半導体記憶装置。
7. 該第１のビット線と該第２のビット線とを該センスアンプが駆動していないときに所定の電位に接続するトランジスタを更に含むことを特徴とする請求項１記載の不揮発性半導体記憶装置。
8. 該所定の電位は、該第１のメモリセル、該第２のメモリセル、及び該リファレンスセルのソース端が接続される電位であることを特徴とする請求項７記載の不揮発性半導体記憶装置。
9. 格納データに応じて実質的に導通／非導通状態が制御される第１のメモリセルと、
   該第１のメモリセルに接続される第１のビット線と、
   該第１のビット線と所定の電位のノードとに接続され、該第１のメモリセルに該導通状態で流れる第１の電流より小さい第２の電流を、該第１のビット線と該所定の電位のノードとの間に該導通状態において流す第１のリファレンスセルと、
   第２のビット線と、
   該第２のビット線と該所定の電位のノードとに接続され、該第１の電流を該第２のビット線と該所定の電位のノードとの間に導通状態において流す第２のメモリセルと、
   該第２のビット線と該所定の電位のノードとに接続され、該第２の電流を該第２のビット線と該所定の電位のノードとの間に導通状態において流す第２のリファレンスセルと、
   該第１のビット線と該第２のビット線に電気的に接続されるセンスアンプ
   を含み、該第１のリファレンスセル、該第２のメモリセル、及び該第２のリファレンスセルへのデータ書き込みにより、該第１のリファレンスセルと該第２のメモリセルを導通状態に設定し該第２のリファレンスセルを非導通状態に設定するか、該第１のリファレンスセルと該第２のメモリセルを非導通状態に設定し該第２のリファレンスセルを導通状態に設定するかを切り替え可能であることを特徴とする不揮発性半導体記憶装置。
10. 該第１のリファレンスセルと該第２のメモリセルは導通状態に設定され該第２のリファレンスセルは非導通状態に設定されていることを特徴とする請求項９記載の不揮発性半導体記憶装置。
11. 該第１のリファレンスセルと該第２のメモリセルは非導通状態に設定され該第２のリファレンスセルは導通状態に設定されていることを特徴とする請求項９記載の不揮発性半導体記憶装置。
12. メモリセルと、
    該メモリセルが導通したときに流れる第１の電流より小さい第２の電流を流すリファレンスセルと、
    該メモリセルと該リファレンスセルとの両方に接続される第１のビット線と、
    該第１のビット線に流れる電流と該第１の電流を流す第２のメモリセルに接続される第２のビット線に流れる基準電流とを比較するセンスアンプ
    を含み、該基準電流は該第１の電流に実質的に等しい量の電流であることを特徴とする不揮発性半導体記憶装置。

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