JPH10326494A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10326494A JPH10326494A JP3211798A JP3211798A JPH10326494A JP H10326494 A JPH10326494 A JP H10326494A JP 3211798 A JP3211798 A JP 3211798A JP 3211798 A JP3211798 A JP 3211798A JP H10326494 A JPH10326494 A JP H10326494A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Abstract
(57)【要約】
【課題】 読み出し時の判定マージンを大きくとれる半
導体記憶装置の提供。 【解決手段】 半導体記憶装置は、共通のソースライン
３を挟むように配置した、メモリセル１１、１３等とメ
モリセル１２、１４等とからなるメモリセルアレイと、
比較セル対（比較セル２６、２７）と、読み出し回路２
を含む。比較セルは、メモリセルと同様の製造プロセス
により形成される。読み出し回路２は、比較セルのいず
れか一方を選択するための比較セル選択回路２２を有
し、メモリセルの読み出し時に、比較セル選択回路が当
該メモリセルに対応する比較セルを選択する。比較セル
対を複数設けて比較セルを並列接続してもよい。この場
合、比較アクセル対の個数に応じてセンスアンプが含む
カレントミラー回路のトランジスタのサイズを調整す
る。斜めイオン打ち込みによりドレイン、ソース領域が
形成されるメモリにも適用できる。
導体記憶装置の提供。 【解決手段】 半導体記憶装置は、共通のソースライン
３を挟むように配置した、メモリセル１１、１３等とメ
モリセル１２、１４等とからなるメモリセルアレイと、
比較セル対（比較セル２６、２７）と、読み出し回路２
を含む。比較セルは、メモリセルと同様の製造プロセス
により形成される。読み出し回路２は、比較セルのいず
れか一方を選択するための比較セル選択回路２２を有
し、メモリセルの読み出し時に、比較セル選択回路が当
該メモリセルに対応する比較セルを選択する。比較セル
対を複数設けて比較セルを並列接続してもよい。この場
合、比較アクセル対の個数に応じてセンスアンプが含む
カレントミラー回路のトランジスタのサイズを調整す
る。斜めイオン打ち込みによりドレイン、ソース領域が
形成されるメモリにも適用できる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
のある行に属するメモリセルからなる第１のセル群と、
その行の直前及び直後のいずれかの行に属するメモリセ
ルからなる第２のセル群とが、共通のソースラインを挟
むように配置されてなる半導体記憶装置に関する。特
に、各メモリセルの実効チャネル長が前記ソースライン
の一方側のメモリセルと他方側のメモリセルとで相互に
異なる場合であっても、前記いずれの側のメモリセルに
ついても、判定マージンを大きくとることができる半導
体記憶装置に関する。
のある行に属するメモリセルからなる第１のセル群と、
その行の直前及び直後のいずれかの行に属するメモリセ
ルからなる第２のセル群とが、共通のソースラインを挟
むように配置されてなる半導体記憶装置に関する。特
に、各メモリセルの実効チャネル長が前記ソースライン
の一方側のメモリセルと他方側のメモリセルとで相互に
異なる場合であっても、前記いずれの側のメモリセルに
ついても、判定マージンを大きくとることができる半導
体記憶装置に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】従来よ
り、例えば米国特許ＵＳＰ５３８６１５８に開示される
ように、フラッシュＥＥＰＲＯＭ（以下、「フラッシュ
メモリ」と言う）に記憶された値が”０”か”１”かを
判断する際に、比較セルを利用する技術が知られてい
る。これを図９を用いて背景技術として説明する。
り、例えば米国特許ＵＳＰ５３８６１５８に開示される
ように、フラッシュＥＥＰＲＯＭ（以下、「フラッシュ
メモリ」と言う）に記憶された値が”０”か”１”かを
判断する際に、比較セルを利用する技術が知られてい
る。これを図９を用いて背景技術として説明する。
【０００３】図９において、メモリセルアレイ１はスプ
リットゲート型をなすメモリセルにより構成されてい
る。このメモリセルアレイ１では、ある行（ここでは、
奇数行Ｒ2m-1）に属するメモリセルからなる第１のセル
群（ここでは、メモリセル１１、１３のみを示す）と、
その直前または直後の行（ここでは、偶数行Ｒ２m）に
属するメモリセル（ここでは、メモリセル１２、１４の
みを示す）とが２行で１組となって配置されている。そ
して、各メモリセルの各ソース領域Ｓ１〜Ｓ４は、共通
のメモリセル用ソースライン３にそれぞれ接続されてい
る。これらのメモリセルのうち同一列（ここでは、列Ｃ
nやＣn+1）に属する、それぞれ２つのメモリセル（ここ
では、１１、１２、及び１３、１４）が、ソースライン
３を挟むように（ここでは、対称となるように）メモリ
セル対を形成している。なお、図９及び以下において、
ｍ＝１、２、・・・、Ｍ／２（Ｍは、メモリセルアレイ
の行数）、ｎ＝１、２、・・・、Ｎ（Ｎは、メモリセル
アレイの列数）である。
リットゲート型をなすメモリセルにより構成されてい
る。このメモリセルアレイ１では、ある行（ここでは、
奇数行Ｒ2m-1）に属するメモリセルからなる第１のセル
群（ここでは、メモリセル１１、１３のみを示す）と、
その直前または直後の行（ここでは、偶数行Ｒ２m）に
属するメモリセル（ここでは、メモリセル１２、１４の
みを示す）とが２行で１組となって配置されている。そ
して、各メモリセルの各ソース領域Ｓ１〜Ｓ４は、共通
のメモリセル用ソースライン３にそれぞれ接続されてい
る。これらのメモリセルのうち同一列（ここでは、列Ｃ
nやＣn+1）に属する、それぞれ２つのメモリセル（ここ
では、１１、１２、及び１３、１４）が、ソースライン
３を挟むように（ここでは、対称となるように）メモリ
セル対を形成している。なお、図９及び以下において、
ｍ＝１、２、・・・、Ｍ／２（Ｍは、メモリセルアレイ
の行数）、ｎ＝１、２、・・・、Ｎ（Ｎは、メモリセル
アレイの列数）である。
【０００４】ワードラインＷＬ2m-1は、行Ｒ2m-1に属す
るメモリセル１１、１３のコントロールゲートＣＧ１、
ＣＧ３に、ワードラインＷＬ2mは、行Ｒ2mに属するメモ
リセル１２、１４のコントロールゲートＣＧ２、ＣＧ４
にそれぞれ接続されている。また、ビットラインＢＬn
は、列Ｃnに属するメモリセル１１、１２のドレイン領
域Ｄ１、Ｄ２に、ビットラインＢＬn+1は、列Ｃn+1に属
するメモリセル１３、１４のドレイン領域Ｄ３、Ｄ４に
それぞれ接続されている。
るメモリセル１１、１３のコントロールゲートＣＧ１、
ＣＧ３に、ワードラインＷＬ2mは、行Ｒ2mに属するメモ
リセル１２、１４のコントロールゲートＣＧ２、ＣＧ４
にそれぞれ接続されている。また、ビットラインＢＬn
は、列Ｃnに属するメモリセル１１、１２のドレイン領
域Ｄ１、Ｄ２に、ビットラインＢＬn+1は、列Ｃn+1に属
するメモリセル１３、１４のドレイン領域Ｄ３、Ｄ４に
それぞれ接続されている。
【０００５】図９において、読み出し回路７は、比較部
７１、比較セル７２、センスアンプ７３１、７３２を含
む。また、比較セル７２のソース領域Ｓは、比較セル用
ソースライン８１に接続されている。図示はしないが、
このソースライン８１と、前述したメモリセルアレイ１
のソースライン３とは同電位とされており、また比較セ
ル７２はメモリセル１１、１３と同一の向きとなるよう
に構成されている。
７１、比較セル７２、センスアンプ７３１、７３２を含
む。また、比較セル７２のソース領域Ｓは、比較セル用
ソースライン８１に接続されている。図示はしないが、
このソースライン８１と、前述したメモリセルアレイ１
のソースライン３とは同電位とされており、また比較セ
ル７２はメモリセル１１、１３と同一の向きとなるよう
に構成されている。
【０００６】比較セル７２からの比較信号ＲＥＦ（ドレ
イン電流Ｉｄr）は、センスアンプ７３１に入力され
る。メモリセルからの読み出し信号ＷＳ（ドレイン電流
Ｉｄw）は、センスアンプ７３２に入力される。センス
アンプ７３２の増幅率は、センスアンプ７３１の増幅率
よりも小さく設定されている。比較部７１はセンスアン
プ７３１の出力ＲＥＦ’（ドレイン電流Ｉｄr’）と、
センスアンプ７３２の出力ＷＳ’（ドレイン電流Ｉ
ｄw’）とを比較して、当該読み出すべきメモリセルの
記憶値が“０”か“１”か（すなわち、書き込み状態に
あるか消去状態にあるか）を判定する。
イン電流Ｉｄr）は、センスアンプ７３１に入力され
る。メモリセルからの読み出し信号ＷＳ（ドレイン電流
Ｉｄw）は、センスアンプ７３２に入力される。センス
アンプ７３２の増幅率は、センスアンプ７３１の増幅率
よりも小さく設定されている。比較部７１はセンスアン
プ７３１の出力ＲＥＦ’（ドレイン電流Ｉｄr’）と、
センスアンプ７３２の出力ＷＳ’（ドレイン電流Ｉ
ｄw’）とを比較して、当該読み出すべきメモリセルの
記憶値が“０”か“１”か（すなわち、書き込み状態に
あるか消去状態にあるか）を判定する。
【０００７】なお 図９においては、メモリセルアレイ
１の物理アドレスＡ0、Ａ1、・・・、Ａkの指定に際
し、行アドレスデコーダ４１が、下位ビットＡ0、Ａ1、
・・・、Ａjのデコードを行っている。また、列アドレ
スデコーダ４２が、上位ビットＡj+1、Ａj+2、・・・、
Ａkのデコードを行っており、マルチプレクサ４３が列
アドレスデコーダ４２からの信号に基づき、メモリセル
からの読み出し信号ＷＳ（ドレイン電流Ｉｄw）をセン
スアンプ７３２に送出している。
１の物理アドレスＡ0、Ａ1、・・・、Ａkの指定に際
し、行アドレスデコーダ４１が、下位ビットＡ0、Ａ1、
・・・、Ａjのデコードを行っている。また、列アドレ
スデコーダ４２が、上位ビットＡj+1、Ａj+2、・・・、
Ａkのデコードを行っており、マルチプレクサ４３が列
アドレスデコーダ４２からの信号に基づき、メモリセル
からの読み出し信号ＷＳ（ドレイン電流Ｉｄw）をセン
スアンプ７３２に送出している。
【０００８】ところで、メモリセルアレイ１を構成する
各メモリセル、及び読み出し回路７に設けられる比較セ
ル７２は、通常、それぞれの構成要素が同一の製造プロ
セスにより同一基板に同時に形成される。このため、側
面説明図である図１０に示すように、例えばメモリセル
１１、１２のフローティングゲート１１１、１２１を形
成するときのマスクアライメントと、コントロールゲー
ト１１２、１２２を形成するときのマスクアライメント
との間に誤差が生じることがある（図１０では、フロー
ティングゲートの設計位置をα１、α２で示す）。
各メモリセル、及び読み出し回路７に設けられる比較セ
ル７２は、通常、それぞれの構成要素が同一の製造プロ
セスにより同一基板に同時に形成される。このため、側
面説明図である図１０に示すように、例えばメモリセル
１１、１２のフローティングゲート１１１、１２１を形
成するときのマスクアライメントと、コントロールゲー
ト１１２、１２２を形成するときのマスクアライメント
との間に誤差が生じることがある（図１０では、フロー
ティングゲートの設計位置をα１、α２で示す）。
【０００９】メモリセル１１、１２の共通のソース領域
１０３、及びドレイン領域１１４、１２４は、フローテ
ィングゲート１１１、１２１及びコントロールゲート１
１２、１２２を形成した後に形成される。すなわち、ソ
ース領域やドレイン領域を形成するためのドーパントの
注入は、フローティングゲートやコントロールゲートの
上方から行われる。このため、上記のようなマスクアラ
イメント誤差が生じると、メモリセル１１と１２の実効
チャネル長が互いに異なってしまう。例えば、メモリセ
ル１１の実効チャネル長Ｌ１が本来のチャネル長Ｌ０か
らδだけ長くなれば、メモリセル１２の実効チャネル長
Ｌ２は本来のチャネル長Ｌ０からδだけ短くなる。即ち
Ｌ１＝Ｌ０＋σ、Ｌ２＝Ｌ０−σとなり、メモリセル１
１と１２との実効チャネル長の差は２σになる。
１０３、及びドレイン領域１１４、１２４は、フローテ
ィングゲート１１１、１２１及びコントロールゲート１
１２、１２２を形成した後に形成される。すなわち、ソ
ース領域やドレイン領域を形成するためのドーパントの
注入は、フローティングゲートやコントロールゲートの
上方から行われる。このため、上記のようなマスクアラ
イメント誤差が生じると、メモリセル１１と１２の実効
チャネル長が互いに異なってしまう。例えば、メモリセ
ル１１の実効チャネル長Ｌ１が本来のチャネル長Ｌ０か
らδだけ長くなれば、メモリセル１２の実効チャネル長
Ｌ２は本来のチャネル長Ｌ０からδだけ短くなる。即ち
Ｌ１＝Ｌ０＋σ、Ｌ２＝Ｌ０−σとなり、メモリセル１
１と１２との実効チャネル長の差は２σになる。
【００１０】一方、図１０には示さないが、図９の比較
セル７２は、通常、メモリセル１１及び１２のいずれか
と同一の向きとなるように構成される。したがって、比
較セル７２の実効チャネル長は、メモリセル１１及び１
２のいずれかの実効チャネル長と異なってしまう。例え
ば比較セル７２がメモリセル１１と同一の向きを向いて
いたとする。すると、メモリセル１１及び比較セル７２
の実効チャネル長はＬ１＝Ｌ０＋σとなり、メモリセル
１２の実効チャネル長はＬ２＝Ｌ０−σとなる。したが
って、メモリセル１１及び比較セル７２とメモリセル１
２との実効チャネル長の差は２σになる。
セル７２は、通常、メモリセル１１及び１２のいずれか
と同一の向きとなるように構成される。したがって、比
較セル７２の実効チャネル長は、メモリセル１１及び１
２のいずれかの実効チャネル長と異なってしまう。例え
ば比較セル７２がメモリセル１１と同一の向きを向いて
いたとする。すると、メモリセル１１及び比較セル７２
の実効チャネル長はＬ１＝Ｌ０＋σとなり、メモリセル
１２の実効チャネル長はＬ２＝Ｌ０−σとなる。したが
って、メモリセル１１及び比較セル７２とメモリセル１
２との実効チャネル長の差は２σになる。
【００１１】この結果、各Ｖｃｇ／Ｉｄ（Ｖｃｇ：コン
トロールゲート電圧、Ｉｄ：ドレイン電流）特性はメモ
リセル１１と比較セル７２とでは同一であるが、メモリ
セル１２と比較セル７２とでは大きく異なってしまう。
これは、消去状態（フローティングゲートに電子が蓄積
されていないとき）において、特に顕著になる（後述す
る、図４（Ｂ）、図５（Ｂ）参照）。
トロールゲート電圧、Ｉｄ：ドレイン電流）特性はメモ
リセル１１と比較セル７２とでは同一であるが、メモリ
セル１２と比較セル７２とでは大きく異なってしまう。
これは、消去状態（フローティングゲートに電子が蓄積
されていないとき）において、特に顕著になる（後述す
る、図４（Ｂ）、図５（Ｂ）参照）。
【００１２】参考に、通常のメモリセルアレイにおい
て、消去状態及び書き込み状態（各フローティングゲー
トに電子が蓄積されているとき）のメモリセルについて
の読み出しを行った場合の、奇数行と偶数行のメモリセ
ルのドレイン電流Ｉｄの大きさを表したグラフを、図１
１（Ａ）、（Ｂ）に示す。図１１（Ａ）は消去状態、図
１１（Ｂ）は書き込み状態でのドレイン電流を表す。図
１１（Ａ）、（Ｂ）からわかるように、読み出そうとし
ているメモリセルが、消去状態であるか、書き込み状態
であるかによらず、奇数行と偶数行とのドレイン電流Ｉ
ｄの大きさが異なっている。そして、その相違は消去状
態の時に特に顕著となる。
て、消去状態及び書き込み状態（各フローティングゲー
トに電子が蓄積されているとき）のメモリセルについて
の読み出しを行った場合の、奇数行と偶数行のメモリセ
ルのドレイン電流Ｉｄの大きさを表したグラフを、図１
１（Ａ）、（Ｂ）に示す。図１１（Ａ）は消去状態、図
１１（Ｂ）は書き込み状態でのドレイン電流を表す。図
１１（Ａ）、（Ｂ）からわかるように、読み出そうとし
ているメモリセルが、消去状態であるか、書き込み状態
であるかによらず、奇数行と偶数行とのドレイン電流Ｉ
ｄの大きさが異なっている。そして、その相違は消去状
態の時に特に顕著となる。
【００１３】また図１０のようなマスクアライメント誤
差が生じると、メモリセル１１（及び比較セル）の容量
レシオとメモリセル１２の容量レシオも異なったものに
なってしまう。ここで容量レシオとは、コントロールゲ
ート・フローティングゲート間の容量とフローティング
ゲート・ソース領域間の容量との比である。この容量レ
シオは、コントロールゲートに電位が印加された際のフ
ローティングゲートの電位を決めるものである。したが
って、この容量レシオが異なったものになると、メモリ
セルのしきい値等の特性も異なったものになってしま
う。
差が生じると、メモリセル１１（及び比較セル）の容量
レシオとメモリセル１２の容量レシオも異なったものに
なってしまう。ここで容量レシオとは、コントロールゲ
ート・フローティングゲート間の容量とフローティング
ゲート・ソース領域間の容量との比である。この容量レ
シオは、コントロールゲートに電位が印加された際のフ
ローティングゲートの電位を決めるものである。したが
って、この容量レシオが異なったものになると、メモリ
セルのしきい値等の特性も異なったものになってしま
う。
【００１４】以上のようにメモリセルの特性の相違が大
きくなると、正常に読み出しができない不良のメモリセ
ルが多くなり、あるいは不良のフラッシュメモリが製造
されるおそれが大きくなり、歩留まりが低下する。この
ため、製造工程において、より高い精度のマスクアライ
メントが要求される。また、読み出し信号値の判定マー
ジンに大きなバラツキが生じるため、フラッシュメモリ
のエンデュランスの劣化を考慮した製品寿命として、最
も実効チャネル長の差２δが大きいフラッシュメモリの
寿命をカタログ等に記載せざるを得なくなる。この結
果、本来まだ使用できるフラッシュメモリの寿命を実質
上早期に終了させる。これにより、例えば、ユーザは、
フラッシュメモリがまだ使用できるにもかかわらず、ア
クセス回数を参照することで当該フラッシュメモリが製
品寿命に達したと判断し、安全を見越して、フラッシュ
メモリの不要の交換をするという事態も生じる。また、
判定マージンに大きなバラツキがあることから、各メモ
リセルの記憶値を多値（記憶レベルを２値より多く、例
えば４、８値）とすることには限界がある。加えて、従
来のフラッシュメモリでは、メモリセルのサイズによら
ず、上記実効チャネル長の差２δは変化しない。したが
って、メモリセルのサイズを小さくすればするほど（す
なわち、チャネル長の設計値が小さくなればなるほ
ど）、長い実効チャネル長（Ｌ０＋δ）と短い実効チャ
ネル長（Ｌ０−δ）との比は大きくなり、これがフラッ
シュメモリの高集積化の妨げとなる。
きくなると、正常に読み出しができない不良のメモリセ
ルが多くなり、あるいは不良のフラッシュメモリが製造
されるおそれが大きくなり、歩留まりが低下する。この
ため、製造工程において、より高い精度のマスクアライ
メントが要求される。また、読み出し信号値の判定マー
ジンに大きなバラツキが生じるため、フラッシュメモリ
のエンデュランスの劣化を考慮した製品寿命として、最
も実効チャネル長の差２δが大きいフラッシュメモリの
寿命をカタログ等に記載せざるを得なくなる。この結
果、本来まだ使用できるフラッシュメモリの寿命を実質
上早期に終了させる。これにより、例えば、ユーザは、
フラッシュメモリがまだ使用できるにもかかわらず、ア
クセス回数を参照することで当該フラッシュメモリが製
品寿命に達したと判断し、安全を見越して、フラッシュ
メモリの不要の交換をするという事態も生じる。また、
判定マージンに大きなバラツキがあることから、各メモ
リセルの記憶値を多値（記憶レベルを２値より多く、例
えば４、８値）とすることには限界がある。加えて、従
来のフラッシュメモリでは、メモリセルのサイズによら
ず、上記実効チャネル長の差２δは変化しない。したが
って、メモリセルのサイズを小さくすればするほど（す
なわち、チャネル長の設計値が小さくなればなるほ
ど）、長い実効チャネル長（Ｌ０＋δ）と短い実効チャ
ネル長（Ｌ０−δ）との比は大きくなり、これがフラッ
シュメモリの高集積化の妨げとなる。
【００１５】本発明は、上記のような問題を解決するた
めになされたものであって、その目的とするところは、
以下の通りである。
めになされたものであって、その目的とするところは、
以下の通りである。
【００１６】（１）メモリセルアレイの、ある行に属す
るメモリセルからなる第１のセル群と、その行の直前及
び直後のいずれかの行に属するメモリセルからなる第２
のセル群とが、共通のソースラインを挟むように配置さ
れてなる半導体記憶装置において、各メモリセルの実効
チャネル長が前記ソースラインの一方の側のメモリセル
と他方の側のメモリセルとで異なる場合であっても、い
ずれのメモリセルについても読み出し回路の判定マージ
ンを大きくすること。
るメモリセルからなる第１のセル群と、その行の直前及
び直後のいずれかの行に属するメモリセルからなる第２
のセル群とが、共通のソースラインを挟むように配置さ
れてなる半導体記憶装置において、各メモリセルの実効
チャネル長が前記ソースラインの一方の側のメモリセル
と他方の側のメモリセルとで異なる場合であっても、い
ずれのメモリセルについても読み出し回路の判定マージ
ンを大きくすること。
【００１７】（２）上記半導体記憶装置を構成する各メ
モリセルの記憶値を多値とすること。
モリセルの記憶値を多値とすること。
【００１８】（３）上記半導体記憶装置の製造に際し
て、歩留まりを向上させ、しかも実質上の半導体記憶装
置の寿命を延長すること。
て、歩留まりを向上させ、しかも実質上の半導体記憶装
置の寿命を延長すること。
【００１９】（４）上記半導体記憶装置の製造に際し
て、マスクアライメントの誤差を許容すること。
て、マスクアライメントの誤差を許容すること。
【００２０】（５）上記半導体記憶装置の高集積化を促
進すること。
進すること。
【００２１】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る半導体記憶装置のメモリセルアレイで
は、任意行に属するメモリセルからなる第１のセル群
と、当該任意行の直前及び直後のいずれかの行に属する
メモリセルからなる第２のセル群とが、各セル群に共通
のメモリセル用ソースラインを挟んで配置される。そし
て、前記第１及び第２のセル群の各メモリセルのソース
領域が、前記メモリセル用ソースラインにそれぞれ接続
される。ここで、同一列に属する、前記第１のセル群の
メモリセルと前記第２のセル群のメモリセルとが、メモ
リセル対を形成している。
に、本発明に係る半導体記憶装置のメモリセルアレイで
は、任意行に属するメモリセルからなる第１のセル群
と、当該任意行の直前及び直後のいずれかの行に属する
メモリセルからなる第２のセル群とが、各セル群に共通
のメモリセル用ソースラインを挟んで配置される。そし
て、前記第１及び第２のセル群の各メモリセルのソース
領域が、前記メモリセル用ソースラインにそれぞれ接続
される。ここで、同一列に属する、前記第１のセル群の
メモリセルと前記第２のセル群のメモリセルとが、メモ
リセル対を形成している。
【００２２】また、上記半導体記憶装置は、少なくとも
１つの読み出し用比較セル対を有している。この比較セ
ル対を構成する第１、第２の比較セルは、各比較セルに
共通の比較セル用ソースラインを挟んで配置されてい
る。そして、前記第１、第２の比較セルのうち一方が前
記第１のセル群のメモリセルと同一の向き、他方が前記
第２のセル群のメモリセルと同一の向きとなり、かつ前
記第１、第２の比較セルのソース領域が、前記比較セル
用ソースラインにそれぞれ接続される。
１つの読み出し用比較セル対を有している。この比較セ
ル対を構成する第１、第２の比較セルは、各比較セルに
共通の比較セル用ソースラインを挟んで配置されてい
る。そして、前記第１、第２の比較セルのうち一方が前
記第１のセル群のメモリセルと同一の向き、他方が前記
第２のセル群のメモリセルと同一の向きとなり、かつ前
記第１、第２の比較セルのソース領域が、前記比較セル
用ソースラインにそれぞれ接続される。
【００２３】上記メモリセル対を構成する各メモリセ
ル、及び上記比較セル対を構成する第１、第２の比較セ
ルは、通常、形状が同一とされる。また、上記読み出し
用比較セル対は、ダミー用比較セル対確保のため（使用
する比較セル対を、通常使用しない複数のダミー用比較
セル対の間に配置する）に、１つのメモリセルアレイに
対して複数設けることができる。また、比較セルの特性
のバラツキを平均化するため、複数の比較セルを並列に
接続して用いることもできる。
ル、及び上記比較セル対を構成する第１、第２の比較セ
ルは、通常、形状が同一とされる。また、上記読み出し
用比較セル対は、ダミー用比較セル対確保のため（使用
する比較セル対を、通常使用しない複数のダミー用比較
セル対の間に配置する）に、１つのメモリセルアレイに
対して複数設けることができる。また、比較セルの特性
のバラツキを平均化するため、複数の比較セルを並列に
接続して用いることもできる。
【００２４】本発明において、前記各メモリセル及び前
記第１、第２の比較セルは、例えばスプリットゲート型
の構造をなし、かつそれぞれの構成要素が同様の製造プ
ロセスにより共通の基板に、通常は同時に形成される。
スプリットゲート型のメモリセルは、チャネル領域の両
側にソース領域及びドレイン領域が形成された基板と、
当該基板上に絶縁体層を介して形成されたフローティン
グゲートと、さらにフローティングゲート上に絶縁体層
を介して形成されたコントロールゲートとから構成され
る。フローティングゲートは、チャネル領域の一部を覆
うように形成される。
記第１、第２の比較セルは、例えばスプリットゲート型
の構造をなし、かつそれぞれの構成要素が同様の製造プ
ロセスにより共通の基板に、通常は同時に形成される。
スプリットゲート型のメモリセルは、チャネル領域の両
側にソース領域及びドレイン領域が形成された基板と、
当該基板上に絶縁体層を介して形成されたフローティン
グゲートと、さらにフローティングゲート上に絶縁体層
を介して形成されたコントロールゲートとから構成され
る。フローティングゲートは、チャネル領域の一部を覆
うように形成される。
【００２５】また、読み出し回路は、前記比較セル対を
構成する前記第１、第２の比較セルのうちいずれか一方
を選択するための比較セル選択回路を含む。そして、比
較セル選択回路が、メモリセルの読み出しに際して、読
み出される当該メモリセルの向きと同一の向きの比較セ
ルの選択を行う。特に、本発明では、前記比較セル選択
回路は、読み出しを行うべきメモリセルの物理アドレス
の最下位ビット（ＬＳＢ）のみを検出することで前記比
較セルの選択を行うことができる。
構成する前記第１、第２の比較セルのうちいずれか一方
を選択するための比較セル選択回路を含む。そして、比
較セル選択回路が、メモリセルの読み出しに際して、読
み出される当該メモリセルの向きと同一の向きの比較セ
ルの選択を行う。特に、本発明では、前記比較セル選択
回路は、読み出しを行うべきメモリセルの物理アドレス
の最下位ビット（ＬＳＢ）のみを検出することで前記比
較セルの選択を行うことができる。
【００２６】本発明の半導体記憶装置の製造に際して、
各メモリセルのフローティングゲートを形成するときの
マスクアライメントと、コントロールゲートを形成する
ときのマスクアライメントとの間に誤差が生じたとす
る。これにより、メモリセル用ソースラインの一方の側
に位置するメモリセルの実効チャネル長と、他方の側に
位置するメモリセルの実効チャネル長とが異なる場合が
生じる。ここで、メモリセルの構造によっては、チャネ
ル長のみならずチャネル幅もマスクアライメント誤差に
影響される場合がある。例えば、マスクアライメント誤
差が、チャネル領域における電流方向と同一方向に生じ
る場合には、実効チャネル長がメモリセルにより異なる
ようになる。一方、マスクアライメント誤差が、上記電
流方向と垂直な方向に生じる場合には、実効チャネル幅
がメモリセルにより異なるようになる。
各メモリセルのフローティングゲートを形成するときの
マスクアライメントと、コントロールゲートを形成する
ときのマスクアライメントとの間に誤差が生じたとす
る。これにより、メモリセル用ソースラインの一方の側
に位置するメモリセルの実効チャネル長と、他方の側に
位置するメモリセルの実効チャネル長とが異なる場合が
生じる。ここで、メモリセルの構造によっては、チャネ
ル長のみならずチャネル幅もマスクアライメント誤差に
影響される場合がある。例えば、マスクアライメント誤
差が、チャネル領域における電流方向と同一方向に生じ
る場合には、実効チャネル長がメモリセルにより異なる
ようになる。一方、マスクアライメント誤差が、上記電
流方向と垂直な方向に生じる場合には、実効チャネル幅
がメモリセルにより異なるようになる。
【００２７】本発明においては、各メモリセルのフロー
ティングゲートを形成するときには、各比較セルのフロ
ーティングゲートも同時に形成することが好ましい。ま
た各メモリセルのコントロールゲートを形成するときに
は、各比較セルのコントロールゲートも同時に形成する
ことが好ましい。また、前述したように、本発明では、
メモリセル用ソースラインの一方の側に位置するメモリ
セルと比較セル用ソースラインの一方の側に位置する比
較セルとの向きを同一とし、かつメモリセル用ソースラ
インの他方の側に位置するメモリセルと比較セル用ソー
スラインの他方の側に位置する比較セルとの向きを同一
としてある。
ティングゲートを形成するときには、各比較セルのフロ
ーティングゲートも同時に形成することが好ましい。ま
た各メモリセルのコントロールゲートを形成するときに
は、各比較セルのコントロールゲートも同時に形成する
ことが好ましい。また、前述したように、本発明では、
メモリセル用ソースラインの一方の側に位置するメモリ
セルと比較セル用ソースラインの一方の側に位置する比
較セルとの向きを同一とし、かつメモリセル用ソースラ
インの他方の側に位置するメモリセルと比較セル用ソー
スラインの他方の側に位置する比較セルとの向きを同一
としてある。
【００２８】こうすることで、メモリセル用ソースライ
ンの一方の側に位置するメモリセルの実効チャネル長
と、比較セル用ソースラインの一方の側に位置する比較
セルの実効チャネル長とが同一またはほぼ同一となる。
またメモリセル用ソースラインの他方の側に位置するメ
モリセルの実効チャネル長と、比較セル用ソースライン
の他方の側に位置する比較セルの実効チャネル長とが同
一またはほぼ同一となる。実効チャネル長が同一の、メ
モリセルと比較セルは、Ｖｃｇ／Ｉｄ（Ｖｃｇ：コント
ロールゲート電圧、Ｉｄ：ドレイン電流）特性が同一で
あることが期待される。
ンの一方の側に位置するメモリセルの実効チャネル長
と、比較セル用ソースラインの一方の側に位置する比較
セルの実効チャネル長とが同一またはほぼ同一となる。
またメモリセル用ソースラインの他方の側に位置するメ
モリセルの実効チャネル長と、比較セル用ソースライン
の他方の側に位置する比較セルの実効チャネル長とが同
一またはほぼ同一となる。実効チャネル長が同一の、メ
モリセルと比較セルは、Ｖｃｇ／Ｉｄ（Ｖｃｇ：コント
ロールゲート電圧、Ｉｄ：ドレイン電流）特性が同一で
あることが期待される。
【００２９】本発明では、前記比較セル選択回路は、メ
モリセルの読み出しに際して、当該メモリセルの実効チ
ャネル長と同じ長さの、または実質上同一の実効チャネ
ル長を持つ比較セルを選択する。すなわち、読み出そう
とするメモリセルと同一のＶｃｇ／Ｉｄ特性を持つ比較
セルにより、読み出し信号の判定を行う。したがって、
メモリセルと比較セルとの実効チャネル長の違いに起因
する従来の問題は解決される。
モリセルの読み出しに際して、当該メモリセルの実効チ
ャネル長と同じ長さの、または実質上同一の実効チャネ
ル長を持つ比較セルを選択する。すなわち、読み出そう
とするメモリセルと同一のＶｃｇ／Ｉｄ特性を持つ比較
セルにより、読み出し信号の判定を行う。したがって、
メモリセルと比較セルとの実効チャネル長の違いに起因
する従来の問題は解決される。
【００３０】本発明において比較セル対を複数設ける場
合には、複数の前記比較セル対に含まれる前記第１の比
較セルのドレイン領域を接続すると共に、複数の前記比
較セル対に含まれる前記第２の比較セルのドレイン領域
を接続することが望ましい。このように比較セル対を複
数設け複数の比較セルを並列に接続することで、比較用
セルの特性のバラツキを平均化できる。例えば第１、第
２の比較セル対を設けたとし、第１の比較セル対の第１
の比較セルと、第２の比較セル対の第１の比較セルが選
択された場合を考える。この時、本発明によれば、第１
の比較セル対の第１の比較セルのドレイン電流と第２の
比較セル対の第１の比較セルのドレイン電流の平均値に
応じた値を持つ比較用電流を生成できるようになる。同
様に、第１の比較セル対の第２の比較セルと、第２の比
較セル対の第２の比較セルが選択された場合には、第１
の比較セル対の第２の比較セルのドレイン電流と第２の
比較セル対の第２の比較セルのドレイン電流の平均値に
応じた値を持つ比較用電流を生成できるようになる。し
たがって、プロセス変動等により比較セルのドレイン電
流にバラツキが生じた場合にも、比較用電流のバラツキ
を最小限に抑えることが可能になる。
合には、複数の前記比較セル対に含まれる前記第１の比
較セルのドレイン領域を接続すると共に、複数の前記比
較セル対に含まれる前記第２の比較セルのドレイン領域
を接続することが望ましい。このように比較セル対を複
数設け複数の比較セルを並列に接続することで、比較用
セルの特性のバラツキを平均化できる。例えば第１、第
２の比較セル対を設けたとし、第１の比較セル対の第１
の比較セルと、第２の比較セル対の第１の比較セルが選
択された場合を考える。この時、本発明によれば、第１
の比較セル対の第１の比較セルのドレイン電流と第２の
比較セル対の第１の比較セルのドレイン電流の平均値に
応じた値を持つ比較用電流を生成できるようになる。同
様に、第１の比較セル対の第２の比較セルと、第２の比
較セル対の第２の比較セルが選択された場合には、第１
の比較セル対の第２の比較セルのドレイン電流と第２の
比較セル対の第２の比較セルのドレイン電流の平均値に
応じた値を持つ比較用電流を生成できるようになる。し
たがって、プロセス変動等により比較セルのドレイン電
流にバラツキが生じた場合にも、比較用電流のバラツキ
を最小限に抑えることが可能になる。
【００３１】この場合、本発明では、前記読み出し回路
が、読み出されるメモリセルに流れる第１の電流を第２
の電流に変換する第１のセンスアンプと、前記比較セル
対に流れる第３の電流を第４の電流に変換する第２のセ
ンスアンプと、前記第１のセンスアンプからの前記第２
の電流と前記第２のセンスアンプからの前記第４の電流
とを比較する比較部とを含むことが望ましい。そして、
前記第１の電流と前記第２の電流との第１の電流比及び
前記第３の電流と前記第４の電流との第２の電流比の少
なくとも一方が、前記比較セル対の個数に応じた値に調
整されることが望ましい。この場合、比較セル対の個数
が多くなるにつれて、例えば第２の電流比が小さくなる
ようにしたり、あるいは第１の電流比が大きくなるよう
にする。このようにすることで、比較セル対の個数が多
くなった場合にも、比較用電流（例えば第２のセンスア
ンプの第４の電流）を最適化することが可能になる。
が、読み出されるメモリセルに流れる第１の電流を第２
の電流に変換する第１のセンスアンプと、前記比較セル
対に流れる第３の電流を第４の電流に変換する第２のセ
ンスアンプと、前記第１のセンスアンプからの前記第２
の電流と前記第２のセンスアンプからの前記第４の電流
とを比較する比較部とを含むことが望ましい。そして、
前記第１の電流と前記第２の電流との第１の電流比及び
前記第３の電流と前記第４の電流との第２の電流比の少
なくとも一方が、前記比較セル対の個数に応じた値に調
整されることが望ましい。この場合、比較セル対の個数
が多くなるにつれて、例えば第２の電流比が小さくなる
ようにしたり、あるいは第１の電流比が大きくなるよう
にする。このようにすることで、比較セル対の個数が多
くなった場合にも、比較用電流（例えば第２のセンスア
ンプの第４の電流）を最適化することが可能になる。
【００３２】この場合、本発明では、前記第１のセンス
アンプが第１のカレントミラー回路を含み、前記第２の
センスアンプが第２のカレントミラー回路を含むことが
望ましい。そして、前記第１、第２のカレントミラー回
路を構成するトランジスタのサイズが、前記比較セル対
の個数に応じた値に調整されることが望ましい。このよ
うにすれば、トランジスタサイズを調整するだけで、上
記第１、第２の電流比を、比較セル対の個数に応じた最
適な値にすることが可能になる。
アンプが第１のカレントミラー回路を含み、前記第２の
センスアンプが第２のカレントミラー回路を含むことが
望ましい。そして、前記第１、第２のカレントミラー回
路を構成するトランジスタのサイズが、前記比較セル対
の個数に応じた値に調整されることが望ましい。このよ
うにすれば、トランジスタサイズを調整するだけで、上
記第１、第２の電流比を、比較セル対の個数に応じた最
適な値にすることが可能になる。
【００３３】なお、本発明は、メモリセル及び比較セル
がスプリットゲート型（ＥＥＰＲＯＭ、ＥＰＲＯＭ等）
である場合に特に有効な効果を奏するが、メモリセル及
び比較セルが、マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等、
スプリットゲート型以外のタイプのメモリである場合に
も適用できる。特に、メモリセル及び第１、第２の比較
セルのソース領域及びドレイン領域が、斜めイオン打ち
込みされた不純物により形成されてるようなタイプのメ
モリに適用した場合に、本発明は有効な効果を奏する。
がスプリットゲート型（ＥＥＰＲＯＭ、ＥＰＲＯＭ等）
である場合に特に有効な効果を奏するが、メモリセル及
び比較セルが、マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等、
スプリットゲート型以外のタイプのメモリである場合に
も適用できる。特に、メモリセル及び第１、第２の比較
セルのソース領域及びドレイン領域が、斜めイオン打ち
込みされた不純物により形成されてるようなタイプのメ
モリに適用した場合に、本発明は有効な効果を奏する。
【００３４】
１．構成 図１は、本発明の半導体記憶装置の一実施形態を、フラ
ッシュメモリを例にして示す部分図である。図１におけ
る、メモリセルアレイ１は、図９で既に述べたメモリセ
ルアレイ１と構成が同一であるので、ここでの説明は省
略する。また、図１における物理アドレスの指定に際し
て用いる行アドレスデコーダ４１、列アドレスデコーダ
４２、マルチプレクサ４３の動作は、図９のフラッシュ
メモリと同様であるのでこれについても説明は省略す
る。
ッシュメモリを例にして示す部分図である。図１におけ
る、メモリセルアレイ１は、図９で既に述べたメモリセ
ルアレイ１と構成が同一であるので、ここでの説明は省
略する。また、図１における物理アドレスの指定に際し
て用いる行アドレスデコーダ４１、列アドレスデコーダ
４２、マルチプレクサ４３の動作は、図９のフラッシュ
メモリと同様であるのでこれについても説明は省略す
る。
【００３５】図１において、読み出し回路２は、比較部
２１、比較セル選択回路２２、２つの比較セル２６、２
７（第１、第２の比較セル）からなる比較セル対、及び
センスアンプ２８１、２８２を含んでいる。ここでは、
比較セル２６はメモリセル１１、１３と同一の向き、比
較セル２７はメモリセル１２、１４と同一の向きとな
り、かつ比較セル２６、２７が、共通のソースライン８
１を挟んで配置されている。この比較セル対をなすそれ
ぞれの比較セルは、互いに向きあって構成され、比較セ
ル２６、２７の各ソース領域Ｓ５、Ｓ６は、ソースライ
ン８１に接続されている。また、図には表していない
が、このソースライン８１と、前述したメモリセルアレ
イ１のソースライン３とは同電位となるよう接続されて
いる。
２１、比較セル選択回路２２、２つの比較セル２６、２
７（第１、第２の比較セル）からなる比較セル対、及び
センスアンプ２８１、２８２を含んでいる。ここでは、
比較セル２６はメモリセル１１、１３と同一の向き、比
較セル２７はメモリセル１２、１４と同一の向きとな
り、かつ比較セル２６、２７が、共通のソースライン８
１を挟んで配置されている。この比較セル対をなすそれ
ぞれの比較セルは、互いに向きあって構成され、比較セ
ル２６、２７の各ソース領域Ｓ５、Ｓ６は、ソースライ
ン８１に接続されている。また、図には表していない
が、このソースライン８１と、前述したメモリセルアレ
イ１のソースライン３とは同電位となるよう接続されて
いる。
【００３６】なお、本実施形態では、メモリセル対をな
すそれぞれのメモリセルはソースライン３に対称となる
ように、また比較セル２６、２７はソースライン８１に
対称となるように配置されているが、本発明はこれには
限定されない。また、メモリセル対をなすそれぞれのメ
モリセルの位置関係、比較セル２６、２７の位置関係
は、本実施形態におけるこれらの位置関係に限定され
ず、マスクアライメントのずれやチャネルの向きの関係
などから、本発明の効果を奏するような位置関係にあれ
ばよい。
すそれぞれのメモリセルはソースライン３に対称となる
ように、また比較セル２６、２７はソースライン８１に
対称となるように配置されているが、本発明はこれには
限定されない。また、メモリセル対をなすそれぞれのメ
モリセルの位置関係、比較セル２６、２７の位置関係
は、本実施形態におけるこれらの位置関係に限定され
ず、マスクアライメントのずれやチャネルの向きの関係
などから、本発明の効果を奏するような位置関係にあれ
ばよい。
【００３７】比較セル選択回路２２により選択された比
較セル２６または２７からの比較信号ＲＥＦ11またはＲ
ＥＦ21（ドレイン電流Ｉｄr）は、センスアンプ２８１
を介して比較部２１にＲＥＦ11’またはＲＥＦ21’（ド
レイン電流Ｉｄr’）として入力される。ここでＲＥＦ
11、ＲＥＦ21は、各々、比較セル２６、２７からの比較
信号である。一方、メモリセルからの読み出し信号ＷＳ
11またはＷＳ21（ドレイン電流Ｉｄw）は、センスアン
プ２８２を介して比較部２１にＷＳ11’またはＷＳ21’
（ドレイン電流Ｉｄw’）として入力される。ここで、
ＷＳ11、ＷＳ21は、各々、奇数行及び偶数行のメモリセ
ルからの読み出し信号である。センスアンプ２８２の増
幅率は、センスアンプ２８１の増幅率よりも小さく設定
されている。比較部２１は、センスアンプ２８１から入
力した信号（ＲＥＦ11’またはＲＥＦ21’）と、センス
アンプ２８２から入力した信号（ＷＳ11’またはＷ
Ｓ21’）を比較して、メモリセルに記憶された値が
“０”か“１”か（すなわち、フローティングゲートに
電子が蓄積されているかいないか）を判定する。
較セル２６または２７からの比較信号ＲＥＦ11またはＲ
ＥＦ21（ドレイン電流Ｉｄr）は、センスアンプ２８１
を介して比較部２１にＲＥＦ11’またはＲＥＦ21’（ド
レイン電流Ｉｄr’）として入力される。ここでＲＥＦ
11、ＲＥＦ21は、各々、比較セル２６、２７からの比較
信号である。一方、メモリセルからの読み出し信号ＷＳ
11またはＷＳ21（ドレイン電流Ｉｄw）は、センスアン
プ２８２を介して比較部２１にＷＳ11’またはＷＳ21’
（ドレイン電流Ｉｄw’）として入力される。ここで、
ＷＳ11、ＷＳ21は、各々、奇数行及び偶数行のメモリセ
ルからの読み出し信号である。センスアンプ２８２の増
幅率は、センスアンプ２８１の増幅率よりも小さく設定
されている。比較部２１は、センスアンプ２８１から入
力した信号（ＲＥＦ11’またはＲＥＦ21’）と、センス
アンプ２８２から入力した信号（ＷＳ11’またはＷ
Ｓ21’）を比較して、メモリセルに記憶された値が
“０”か“１”か（すなわち、フローティングゲートに
電子が蓄積されているかいないか）を判定する。
【００３８】本実施形態では、メモリセルアレイ１を構
成する各メモリセル、及び比較セル２６、２７は、それ
ぞれの構成要素が同一製造プロセスにより同一基板に同
時に形成されている。図１に示すフラッシュメモリの各
メモリセルや比較セルの形成の際にも、図９、図１０の
フラッシュメモリと同様、フローティングゲート（図１
において、１１１、１２１、１３１、１４１、２６１、
２７１で示す）を形成するときのマスクアライメント
と、コントロールゲート（図１において、１１２、１２
２、１３２、１４２、２６２、２７２で示す）を形成す
るときのマスクアライメントとの間に誤差が生じること
がある。このマスクアライメント誤差が生じると、例え
ばメモリセル１１、１３とメモリセル１２、１４との間
で実効チャネル長や容量レシオが互いに異なってしま
う。また、比較セル２６と２７との間でも実効チャネル
長や容量レシオが互いに異なってしまう。
成する各メモリセル、及び比較セル２６、２７は、それ
ぞれの構成要素が同一製造プロセスにより同一基板に同
時に形成されている。図１に示すフラッシュメモリの各
メモリセルや比較セルの形成の際にも、図９、図１０の
フラッシュメモリと同様、フローティングゲート（図１
において、１１１、１２１、１３１、１４１、２６１、
２７１で示す）を形成するときのマスクアライメント
と、コントロールゲート（図１において、１１２、１２
２、１３２、１４２、２６２、２７２で示す）を形成す
るときのマスクアライメントとの間に誤差が生じること
がある。このマスクアライメント誤差が生じると、例え
ばメモリセル１１、１３とメモリセル１２、１４との間
で実効チャネル長や容量レシオが互いに異なってしま
う。また、比較セル２６と２７との間でも実効チャネル
長や容量レシオが互いに異なってしまう。
【００３９】ところが、本実施形態では、図２の側面説
明図及び図３の平面説明図に示すように、比較セル２６
はメモリセル１１と向きが同一となるように、また比較
セル２７はメモリセル１２と向きが同一となるように構
成されている。したがって、比較セル２６とメモリセル
１１との間で、及び比較セル２７とメモリセル１２との
間で、実効チャネル長はそれぞれ同一となる（容量レシ
オも同一になる）。
明図及び図３の平面説明図に示すように、比較セル２６
はメモリセル１１と向きが同一となるように、また比較
セル２７はメモリセル１２と向きが同一となるように構
成されている。したがって、比較セル２６とメモリセル
１１との間で、及び比較セル２７とメモリセル１２との
間で、実効チャネル長はそれぞれ同一となる（容量レシ
オも同一になる）。
【００４０】なお、図２及び図３では、メモリセル１１
及び比較セル２６の実効チャネル長が長くなり、メモリ
セル１２及び比較セル２７の実効チャネル長が短くなっ
た場合を示している。また図２において、比較セル２
６、２７のフローティングゲートを２６１、２７１で、
コントロールゲートを２６２、２７２で、ドレイン領域
を２６４、２７４で、共通のソース領域を２０３で示
す。なお、図２において、図１や図１０と同一符合で示
した構成要素等は、図１０に示した構成要素等と同一で
ある。また、図３において、ビットラインをＢＬで、ワ
ードラインをＷＬ1、ＷＬ2で示す他、図１と同一符合で
示した構成要素等は、図１に示した構成要素等と同一で
ある。
及び比較セル２６の実効チャネル長が長くなり、メモリ
セル１２及び比較セル２７の実効チャネル長が短くなっ
た場合を示している。また図２において、比較セル２
６、２７のフローティングゲートを２６１、２７１で、
コントロールゲートを２６２、２７２で、ドレイン領域
を２６４、２７４で、共通のソース領域を２０３で示
す。なお、図２において、図１や図１０と同一符合で示
した構成要素等は、図１０に示した構成要素等と同一で
ある。また、図３において、ビットラインをＢＬで、ワ
ードラインをＷＬ1、ＷＬ2で示す他、図１と同一符合で
示した構成要素等は、図１に示した構成要素等と同一で
ある。
【００４１】２．動作 図１のフラッシュメモリは、以下のように動作する。す
なわち、比較セル選択回路２２は、例えばメモリセル１
１の読み出しに際しては、メモリセル１１の向きと同一
の向きの比較セル２６を選択する。一方、メモリセル１
２の読み出しに際しては、メモリセル１２の向きと同一
の向きの比較セル２７を選択する。本実施形態では、比
較セル選択回路２２は、読み出しを行うべきメモリセル
の物理アドレスのＬＳＢを検出し、ＬＳＢが“０”か
“１”かにより比較セルの選択を行っている。すなわ
ち、本実施形態では、奇数行はＬＳＢが“０”、偶数行
はＬＳＢが“１”となるように、メモリセルアレイの物
理アドレスが設定されている。
なわち、比較セル選択回路２２は、例えばメモリセル１
１の読み出しに際しては、メモリセル１１の向きと同一
の向きの比較セル２６を選択する。一方、メモリセル１
２の読み出しに際しては、メモリセル１２の向きと同一
の向きの比較セル２７を選択する。本実施形態では、比
較セル選択回路２２は、読み出しを行うべきメモリセル
の物理アドレスのＬＳＢを検出し、ＬＳＢが“０”か
“１”かにより比較セルの選択を行っている。すなわ
ち、本実施形態では、奇数行はＬＳＢが“０”、偶数行
はＬＳＢが“１”となるように、メモリセルアレイの物
理アドレスが設定されている。
【００４２】３．判定マージンの改善 図４（Ａ）は、本実施形態において、メモリセルが消去
状態（すなわち、読み出すべきメモリセルのフローティ
ングゲートに電子が蓄積されていない状態）での、セン
スアンプ２８１からの信号ＲＥＦ11’、ＲＥＦ21’の特
性、及びセンスアンプ２８２からの信号ＷＳ11’、ＷＳ
21’の特性を示すグラフである。図４（Ａ）において、
横軸は各コントロールゲートに印加される電圧Ｖｃｇを
表し、縦軸は電流を表す。また比較セル２６を利用して
第１のセル群のメモリセル（例えば、メモリセル１１）
の読み出しを行った場合のマージンをＭ１により示し、
比較セル２７を利用して第２のセル群のメモリセル（例
えば、メモリセル１２）の読み出しを行った場合のマー
ジンをＭ２により示してある。
状態（すなわち、読み出すべきメモリセルのフローティ
ングゲートに電子が蓄積されていない状態）での、セン
スアンプ２８１からの信号ＲＥＦ11’、ＲＥＦ21’の特
性、及びセンスアンプ２８２からの信号ＷＳ11’、ＷＳ
21’の特性を示すグラフである。図４（Ａ）において、
横軸は各コントロールゲートに印加される電圧Ｖｃｇを
表し、縦軸は電流を表す。また比較セル２６を利用して
第１のセル群のメモリセル（例えば、メモリセル１１）
の読み出しを行った場合のマージンをＭ１により示し、
比較セル２７を利用して第２のセル群のメモリセル（例
えば、メモリセル１２）の読み出しを行った場合のマー
ジンをＭ２により示してある。
【００４３】また、図４（Ｂ）は、図９及び図１０のフ
ラッシュメモリにおいて、メモりセルが消去状態での、
センスアンプ７３１からの信号ＲＥＦ’、センスアンプ
７３２からの信号ＷＳ1’、ＷＳ2’の特性を示すグラフ
である。図４（Ｂ）においても、横軸は各コントロール
ゲートに印加される電圧Ｖｃｇを表し、縦軸は電流を表
す。また比較セル７２を利用して第１のセル群のメモリ
セル（例えば、メモリセル１１）の読み出しを行った場
合のマージンをＭ３により示し、比較セル７２を利用し
て第２のセル群のメモリセル（例えば、メモリセル１
２）の読み出しを行った場合のマージンをＭ４により示
してある。
ラッシュメモリにおいて、メモりセルが消去状態での、
センスアンプ７３１からの信号ＲＥＦ’、センスアンプ
７３２からの信号ＷＳ1’、ＷＳ2’の特性を示すグラフ
である。図４（Ｂ）においても、横軸は各コントロール
ゲートに印加される電圧Ｖｃｇを表し、縦軸は電流を表
す。また比較セル７２を利用して第１のセル群のメモリ
セル（例えば、メモリセル１１）の読み出しを行った場
合のマージンをＭ３により示し、比較セル７２を利用し
て第２のセル群のメモリセル（例えば、メモリセル１
２）の読み出しを行った場合のマージンをＭ４により示
してある。
【００４４】図５（Ａ）は、本実施形態において、メモ
リセルが書き込み状態（すなわち、各フローティングゲ
ートに電子が蓄積されている状態）での、ＲＥＦ11’、
ＲＥＦ21’、ＷＳ11’、ＷＳ21’の特性を示すグラフで
ある。図５（Ａ）において、横軸は各コントロールゲー
トに印加される電圧Ｖｃｇを表し、縦軸の電流は対数表
示で表してある。対数表示としたのは、図４（Ａ）と異
なり図５（Ａ）では、ＲＥＦ11’及びＲＥＦ21’とＷＳ
11’及びＷＳ21’との差が非常に大きいからである（Ｗ
Ｓ11’及びＷＳ21’が非常に小さい）。また、比較セル
２６を利用して第１のセル群のメモリセル（例えば、メ
モリセル１１）の読み出しを行った場合のマージンをｍ
１により示し、比較セル２７を利用して第２のセル群の
メモリセル（例えば、メモリセル１２）の読み出しを行
った場合のマージンをｍ２により示してある。
リセルが書き込み状態（すなわち、各フローティングゲ
ートに電子が蓄積されている状態）での、ＲＥＦ11’、
ＲＥＦ21’、ＷＳ11’、ＷＳ21’の特性を示すグラフで
ある。図５（Ａ）において、横軸は各コントロールゲー
トに印加される電圧Ｖｃｇを表し、縦軸の電流は対数表
示で表してある。対数表示としたのは、図４（Ａ）と異
なり図５（Ａ）では、ＲＥＦ11’及びＲＥＦ21’とＷＳ
11’及びＷＳ21’との差が非常に大きいからである（Ｗ
Ｓ11’及びＷＳ21’が非常に小さい）。また、比較セル
２６を利用して第１のセル群のメモリセル（例えば、メ
モリセル１１）の読み出しを行った場合のマージンをｍ
１により示し、比較セル２７を利用して第２のセル群の
メモリセル（例えば、メモリセル１２）の読み出しを行
った場合のマージンをｍ２により示してある。
【００４５】図５（Ｂ）は、図９及び図１０のフラッシ
ュメモリにおいて、メモりセルが書き込み状態での、Ｒ
ＥＦ’、ＷＳ1’、ＷＳ2’の特性を示すグラフである。
図５（Ｂ）においても、横軸は各コントロールゲートに
印加される電圧Ｖｃｇを表し、縦軸の電流は対数表示で
表してある。また、比較セル７２を利用して第１のセル
群のメモリセル（例えば、メモリセル１１）の読み出し
を行った場合のマージンをｍ３により示し、比較セル７
２を利用して第２の群のメモリセル（例えば、メモリセ
ル１２）の読み出しを行った場合のマージンをｍ４によ
り示してある。
ュメモリにおいて、メモりセルが書き込み状態での、Ｒ
ＥＦ’、ＷＳ1’、ＷＳ2’の特性を示すグラフである。
図５（Ｂ）においても、横軸は各コントロールゲートに
印加される電圧Ｖｃｇを表し、縦軸の電流は対数表示で
表してある。また、比較セル７２を利用して第１のセル
群のメモリセル（例えば、メモリセル１１）の読み出し
を行った場合のマージンをｍ３により示し、比較セル７
２を利用して第２の群のメモリセル（例えば、メモリセ
ル１２）の読み出しを行った場合のマージンをｍ４によ
り示してある。
【００４６】なお図４（Ａ）、（Ｂ）、図５（Ａ）、
（Ｂ）のいずれの場合においても、比較セルは消去状態
となっている。即ちメモリセルが書き込み状態か消去状
態かの判定（メモリセルに記憶された値が“０”か
“１”かの判定）は、メモリセルに流れる電流と、消去
状態の比較セルに流れる電流とを比較（実際には、これ
らの電流をセンスアンプで変換することで得られる電流
を比較）することで実現される。したがって、図４
（Ａ）、（Ｂ）のＲＥＦ11’、ＲＥＦ21’、ＲＥＦ’
と、図５（Ａ）、図５（Ｂ）のＲＥＦ11’、ＲＥ
Ｆ21’、ＲＥＦ’は同一の特性を表すものである（但
し、図５（Ａ）、（Ｂ）は対数表示になっている）。そ
して、例えば図４（Ａ）に示すように、ＷＳ11’がＲＥ
Ｆ11’よりも大きければメモリセル１１は消去状態であ
ると判断され、ＷＳ21’がＲＥＦ21’よりも大きけれ
ば、メモリセル１２は消去状態であると判定される。一
方、図５（Ａ）に示すように、ＷＳ11’がＲＥＦ11’よ
りも小さければ、メモリセル１１は書き込み状態である
と判定され、ＷＳ21’がＲＥＦ21’よりも小さければ、
メモリセル１２は書き込み状態であると判定される。
（Ｂ）のいずれの場合においても、比較セルは消去状態
となっている。即ちメモリセルが書き込み状態か消去状
態かの判定（メモリセルに記憶された値が“０”か
“１”かの判定）は、メモリセルに流れる電流と、消去
状態の比較セルに流れる電流とを比較（実際には、これ
らの電流をセンスアンプで変換することで得られる電流
を比較）することで実現される。したがって、図４
（Ａ）、（Ｂ）のＲＥＦ11’、ＲＥＦ21’、ＲＥＦ’
と、図５（Ａ）、図５（Ｂ）のＲＥＦ11’、ＲＥ
Ｆ21’、ＲＥＦ’は同一の特性を表すものである（但
し、図５（Ａ）、（Ｂ）は対数表示になっている）。そ
して、例えば図４（Ａ）に示すように、ＷＳ11’がＲＥ
Ｆ11’よりも大きければメモリセル１１は消去状態であ
ると判断され、ＷＳ21’がＲＥＦ21’よりも大きけれ
ば、メモリセル１２は消去状態であると判定される。一
方、図５（Ａ）に示すように、ＷＳ11’がＲＥＦ11’よ
りも小さければ、メモリセル１１は書き込み状態である
と判定され、ＷＳ21’がＲＥＦ21’よりも小さければ、
メモリセル１２は書き込み状態であると判定される。
【００４７】本実施形態のフラッシュメモリにおいて
は、図４（Ａ）、図５（Ａ）に示すように、メモリセル
１１が消去状態か否かの判定のマージンＭ１、及び書き
込み状態か否かの判定のマージンｍ１が共に大きい。同
様に、メモリセル１２が消去状態か否かの判定のマージ
ンＭ２、及び書き込み状態か否かの判定のマージンｍ２
も共に大きい。これは、本実施形態では、マスクアライ
メント誤差等に起因してＷＳ11’が小さくなりＷＳ21’
が大きくなると、ＷＳ11’の比較対象となるＲＥＦ11’
が小さくなる一方で、ＷＳ21’の比較対象となるＲＥＦ
21’が大きくなるからである。
は、図４（Ａ）、図５（Ａ）に示すように、メモリセル
１１が消去状態か否かの判定のマージンＭ１、及び書き
込み状態か否かの判定のマージンｍ１が共に大きい。同
様に、メモリセル１２が消去状態か否かの判定のマージ
ンＭ２、及び書き込み状態か否かの判定のマージンｍ２
も共に大きい。これは、本実施形態では、マスクアライ
メント誤差等に起因してＷＳ11’が小さくなりＷＳ21’
が大きくなると、ＷＳ11’の比較対象となるＲＥＦ11’
が小さくなる一方で、ＷＳ21’の比較対象となるＲＥＦ
21’が大きくなるからである。
【００４８】これに対して、図９、図１０のフラッシュ
メモリでは、図４（Ｂ）、図５（Ｂ）に示すように、メ
モリセル１１については、書き込み状態か否かの判定の
マージンｍ３は大きいが、消去状態か否かの判定のマー
ジンＭ３が小さくなってしまう。一方、メモリセル１２
については、逆に、消去状態か否かの判定のマージンＭ
４は大きいが、書き込み状態か否かの判定のマージンｍ
４が小さくなってしまう。したがって、結局、小さい方
の判定マージンがそのメモリセルの判定マージンになっ
てしまい、フラッシュメモリの歩留まりや寿命が低下す
る。図９、図１０のフラッシュメモリでは、比較対象と
なるＲＥＦ’が１つしかなく、マスクアライメント誤差
等に起因してＷＳ1’が小さくなりＷＳ2’が大きくなる
と、メモリセル１１、１２のいずれについても消去状態
の判定の際のマージン及び書き込み状態の判定の際のマ
ージンのいずれかが必ず悪化してしまうからである。
メモリでは、図４（Ｂ）、図５（Ｂ）に示すように、メ
モリセル１１については、書き込み状態か否かの判定の
マージンｍ３は大きいが、消去状態か否かの判定のマー
ジンＭ３が小さくなってしまう。一方、メモリセル１２
については、逆に、消去状態か否かの判定のマージンＭ
４は大きいが、書き込み状態か否かの判定のマージンｍ
４が小さくなってしまう。したがって、結局、小さい方
の判定マージンがそのメモリセルの判定マージンになっ
てしまい、フラッシュメモリの歩留まりや寿命が低下す
る。図９、図１０のフラッシュメモリでは、比較対象と
なるＲＥＦ’が１つしかなく、マスクアライメント誤差
等に起因してＷＳ1’が小さくなりＷＳ2’が大きくなる
と、メモリセル１１、１２のいずれについても消去状態
の判定の際のマージン及び書き込み状態の判定の際のマ
ージンのいずれかが必ず悪化してしまうからである。
【００４９】４．比較セルの並列接続 図６に、本実施形態の他の構成例を示す。図６の特徴
は、比較セル対を複数設け、比較セルを並列接続した点
にある。その他の点については図１と同様であるため、
ここでの説明は省略する。
は、比較セル対を複数設け、比較セルを並列接続した点
にある。その他の点については図１と同様であるため、
ここでの説明は省略する。
【００５０】図６において、読み出し回路２は、比較セ
ル２６、２７からなる比較セル対と、比較セル３６、３
７からなる比較セル対とを含んでいる。ここでは、比較
セル２６及び３６がメモリセル１１、１３と同一の向
き、比較セル２７、３７がメモリセル１２、１４と同一
の向きとなっている。また比較セル２６、２７が共通の
ソースライン８１を挟んで配置されると共に、比較セル
３６、３７が共通のソースライン８１を挟んで配置され
る。これらの比較セル対をなすそれぞれの比較セルは、
互いに向きあって構成され、比較セル２６、２７、３
６、３７の各ソース領域Ｓ５、Ｓ６、Ｓ７、Ｓ８は、ソ
ースライン８１に接続されている。また比較セル２６、
３６のドレイン領域Ｄ５、Ｄ７が相互に接続される一方
で、比較セル２７、３７のドレイン領域Ｄ６、Ｄ８が相
互に接続される。なお図６において３６１、３７１はフ
ローティングゲートであり、３６２、３７２はコントロ
ールゲートである。
ル２６、２７からなる比較セル対と、比較セル３６、３
７からなる比較セル対とを含んでいる。ここでは、比較
セル２６及び３６がメモリセル１１、１３と同一の向
き、比較セル２７、３７がメモリセル１２、１４と同一
の向きとなっている。また比較セル２６、２７が共通の
ソースライン８１を挟んで配置されると共に、比較セル
３６、３７が共通のソースライン８１を挟んで配置され
る。これらの比較セル対をなすそれぞれの比較セルは、
互いに向きあって構成され、比較セル２６、２７、３
６、３７の各ソース領域Ｓ５、Ｓ６、Ｓ７、Ｓ８は、ソ
ースライン８１に接続されている。また比較セル２６、
３６のドレイン領域Ｄ５、Ｄ７が相互に接続される一方
で、比較セル２７、３７のドレイン領域Ｄ６、Ｄ８が相
互に接続される。なお図６において３６１、３７１はフ
ローティングゲートであり、３６２、３７２はコントロ
ールゲートである。
【００５１】図６のフラッシュメモリは、以下のように
動作する。すなわち、比較セル選択回路２２は、例えば
メモリセル１１の読み出しに際しては、メモリセル１１
の向きと同一の向きの比較セル２６及び３６の両方を選
択する。したがって、この場合には、比較セル２６を流
れるドレイン電流Ｉｄr1と比較セル３６を流れるドレイ
ン電流Ｉｄr2の合計が、ドレイン電流Ｉｄrとしてセン
スアンプ２８１に入力されることになる。
動作する。すなわち、比較セル選択回路２２は、例えば
メモリセル１１の読み出しに際しては、メモリセル１１
の向きと同一の向きの比較セル２６及び３６の両方を選
択する。したがって、この場合には、比較セル２６を流
れるドレイン電流Ｉｄr1と比較セル３６を流れるドレイ
ン電流Ｉｄr2の合計が、ドレイン電流Ｉｄrとしてセン
スアンプ２８１に入力されることになる。
【００５２】一方、比較セル選択回路２２は、メモリセ
ル１２の読み出しに際しては、メモリセル１２の向きと
同一の向きの比較セル２７及び３７の両方を選択する。
したがって、この場合には、比較セル２７を流れるドレ
イン電流Ｉｄr3と比較セル３７を流れるドレイン電流Ｉ
ｄr4の合計が、ドレイン電流Ｉｄrとしてセンスアンプ
２８１に入力されることになる。
ル１２の読み出しに際しては、メモリセル１２の向きと
同一の向きの比較セル２７及び３７の両方を選択する。
したがって、この場合には、比較セル２７を流れるドレ
イン電流Ｉｄr3と比較セル３７を流れるドレイン電流Ｉ
ｄr4の合計が、ドレイン電流Ｉｄrとしてセンスアンプ
２８１に入力されることになる。
【００５３】図６の構成によれば、例えば比較セル２６
のＩｄr1にバラツキが生じても、このＩｄr1にＩｄr2が
加算されるため、センスアンプ２８１に入力されるＩｄ
rのバラツキ幅を小さくできるようになる。同様に、比
較セル２７のＩｄr3にバラツキが生じても、このＩｄr3
にＩｄr4が加算されるため、センスアンプ２８１に入力
されるＩｄrのバラツキ幅を小さくできるようになる。
のＩｄr1にバラツキが生じても、このＩｄr1にＩｄr2が
加算されるため、センスアンプ２８１に入力されるＩｄ
rのバラツキ幅を小さくできるようになる。同様に、比
較セル２７のＩｄr3にバラツキが生じても、このＩｄr3
にＩｄr4が加算されるため、センスアンプ２８１に入力
されるＩｄrのバラツキ幅を小さくできるようになる。
【００５４】なお、このように比較セル対を複数設け比
較セルを並列接続した場合には、例えばセンスアンプ２
８１や２８２で行われる電流変換の電流比（Ｉｄr’／
Ｉｄr）、や（Ｉｄw’／Ｉｄw）を、比較セル対の個数
に応じた値に調整することが望ましい。例えば比較セル
対が２個の場合には、センスアンプ２８１での電流比
を、比較セル対が１個の場合の電流比の例えば１／２程
度にする。また比較セル対が３個の場合には、センスア
ンプ２８１での電流比を、比較セル対が１個の場合の電
流比の例えば１／３程度にする。４個以上の場合も同様
である。またセンスアンプ２８２での電流比を調整する
ようにしてもよい。
較セルを並列接続した場合には、例えばセンスアンプ２
８１や２８２で行われる電流変換の電流比（Ｉｄr’／
Ｉｄr）、や（Ｉｄw’／Ｉｄw）を、比較セル対の個数
に応じた値に調整することが望ましい。例えば比較セル
対が２個の場合には、センスアンプ２８１での電流比
を、比較セル対が１個の場合の電流比の例えば１／２程
度にする。また比較セル対が３個の場合には、センスア
ンプ２８１での電流比を、比較セル対が１個の場合の電
流比の例えば１／３程度にする。４個以上の場合も同様
である。またセンスアンプ２８２での電流比を調整する
ようにしてもよい。
【００５５】なお電流比の調整は、後述するように、セ
ンスアンプ２８１、２８２がカレントミラー回路を含む
場合には、そのカレントミラー回路を構成するトランジ
スタのサイズを調整することで実現できる。
ンスアンプ２８１、２８２がカレントミラー回路を含む
場合には、そのカレントミラー回路を構成するトランジ
スタのサイズを調整することで実現できる。
【００５６】５．読み出し回路の詳細例 図７に、読み出し回路２の詳細例を示す。
【００５７】センスアンプ２８１は、Ｐ型のトランジス
タ４４、４５、４６及びＮ型のトランジスタ４７、４
８、４９、５０、５１を含む。ここでトランジスタ４
４、４８は電圧増幅器を構成するものであり、トランジ
スタ４５、４６はカレントミラー回路を構成するもので
ある。基準電位ＶＲＥＦは、電圧増幅器の増幅率を決め
るものであり、この増幅率により、ライン６８の上側の
クランプ電位ＶＨ及び下側のクランプ電位ＶＬが決定さ
れる。
タ４４、４５、４６及びＮ型のトランジスタ４７、４
８、４９、５０、５１を含む。ここでトランジスタ４
４、４８は電圧増幅器を構成するものであり、トランジ
スタ４５、４６はカレントミラー回路を構成するもので
ある。基準電位ＶＲＥＦは、電圧増幅器の増幅率を決め
るものであり、この増幅率により、ライン６８の上側の
クランプ電位ＶＨ及び下側のクランプ電位ＶＬが決定さ
れる。
【００５８】センスアンプ２８２は、Ｐ型のトランジス
タ５４、５５、５６及びＮ型のトランジスタ５７、５
８、５９、６０、６１を含む。ここでトランジスタ５
４、５７、６０は電圧増幅器を構成するものであり、ト
ランジスタ５５、５６はカレントミラー回路を構成する
ものである。また基準電位ＶＲＥＦは、電圧増幅器の増
幅率を決めるものであり、この増幅率により、ライン７
０の上側のクランプ電位ＶＨ及び下側のクランプ電位Ｖ
Ｌが決定される。
タ５４、５５、５６及びＮ型のトランジスタ５７、５
８、５９、６０、６１を含む。ここでトランジスタ５
４、５７、６０は電圧増幅器を構成するものであり、ト
ランジスタ５５、５６はカレントミラー回路を構成する
ものである。また基準電位ＶＲＥＦは、電圧増幅器の増
幅率を決めるものであり、この増幅率により、ライン７
０の上側のクランプ電位ＶＨ及び下側のクランプ電位Ｖ
Ｌが決定される。
【００５９】比較部２１は、シングルインプットの比較
器として機能するインバータ回路６２を含む。
器として機能するインバータ回路６２を含む。
【００６０】比較セル選択回路２２は、Ｎ型のトランジ
スタ６４、６５、インバータ回路６６を含み、トランジ
スタ６５のゲートにはアドレス信号Ａ０（ＬＳＢ）が入
力され、トランジスタ６４のゲートにはＡ０を反転した
信号が入力される。
スタ６４、６５、インバータ回路６６を含み、トランジ
スタ６５のゲートにはアドレス信号Ａ０（ＬＳＢ）が入
力され、トランジスタ６４のゲートにはＡ０を反転した
信号が入力される。
【００６１】図７の動作について説明する。比較セル２
６、２７、３６、３７は、常に消去状態になっている。
即ちオンになっている。そしてＡ０が”０”の場合に
は、トランジスタ６４がオンし、比較セル２６及び３６
が選択される。したがって、Ｉｄr＝Ｉｄr1＋Ｉｄr2に
なる。一方、Ａ０が”１”の場合には、トランジスタ６
５がオンし、比較セル２７及び３７が選択される。した
がって、Ｉｄr＝Ｉｄr3＋Ｉｄr4になる。
６、２７、３６、３７は、常に消去状態になっている。
即ちオンになっている。そしてＡ０が”０”の場合に
は、トランジスタ６４がオンし、比較セル２６及び３６
が選択される。したがって、Ｉｄr＝Ｉｄr1＋Ｉｄr2に
なる。一方、Ａ０が”１”の場合には、トランジスタ６
５がオンし、比較セル２７及び３７が選択される。した
がって、Ｉｄr＝Ｉｄr3＋Ｉｄr4になる。
【００６２】Ｉｄrは、センスアンプ２８１により電流
変換され、センスアンプ２８１はＩｄr’を比較部２１
に出力する。この電流変換の際の電流比は、例えばカレ
ントミラー回路を構成するトランジスタ４５、４６のサ
イズ（Ｗ／Ｌ）の比等により決められる。比較セル対を
２つ設けた場合には、トランジスタ４５と４６のサイズ
比を例えば２対１程度にし、３つ設けた場合には３対１
程度にする。
変換され、センスアンプ２８１はＩｄr’を比較部２１
に出力する。この電流変換の際の電流比は、例えばカレ
ントミラー回路を構成するトランジスタ４５、４６のサ
イズ（Ｗ／Ｌ）の比等により決められる。比較セル対を
２つ設けた場合には、トランジスタ４５と４６のサイズ
比を例えば２対１程度にし、３つ設けた場合には３対１
程度にする。
【００６３】読み出されたメモリセルが消去状態（オン
状態）であった場合、Ｉｄwが流れる。そして、このＩ
ｄwはセンスアンプ２８２により電流変換され（カレン
トミラー回路によりミラーされ）、大きな電流であるＩ
ｄw’がライン７２に流れ込む。そして、Ｉｄw’（図４
（Ａ）のＷＳ11’、ＷＳ21’）は、Ｉｄｒ’（ＲＥ
Ｆ11’、ＲＥＦ21’）よりも大きいため、ライン７２の
電位はトランジスタ５６によりＨレベルにされ、比較部
２１の出力７４はＬレベルになる。
状態）であった場合、Ｉｄwが流れる。そして、このＩ
ｄwはセンスアンプ２８２により電流変換され（カレン
トミラー回路によりミラーされ）、大きな電流であるＩ
ｄw’がライン７２に流れ込む。そして、Ｉｄw’（図４
（Ａ）のＷＳ11’、ＷＳ21’）は、Ｉｄｒ’（ＲＥ
Ｆ11’、ＲＥＦ21’）よりも大きいため、ライン７２の
電位はトランジスタ５６によりＨレベルにされ、比較部
２１の出力７４はＬレベルになる。
【００６４】一方、読み出されたメモリセルが書き込み
状態（オフ状態）であった場合、Ｉｄwはほとんど零に
なる。そして、このＩｄwはセンスアンプ２８２により
電流変換され（カレントミラー回路によりミラーさ
れ）、小さな電流であるＩｄw’がライン７２に流れ込
む。そして、このＩｄw’（図５（Ａ）のＷＳ11’、Ｗ
Ｓ21’）は、Ｉｄｒ’（ＲＥＦ11’、ＲＥＦ21’）より
も小さくなるため、ライン７２の電位はトランジスタ５
１によりＬレベルにされ、比較部２１の出力７４はＨレ
ベルになる。
状態（オフ状態）であった場合、Ｉｄwはほとんど零に
なる。そして、このＩｄwはセンスアンプ２８２により
電流変換され（カレントミラー回路によりミラーさ
れ）、小さな電流であるＩｄw’がライン７２に流れ込
む。そして、このＩｄw’（図５（Ａ）のＷＳ11’、Ｗ
Ｓ21’）は、Ｉｄｒ’（ＲＥＦ11’、ＲＥＦ21’）より
も小さくなるため、ライン７２の電位はトランジスタ５
１によりＬレベルにされ、比較部２１の出力７４はＨレ
ベルになる。
【００６５】したがって、比較部２１の出力７４のレベ
ルを検出することで、読み出されたメモリセルが消去状
態なのか書き込み状態なのかを判定できるようになる。
ルを検出することで、読み出されたメモリセルが消去状
態なのか書き込み状態なのかを判定できるようになる。
【００６６】本実施形態の半導体記憶装置は上記のよう
に構成したので、以下のような効果を奏することができ
る。
に構成したので、以下のような効果を奏することができ
る。
【００６７】（１）読み出し信号値の判定マージンを、
いずれのメモリセルについても均一化することができ
る。
いずれのメモリセルについても均一化することができ
る。
【００６８】（２）各メモリセルに多値を記憶させるこ
とができる。
とができる。
【００６９】（３）製造歩留まりを向上させ、しかも実
質上の半導体記憶装置の寿命を延長することができる。
質上の半導体記憶装置の寿命を延長することができる。
【００７０】（４）マスクアライメントの誤差を許容す
ることができる。
ることができる。
【００７１】（５）半導体記憶装置の高集積化を促進す
ることができる。
ることができる。
【００７２】なお本発明は上記実施形態に限定されるも
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
のではなく、本発明の要旨の範囲内で種々の変形実施が
可能である。
【００７３】例えば本実施形態では、メモリセルに２値
（“０”、“１”）を記憶させる場合を説明した。しか
しながら本実施形態では、上述したようにいずれのメモ
リセルについても判定マージンを大きくとることができ
る。したがって、１つのメモリセルに４値、８値を記憶
させることも容易となることは明らかであろう。
（“０”、“１”）を記憶させる場合を説明した。しか
しながら本実施形態では、上述したようにいずれのメモ
リセルについても判定マージンを大きくとることができ
る。したがって、１つのメモリセルに４値、８値を記憶
させることも容易となることは明らかであろう。
【００７４】また本実施形態では、ＥＥＰＲＯＭ、ＥＰ
ＲＯＭなどのスプリットゲート型構造のメモリへの適用
例について説明した。しかしながら本実施形態はこれに
限らず、マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等の種々の
タイプのメモリに適用できる。
ＲＯＭなどのスプリットゲート型構造のメモリへの適用
例について説明した。しかしながら本実施形態はこれに
限らず、マスクＲＯＭ、ＤＲＡＭ、ＳＲＡＭ等の種々の
タイプのメモリに適用できる。
【００７５】特に、図８に示すように、メモリセル３１
１、３１２、比較セル３２６、３２７のドレイン領域Ｄ
１、Ｄ２、Ｄ３、Ｄ４、ソース領域Ｓ１、Ｓ２、Ｓ３、
Ｓ４が、斜めイオン打ち込みされた不純物により形成さ
れている場合に、本発明の構成は有効になる。半導体基
板は単結晶で立方格子であるため、真上方向からイオン
を打ち込むと、原子が重なっている部分ではイオンの注
入が妨げられ、重なっていない部分ではイオンが奥まで
注入される。この結果、深さ方向に不純物の濃度のピー
クが２つできてしまい、イオン注入の制御が難しくな
る。これに対して、斜めイオン打ち込みを行えば、イオ
ンが深さ方向に均一に注入されるようになり、不純物の
濃度のピークを１つにすることが可能になる。したがっ
て、イオン注入の制御が容易になり、半導体基板の表面
付近に不純物の濃度のピークを形成することが可能にな
る。この結果、ドレイン容量を減少させること等が可能
になり、デバイスの微細化、高速化を図れるようにな
る。
１、３１２、比較セル３２６、３２７のドレイン領域Ｄ
１、Ｄ２、Ｄ３、Ｄ４、ソース領域Ｓ１、Ｓ２、Ｓ３、
Ｓ４が、斜めイオン打ち込みされた不純物により形成さ
れている場合に、本発明の構成は有効になる。半導体基
板は単結晶で立方格子であるため、真上方向からイオン
を打ち込むと、原子が重なっている部分ではイオンの注
入が妨げられ、重なっていない部分ではイオンが奥まで
注入される。この結果、深さ方向に不純物の濃度のピー
クが２つできてしまい、イオン注入の制御が難しくな
る。これに対して、斜めイオン打ち込みを行えば、イオ
ンが深さ方向に均一に注入されるようになり、不純物の
濃度のピークを１つにすることが可能になる。したがっ
て、イオン注入の制御が容易になり、半導体基板の表面
付近に不純物の濃度のピークを形成することが可能にな
る。この結果、ドレイン容量を減少させること等が可能
になり、デバイスの微細化、高速化を図れるようにな
る。
【００７６】しかしながら、図８に示すように、メモリ
セル３１１、３１２が共通のソース領域Ｓ１、Ｓ２を挟
んで配置される構成では、斜めイオン打ち込みを行う
と、メモリセル３１１と３２２の電流特性（ゲート・ソ
ース間電圧−ドレイン電流特性、ドレイン・ソース間電
圧−ドレイン電流特性等）が異なったものになるという
問題が生じる。メモリセル３１１では、ドレイン領域Ｄ
１はゲートＧ１の方向にシフトしソース領域Ｓ１はゲー
トＧ１から離れる方向にシフトするのに対し、メモリセ
ル３１２では、ドレイン領域Ｄ２はゲートＧ２から離れ
る方向にシフトしソース領域Ｓ２はゲートＧ２の方向に
シフトするからである。特に、デバイスの微細化が進む
と、この電流特性の相違は大きな問題になり、メモリの
高集積化の妨げとなる。
セル３１１、３１２が共通のソース領域Ｓ１、Ｓ２を挟
んで配置される構成では、斜めイオン打ち込みを行う
と、メモリセル３１１と３２２の電流特性（ゲート・ソ
ース間電圧−ドレイン電流特性、ドレイン・ソース間電
圧−ドレイン電流特性等）が異なったものになるという
問題が生じる。メモリセル３１１では、ドレイン領域Ｄ
１はゲートＧ１の方向にシフトしソース領域Ｓ１はゲー
トＧ１から離れる方向にシフトするのに対し、メモリセ
ル３１２では、ドレイン領域Ｄ２はゲートＧ２から離れ
る方向にシフトしソース領域Ｓ２はゲートＧ２の方向に
シフトするからである。特に、デバイスの微細化が進む
と、この電流特性の相違は大きな問題になり、メモリの
高集積化の妨げとなる。
【００７７】本実施形態によれば、共通のソース領域Ｓ
３、Ｓ４を挟んで配置される比較セル３２６、３２７が
設けられる。そして比較セル３２６はメモリセル３１１
と同一の向きとなり、比較セル３２７はメモリセル３１
２と同一の向きになるように構成されている。したがっ
て、斜めイオン打ち込みを行った場合にも、比較セル３
２６はメモリセル３１１と同一の電流特性を持ち、比較
セル３２７はメモリセル３１２と同一の電流特性を持つ
ことを期待できる。そして、メモリセル３１１について
は比較セル３２６を利用して読み出しが行われ、メモリ
セル３１２については比較セル３２７を利用して読み出
しが行われる。この結果、斜めイオン打ち込みに起因し
て、メモリセル３１１と３１２に電流特性等の相違が生
じても、読み出しの際の判定マージンを大きくとること
等が可能になり、歩留まりの向上やメモリの高集積化を
図ることが可能になる。
３、Ｓ４を挟んで配置される比較セル３２６、３２７が
設けられる。そして比較セル３２６はメモリセル３１１
と同一の向きとなり、比較セル３２７はメモリセル３１
２と同一の向きになるように構成されている。したがっ
て、斜めイオン打ち込みを行った場合にも、比較セル３
２６はメモリセル３１１と同一の電流特性を持ち、比較
セル３２７はメモリセル３１２と同一の電流特性を持つ
ことを期待できる。そして、メモリセル３１１について
は比較セル３２６を利用して読み出しが行われ、メモリ
セル３１２については比較セル３２７を利用して読み出
しが行われる。この結果、斜めイオン打ち込みに起因し
て、メモリセル３１１と３１２に電流特性等の相違が生
じても、読み出しの際の判定マージンを大きくとること
等が可能になり、歩留まりの向上やメモリの高集積化を
図ることが可能になる。
【００７８】
【図１】本発明の半導体記憶装置の一実施形態を、フラ
ッシュメモリを例にして示す部分図である。
ッシュメモリを例にして示す部分図である。
【図２】図１に示すメモリセル対と比較セル対とを示す
側面説明図である。
側面説明図である。
【図３】図１に示すメモリセル対と比較セル対とを示す
平面説明図である。
平面説明図である。
【図４】図４（Ａ）は、メモリセルのフローティングゲ
ートに電子が蓄積されていない場合（消去状態）の、本
実施形態における比較信号と読み出し信号との関係を示
すグラフ、図４（Ｂ）は、図９のフラッシュメモリにお
ける比較信号と読み出し信号との関係を示すグラフであ
る。
ートに電子が蓄積されていない場合（消去状態）の、本
実施形態における比較信号と読み出し信号との関係を示
すグラフ、図４（Ｂ）は、図９のフラッシュメモリにお
ける比較信号と読み出し信号との関係を示すグラフであ
る。
【図５】図５（Ａ）は、メモリセルのフローティングゲ
ートに電子が蓄積されている場合（書き込み状態）の、
本実施形態における比較信号と読み出し信号との関係を
示すグラフ、図５（Ｂ）は、図９のフラッシュメモリに
おける比較信号と読み出し信号との関係を示すグラフで
ある。
ートに電子が蓄積されている場合（書き込み状態）の、
本実施形態における比較信号と読み出し信号との関係を
示すグラフ、図５（Ｂ）は、図９のフラッシュメモリに
おける比較信号と読み出し信号との関係を示すグラフで
ある。
【図６】比較セル対を複数設けた場合の例について示す
フラッシュメモリの部分図である。
フラッシュメモリの部分図である。
【図７】読み出し回路の詳細例を示す図である。
【図８】フラッシュメモリ以外への本発明の適用例につ
いて説明するための図である。
いて説明するための図である。
【図９】フラッシュメモリの背景技術について説明する
ための図である。
ための図である。
【図１０】図９に示すメモリセル対の側面説明図であ
る。
る。
【図１１】図１１（Ａ）は、通常のメモリセルアレイに
おいて、消去状態において読み出しを行った場合の、奇
数行と偶数行とのメモリセルのドレイン電流Ｉｄの大き
さを表したグラフ、図１１（Ｂ）は、書き込み状態にお
いてメモリセルアレイの読み出しを行った場合の、奇数
行と偶数行とのメモリセルのドレイン電流Ｉｄの大きさ
を表したグラフである。
おいて、消去状態において読み出しを行った場合の、奇
数行と偶数行とのメモリセルのドレイン電流Ｉｄの大き
さを表したグラフ、図１１（Ｂ）は、書き込み状態にお
いてメモリセルアレイの読み出しを行った場合の、奇数
行と偶数行とのメモリセルのドレイン電流Ｉｄの大きさ
を表したグラフである。
１１〜１４ メモリセル １１１、１２１、１３１、１４１、２６１、２７１ フ
ローティングゲート １１２、１２２、１３２、１４２、２６２、２７２ コ
ントロールゲート １０３、２０３ ソース領域 １１４、１２４、１３４、１４４、２６４、２７４ ド
レイン領域 ２ 読み出し回路 ２１ 比較部 ２２ 比較セル選択回路 ２６、２７、３６、３７ 比較セル
ローティングゲート １１２、１２２、１３２、１４２、２６２、２７２ コ
ントロールゲート １０３、２０３ ソース領域 １１４、１２４、１３４、１４４、２６４、２７４ ド
レイン領域 ２ 読み出し回路 ２１ 比較部 ２２ 比較セル選択回路 ２６、２７、３６、３７ 比較セル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (7)
- 【請求項１】 任意行に属するメモリセルからなる第１
のセル群と、当該任意行の直前及び直後のいずれかの行
に属するメモリセルからなる第２のセル群とが、各セル
群に共通のメモリセル用ソースラインを挟んで配置さ
れ、同一列に属する、前記第１のセル群のメモリセルと
前記第２のセル群のメモリセルとが、メモリセル対を形
成し、かつ前記第１及び第２のセル群の各メモリセルの
ソース領域が、前記メモリセル用ソースラインにそれぞ
れ接続されてなるメモリセルアレイと、 第１、第２の比較セルが各比較セルに共通の比較セル用
ソースラインを挟んで配置され、前記第１、第２の比較
セルのうち一方が前記第１のセル群のメモリセルと同一
の向き、他方が前記第２のセル群のメモリセルと同一の
向きとなり、かつ前記第１、第２の比較セルのソース領
域が前記比較セル用ソースラインにそれぞれ接続されて
なる、少なくとも１つの比較セル対と、 前記メモリセルアレイの所与の物理アドレスに対応する
メモリセルの読み出しを行う読み出し回路とを含む半導
体記憶装置であって、 前記各メモリセル及び前記第１、第２の比較セルは、そ
れぞれの構成要素が同様の製造プロセスにより共通の基
板に形成されるスプリットゲート型の構造をなし、 前記読み出し回路が、 前記比較セル対を構成する前記第１、第２の比較セルの
うちいずれか一方を選択するための比較セル選択回路を
含み、 前記比較セル選択回路が、 メモリセルの読み出しに際して、前記第１、第２の比較
セルのうち、読み出される当該メモリセルの向きと同一
の向きの比較セルの選択を行うことを特徴とする半導体
記憶装置。 - 【請求項２】 任意行に属するメモリセルからなる第１
のセル群と、当該任意行の直前及び直後のいずれかの行
に属するメモリセルからなる第２のセル群とが、各セル
群に共通のメモリセル用ソースラインを挟んで配置さ
れ、同一列に属する、前記第１のセル群のメモリセルと
前記第２のセル群のメモリセルとが、メモリセル対を形
成し、かつ前記第１及び第２のセル群の各メモリセルの
ソース領域が、前記メモリセル用ソースラインにそれぞ
れ接続されてなるメモリセルアレイと、 第１、第２の比較セルが各比較セルに共通の比較セル用
ソースラインを挟んで配置され、前記第１、第２の比較
セルのうち一方が前記第１のセル群のメモリセルと同一
の向き、他方が前記第２のセル群のメモリセルと同一の
向きとなり、かつ前記第１、第２の比較セルのソース領
域が前記比較セル用ソースラインにそれぞれ接続されて
なる、少なくとも１つの比較セル対と、 前記メモリセルアレイの所与の物理アドレスに対応する
メモリセルの読み出しを行う読み出し回路とを含む半導
体記憶装置であって、 前記各メモリセル及び前記第１、第２の比較セルは、そ
れぞれの構成要素が同様の製造プロセスにより共通の基
板に形成される構造をなし、 前記読み出し回路が、 前記比較セル対を構成する前記第１、第２の比較セルの
うちいずれか一方を選択するための比較セル選択回路を
含み、 前記比較セル選択回路が、 メモリセルの読み出しに際して、前記第１、第２の比較
セルのうち、読み出される当該メモリセルの向きと同一
の向きの比較セルの選択を行うことを特徴とする半導体
記憶装置。 - 【請求項３】 請求項２において、 前記メモリセル及び前記第１、第２の比較セルのソース
領域及びドレイン領域が、斜めイオン打ち込みされた不
純物により形成されていることを特徴とする半導体記憶
装置。 - 【請求項４】 請求項１乃至３のいずれかにおいて、 前記比較セル選択回路は、読み出しを行うべきメモリセ
ルの物理アドレスのＬＳＢに応じて前記比較セルの選択
を行うことを特徴とする半導体記憶装置。 - 【請求項５】 請求項１乃至４のいずれかにおいて、 前記比較セル対を複数含み、 複数の前記比較セル対に含まれる前記第１の比較セルの
ドレイン領域が接続されると共に、複数の前記比較セル
対に含まれる前記第２の比較セルのドレイン領域が接続
されていることを特徴とする半導体記憶装置。 - 【請求項６】 請求項５において、 前記読み出し回路が、 読み出されるメモリセルに流れる第１の電流を第２の電
流に変換する第１のセンスアンプと、 前記比較セル対に流れる第３の電流を第４の電流に変換
する第２のセンスアンプと、 前記第１のセンスアンプからの前記第２の電流と前記第
２のセンスアンプからの前記第４の電流とを比較する比
較部とを含み、 前記第１の電流と前記第２の電流との第１の電流比及び
前記第３の電流と前記第４の電流との第２の電流比の少
なくとも一方が、前記比較セル対の個数に応じた値に調
整されていることを特徴とする半導体記憶装置。 - 【請求項７】 請求項６において、 前記第１のセンスアンプが第１のカレントミラー回路を
含み、前記第２のセンスアンプが第２のカレントミラー
回路を含み、 前記第１、第２のカレントミラー回路を構成するトラン
ジスタのサイズが、前記比較セル対の個数に応じた値に
調整されていることを特徴とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3211798A JPH10326494A (ja) | 1997-03-24 | 1998-01-29 | 半導体記憶装置 |
| US09/040,278 US5905676A (en) | 1997-03-24 | 1998-03-18 | Semiconductor memory apparatus |
| GB9805932A GB2323691B (en) | 1997-03-24 | 1998-03-19 | Semiconductor memory apparatus |
| TW087104304A TW392163B (en) | 1997-03-24 | 1998-03-23 | Semiconductor memory device |
| HK98111542A HK1010599A1 (en) | 1997-03-24 | 1998-10-26 | Semiconductor memory apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-70244 | 1997-03-24 | ||
| JP7024497 | 1997-03-24 | ||
| JP3211798A JPH10326494A (ja) | 1997-03-24 | 1998-01-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10326494A true JPH10326494A (ja) | 1998-12-08 |
Family
ID=26370643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3211798A Pending JPH10326494A (ja) | 1997-03-24 | 1998-01-29 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5905676A (ja) |
| JP (1) | JPH10326494A (ja) |
| GB (1) | GB2323691B (ja) |
| HK (1) | HK1010599A1 (ja) |
| TW (1) | TW392163B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005078698A (ja) * | 2003-08-29 | 2005-03-24 | Mentor Graphics Corp | 不揮発性半導体記憶装置 |
| JP2008210503A (ja) * | 2007-02-27 | 2008-09-11 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその駆動方法 |
| JP2018511179A (ja) * | 2015-03-26 | 2018-04-19 | 日本テキサス・インスツルメンツ株式会社 | フィードフォワード双方向注入されたスプリットゲートフラッシュメモリセル |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW446876B (en) * | 1998-08-27 | 2001-07-21 | Sanyo Electric Co | Non-volatile semiconductor memory |
| JP4036552B2 (ja) * | 1998-12-17 | 2008-01-23 | 富士通株式会社 | 不揮発性半導体記憶装置 |
| JP2005092923A (ja) * | 2003-09-12 | 2005-04-07 | Renesas Technology Corp | 半導体記憶装置 |
| US10622066B2 (en) * | 2017-09-21 | 2020-04-14 | Samsung Electronics Co., Ltd. | Resistive memory device including reference cell and operating method thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636979A (en) * | 1984-11-02 | 1987-01-13 | Motorola, Inc. | Orientation of reference cells in a memory |
| JPS6342100A (ja) * | 1986-08-08 | 1988-02-23 | Fujitsu Ltd | ３値レベルｒｏｍ |
| JP3454520B2 (ja) * | 1990-11-30 | 2003-10-06 | インテル・コーポレーション | フラッシュ記憶装置の書込み状態を確認する回路及びその方法 |
| WO1993018412A1 (en) * | 1992-03-13 | 1993-09-16 | Silicon Storage Technology, Inc. | A sensing circuit for a floating gate memory device |
| US5684739A (en) * | 1994-11-30 | 1997-11-04 | Nkk Corporation | Apparatus and method for determining current or voltage of a semiconductor device |
| JP3336813B2 (ja) * | 1995-02-01 | 2002-10-21 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| US5621686A (en) * | 1995-06-07 | 1997-04-15 | Intel Corporation | Multiply and divide current mirror |
-
1998
- 1998-01-29 JP JP3211798A patent/JPH10326494A/ja active Pending
- 1998-03-18 US US09/040,278 patent/US5905676A/en not_active Expired - Lifetime
- 1998-03-19 GB GB9805932A patent/GB2323691B/en not_active Expired - Fee Related
- 1998-03-23 TW TW087104304A patent/TW392163B/zh not_active IP Right Cessation
- 1998-10-26 HK HK98111542A patent/HK1010599A1/xx not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005078698A (ja) * | 2003-08-29 | 2005-03-24 | Mentor Graphics Corp | 不揮発性半導体記憶装置 |
| JP2008210503A (ja) * | 2007-02-27 | 2008-09-11 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその駆動方法 |
| JP2018511179A (ja) * | 2015-03-26 | 2018-04-19 | 日本テキサス・インスツルメンツ株式会社 | フィードフォワード双方向注入されたスプリットゲートフラッシュメモリセル |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9805932D0 (en) | 1998-05-13 |
| US5905676A (en) | 1999-05-18 |
| GB2323691A (en) | 1998-09-30 |
| GB2323691B (en) | 2001-07-25 |
| HK1010599A1 (en) | 1999-06-25 |
| TW392163B (en) | 2000-06-01 |
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