JP4901827B2 - 半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体 - Google Patents

Description

本発明は、デ−タを記憶可能な半導体記憶装置に関し、特に３値以上の記憶状態を格納可能な多値型の半導体記憶装置及びその書き込み方法ならびに書き込み方法が記憶された記憶媒体に関するものである。

現在、実用化されている半導体記憶装置では、１つのメモリセルに”０”と”１の２種類の記憶状態しか与えておらず、従って、１つのメモリセルの記憶容量は１ビット（＝２値）である。これに対し、１つのメモリセルに（”００”，”０１”，”１０”，”１１”）の４種類の記憶情報を与え、各々の記憶情報に対応した４つのしきい値電圧、例えば（１Ｖ，２Ｖ，３Ｖ，４Ｖ）によって記憶を保持する、即ち１つのメモリセルに２ビット（＝４値）の記憶容量を持たせた半導体記憶装置が提案されている。

上述した多値型の半導体記憶装置の一例が、例えば特開平６−１９５９８７号公報に記載されている。

そして、特開平６−１９５９８７号公報には、上述した４種類の記憶情報を与える際に、これらの記憶情報を４種類の電圧値に対応させて、４種類の電圧値のいずれかをデ−タの書き込みを行うメモリセルに印加する方法が記載されている。

また、これらの記憶情報を４種類の異なる時間幅の信号に対応させ、これらの信号のいずれかをデ−タの書き込みを行うメモリセルに印加する方法も記載されている。

しかしながら、特開平６−１９５９８７号公報に記載された方法では、１つのメモリセルに書き込む記憶状態を異なる電圧値によって可変させた場合、特に電圧が印加される初期状態においては、直接的にメモリセルにこの電圧が印加されることになる。

そして、定電圧をメモリセルに印加すると電圧値に応じた電流がダイレクトにメモリセルに流れることになる。ここで、メモリセルのドレインと制御ゲ−トとの間の電位差によりドレインからトンネル酸化膜を通過して浮遊ゲ−トに電子が注入されるが、ドレインに過電流が流れると高エネルギ−の電子によってトンネル酸化膜が損傷されることとなる。

これにより、メモリセルのしきい値に変動が生じ、所定の記憶状態を保持することが困難となったり、トンネル酸化膜のダメ−ジが大きい場合にはメモリセル自体が破壊される虞があった。

本発明は、このような問題を解決するために成されたものであり、３値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセルの劣化を抑止して、信頼性を向上させた半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して形成された制御ゲート電極と、ソース／ドレインとを少なくとも備えたメモリセルと、少なくとも３種類の異なるしきい値から選択された１つのしきい値に対応する多値のデ−タを前記メモリセルに書き込む書き込み制御手段とを備え、前記書き込み制御手段は、少なくとも３種類の異なる電流値を制御する電流制御手段を有し、前記電流制御手段によって少なくとも前記ドレイン又は前記制御ゲート電極の一方に流れる電流値を制御する。

本発明の半導体記憶装置の一態様例において、前記電流制御手段は、前記電流値を所定の一定値に保つ制御手段とされている。

本発明の半導体記憶装置の一態様例においては、前記電流制御手段により制御された前記電流値の大きさに応じて前記しきい値が大きく設定される。

本発明の半導体記憶装置の書き込み方法は、電荷蓄積層と、前記電荷蓄積層上に絶縁膜を介して形成された制御ゲート電極と、ソース／ドレインとを少なくとも備えたメモリセルに、少なくとも３種の異なるデータの１つを選択的に書き込む方法であって、少なくとも３つの所定値に制御された電流値から１つの電流値を選択する第１のステップと、少なくとも前記メモリセルの前記ドレイン又は前記制御ゲート電極の一方に前記選択された電流値を流す第２のステップとを有する。

本発明の半導体記憶装置の書き込み方法の一態様例において、前記少なくとも３つの所定値に制御された電流値は前記メモリセルのしきい値電圧の異なるレベルに基づいて定められる。

本発明の記憶媒体は、上記半導体記憶装置の書き込み方法を構成する前記第１及び第２のステップがコンピュータから読み出し可能に格納されている。

本発明の半導体装置は、半導体基板上に形成された第１の絶縁層と、前記第１の絶縁層上に形成されたゲート電極と、前記ゲート電極の片側の一方の前記半導体基板上に形成された第１の導電領域と、前記ゲート電極の片側の他方の前記半導体基板上に形成された第２の導電領域と、電流値を多段階に可変することができる電流発生回路と、前記電流発生回路によって、前記第１、第２の導電領域の一方の導電領域に流れる電流値を制御する電流制御手段とを備える。

本発明の半導体装置の一態様例においては、前記第１、第２の導電領域の内、一方の導電領域に接続された下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを備え、前記下部電極、前記誘電体層、前記上部電極がキャパシタとして機能する。

本発明の半導体装置の一態様例においては、前記第１の導電領域は、ソースとして機能し、前記第２の導電領域は、ドレインとして機能し、前記電流制御手段が、前記ドレインに流れる電流値を制御する電流制御手段であって、前記ゲート電極が、電荷蓄積層として機能し、前記電荷蓄積層上に第２の絶縁層を介して形成された制御ゲート電極と、前記電荷蓄積層に電荷を導入する電荷蓄積手段とを備える。

本発明の半導体装置の一態様例においては、前記半導体装置は、３値以上の記憶状態を格納可能な多値半導体記憶装置である。

本発明の半導体装置の一態様例においては、前記電荷蓄積手段が、多段階に電荷量を可変させる電荷量調整手段と、前記電荷量調整手段によって、少なくとも３種類の異なるしきい値から選択された１つのしきい値に対応するデータを前記電荷蓄積層に電荷量として導入する電荷導入手段とを備える。

本発明の半導体装置の一態様例においては、前記電流制御手段が、抵抗値を可変可能な機能を備えた可変抵抗手段を有する。

本発明の半導体装置の一態様例において、前記電流発生回路は、ある所定のデータ値に基づき電流値を可変させる手段とを備えている。

〔作用〕
本発明においては、電流制御手段により所定値に制御された少なくとも３種類の電流値を発生し、これらの電流値から選択された１つの電流値をメモリセルに印加する。メモリセルに印加されるそれぞれの電流値の上限値が、メモリセルが耐え得る電流値に確実に制御されているため、メモリセルに過電流を印加することなく書き込み動作を行うことが可能となる。しかも、本発明においては、これらの制御された電流値を少なくとも３種類用意することにより、電流値を多値メモリセルのしきい値のそれぞれに対応させて、多値情報を１つのメモリセルに記憶させることが可能となる。

本発明によれば、３値以上の記憶状態を格納可能な多値型の半導体記憶装置において、過電流によるメモリセルの劣化を抑止することができる。従って、信頼性を向上させた多値型の半導体記憶装置を提供することが可能となる。

以下、本発明の一実施形態を図面に基づいて説明する。図１は本発明の一実施形態に係る不揮発性半導体記憶装置であるＥＥＰＲＯＭのメモリセルアレイの一部を示す平面図である。また、図２は本実施形態のＥＥＰＲＯＭの主要構成を示すブロック図である。また、図３はシリコン半導体基板上に形成されたＥＥＰＲＯＭの１つのメモリセルを示す概略断面図である。

図１おいて、メモリセル１０〜１３は浮遊ゲ−ト１０６を有している。そして、ワ−ド線２０がメモリセル１０と１１の制御ゲ−トにそれぞれ接続され、ワ−ド線２１がメモリセル１２と１３の制御ゲ−トにそれぞれ接続されている。

但し、実際には、各ワ−ド線と各コントロ−ルゲ−トは例えばポリシリコンにより一体に構成され、ワ−ド線自体が各メモリセルの領域において、そのコントロ−ルゲ−トを構成する。

一方、メモリセル１０と１２のドレインにはそれぞれビット線２２が接続され、メモリセル１１と１３のドレインにはそれぞれビット線２３が接続されている。更に、各メモリセル１０〜１３のソ−スは共通のソ−ス線１０９に接続されている。

図２に本実施形態のＥＥＰＲＯＭの主要構成を示す。

各メモリセル１０〜１３の制御ゲ−トに接続されたワ−ド線２０，２１が列デコ−ダ２に接続され、一方、各メモリセル１０〜１３のドレインに接続されたビット線２２，２３が行セレクタ４を介して行デコ−ダ３に接続されている。

そして、アドレスバッファ５を介して入力されたアドレス信号がこれらのデコ−ダ２，３に送られ、これらのデコ−ダ２，３でそれぞれワ−ド線及びビット線の選択が行われる。

各メモリセル１０〜１３は、図３に示すように、ｐ型のシリコン半導体基板１０１上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域１０２の表面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物がイオン注入されて形成された一対の不純物拡散層であるソース１０３及びドレイン１０４と、ソース１０３とドレイン１０４との間のチャネル領域Ｃ上にトンネル酸化膜１０５を介してパターン形成された各々孤立した島状の浮遊ゲート１０６と、浮遊ゲート１０６上にＯＮＯ膜等からなる誘電体膜１０７を介してパターン形成されて浮遊ゲート１０６と容量結合する制御ゲート１０８とを有して構成されている。

図２において、行デコ−ダ３によって選択されたメモリセルには、書き込み電圧発生回路６からの電圧が、電流制御回路８を介して各メモリセル１０〜１３のドレイン１０４又は制御ゲート１０８に印加される。ここで、ドレイン１０４又は制御ゲート１０８に流れ込む電流は、電流制御回路８によって制御されて上限値が確定される。

図４は、電流制御回路８により制御された各電流値を模式的に示した特性図である。図４において縦軸は電流値を、横軸は時間を示している。電流制御回路８は、書き込み電圧発生回路６からの電圧を制御して４種類の電流値に設定することが可能である。図４においてＩ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 はこれらの設定された電流値を示している。また、点線で示す曲線は、電流制御回路８を介さないで直接書き込み電圧制御回路６からの電圧をメモリセルのドレイン１０４に印加した場合の電流の変化を示している。

これらの４種類の電流値から選択された１つの電流値を選択されたメモリセルに印加することによって、メモリセルにデ−タが書き込まれる。すなわち、外部からのデ−タ信号に応じてこの４種類の電流値から選択された電流値がメモリセルのドレイン１０４に流れ、浮遊ゲ−ト１０６に蓄積されていた電荷がトンネル酸化膜１０５を通過して引き抜かれる。

定電流に制御されたそれぞれの電流値Ｉ1 〜Ｉ4 は、図４に示すように所定時間を経過すると漸近的に所定電流Ｉ1 ’〜Ｉ4 ’に達する。図４に示すｔ0 は所定の書き込み時間を示している。メモリセルにＩ1 〜Ｉ4 のいずれかの電流を流してから時間ｔ0 が経過した時点で、電流を停止させる。これにより、書き込み動作が終了する。

なお、図４において電流値Ｉ1 〜Ｉ4 からＩ1 ’〜Ｉ4 ’に達するまでの曲線が異なるのは、図３に示すようにメモリセルのドレイン１０４と基板電位（Ｖ0）の間にそれぞれの電流値に対応した、バンド−バンド間トンネル電流Ｉ0 が流れるためである。

バンド−バンド間トンネル電流Ｉ0 は、メモリセルの書き込みが進み、浮遊ゲート１０６の電位がシリコン半導体基板１０１に対して上昇すると減少する。従って、供給電流が異なり書き込みの速度が異なるとバンド−バンド間トンネル電流Ｉ0 の減少傾向が異なるのである。

このように、本実施形態に係るＥＥＰＲＯＭは、定電流Ｉ1 〜Ｉ4 から選択された１つの電流値をメモリセルに流すことにより、図５に示すように４値（１Ｖ，２Ｖ，３Ｖ，４Ｖ）の各しきい値に対応した記憶情報が記憶可能とされている。各しきい値の大きさは電流値Ｉ1 〜Ｉ4 のそれぞれに対応し、電流値が大きくなるにつれ浮遊ゲ−ト１０６から引き抜かれる電荷量が大きくなるため、メモリセルのしきい値が小さく設定されることになる。

図６は、図２に示す電流制御回路８の具体的構成を示す。電流制御回路８は、図６（ａ）に示すような、４種の異なるしきい値の負荷ランジスタ（Ｔｒ１〜Ｔｒ４）、図６（ｂ）に示すような４種の異なる抵抗値の電気抵抗（Ｒ１〜Ｒ４）、あるいは図６（ｃ）示すようなコンデンサ（Ｃ１〜Ｃ４）、電気抵抗（ｒ１〜ｒ４）及びダイオ−ドからなる負荷手段８ｂを備えている。

本発明は、図６（ａ）に示すように、第１のしきい値を備えたトランジスタＴｒ１（Ｉ1 に対応）と、第１のしきい値とは異なる第２のしきい値を備えたトランジスタＴｒ２（Ｉ2 に対応) 、第１、第２のしきい値とは異なる第３のしきい値を備えたトランジスタＴｒ３（Ｉ3 に対応）、第１、第２、第３のしきい値とは異なる第４のしきい値を備えたトランジスタＴｒ４（Ｉ4 に対応）を用いて説明したが、その代わりに、少なくとも３種類の異なるしきい値を設定可能な多値不揮発メモリを用いてもよい。

この多値不揮発メモリセルは、図３に示す構成を持ち、浮遊ゲート電極に導入された電荷の量によってある所定のしきい値を持つものである。なお、このメモリは、電気的に消去しない限り、しきい値はそのまま設定される。また、新たなしきい値に設定（変更）したい場合は、浮遊ゲートに導入された電荷を電気的に消去した後、この浮遊ゲートの電荷の量を変更し、新たなしきい値に設定しなおすことが可能である。すなわち、このメモリは、浮遊ゲート電極の電荷の量を多段階に変更することにより、複数のしきい値に設定することが可能なメモリである。

このように、負荷手段８ｂは４種類の電流値Ｉ1 ，Ｉ2 ，Ｉ3 ，Ｉ4 を設定するために４段階の負荷が設定されており、選択手段８ａによってこれらの負荷のうちの１つを選択することが可能である。

次に、本実施形態のＥＥＰＲＯＭの使用方法について説明する。先ず、このＥＥＰＲＯＭを用いた書き込み方法について述べる。書き込み時には、アドレスバッファ５からのアドレス信号に従って、列デコーダ２及び行デコーダ３によりメモリセル１０〜１３のいずれか１つを選択した後、入出力回路９からのバイナリデータ列を記憶情報とし、以下に示すように選択されたメモリセルの書き込み動作を行う。

先ず、記憶情報”１１”を書き込む場合、メモリセルの制御ゲート１０８に所定電圧を印加して、ソース１０３を開放し、ドレイン１０４を接地電位とする。この際、ドレイン１０４に流れる電流を図６（ａ）〜（ｃ）における４段階の負荷手段８ｂのうちの１つを通過させて、図４に示すように、ドレイン１０４に流れる電流値を定常電流Ｉ4 に制御する。このとき、電子がドレイン１０４から浮遊ゲート１０６へ充分に注入され、メモリセルのしきい値電圧が４Ｖ程度となる。この記憶状態を”１１”とする。

次に、記憶情報”１０”を書き込む場合、メモリセルの制御ゲート１０８を接地電位とし、ソース１０３を開放し、書き込み電圧制御回路からドレイン１０４に所定電圧を印加する。この際、ドレイン１０４に流れる電流を図６（ａ）〜（ｃ）における４段階の負荷手段８ｂのうちの１つを通過させて、図４に示すように、ドレイン１０４に流れる電流値を定常電流Ｉ1 に制御する。

このとき、電子がトンネル酸化膜１０５を通して浮遊ゲート１０６から引き抜かれ、しきい値電圧（ＶT ）がシフトする。そして、メモリセルのしきい値電圧が３Ｖ程度となる。この記憶状態を”１０”とする。

次に、記憶情報”０１”を書き込む場合、メモリセルの制御ゲート１０８を接地電位とし、ソース１０３を開放し、ドレイン１０８に所定電圧を印加する。この際、ドレイン１０４に流れる電流を図６（ａ）〜（ｃ）における４段階の負荷手段８ｂのうちの１つを通過させて、図４に示すように、ドレイン１０４に流れる電流値を定常電流Ｉ2 に制御する。このとき、電子がトンネル酸化膜１０５を通して浮遊ゲート１０６から引き抜かれ、メモリセルのしきい値電圧が２Ｖ程度となる。この記憶状態を”０１”とする。

次に、記憶情報”００”を書き込む場合、メモリセルの制御ゲート１０８を接地電位とし、ソース１０３を開放し、ドレイン１０４に所定電圧を印加する。この際、ドレイン１０４に流れる電流を図６（ａ）〜（ｃ）における４段階の負荷手段８ｂのうちの１つを通過させて、図４に示すように、ドレイン１０４に流れる電流値を定常電流Ｉ3 に制御する。このとき、電子がトンネル酸化膜１０５を通して浮遊ゲート１０６から引き抜かれ、メモリセルのしきい値電圧が１Ｖ程度となる。この記憶状態を”００”とする。

従って、このＥＥＰＲＯＭの書き込み方法では、しきい値を認識して定電流Ｉ1 〜Ｉ4 の１つを選択することにより、”００”，”０１”，”１０”，”１１”のうちの任意のデータを書き込むことが可能である。また、ドレイン１０４を接地電位として、それぞれの定電流Ｉ1 〜Ｉ4 を制御ゲート１０８に印加することによって書き込みを行ってもよい。この場合、電流値Ｉ1 〜Ｉ4 の大きさに応じて浮遊ゲート１０６に蓄積される電荷量が大きくなるため、しきい値は電流値Ｉ1 〜Ｉ4 に伴って大きくなる。

次いで、このＥＥＰＲＯＭを用いた読み出し方法について説明する。読み出し時には、アドレスバッファ５からのアドレス信号に従って列デコーダ２、行デコーダ３によりメモリセル１０〜１３のうちの１つ、例えばメモリセル１１を選択した後、以下に示すように当該メモリセル１１の読み出し動作を行う。図７は、読み出し動作の各ステップを示すフローチャートである。

選択されたメモリセル１１から読み出される記憶情報は、図５に示すように、しきい値電圧（ＶT ）が１Ｖ程度、２Ｖ程度、３Ｖ程度及び４Ｖ程度の４つのピーク（４値）をもった分布を示す。図５中で、Ｒ１と表示された範囲にしきい値電圧ＶT が検出された場合には記憶状態が”００”であり、Ｒ２と表示された範囲にしきい値電圧ＶT が検出された場合には記憶状態が”０１”である。また、Ｒ３と表示された範囲にしきい値電圧ＶT が検出された場合には記憶状態が”１０”であり、Ｒ４と表示された範囲にしきい値電圧ＶT が検出された場合には記憶状態が”１１”である。

従って、先ず、記憶状態が「Ｒ１或いはＲ２」と「Ｒ３或いはＲ４」との何れにあるか、即ちメモリセル１１に記憶された記憶情報の上位ビットが”０”と”１”との何れであるかをトランジスタＴｒ１を用いて判定する。この場合、図７に示すように、ソース３及びドレイン４とゲート電極６に５Ｖ程度を印加し（ステップＳ１）、ドレイン電流をセンスアンプ２１で検出し、しきい値電圧ＶT とトランジスタＴｒ１のしきい値電圧との大小関係を判定する（ステップＳ２）。このとき、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より大きい場合、即ち、メモリセルのチャネル領域Ｃに流れる電流よりトランジスタＴｒ１の電流が大きい場合には上位ビットが”１”であると判定され、しきい値電圧ＶTがトランジスタＴｒ１のしきい値電圧より小さい場合、即ち、トランジスタＴｒ１に流れる電流よりメモリセル１１に流れる電流が大きい場合には上位ビットが”０”であると判定されて、記憶情報の上位ビットとして下位ビットに先立って出力端子Ｄ１から出力される（ステップＳ３，ステップＳ４）。

次いで、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より大きい場合には、同様の読み出し動作をトランジスタＴｒ２を用い、メモリセル１１に流れる電流とトランジスタＴｒ２に流れる電流とを比較し（ステップＳ５）、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい場合には、同様の読み出し動作をトランジスタＴｒ３を用いて判定する（ステップＳ６）。

ステップＳ５において、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より大きく、上述の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ２のしきい値電圧より大きい場合には、メモリセル１１に記憶された記憶情報の下位ビットは”１”であると判定され、出力端子Ｄ０から出力される（ステップＳ７）。従ってこの場合、メモリセル１１から読み出された記憶情報は”１１”となる。

一方、ステップＳ５において、しきい値電圧ＶT がトランジスタＴｒ２のしきい値電圧より小さい場合には、メモリセル１１に記憶された記憶情報は”１０”であると判定され、出力端子Ｄ０から出力される（ステップＳ８）。従ってこの場合、メモリセル１１から読み出された記憶情報は”１０”となる。

また、ステップＳ６において、しきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい場合、即ちトランジスタＴｒ１の電流よりもメモリセル１１の電流が大きい場合には、次にトランジスタＴｒ３のしきい値電圧と比較し、メモリセル１１のしきい値電圧が大きい場合、下位ビットが”１”と判定され、記憶情報の下位ビットとして出力端子Ｄ０から出力される（ステップＳ９）。従ってこの場合、メモリセル１１から読み出された記憶情報は”０１”となる。

一方、上述の読み出し動作でしきい値電圧ＶT がトランジスタＴｒ１のしきい値電圧より小さい場合、即ちトランジスタＴｒ１の電流よりもメモリセル１１の電流が大きい場合には、次にトランジスタＴｒ３のしきい値電圧と比較し、メモリセルのしきい値電圧が小さい場合、下位ビットが”０”と判定され、記憶情報の下位ビットとして出力端子Ｄ０から出力される（ステップＳ１０）。従ってこの場合、メモリセル１１から読み出された記憶情報は”００”となる。

なお、本実施形態では、記憶情報が４値（２ビット）の場合について説明したが、本発明は勿論これに限定されるものではない。例えば、記憶状態を３ビット（８値）とする場合、８種のしきい値電圧を記憶状態”０００”，”００１”，”０１０”，”０１１”，”１００”，”１０１”，”１１０”，”１１１”に対応させ、読み出し時に所定の判定動作により前記８種のうちから１つの記憶状態を特定すればよい。更に、記憶情報がバイナリデータでなく、例えば０，１，２で構成される情報とする場合、記憶状態を”０”，”１”，”２”としたり、”００”，”０１”，”０２”，”１０”，”１１”，”１２”，”２０”，”２１”，”２２”とすることも可能である。このような場合では、前者では記憶状態を３値、後者では９値と表現することになろう。

以上説明したように本実施形態においては、電流制御回路８により所定値に制御された４種類の電流値Ｉ1 〜Ｉ4 を発生し、これらの電流値から選択された１つの電流値をメモリセル１０〜１３の１つに印加する。メモリセル１０〜１３に印加されるそれぞれの電流値の上限値が、メモリセル１０〜１３が耐え得る電流値に確実に制御されているため、メモリセル１０〜１３に過電流を印加することなく書き込み動作を行うことが可能となる。

更に、本実施形態においては、これらの制御された電流値を少なくとも３種類用意することにより、２値（＝１ビット）以上のデータを記憶可能な多値メモリセルのしきい値のそれぞれにこの電流値を対応させて、多値情報を１つのメモリセルに記憶させることが可能となる。

また、本発明はＥＥＰＲＯＭに限定されるものでもなく、例えば、信号電荷を蓄積するメモリキャパシタと、メモリキャパシタを選択するためのアクセストランジスタとを有して構成されており、メモリキャパシタに所定の基準電圧を印加することにより電荷蓄積状態を設定し、基準電圧に対応した記憶情報を記憶する揮発性メモリである多値型のＤＲＡＭにも適用可能である。

例えば、多値ＤＲＡＭの場合は図８に示すような構成をしている。
ｐ型シリコン基板２０１の表面部に選択的にフィールド酸化膜２０２（素子分離絶縁構造体）を形成することによってメモリセルアレーを形成する所定領域にアレー状に複数のトランジスタ形成領域が区画されている。

トランジスタ形成領域のｐ型シリコン基板２０１表面に形成されたゲート酸化膜２０３と、トランジスタ形成領域を横断するワード電極２０４と、ワード電極２０４の両側に一対のｎ+ 型拡散層（ソース・ドレイン）２０５とを備える。また、ｐ型シリコン基板２０１に形成された第１層間絶縁膜２０６と、第１層間絶縁膜２０６に形成された、この第１のワード電極２０４の両側のｎ+ 型拡散層２０５の一方の上部に第１のコンタクト孔Ｃ１とを有し、第１のコンタクト孔部内とその近傍に形成されたスタックポリシリコン膜２０７（第１導電膜）と、スタックポリシリコン膜２０７上に形成されたそれぞれ容量絶縁膜２０８、さらに容量ポリシリコン膜２０９（対向電極）が形成されている。更に、ｐ型シリコン基板２０１上に形成された第２層間絶縁膜２１０、第３層間絶縁膜２１１（ＢＰＳＧ膜）と、この第１、第２、第３層間絶縁膜２０６，２１０，２１１に形成された第２のコンタクト孔（ビット線コンタクト孔）Ｃ２と、このコンタクト孔Ｃ２内に形成されたタングステンシリサイドなどのビット線２１２を備えている。更に、この多値化は、ＥＥＰＲＯＭやＤＲＡＭのみならず、その他諸々の半導体メモリにも適用可能である。

更に、本実施形態おいて説明した書き込み方法や読み出し方法、そして特に記憶消去方法の機能を実現するように、各種のデバイスを動作させるためのプログラムコード自体及びそのプログラムコードをコンピュータに供給するための手段、例えばかかるプログラムコードを格納した、図２に示す記憶媒体３１は本発明の範疇に属する。

記憶媒体３１は、記憶再生装置３２により、そこに格納されているプログラムコードが読みだされてコンピュータを動作させる。なお、かかるプログラムコードを記憶する記憶媒体としては、例えばフロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、磁気テープ、不揮発性のメモリカード、ＲＯＭ等を用いることができる。

また、コンピュータが供給されたプログラムコードを実行することにより、前述の実施形態の機能が実現されるだけでなく、そのプログラムコードがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等の共同して前述の実施形態の機能が実現される場合にもかかるプログラムコードは本発明に含まれる。

更に、供給されたプログラムコードがコンピュータの機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに格納された後、そのプログラムコードの指示に基づいてその機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現されるシステムも本発明に含まれる。

本発明の一実施形態に係るＥＥＰＲＯＭのメモリセルアレイの一部を示す回路図である。 本発明の一実施形態に係るＥＥＰＲＯＭの主要構成を示すブロック図である。 本発明の一実施形態に係るＥＥＰＲＯＭのメモリセルを示す概略断面図である。 本発明の一実施形態に係るＥＥＰＲＯＭのメモリセルに流れる電流値を示す特性図である。 本発明の一実施形態に係るＥＥＰＲＯＭにおいて、しきい値電圧の分布を示す特性図である。 本発明の一実施形態に係るＥＥＰＲＯＭの電流制御回路を示す模式図である。 本発明の一実施形態に係るＥＥＰＲＯＭから４値の記憶情報を読み出す場合の各ステップを示すフロ−チャ−トである。 本発明の一実施形態の変形例に係る多値ＤＲＡＭを示す概略断面図である。

符号の説明

２ 列デコーダ
３ 行デコーダ
４ 行セレクタ
５ アドレスバッファ
６ 書き込み電圧発生回路
８ 電流制御回路
８ａ 選択手段
８ｂ 負荷手段
９ 入出力回路
１０，１１，１２，１３ メモリセル
２０，２１ ワード線
２２，２３ ビット線
３１ 記憶媒体
３２ 記憶再生装置
１０１ シリコン半導体基板
１０２ 素子活性領域
１０３ ソース
１０４ ドレイン
１０５ トンネル酸化膜
１０６ 浮遊ゲート
１０７ 誘電体膜
１０８ 制御ゲート
１０９ ソース線

Claims (6)

1. 半導体基板上に形成された第１の絶縁層と、
   前記第１の絶縁層上に形成されたゲート電極と、
   前記ゲート電極の片側の一方の前記半導体基板上に形成された第１の導電領域と、
   前記ゲート電極の片側の他方の前記半導体基板上に形成された第２の導電領域と、
   書き込み動作の間、複数の所定の電流値を提供するように構成された電流制御手段と、を備え、
   前記電流制御手段は更に、複数の入力データのそれぞれに応じて、前記複数の所定の電流値のうちの１つを所定の時間にわたって、前記ゲート電極と前記第２の導電領域とのうちの一方に印加するように構成されている、ことを特徴とする半導体装置。
2. 前記第１、第２の導電領域の内の一方の導電領域に接続された下部電極と、前記下部電極上に形成された誘電体層と、前記誘電体層上に形成された上部電極とを備え、
   前記下部電極、前記誘電体層、前記上部電極がキャパシタとして機能することを特徴とする請求項１に記載の半導体装置。
3. 前記第１の導電領域は、ソースとして機能し、前記第２の導電領域は、ドレインとして機能し、前記電流制御手段が、前記ドレインに流れる電流値を制御する電流制御手段であって、
   前記ゲート電極が、電荷蓄積層として機能し、
   前記電荷蓄積層上に第２の絶縁層を介して形成された制御ゲート電極と、
   前記電荷蓄積層に電荷を導入する電荷蓄積手段と、
   を備えたことを特徴とする請求項１に記載の半導体装置。
4. 前記半導体装置は、３値以上の記憶状態を格納可能な多値半導体記憶装置であることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記電荷蓄積手段が、
   多段階に電荷量を可変させる電荷量調整手段と、
   前記電荷量調整手段によって、少なくとも３種類の異なるしきい値から選択された１つのしきい値に対応するデータを前記電荷蓄積層に電荷量として導入する電荷導入手段と、
   を備えることを特徴とする請求項３に記載の半導体装置。
6. 前記電流制御手段が、抵抗値を可変可能な機能を備えた可変抵抗手段を有することを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。

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