JP5057517B2 - 半導体装置及びその制御方法 - Google Patents
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Description
12 ドレイン領域
14 ソース領域
16 ゲート
18 層間絶縁膜
20 トラップ層
22 ゲート絶縁膜
24 ONO膜
30 第1記憶領域
32 第2記憶領域
60 メモリセルアレイ
62 メモリセル領域
64 ダイナミックリファレンス領域
66 コラムアドレスデコーダ
68 ロウアドレスデコーダ
70 制御部
72 アドレスバッファ
74 電圧供給回路
76 書き込み/読み出し回路
77 データラッチ
78 入出力回路
79 外部リファレンス領域
Claims (10)
- セル内の隔離された記憶領域にデータを独立して記憶することにより、1セルあたり2ビットのデータを記憶する複数のメモリセルと、
前記複数のメモリセルにより共有され、前記記憶領域の消去状態に対応する第1リファレンスセルと、
前記複数のメモリセルにより共有され、前記記憶領域のプログラム状態に対応する第2リファレンスセルと、
データ読み出し時には、前記第1リファレンスセル及び前記第2リファレンスセルの閾値からリファレンス閾値を生成し、前記複数のメモリセルのうちデータ読み出し対象となる前記記憶領域の閾値と、前記リファレンス閾値とを比較することによりデータの読み出しを行い、
前記第2リファレンスセルのプログラム時には、第1閾値をベリファイに用いてプログラムを行い、前記第2リファレンスセルのリフレッシュ時には、前記第1閾値より低い第2閾値をベリファイに用いてリフレッシュを行い、
前記複数のメモリセルのプログラム時には、前記複数のメモリセルのうちプログラム対象となる少なくとも1以上のプログラム対象セルに対し、前記第2リファレンスセルの閾値をベリファイに用いてプログラムを行うと共に、前記複数のメモリセルのうちリフレッシュ対象となるリフレッシュ対象セルに対し、前記第2リファレンスセルの閾値をベリファイに用いてリフレッシュを行う制御部と、
を具備することを特徴とする半導体装置。 - 前記制御部は、データ消去時には、前記複数のメモリセル、前記第1リファレンスセル、及び前記第2リファレンスセルを一括して消去した後に、前記第2リファレンスセルに対し前記第1閾値をベリファイに用いてプログラムを行うことを特徴とする請求項1に記載の半導体装置。
- 前記制御部は、データ消去時には、前記複数のメモリセル、前記第1リファレンスセル、及び前記第2リファレンスセルを一括して消去し、
前記消去後に、前記複数のメモリセルに初めてプログラムを行う際に、前記第2リファレンスセルに対し前記第1閾値をベリファイに用いてプログラムを行うことを特徴とする請求項1に記載の半導体装置。 - 前記制御部は、データプログラム時には、前記第2閾値より低い第3閾値を用いて前記第2リファレンスセルのベリファイを行い、前記第2リファレンスセルの閾値が前記第3閾値より低い場合には、前記第2リファレンスセルに対し前記第1閾値をベリファイに用いてプログラムを行い、前記第2リファレンスセルの閾値が前記第3閾値より高い場合には、前記第2リファレンスセルに対し前記第2閾値をベリファイに用いてリフレッシュを行うことを特徴とする請求項3に記載の半導体装置。
- 前記第1閾値を設定する第3リファレンスセルと、前記第2閾値を設定する第4リファレンスセルと、前記第3閾値を設定する第5リファレンスセルと、を具備することを特徴とする請求項4に記載の半導体装置。
- 前記複数のメモリセル、前記第1リファレンスセル、及び前記第2リファレンスセルは、同一ワードライン上に設けられていることを特徴とする請求項1から5のうちいずれか1項に記載の半導体装置。
- 前記第1リファレンスセル及び前記第2リファレンスセルは、セル内の隔離された2つの記憶領域にデータを独立して記憶することにより、1セルあたり2ビットのデータを記憶し、
前記2つの記憶領域のうち一方はプログラム状態に、他方は消去状態に設定されていることを特徴とする請求項1から6のうちいずれか1項に記載の半導体装置。 - メモリセル内の隔離された領域にデータを独立して記憶することにより、1メモリセルあたり2ビットのデータを記憶する複数のメモリセルと、前記複数のメモリセルの消去状態に対応する第1リファレンスセルと、前記複数のメモリセルのプログラム状態に対応する第2リファレンスセルと、を具備する半導体装置の制御方法であって、
前記第1リファレンスセル及び前記第2リファレンスセルの閾値からリファレンス閾値を生成するステップと、
前記複数のメモリセルのうちデータ読み出し対象となる前記記憶領域の閾値と、前記リファレンス閾値とを比較することによりデータの読み出しを行うステップと、
前記第2リファレンスセルを、第1閾値をベリファイに用いてプログラムするステップと、
前記第2リファレンスセルを、前記第1閾値より低い第2閾値をベリファイに用いてリフレッシュするステップと、
前記複数のメモリセルのうちプログラム対象となる少なくとも1以上のプログラム対象セルに対し、前記第2リファレンスセルの閾値をベリファイに用いてプログラムを行うステップと、
前記複数のメモリセルのうちリフレッシュ対象となるリフレッシュ対象セルに対し、前記第2リファレンスセルの閾値をベリファイに用いてリフレッシュを行うステップと、
を具備することを特徴とする半導体装置の制御方法。 - 前記複数のメモリセル、前記第1リファレンスセル、及び前記第2リファレンスセルを一括して消去する消去ステップを具備し、
前記第2リファレンスセルを、前記第1閾値をベリファイに用いてプログラムするステップは、前記消去ステップの後に行うことを特徴とする請求項8に記載の半導体装置の制御方法。 - 前記複数のメモリセル、前記第1リファレンスセル、及び前記第2リファレンスセルを一括して消去する消去ステップを具備し、
前記第2リファレンスセルを、前記第1閾値をベリファイに用いてプログラムするステップは、前記消去ステップの後に前記複数のメモリセルに初めてプログラムを行う際に行うことを特徴とする請求項8に記載の半導体装置の制御方法。
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