JPH09293383A - 不揮発性半導体メモリ - Google Patents

Abstract

(57)【要約】 【課題】メモリセルの構造的なばらつきに関係なく、メ
モリセルの書き込み状態を正確に制御することが可能な
半導体メモリを提供する。 【解決手段】選択されたメモリセル１０１ａ，１０１ｂ
に対応して参照用セル３ａ，３ｂを選択し、その選択し
た参照用セル３ａ，３ｂの書き込み電流Ｉｆｇｃと基準
電流Ｉｒとが等しくなるように、各電圧制御回路１３２
〜１３４の出力電位を制御する。従って、書き込み電流
Ｉｆｇｃに対応して、選択されたメモリセル１０１ａ，
１０１ｂのバイアス条件が制御される。その結果、各メ
モリセル１０１ａ，１０１ｂの各チャネル長が異なる場
合でも、書き込み電流を一定値（＝基準電流Ｉｒ）にす
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体メモ
リに係り、詳しくは、フラッシュＥＥＰＲＯＭ（Electr
ical Erasable and Programmable Read Only Memory ）
に関するものである。

【０００２】

【従来の技術】近年、強誘電性メモリ（Ferro-electric
Random Access Memory ）、ＥＰＲＯＭ（Erasable and
Programmable Read Only Memory）、ＥＥＰＲＯＭなど
の不揮発性半導体メモリが注目されている。ＥＰＲＯＭ
やＥＥＰＲＯＭでは、浮遊ゲートに電荷を蓄積し、電荷
の有無による閾値電圧の変化を制御ゲートによって検出
することで、データの記憶を行わせるようになってい
る。また、ＥＥＰＲＯＭには、メモリチップ全体でデー
タの消去を行うか、あるいは、メモリセルアレイを任意
のブロックに分けてその各ブロック単位でデータの消去
を行うフラッシュＥＥＰＲＯＭがある。

【０００３】フラッシュＥＥＰＲＯＭを構成するメモリ
セルは、スプリットゲート型とスタックトゲート型に大
きく分類される。スプリットゲート型のフラッシュＥＥ
ＰＲＯＭは、ＷＯ９２／１８９８０（G11C 13/00）に開
示されている。

【０００４】図６に、同公報（ＷＯ９２／１８９８０）
に記載されているスプリットゲート型メモリセル１０１
の断面構造を示す。Ｐ型単結晶シリコン基板１０２上に
Ｎ型のソースＳおよびドレインＤが形成されている。ソ
ースＳとドレインＤに挟まれたチャネルＣＨ上に、第１
の絶縁膜１０３を介して浮遊ゲートＦＧが形成されてい
る。浮遊ゲートＦＧ上に第２の絶縁膜１０４を介して制
御ゲートＣＧが形成されている。制御ゲートＣＧの一部
は、第１の絶縁膜１０３を介してチャネルＣＨ上に配置
され、選択ゲート１０５を構成している。

【０００５】図７に、ソースＳを挟んで配置された２つ
のスプリットゲート型メモリセル１０１の断面構造を示
す。基板１０２上の専有面積を小さく抑えることを目的
に、２つのメモリセル１０１（以下、２つを区別するた
め「１０１ａ」「１０１ｂ」と表記する）は、ソースＳ
を共通にし、その共通のソースＳに対して浮遊ゲートＦ
Ｇおよび制御ゲートＣＧが反転した形で配置されてい
る。

【０００６】図８に、スプリットゲート型メモリセル１
０１を用いたフラッシュＥＥＰＲＯＭ１２１の全体構成
を示す。メモリセルアレイ１２２は、複数のメモリセル
１０１がマトリックス状に配置されて構成されている。
行（ロウ）方向に配列された各メモリセル１０１の制御
ゲートＣＧにより、共通のワード線ＷＬａ〜ＷＬｚが形
成されている。列（カラム）方向に配列された各メモリ
セル１０１のドレインＤは、共通のビット線ＢＬａ〜Ｂ
Ｌｚに接続されている。

【０００７】奇数番のワード線（ＷＬａ…ＷＬｍ…ＷＬ
ｙ）に接続された各メモリセル１０１ａと、偶数番のワ
ード線（ＷＬｂ…ＷＬｎ…ＷＬｚ）に接続された各メモ
リセル１０１ｂとはソースＳを共通にし、その共通のソ
ースＳによって各ソース線ＲＳＬａ〜ＲＳＬｍが形成さ
れている。例えば、ワード線ＷＬａに接続された各メモ
リセル１０１ａと、ワード線ＷＬｂに接続された各メモ
リセル１０１ｂとはソースＳを共通にし、その共通のソ
ースＳによってソース線ＲＳＬａが形成されている。各
ソース線ＲＳＬａ〜ＲＳＬｍは共通ソース線ＳＬに接続
されている。

【０００８】各ワード線ＷＬａ〜ＷＬｚはロウデコーダ
１２３に接続され、各ビット線ＢＬａ〜ＢＬｚはカラム
デコーダ１２４に接続されている。外部から指定された
ロウアドレスおよびカラムアドレスは、アドレスピン１
２５に入力される。そのロウアドレスおよびカラムアド
レスは、アドレスピン１２５からアドレスバッファ１２
６を介してアドレスラッチ１２７へ転送される。アドレ
スラッチ１２７でラッチされた各アドレスのうち、ロウ
アドレスはロウデコーダ１２３へ転送され、カラムアド
レスはカラムデコーダ１２４へ転送される。

【０００９】ロウデコーダ１２３は、アドレスラッチ１
２７でラッチされたロウアドレスに対応した１本のワー
ド線ＷＬａ〜ＷＬｚ（例えば、ＷＬｍ）を選択し、その
選択したワード線ＷＬｍとゲート電圧制御回路１３４と
を接続する。

【００１０】カラムデコーダ１２４は、アドレスラッチ
１２７でラッチされたカラムアドレスに対応したビット
線ＢＬａ〜ＢＬｚ（例えば、ＢＬｍ）を選択し、その選
択したビット線ＢＬｍとドレイン電圧制御回路１３３と
を接続する。

【００１１】ゲート電圧制御回路１３４は、ロウデコー
ダ１２３を介して接続されたワード線ＷＬｍの電位を、
図９に示す各動作モードに対応して制御する。ドレイン
電圧制御回路１３３は、カラムデコーダ１２４を介して
接続されたビット線ＢＬｍの電位を、図９に示す各動作
モードに対応して制御する。

【００１２】共通ソース線ＳＬはソース電圧制御回路１
３２に接続されている。ソース電圧制御回路１３２は、
共通ソース線ＳＬを介して各ソース線ＲＳＬａ〜ＲＳＬ
ｍの電位を、図９に示す各動作モードに対応して制御す
る。

【００１３】外部から指定されたデータは、データピン
１２８に入力される。そのデータは、データピン１２８
から入力バッファ１２９を介してカラムデコーダ１２４
へ転送される。カラムデコーダ１２４は、前記のように
選択したビット線ＢＬａ〜ＢＬｚの電位を、そのデータ
に対応して後記するように制御する。

【００１４】任意のメモリセル１０１から読み出された
データは、ビット線ＢＬａ〜ＢＬｚからカラムデコーダ
１２４を介してセンスアンプ群１３０へ転送される。セ
ンスアンプ群１３０は、数個のセンスアンプ（図示略）
から構成されている。カラムデコーダ１２４は、選択し
たビット線ＢＬｍと各センスアンプとを接続する。後記
するように、センスアンプ群１３０で判別されたデータ
は、出力バッファ１３１からデータピン１２８を介して
外部へ出力される。

【００１５】尚、上記した各回路（１２３〜１３４）の
動作は制御コア回路１４０によって制御される。次に、
フラッシュＥＥＰＲＯＭ１２１の各動作モード（消去モ
ード、書き込みモード、読み出しモード）について、図
９を参照して説明する。

【００１６】（ａ）消去モード 消去モードにおいて、全てのソース線ＲＳＬａ〜ＲＳＬ
ｍおよび全てのビット線ＢＬａ〜ＢＬｚの電位はグラン
ドレベル（＝０Ｖ）に保持される。選択されたワード線
ＷＬｍには１４〜１５Ｖが供給され、それ以外のワード
線（非選択のワード線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬ
ｚの電位はグランドレベルにされる。そのため、選択さ
れたワード線ＷＬｍに接続されている各メモリセル１０
１の制御ゲートＣＧは１４〜１５Ｖに持ち上げられる。

【００１７】ところで、ソースＳおよび基板１０２と浮
遊ゲートＦＧとの間の静電容量と、制御ゲートＣＧと浮
遊ゲートＦＧの間の静電容量とを比べると、前者の方が
圧倒的に大きい。そのため、制御ゲートＣＧが１４〜１
５Ｖ、ドレインが０Ｖの場合、制御ゲートＣＧと浮遊ゲ
ートＦＧの間には高電界が生じる。その結果、ファウラ
ー−ノルドハイム・トンネル電流（Fowler-Nordheim Tu
nnel Current、以下、ＦＮトンネル電流という）が流
れ、浮遊ゲートＦＧ中の電子が制御ゲートＣＧ側へ引き
抜かれて、メモリセル１０１に記憶されたデータの消去
が行われる。

【００１８】この消去動作は、選択されたワード線ＷＬ
ｍに接続されている全てのメモリセル１０１に対して行
われる。尚、複数のワード線ＷＬａ〜ＷＬｚを同時に選
択することにより、その各ワード線に接続されている全
てのメモリセル１０１に対して消去動作を行うこともで
きる。このように、メモリセルアレイ１２２を複数組の
ワード線ＷＬａ〜ＷＬｚ毎の任意のブロックに分けてそ
の各ブロック単位でデータの消去を行う消去動作は、ブ
ロック消去と呼ばれる。

【００１９】（ｂ）書き込みモード 書き込みモードにおいて、選択されたビット線ＢＬｍの
電位はグランドレベルに保持され、それ以外のビット線
（非選択のビット線）ＢＬａ〜ＢＬ１，ＢＬｎ〜ＢＬｚ
の電位は、選択されたワード線の電位（２Ｖ）以上に保
持される。選択されたメモリセル１０１の制御ゲートＣ
Ｇに接続されているワード線ＷＬｍには２Ｖが供給さ
れ、それ以外のワード線（非選択のワード線）ＷＬａ〜
ＷＬ１，ＷＬｎ〜ＷＬｚの電位はグランドレベルにされ
る。共通ソース線ＳＬには１２Ｖが供給される。

【００２０】ところで、メモリセル１０１において、制
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル１０１では、ドレイ
ンＤ中の電子は反転状態のチャネルＣＨ中へ移動する。
そのため、ソースＳからドレインＤに向かって電流（セ
ル電流）Ｉｄが流れる。一方、ソースＳに１２Ｖが印加
されるため、ソースＳと浮遊ゲートＦＧとの間の容量を
介したカップリングにより、浮遊ゲートＦＧの電位が持
ち上げられる。そのため、制御ゲートＣＧと浮遊ゲート
ＦＧの間には高電界が生じる。従って、チャネルＣＨ中
の電子は加速されてホットエレクトロンとなり、浮遊ゲ
ートＦＧへ注入される。つまり、浮遊ゲートＦＧから基
板１０２に向かって電流（以下、書き込み電流という）
Ｉｆｇが流れる。その結果、選択されたメモリセル１０
１の浮遊ゲートＦＧには電荷が蓄積され、１ビットのデ
ータが書き込まれて記憶される。

【００２１】この書き込み動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。 （ｃ）読み出しモード 読み出しモードにおいて、選択されたメモリセル１０１
の制御ゲートＣＧに接続されているワード線ＷＬｍには
４Ｖが供給され、それ以外のワード線（非選択のワード
線）ＷＬａ〜ＷＬｌ，ＷＬｎ〜ＷＬｚの電位はグランド
レベルにされる。選択されたメモリセル１０１のドレイ
ンＤに接続されているビット線ＢＬｍには２Ｖが供給さ
れ、それ以外のビット線（非選択のビット線）ＢＬａ〜
ＢＬｌ，ＢＬｎ〜ＢＬｚの電位はグランドレベルにされ
る。

【００２２】前記したように、消去状態にあるメモリセ
ル１０１の浮遊ゲートＦＧ中からは電子が引き抜かれて
いるため、浮遊ゲートＦＧはプラスに帯電している。ま
た、書き込み状態にあるメモリセル１０１の浮遊ゲート
ＦＧ中には電子が注入されているため、浮遊ゲートＦＧ
はマイナスに帯電している。従って、消去状態にあるメ
モリセル１０１の浮遊ゲートＦＧ直下のチャネルＣＨは
オンしており、書き込み状態にあるメモリセル１０１の
浮遊ゲートＦＧ直下のチャネルＣＨはオフしている。そ
のため、制御ゲートＣＧに４Ｖが印加されたとき、ドレ
インＤからソースＳに向かって流れる電流（セル電流）
Ｉｄは、消去状態のメモリセル１０１の方が書き込み状
態のメモリセル１０１よりも大きくなる。

【００２３】この各メモリセル１０１間のセル電流値Ｉ
ｄの大小をセンスアンプ群１３０内の各センスアンプで
判別することにより、メモリセル１０１に記憶されたデ
ータの値を読み出すことができる。例えば、消去状態の
メモリセル１０１のデータの値を「１」、書き込み状態
のメモリセル１０１のデータの値を「０」として読み出
しを行う。つまり、各メモリセル１０１に、消去状態の
データ値「１」と、書き込み状態のデータ値「０」の２
値を記憶させることができる。

【００２４】この読み出し動作は、消去動作と異なり、
選択されたメモリセル１０１毎に行うことができる。と
ころで、スプリットゲート型メモリセル１０１におい
て、ソースＳをドレインと呼び、ドレインＤをソースと
呼ぶフラッシュＥＥＰＲＯＭが、ＵＳＰ５０２９１３０
（G11C 11/40）に開示されている。

【００２５】図１０に、同公報（ＵＳＰ５０２９１３
０）に記載されているスプリットゲート型メモリセル２
０１の断面構造を示す。図１１に、スプリットゲート型
メモリセル２０１を用いたフラッシュＥＥＰＲＯＭ２０
２の全体構成を示す。

【００２６】図１２に、フラッシュＥＥＰＲＯＭ２０２
の各動作モードにおける各部の電位を示す。スプリット
ゲート型メモリセル２０１において、スプリットゲート
型メモリセル１０１と異なるのは、ソースＳおよびドレ
インＤの呼び方が逆になっている点だけである。つま
り、メモリセル２０１のソースＳはメモリセル１０１に
おいてはドレインＤと呼ばれ、メモリセル２０１のドレ
インＤはメモリセル１０１においてはソースＳと呼ばれ
る。

【００２７】フラッシュＥＥＰＲＯＭ２０２において、
フラッシュＥＥＰＲＯＭ１２１と異なるのは、共通ソー
ス線ＳＬが接地されている点だけである。従って、いず
れの動作モードにおいても、共通ソース線ＳＬを介して
各ソース線ＲＳＬａ〜ＲＳＬｍの電位はグランドレベル
に保持される。

【００２８】また、書き込みモードにおいて、選択され
たメモリセル２０１のドレインＤに接続されているビッ
ト線ＢＬｍには１２Ｖが供給され、それ以外のビット線
（非選択のビット線）ＢＬａ〜ＢＬｌ，ＢＬｎ〜ＢＬｚ
の電位はグランドレベルにされる。

【００２９】ところで、メモリセル２０１において、制
御ゲートＣＧとソースＳおよびドレインＤによって構成
されるトランジスタの閾値電圧Ｖｔｈは０．５Ｖであ
る。従って、選択されたメモリセル２０１では、ソース
Ｓ中の電子は反転状態のチャネルＣＨ中へ移動する。そ
のため、ドレインＤからソースＳに向かって電流（セル
電流）Ｉｄが流れる。一方、ドレインＤに１２Ｖが印加
されるため、ドレインＤと浮遊ゲートＦＧとの間の容量
を介したカップリングにより、浮遊ゲートＦＧの電位が
持ち上げられる。そのため、制御ゲートＣＧと浮遊ゲー
トＦＧの間には高電界が生じる。従って、チャネルＣＨ
中の電子は加速されてホットエレクトロンとなり、浮遊
ゲートＦＧへ注入される。つまり、浮遊ゲートＦＧから
基板１０２に向かって電流（以下、書き込み電流とい
う）Ｉｆｇが流れる。その結果、選択されたメモリセル
２０１の浮遊ゲートＦＧには電荷が蓄積され、１ビット
のデータが書き込まれて記憶される。

【００３０】尚、フラッシュＥＥＰＲＯＭ１２１におい
て、ソース電圧制御回路１３２をソース電流制御回路に
置き代える構成も提案されている。この場合は、ソース
電流制御回路によってセル電流値Ｉｄを一定値に制御す
ることで、共通ソース線ＳＬを介して各ソース線ＲＳＬ
ａ〜ＲＳＬｍの電位を図９に示す各動作モードに対応し
て制御する。

【００３１】また、フラッシュＥＥＰＲＯＭ１２１また
はフラッシュＥＥＰＲＯＭ２０２において、ドレイン電
圧制御回路１３３をドレイン電流制御回路に置き代える
構成も提案されている。この場合は、ドレイン電流制御
回路によってセル電流値Ｉｄを一定値に制御すること
で、ビット線ＢＬｍの電位を図９または図１２に示す各
動作モードに対応して制御する。

【００３２】また、フラッシュＥＥＰＲＯＭ１２１にお
いて、ソース線デコーダを設ける構成も提案されてい
る。ソース線デコーダは、カラムアドレスに対応した１
本のソース線ＲＳＬａ〜ＲＳＬｍを選択し、その選択し
たソース線とソース電圧制御回路１３２とを接続する。

【００３３】ところで、近年、フラッシュＥＥＰＲＯＭ
の消費電力を低減するため、電源電圧を低下させること
（低電源電圧動作）が求められている。また、近年、フ
ラッシュＥＥＰＲＯＭの集積度を向上させるため、メモ
リセルに消去状態と書き込み状態の２値（＝１ビット）
を記憶させるだけでなく、３値以上を記憶させること
（多値記憶動作）が求められている。

【００３４】図１３に、スプリットゲート型メモリセル
１０１，２０１における浮遊ゲートＦＧの電位Ｖｆｇと
セル電流値Ｉｄの特性を示す。尚、浮遊ゲート電位Ｖｆ
ｇは、メモリセル１０１のドレインＤ（メモリセル２０
１のソースＳ）に対する浮遊ゲートＦＧの電位である。

【００３５】読み出しモードにおいて、制御ゲートＣＧ
には定電圧（＝４Ｖ）が印加されているため、制御ゲー
トＣＧの直下のチャネルＣＨは定抵抗として機能する。
よって、スプリットゲート型メモリセル１０１，２０１
は、浮遊ゲートＦＧとソースＳおよびドレインＤとから
構成されるトランジスタと、制御ゲートＣＧの直下のチ
ャネルＣＨからなる定抵抗とを直列接続したものとみな
すことができる。

【００３６】従って、浮遊ゲート電位Ｖｆｇが一定値
（＝３．５Ｖ）未満の領域では、トランジスタの特性が
支配的となる。そのため、メモリセル１０１，２０１に
おいて、浮遊ゲートＦＧとソースＳおよびドレインＤに
よって構成されるトランジスタの閾値電圧Ｖｔｈ（＝
０．５Ｖ）より浮遊ゲート電位Ｖｆｇが小さい領域で
は、セル電流値Ｉｄは零となる。そして、浮遊ゲート電
位Ｖｆｇが閾値電圧Ｖｔｈを越えると、セル電流値Ｉｄ
は右肩上がりの特性を示す。また、浮遊ゲート電位Ｖｆ
ｇが３．５Ｖを越える領域では、制御ゲートＣＧの直下
のチャネルＣＨからなる定抵抗の特性が支配的となり、
セル電流値Ｉｄは飽和する。

【００３７】ところで、浮遊ゲート電位Ｖｆｇは、書き
込み動作において浮遊ゲートＦＧに蓄積された電荷によ
って生じる電位Ｖｆｇｗと、メモリセル１０１のソース
Ｓ（メモリセル２０１のドレインＤ）からのカップリン
グによって生じる電位Ｖｆｇｃとの和である（Ｖｆｇ＝
Ｖｆｇｗ＋Ｖｆｇｃ）。読み出し動作において、電位Ｖ
ｆｇｃは一定であるため、セル電流値Ｉｄは電位Ｖｆｇ
ｗによって一義的に決定される。また、書き込み動作に
おいて、浮遊ゲートＦＧの電荷量は、その動作時間を調
整することによって制御することができる。従って、書
き込み動作において、その動作時間を調整して浮遊ゲー
トＦＧの電荷量を制御することで電位Ｖｆｇｗを制御す
れば、浮遊ゲート電位Ｖｆｇを制御することができる。
その結果、読み出し動作におけるセル電流値Ｉｄを任意
に設定することができる。

【００３８】そこで、図１３に示すように、セル電流値
Ｉｄが４０μＡ未満の領域をデータ値「００」、４０μ
Ａ以上８０μＡ未満の領域をデータ値「０１」、８０μ
Ａ以上１２０μＡ未満の領域をデータ値「１０」、１２
０μＡ以上の領域をデータ値「１１」に、それぞれ対応
づける。そして、書き込み動作において、浮遊ゲート電
位Ｖｆｇ（＝Ｖａ，Ｖｂ，Ｖｃ）が前記各セル電流値Ｉ
ｄ（＝４０，８０，１２０μＡ）に対応した値になるよ
うに動作時間を調整する。

【００３９】つまり、消去状態にあるメモリセル１０
１，２０１の浮遊ゲートＦＧ中からは電子が引き抜かれ
ているため、データ値「１１」を記憶しているのと同じ
状態になっている。このとき、浮遊ゲート電位Ｖｆｇは
電位Ｖｃ（＝２．５Ｖ）以上になっている。そして、書
き込み動作が行われ、浮遊ゲートＦＧに電荷が蓄積され
るにつれて、浮遊ゲート電位Ｖｆｇは低下していく。そ
のため、浮遊ゲート電位ＶｆｇがＶｂ（＝１．５Ｖ）以
上Ｖｃ（＝２．５Ｖ）未満になった時点で書き込み動作
を停止すれば、メモリセル１０１，２０１にデータ値
「１０」の入力データが書き込まれたことになる。ま
た、浮遊ゲート電位ＶｆｇがＶａ（＝１．０Ｖ）以上Ｖ
ｂ未満になった時点で書き込み動作を停止すれば、メモ
リセル１０１，２０１にデータ値「０１」の入力データ
が書き込まれたことになる。また、浮遊ゲート電位Ｖｆ
ｇがＶａ未満になった時点で書き込み動作を停止すれ
ば、メモリセル１０１，２０１にデータ値「００」の入
力データが書き込まれたことになる。

【００４０】このようにすれば、１個のメモリセル１０
１，２０１に４値（＝２ビット）のデータを記憶させる
ことができる。ところで、フラッシュＥＥＰＲＯＭにお
いて、低電源電圧動作や多値記憶動作を行わせるには、
書き込み動作時にメモリセル１０１，２０１の浮遊ゲー
ト電位Ｖｆｇを精密に制御することによって書き込み状
態を正確に制御することが必要不可欠である。すなわ
ち、書き込み後のメモリセル１０１，２０１の浮遊ゲー
ト電位Ｖｆｇを、精度良く所望の値に設定することが重
要となる。

【００４１】その方法として、現在一般に用いられてい
るのが、ベリファイ書き込み方式である。例えば、多値
記憶動作におけるベリファイ書き込み方式については、
特開平４−５７２９４号公報（G11C 16/04,H01L 27/11
5,H01L 29/788,H01L 29/792）に開示されている。

【００４２】ベリファイ書き込み方式では、メモリセル
１０１，２０１に対して、まず、一定時間（数百nsec〜
数μsec ）だけ書き込み動作を行い、次に、検証のため
の読み出し動作（ベリファイ読み出し動作）を行う。続
いて、書き込み動作において書き込むべきデータ値と、
読み出し動作において読み出されたデータ値（すなわ
ち、書き込み動作において実際に書き込まれたデータ
値）とを比較する（比較動作）。ここで、書き込むべき
データ値と読み出されたデータ値とが一致していなけれ
ば、再び一定時間だけ書き込み動作を行う。このよう
に、書き込むべきデータ値と読み出されたデータ値とが
一致するまで、書き込み動作→ベリファイ読み出し動作
→比較動作のサイクルを繰り返し行う。

【００４３】

【発明が解決しようとする課題】スプリットゲート型メ
モリセル１０１を製造する際には、浮遊ゲートＦＧおよ
び制御ゲートＣＧをイオン注入用マスクとして用い、基
板１０２に不純物をイオン注入することで、ソースＳお
よびドレインＤを形成する。従って、ドレインＤの位置
は制御ゲートＣＧの端部によって規定され、ソースＳの
位置は浮遊ゲートＦＧの端部によって規定される。

【００４４】ここで、各ゲートＦＧ，ＣＧはそれぞれ別
々に、電極材料膜堆積→リソグラフィ→エッチングとい
う工程を経て形成される。そのため、各ゲートＦＧ，Ｃ
Ｇの位置はリソグラフィの重ね合わせ工程で決定され
る。つまり、リソグラフィ装置の重ね合わせ誤差に起因
して、各ゲートＦＧ，ＣＧの位置にずれが発生する恐れ
がある。

【００４５】従って、図１４（ａ）に示すように、制御
ゲートＣＧを形成するためのエッチング用マスクＲＰの
位置が各メモリセル１０１ａ，１０１ｂに対してずれて
いる場合、制御ゲートＣＧの形状は各メモリセル１０１
ａ，１０１ｂで異なったものになる。

【００４６】そして、制御ゲートＣＧをイオン注入用マ
スクとして用い、基板１０２に不純物をイオン注入する
ことで、ドレインＤが形成される。その結果、図１４
（ｂ）に示すように、各メモリセル１０１ａ，１０１ｂ
のチャネルＣＨの長さ（チャネル長）Ｌ１，Ｌ２が異な
ったものになってしまう。但し、エッチング用マスクＲ
Ｐの位置がずれてもその幅は変わらないため、制御ゲー
トＣＧの形状が異なってもその幅は変わらない。従っ
て、図１４（ａ）に示すように、エッチング用マスクＲ
Ｐの位置が各メモリセル１０１ａ，１０１ｂに対して左
側にずれている場合、図１４（ｂ）に示すように、左側
に配置されたメモリセル１０１ｂのチャネル長Ｌ２の方
が、右側に配置されたメモリセル１０１ａのチャネル長
Ｌ１よりも長くなる。反対に、エッチング用マスクＲＰ
の位置が各メモリセル１０１ａ，１０１ｂに対して右側
にずれている場合、右側に配置されたメモリセル１０１
ａのチャネル長Ｌ１の方が、左側に配置されたメモリセ
ル１０１ｂのチャネル長Ｌ２よりも長くなる。

【００４７】チャネル長Ｌ１，Ｌ２が異なる場合にはチ
ャネルＣＨの抵抗も異なったものになるため、書き込み
動作時のセル電流Ｉｄに差が生じる。つまり、チャネル
長Ｌが長いほどチャネルＣＨの抵抗が大きくなり、書き
込み動作時のセル電流Ｉｄは小さくなる。セル電流Ｉｄ
に差が生じると、ホットエレクトロンの発生率にも差が
生じる。その結果、各メモリセル１０１ａ，１０１ｂの
書き込み特性が異なったものになる。

【００４８】尚、この問題は、スプリットゲート型メモ
リセル１０１だけでなく、スプリットゲート型メモリセ
ル２０１においても同様に起こる。図１５に、書き込み
動作に要する時間（書き込み動作時間）Ｔｐｗと読み出
し動作時のセル電流Ｉｄの特性を示す。尚、ベリファイ
書き込み方式の場合、書き込み動作時間Ｔｐｗは前記サ
イクル（書き込み動作→ベリファイ読み出し動作→比較
動作）における各書き込み動作の時間の総和である。

【００４９】チャネル長Ｌが短い場合（Ｌ１）には長い
場合（Ｌ２）に比べて、同一の書き込み動作時間Ｔｐｗ
における読み出し動作時のセル電流Ｉｄが小さくなる。
前記したように、読み出し動作時のセル電流Ｉｄは、メ
モリセル１０１，２０１が完全な消去状態のとき（Ｉｄ
１）の方が、完全な書き込み状態のとき（Ｉｄ２）より
も大きくなる。そして、書き込み動作が完了して完全な
書き込み状態になるのに、チャネル長Ｌが短い場合（Ｌ
１）には短い動作時間（Ｔｐｗ１）で済むのに対して、
長い場合（Ｌ２）には長い動作時間（Ｔｐｗ２）を要す
る。

【００５０】図１６に、チャネル長Ｌと、完全な書き込
み状態になるのに要する書き込み動作時間Ｔｐｗの特性
を示す。チャネル長Ｌが長くなるのに従って、完全な書
き込み状態になるのに要する書き込み動作時間Ｔｐｗが
対数的に増加することがわかる。

【００５１】このように、浮遊ゲートＦＧと制御ゲート
ＣＧの位置ずれに起因してチャネル長Ｌがばらつくこと
により、書き込み動作時間Ｔｐｗもばらついてしまう。
そして、書き込み動作時間Ｔｐｗのばらつきは、書き込
み後のメモリセル１０１，２０１の浮遊ゲート電位Ｖｆ
ｇを精密に制御する場合の大きな障害となる。

【００５２】尚、書き込み動作時間Ｔｐｗを非常に長く
すれば、書き込み後のメモリセル１０１，２０１の浮遊
ゲート電位Ｖｆｇを一定値にすることができる。しか
し、この場合、短い書き込み動作時間Ｔｐｗで完全な書
き込み状態になるメモリセル１０１については、書き込
み動作が完了した後にも不必要な書き込み動作を続行す
ることになる。従って、書き込み動作速度が低下するだ
けでなく、書き込み動作に要する消費電力も増大する。

【００５３】本発明は上記問題点を解決するためになさ
れたものであって、その目的は、メモリセルの構造的な
ばらつきに関係なく、メモリセルの書き込み状態を正確
に制御することが可能な半導体メモリを提供することに
ある。

【００５４】

【課題を解決するための手段】請求項１に記載の発明
は、メモリセルに流れる電流または印加された電圧に基
づいて、メモリセルの書き込み状態を制御することをそ
の要旨とする。

【００５５】請求項２に記載の発明は、浮遊ゲート（Ｆ
Ｇ）と制御ゲート（ＣＧ）とソース（Ｓ）とドレイン
（Ｄ）とチャネル（ＣＨ）とから成る各メモリセル（１
０１）と、ソースとドレインおよび制御ゲートの電位を
制御することで、メモリセルに対するデータの書き込み
動作を制御する書き込み制御手段（１３２〜１３４，１
４０）と、メモリセルの浮遊ゲートに流れる書き込み電
流（Ｉｆｇ）を判定し、その判定結果に従って書き込み
制御手段を制御する書き込み電流判定手段（２）とを備
えたことをその要旨とする。

【００５６】請求項３に記載の発明は、請求項２に記載
の不揮発性半導体メモリにおいて、前記メモリセルと同
一寸法形状の参照用セル（３ａ，３ｂ）を備え、前記書
き込み制御手段は、参照用セルのソースとドレインおよ
び制御ゲートの電位を制御することで、参照用セルの書
き込み動作を制御し、前記書き込み電流判定手段は、参
照用セルの浮遊ゲートに流れる書き込み電流（Ｉｆｇ
ｃ）を判定し、その判定結果に従って書き込み制御手段
を制御することをその要旨とする。

【００５７】請求項４に記載の発明は、請求項２または
請求項３に記載の不揮発性半導体メモリにおいて、前記
書き込み電流判定手段は、前記書き込み電流が一定にな
るように書き込み制御手段を制御することをその要旨と
する。

【００５８】請求項５に記載の発明は、請求項２〜４の
いずれか１項に記載の不揮発性半導体メモリにおいて、
前記メモリセルが複数個マトリックス状に配置されて構
成されたメモリセルアレイ（１２２）を備え、そのメモ
リセルアレイは複数のセルブロック（１２２ａ，１２２
ｂ）に分割され、その各セルブロックに対して、それぞ
れ別個に前記書き込み電流判定手段が設けられたことを
その要旨とする。

【００５９】請求項６に記載の発明は、浮遊ゲート（Ｆ
Ｇ）と制御ゲート（ＣＧ）とソース（Ｓ）とドレイン
（Ｄ）とチャネル（ＣＨ）とから成る各メモリセル（１
０１）と、ソースとドレインおよび制御ゲートの電位を
制御することで、メモリセルに対するデータの書き込み
動作を制御する書き込み制御手段（１３２〜１３４，１
４０）と、メモリセルの浮遊ゲートの電位（Ｖｆｇ）を
判定し、その判定結果に従って書き込み制御手段を制御
する判定手段とを備えたことをその要旨とする。

【００６０】請求項７に記載の発明は、浮遊ゲート（Ｆ
Ｇ）と制御ゲート（ＣＧ）とソース（Ｓ）とドレイン
（Ｄ）とチャネル（ＣＨ）とから成る各メモリセル（１
０１）と、ソースとドレインおよび制御ゲートの電位を
制御することで、メモリセルに対するデータの書き込み
動作を制御する書き込み制御手段（１３２〜１３４，１
４０）と、メモリセルのセル電流（Ｉｄ）を判定し、そ
の判定結果に従って書き込み制御手段を制御する判定手
段とを備えたことをその要旨とする。

【００６１】請求項８に記載の発明は、請求項２〜７の
いずれか１項に記載の不揮発性半導体メモリにおいて、
前記書き込み制御手段は、メモリセルのソース（Ｓ）の
電位を制御するソース電圧制御回路（１３２）と、メモ
リセルのドレイン（Ｄ）の電位を制御するドレイン電圧
制御回路（１３３）と、メモリセルの制御ゲート（Ｃ
Ｇ）の電位を制御するゲート電圧制御回路（１３４）と
を備えたことをその要旨とする。

【００６２】請求項９に記載の発明は、請求項２〜８の
いずれか１項に記載の不揮発性半導体メモリにおいて、
前記書き込み制御手段は、メモリセルのソース（Ｓ）に
流れる電流を制御することでソースの電位を制御するソ
ース電流制御回路と、メモリセルのドレイン（Ｄ）の電
位を制御するドレイン電圧制御回路（１３３）と、メモ
リセルの制御ゲート（ＣＧ）の電位を制御するゲート電
圧制御回路（１３４）とを備えたことをその要旨とす
る。

【００６３】請求項１０に記載の発明は、請求項２〜８
のいずれか１項に記載の不揮発性半導体メモリにおい
て、前記書き込み制御手段は、メモリセルのソース
（Ｓ）の電位を制御するソース電圧制御回路（１３２）
と、メモリセルのドレイン（Ｄ）に流れる電流を制御す
ることでドレインの電位を制御するドレイン電流制御回
路と、メモリセルの制御ゲート（ＣＧ）の電位を制御す
るゲート電圧制御回路（１３４）とを備えたことをその
要旨とする。

【００６４】請求項１１に記載の発明は、請求項１〜１
０のいずれか１項に記載の不揮発性半導体メモリにおい
て、前記メモリセルはスプリットゲート型であることを
その要旨とする。

【００６５】

【発明の実施の形態】

（第１実施形態）以下、本発明をスプリットゲート型の
フラッシュＥＥＰＲＯＭに具体化した第１実施形態を図
面に従って説明する。尚、本実施形態において、図６〜
図９に示した従来の形態と同じ構成部材については符号
を等しくしてその詳細な説明を省略する。

【００６６】図１に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１の
全体構成を示す。図１において、図８に示す従来のフラ
ッシュＥＥＰＲＯＭ１２１と異なるのは、書き込み電流
判定回路２が設けられている点だけである。書き込み電
流判定回路２は、参照用セル３ａ，３ｂ、参照用セル切
替回路４、基準電流生成回路５、比較回路６から構成さ
れている。

【００６７】図２に、参照用セル３ａ，３ｂの断面構造
を示す。尚、各参照用セル３ａ，３ｂにおいて、各メモ
リセル１０１と同じ構成部材については符号を等しくす
る。各参照用セル３ａ，３ｂは、図７に示す各メモリセ
ル１０１ａ，１０１ｂと同一工程により同一寸法形状で
メモリセルアレイ１２２の近傍に形成されている。そし
て、各参照用セル３ａ，３ｂは、ソースＳを共通にし、
そのソースＳに対して浮遊ゲートＦＧおよび制御ゲート
ＣＧが反転した形で配置されている。そのため、各参照
用セル３ａ，３ｂの各チャネル長Ｌ１，Ｌ２は、各メモ
リセル１０１ａ，１０１ｂのそれと同じになる。つま
り、図１４（ｂ）に示すように、メモリセル１０１ｂの
チャネル長Ｌ２の方がメモリセル１０１ａのチャネル長
Ｌ１よりも長い場合、参照用セル３ｂのチャネル長Ｌ２
の方が参照用セル３ａのチャネル長Ｌ１よりも長くな
る。

【００６８】各参照用セル３ａ，３ｂの共通のソースＳ
はソース電圧制御回路１３２に接続され、各ドレインＤ
はドレイン電圧制御回路１３３に接続され、各制御ゲー
トＣＧはゲート電圧制御回路１３４に接続されている。
従って、各参照用セル３ａ，３ｂのソースＳ，ドレイン
Ｄ，制御ゲートＣＧの電位はそれぞれ、各動作モード
（消去モード、書き込みモード、読み出しモード）にお
いて、各デコーダ１２３，１２４によって選択されたメ
モリセル１０１ａ，１０１ｂのソースＳ，ドレインＤ，
制御ゲートＣＧの電位と同じになるように制御される。
つまり、各参照用セル３ａ，３ｂのバイアス条件は、選
択されたメモリセル１０１ａ，１０１ｂのそれと同じに
なる。

【００６９】各参照用セル３ａ，３ｂの各浮遊ゲートＦ
Ｇは、参照用セル切替回路４に接続されている。参照用
セル切替回路４は、ロウデコーダ１２３の選択したワー
ド線ＷＬａ〜ＷＬｚに対応して参照用セル３ａ，３ｂを
選択し、その選択した参照用セル３ａ，３ｂの浮遊ゲー
トＦＧと比較回路６とを接続する。すなわち、ロウデコ
ーダ１２３が奇数番のワード線（ＷＬａ…ＷＬｍ…ＷＬ
ｙ）を選択した場合（すなわち、各メモリセル１０１ａ
が選択された場合）、参照用セル切替回路４は参照用セ
ル３ａを選択する。また、ロウデコーダ１２３が偶数番
のワード線（ＷＬｂ…ＷＬｎ…ＷＬｚ）を選択した場合
（すなわち、各メモリセル１０１ｂが選択された場
合）、参照用セル切替回路４は参照用セル３ｂを選択す
る。

【００７０】基準電流生成回路５は基準電流Ｉｒを生成
する。基準電流Ｉｒは、各参照用セル３ａ，３ｂの各チ
ャネル長Ｌ１，Ｌ２が同一の場合において、参照用セル
３ａ，３ｂの浮遊ゲートＦＧから基板１０２に向かって
流れる書き込み電流Ｉｆｇ（以下、メモリセル１０１の
書き込み電流Ｉｆｇと区別するため、「Ｉｆｇｃ」と表
記する）と同じ電流値に設定されている。つまり、基準
電流Ｉｒは、各参照用セル３ａ，３ｂの各書き込み電流
Ｉｆｇｃの平均値となる。従って、基準電流生成回路５
における基準電流Ｉｒの生成方法には、予め設定された
基準電流Ｉｒを生成する方法と、書き込み動作の度に各
参照用セル３ａ，３ｂの各書き込み電流Ｉｆｇｃの平均
値を求める方法とがある。

【００７１】比較回路６は、参照用セル３ａ，３ｂの書
き込み電流Ｉｆｇｃと基準電流Ｉｒとを比較し、その比
較結果に基づいて制御信号Ｗを生成する。そして、書き
込み動作において、各電圧制御回路１３２〜１３４の動
作は、比較回路６の制御信号Ｗに従って制御される。

【００７２】すなわち、基準電流Ｉｒに比べて書き込み
電流Ｉｆｇｃの方が小さい場合、比較回路６は各電圧制
御回路１３２〜１３４を下記〔１〕〜〔４〕のいずれか
１つの方法で制御する。

【００７３】〔１〕ソース電圧制御回路１３２の出力電
位だけを図９に示す値（１２Ｖ）より上昇させ、各電圧
制御回路１３３，１３４の出力電位を図９に示す値のま
まにする。その結果、選択されたメモリセル１０１ａ，
１０１ｂおよび各参照用セル３ａ，３ｂのソースＳの電
位だけが上昇する。

【００７４】〔２〕ゲート電圧制御回路１３４の出力電
位だけを図９に示す値（２Ｖ）より上昇させ、各電圧制
御回路１３２，１３３の出力電位を図９に示す値のまま
にする。その結果、選択されたメモリセル１０１ａ，１
０１ｂおよび各参照用セル３ａ，３ｂの制御ゲートＣＧ
の電位だけが上昇する。

【００７５】〔３〕上記〔１〕〔２〕を同時に行う。つ
まり、ソース電圧制御回路１３２およびゲート電圧制御
回路１３４の出力電位を図９に示す値より上昇させ、ド
レイン電圧制御回路１３３の出力電位を図９に示す値の
ままにする。その結果、選択されたメモリセル１０１
ａ，１０１ｂおよび各参照用セル３ａ，３ｂのソースＳ
および制御ゲートＣＧの電位が上昇する。

【００７６】〔４〕ドレイン電圧制御回路１３３の出力
電位だけを図９に示す値（０Ｖ）より下降させ、各電圧
制御回路１３３，１３４の出力電位を図９に示す値のま
まにする。その結果、選択されたメモリセル１０１ａ，
１０１ｂおよび各参照用セル３ａ，３ｂのドレインＤの
電位だけが下降する。

【００７７】上記〔１〕〜〔４〕により、書き込み電流
Ｉｆｇｃは増大して基準電流Ｉｒと等しくなる。また、
基準電流Ｉｒに比べて書き込み電流Ｉｆｇｃの方が大き
い場合、比較回路６は各電圧制御回路１３２〜１３４を
下記〔５〕〜〔８〕のいずれか１つの方法で制御する。

【００７８】〔５〕ソース電圧制御回路１３２の出力電
位だけを図９に示す値（１２Ｖ）より下降させ、各電圧
制御回路１３３，１３４の出力電位を図９に示す値のま
まにする。その結果、選択されたメモリセル１０１ａ，
１０１ｂおよび各参照用セル３ａ，３ｂのソースＳの電
位だけが下降する。

【００７９】〔６〕ゲート電圧制御回路１３４の出力電
位だけを図９に示す値（２Ｖ）より下降させ、各電圧制
御回路１３２，１３３の出力電位を図９に示す値のまま
にする。その結果、選択されたメモリセル１０１ａ，１
０１ｂおよび各参照用セル３ａ，３ｂの制御ゲートＣＧ
の電位だけが上昇する。

【００８０】〔７〕上記〔５〕〔６〕を同時に行う。つ
まり、ソース電圧制御回路１３２およびゲート電圧制御
回路１３４の出力電位を図９に示す値より下降させ、ド
レイン電圧制御回路１３３の出力電位を図９に示す値の
ままにする。その結果、選択されたメモリセル１０１
ａ，１０１ｂおよび各参照用セル３ａ，３ｂのソースＳ
および制御ゲートＣＧの電位が下降する。

【００８１】〔８〕ドレイン電圧制御回路１３３の出力
電位だけを図９に示す値（０Ｖ）より上昇させ、各電圧
制御回路１３３，１３４の出力電位を図９に示す値のま
まにする。その結果、選択されたメモリセル１０１ａ，
１０１ｂおよび各参照用セル３ａ，３ｂのドレインＤの
電位だけが上昇する。

【００８２】上記〔５〕〜〔８〕により、書き込み電流
Ｉｆｇｃは減少して基準電流Ｉｒと等しくなる。このよ
うに、上記〔１〕〜〔８〕により、書き込み電流Ｉｆｇ
ｃと基準電流Ｉｒとが等しくなるように、各電圧制御回
路１３２〜１３４の出力電位が制御される。つまり、書
き込み動作における各参照用セル３ａ，３ｂのバイアス
条件は、書き込み電流Ｉｆｇｃと基準電流Ｉｒとが等し
くなるように制御される。従って、各参照用セル３ａ，
３ｂの各チャネル長Ｌ１，Ｌ２が異なる場合でも、書き
込み電流Ｉｆｇｃを一定値（＝基準電流Ｉｒ）にするこ
とができる。

【００８３】ここで、各参照用セル３ａ，３ｂのバイア
ス条件は、選択されたメモリセル１０１ａ，１０１ｂの
それと同じである。そのため、各参照用セル３ａ，３ｂ
のバイアス条件を制御すれば、選択されたメモリセル１
０１ａ，１０１ｂのバイアス条件は、書き込み電流Ｉｆ
ｇと基準電流Ｉｒとが等しくなるように制御される。従
って、各メモリセル１０１ａ，１０１ｂの各チャネル長
Ｌ１，Ｌ２が異なる場合でも、書き込み電流Ｉｆｇを一
定値（＝基準電流Ｉｒ）にすることができる。

【００８４】図３に、書き込み動作時間Ｔｐｗと読み出
し動作時のセル電流Ｉｄの特性を示す。尚、図３におい
て、図１５に示す従来の形態の特性は点線で示し、本実
施形態の特性は実線で示す。

【００８５】本実施形態では、チャネル長Ｌが短い場合
（Ｌ１）でも長い場合（Ｌ２）でも、同一の書き込み動
作時間Ｔｐｗにおける読み出し動作時のセル電流Ｉｄは
等しくなる。また、書き込み動作が完了して完全な書き
込み状態になるの要する書き込み動作時間Ｔｐｗは、チ
ャネル長Ｌが短い場合（Ｌ１）でも長い場合（Ｌ２）で
も同じ時間（Ｔｐｗ３）となる。

【００８６】図４に、チャネル長Ｌと、完全な書き込み
状態になるのに要する書き込み動作時間Ｔｐｗの特性を
示す。尚、図４において、図１６に示す従来の形態の特
性は点線で示し、本実施形態の特性は実線で示す。

【００８７】本実施形態では、チャネル長Ｌに関係な
く、完全な書き込み状態になるのに要する書き込み動作
時間Ｔｐｗは一定になる。以上詳述したように、本実施
形態によれば以下の作用および効果を得ることができ
る。

【００８８】（１）選択されたメモリセル１０１ａ，１
０１ｂに対応して参照用セル３ａ，３ｂを選択し、その
選択した参照用セル３ａ，３ｂの書き込み電流Ｉｆｇｃ
と基準電流Ｉｒとが等しくなるように、各電圧制御回路
１３２〜１３４の出力電位を制御する。従って、参照用
セル３ａ，３ｂの書き込み電流Ｉｆｇｃに対応して、選
択されたメモリセル１０１ａ，１０１ｂのバイアス条件
が制御される。その結果、各メモリセル１０１ａ，１０
１ｂの各チャネル長Ｌ１，Ｌ２が異なる場合でも、書き
込み電流Ｉｆｇを一定値（＝基準電流Ｉｒ）にすること
ができる。

【００８９】（２）前記したように、書き込み電流Ｉｆ
ｇは書き込み動作時のセル電流Ｉｄに対応している。そ
のため、書き込み電流Ｉｆｇを一定値に制御すれば、各
メモリセル１０１ａ，１０１ｂの各チャネル長Ｌ１，Ｌ
２が異なる場合でも、書き込み動作時のセル電流Ｉｄを
等しくすることができる。

【００９０】（３）上記（１）（２）より、浮遊ゲート
ＦＧと制御ゲートＣＧの位置ずれに起因してチャネル長
Ｌがばらついても、書き込み動作時間Ｔｐｗを一定にす
ることが可能になる。従って、書き込み後のメモリセル
１０１の浮遊ゲート電位Ｖｆｇを精密に制御することが
できる。

【００９１】（４）上記（３）より、浮遊ゲート電位Ｖ
ｆｇを精密に制御可能であるということは、浮遊ゲート
ＦＧに蓄積される電荷を精密に制御可能であるというこ
とに他ならない。従って、メモリセル１０１の書き込み
状態を正確に制御することができる。

【００９２】（５）上記（３）より、書き込み動作時間
Ｔｐｗを一定にすることが可能になるため、書き込み動
作速度を低下させることなく、書き込み動作に要する消
費電力を減少させることができる。

【００９３】（６）上記（３）より、低電源電圧動作や
多値記憶動作を容易に実現することができる。 （第２実施形態）以下、本発明をスプリットゲート型の
フラッシュＥＥＰＲＯＭに具体化した第２実施形態を図
面に従って説明する。尚、本実施形態において、図１〜
図４に示した第１実施形態と同じ構成部材については符
号を等しくしてその詳細な説明を省略する。

【００９４】図５に、本実施形態のスプリットゲート型
メモリセル１０１を用いたフラッシュＥＥＰＲＯＭ１１
の全体構成を示す。図５において、図１に示す第１実施
形態のフラッシュＥＥＰＲＯＭ１と異なるのは以下の点
だけである。

【００９５】（１）メモリセルアレイ１２２は、各ワー
ド線ＷＬａ〜ＷＬｚに対応した２つのセルブロック１２
２ａ，１２２ｂに分けられている。すなわち、セルブロ
ック１２２ａは各ワード線ＷＬａ〜ＷＬｎに接続されて
いる各メモリセル１０１ａ，１０１ｂによって構成さ
れ、セルブロック１２２ａは各ワード線ＷＬｏ〜ＷＬｚ
に接続されている各メモリセル１０１ａ，１０１ｂ（図
示略）によって構成されている。

【００９６】（２）各セルブロック１２２ａ，１２２ｂ
に対して、それぞれ別個に各書き込み電流判定回路２
（以下、２つを区別するため「２ａ」「２ｂ」と表記す
る）が設けられている。

【００９７】書き込み電流判定回路２ａを構成する各参
照用セル３ａ，３ｂは、セルブロック１２２ａを構成す
る各メモリセル１０１ａ，１０１ｂと同一工程により同
一寸法形状で、セルブロック１２２ａの近傍に形成され
ている。また、書き込み電流判定回路２ｂを構成する各
参照用セル３ａ，３ｂ（図示略）は、セルブロック１２
２ｂを構成する各メモリセル１０１ａ，１０１ｂと同一
工程により同一寸法形状で、セルブロック１２２ｂの近
傍に形成されている。

【００９８】（３）書き込み動作において、各ワード線
ＷＬａ〜ＷＬｎに接続されているメモリセル１０１ａ，
１０１ｂが選択された場合は、書き込み電流判定回路２
ａを構成する比較回路６（図示略）の制御信号Ｗａに従
って、各電圧制御回路１３２〜１３４の動作が制御され
る。また、書き込み動作において、各ワード線ＷＬｏ〜
ＷＬｚに接続されているメモリセル１０１ａ，１０１ｂ
が選択された場合は、書き込み電流判定回路２ｂを構成
する比較回路６（図示略）の制御信号Ｗｂに従って、各
電圧制御回路１３２〜１３４の動作が制御される。

【００９９】このように、本実施形態によれば、第１実
施形態の作用および効果に加えて、以下の作用および効
果を得ることができる。 （１）各セルブロック１２２ａ，１２２ｂ毎に第１実施
形態と同じ作用および効果を得ることができる。つま
り、セルブロック１２２ａを構成する各メモリセル１０
１ａ，１０１ｂの各チャネル長Ｌ１，Ｌ２のばらつき具
合と、セルブロック１２２ｂを構成する各メモリセル１
０１ａ，１０１ｂの各チャネル長Ｌ１，Ｌ２のばらつき
具合とが異なる場合でも、書き込み電流Ｉｆｇを一定値
（＝基準電流Ｉｒ）にすることができる。

【０１００】（２）大面積のメモリセルアレイ１２２を
製造する際には、メモリセルアレイ１２２を複数のセル
ブロック１２２ａ，１２２ｂに分割する。そして、各ゲ
ートＦＧ，ＣＧを形成するための各エッチング用マスク
を作成するためのリソグラフィ工程については、各セル
ブロック１２２ａ，１２２ｂ毎に行う。このリソグラフ
ィ工程では、各セルブロック１２２ａ，１２２ｂに対し
て同一のレチクルが用いられる。そのため、レチクルの
重ね合わせ誤差に起因して、各メモリセル１０１ａ，１
０１ｂの各チャネル長Ｌ１，Ｌ２のばらつき具合が、各
セルブロック１２２ａ，１２２ｂで異なったものになる
恐れがある。

【０１０１】このように、各セルブロック１２２ａ，１
２２ｂ間でチャネル長Ｌがばらついた場合でも、上記
（１）より、書き込み電流Ｉｆｇを一定にすることがで
きる。 （３）上記（２）より、メモリセルアレイ１２２の全て
のメモリセル１０１について、書き込み動作時間Ｔｐｗ
を一定にすることが可能になり、書き込み後のメモリセ
ル１０１の浮遊ゲート電位Ｖｆｇを精密に制御すること
ができる。

【０１０２】つまり、メモリセルアレイ１２２における
位置的な特性のばらつきに関係なく、メモリセル１０１
の書き込み状態を正確に制御することができる。 （４）上記（２）より、メモリセルアレイ１２２が大面
積化するほど、本実施形態の効果はより顕著に表れる。
従って、大容量のフラッシュＥＥＰＲＯＭを容易に実現
することができる。。

【０１０３】尚、上記各実施形態は以下のように変更し
てもよく、その場合でも同様の作用および効果を得るこ
とができる。 （１）第２実施形態において、メモリセルアレイ１２２
を３つ以上のセルブロックに分割する。この場合も、各
セルブロック毎に書き込み電流判定回路２を設ける。

【０１０４】（２）第２実施形態において、メモリセル
アレイ１２２をワード線ＷＬａ〜ＷＬｚに対応したセル
ブロック１２２ａ，１２２ｂで分割するのではなく、ビ
ット線ＢＬａ〜ＢＬｚまたはソース線ＲＳＬａ〜ＲＳＬ
ｍに対応したセルブロックで分割する。

【０１０５】（３）第１，第２実施形態において、スプ
リットゲート形メモリセル１０１を図１０に示すスプリ
ットゲート形メモリセル２０１に置き代える。この場合
は、ソース電圧制御回路１３２を省き、共通ソース線Ｓ
Ｌを接地する。そして、各動作モードにおいて各部の電
位を図１２に示すように制御する。

【０１０６】（４）第１，第２実施形態において、ソー
ス電圧制御回路１３２をソース電流制御回路に置き代え
る。この場合は、ソース電流制御回路によってセル電流
値Ｉｄを一定値に制御することで、共通ソース線ＳＬを
介して各ソース線ＲＳＬａ〜ＲＳＬｍの電位を図９に示
す各動作モードに対応して制御する。

【０１０７】（５）第１，第２実施形態において、ドレ
イン電圧制御回路１３３をドレイン電流制御回路に置き
代える。この場合は、ドレイン電流制御回路によってセ
ル電流値Ｉｄを一定値に制御することで、ビット線ＢＬ
ｍの電位を図９または図１２に示す各動作モードに対応
して制御する。

【０１０８】（６）第１，第２実施形態において、ソー
ス線デコーダを設ける。ソース線デコーダは、カラムア
ドレスに対応した１本のソース線ＲＳＬａ〜ＲＳＬｍを
選択し、その選択したソース線とソース電圧制御回路１
３２とを接続する。

【０１０９】（７）書き込み電流Ｉｆｇを制御するので
はなく、浮遊ゲート電位Ｖｆｇを制御することで、メモ
リセル１０１の構造的なばらつきに関係なくメモリセル
１０１の書き込み状態を正確に制御する。

【０１１０】（８）書き込み電流Ｉｆｇを制御するので
はなく、書き込み動作時のセル電流Ｉｄを制御すること
で、メモリセル１０１の構造的なばらつきに関係なくメ
モリセル１０１の書き込み状態を正確に制御する。

【０１１１】以上、各実施形態について説明したが、各
実施形態から把握できる請求項以外の技術的思想につい
て、以下にそれらの効果と共に記載する。 （イ）請求項３または請求項４に記載の不揮発性半導体
メモリにおいて、前記書き込み電流判定手段は、基準電
流（Ｉｒ）を生成する基準電流生成回路（５）と、参照
用セル（３ａ，３ｂ）の書き込み電流（Ｉｆｇｃ）と基
準電流（Ｉｒ）とを比較する比較回路（６）とを備えた
不揮発性半導体メモリ。

【０１１２】このようにすれば、書き込み電流が一定値
（＝Ｉｒ）であるかどうかを容易に判定することができ
る。 （ロ）請求項５に記載の不揮発性半導体メモリにおい
て、各セルブロック（１２２ａ，１２２ｂ）に対して、
それぞれ別個に参照用セル（３ａ，３ｂ）が設けられた
不揮発性半導体メモリ。

【０１１３】このようにすれば、メモリセルアレイにお
ける位置的な特性のばらつきに関係なく、メモリセルの
書き込み状態を正確に制御することができる。

【０１１４】

【発明の効果】請求項１に記載の発明によれば、前記電
流または電圧に基づいてメモリセルの書き込み状態を制
御することで、メモリセルの構造的なばらつきに関係な
く、書き込み状態を正確に制御することができる。

【０１１５】請求項２に記載の発明によれば、メモリセ
ルの書き込み電流に基づいてメモリセルの書き込み状態
を制御することで、メモリセルの構造的なばらつきに関
係なく、書き込み状態を正確に制御することができる。

【０１１６】請求項３に記載の発明によれば、参照用セ
ルの書き込み電流に基づいて書き込み制御手段を制御す
ることで、メモリセルの書き込み電流を直接検出するこ
となく、メモリセルの書き込み状態を制御することがで
きる。

【０１１７】請求項４に記載の発明によれば、前記書き
込み電流が基準値よりも少ない場合は増やし、多い場合
は減らすことによって一定にすることで、メモリセルの
書き込み状態を最適に制御することができる。

【０１１８】請求項５に記載の発明によれば、前記各セ
ルブロック毎に制御することで、メモリセルアレイにお
ける位置的な特性のばらつきに関係なく、メモリセルの
書き込み状態を正確に制御することができる。

【０１１９】請求項６に記載の発明によれば、メモリセ
ルの浮遊ゲートの電位に基づいてメモリセルの書き込み
状態を制御することで、メモリセルの構造的なばらつき
に関係なく、書き込み状態を正確に制御することができ
る。

【０１２０】請求項７に記載の発明によれば、メモリセ
ルのセル電流の電位に基づいてメモリセルの書き込み状
態を制御することで、メモリセルの構造的なばらつきに
関係なく、書き込み状態を正確に制御することができ
る。

【０１２１】請求項８〜１０のいずれか１項に記載の発
明によれば、書き込み制御手段を容易に具体化すること
ができる。

【図面の簡単な説明】

【図１】第１実施形態のブロック回路図。

【図２】第１，第２実施形態の参照用セルの断面図。

【図３】第１，第２実施形態の特性図。

【図４】第１，第２実施形態の特性図。

【図５】第２実施形態のブロック回路図。

【図６】第１，第２実施形態および従来の形態のメモリ
セルの断面図。

【図７】第１，第２実施形態および従来の形態のメモリ
セルの断面図。

【図８】従来の形態のブロック回路図。

【図９】第１，第２実施形態および従来の形態の説明
図。

【図１０】従来の形態のメモリセルの断面図。

【図１１】従来の形態のブロック回路図。

【図１２】従来の形態の説明図。

【図１３】第１，第２実施形態および従来の形態の説明
図。

【図１４】第１，第２実施形態および従来の形態のメモ
リセルの断面図。

【図１５】従来の形態の特性図。

【図１６】従来の形態の特性図。

【符号の説明】

Ｓ…ソース Ｄ…ドレイン ＣＧ…制御ゲート Ｉｆｇ，Ｉｆｇｃ…書き込み電流 Ｉｒ…基準電流 Ｉｄ…セル電流 Ｖｆｇ…浮遊ゲート電位 ２…書き込み電流判定回路 ３ａ，３ｂ…参照用セル １０１，１０１ａ，１０１ｂ…メモリセル １３２…ソース電圧制御回路 １３３…ドレイン電圧制御回路 １３４…ゲート電圧制御回路 １４０…制御コア回路

Claims (11)

【特許請求の範囲】
1. 【請求項１】 メモリセルに流れる電流または印加され
   た電圧に基づいて、メモリセルの書き込み状態を制御す
   る不揮発性半導体メモリ。
2. 【請求項２】 浮遊ゲート（ＦＧ）と制御ゲート（Ｃ
   Ｇ）とソース（Ｓ）とドレイン（Ｄ）とチャネル（Ｃ
   Ｈ）とから成る各メモリセル（１０１）と、 ソースとドレインおよび制御ゲートの電位を制御するこ
   とで、メモリセルに対するデータの書き込み動作を制御
   する書き込み制御手段（１３２〜１３４，１４０）と、 メモリセルの浮遊ゲートに流れる書き込み電流（Ｉｆ
   ｇ）を判定し、その判定結果に従って書き込み制御手段
   を制御する書き込み電流判定手段（２）とを備えた不揮
   発性半導体メモリ。
3. 【請求項３】 請求項２に記載の不揮発性半導体メモリ
   において、 前記メモリセルと同一寸法形状の参照用セル（３ａ，３
   ｂ）を備え、 前記書き込み制御手段は、参照用セルのソースとドレイ
   ンおよび制御ゲートの電位を制御することで、参照用セ
   ルの書き込み動作を制御し、 前記書き込み電流判定手段は、参照用セルの浮遊ゲート
   に流れる書き込み電流（Ｉｆｇｃ）を判定し、その判定
   結果に従って書き込み制御手段を制御する不揮発性半導
   体メモリ。
4. 【請求項４】 請求項２または請求項３に記載の不揮発
   性半導体メモリにおいて、前記書き込み電流判定手段
   は、前記書き込み電流が一定値（Ｉｒ）になるように書
   き込み制御手段を制御する不揮発性半導体メモリ。
5. 【請求項５】 請求項２〜４のいずれか１項に記載の不
   揮発性半導体メモリにおいて、 前記メモリセルが複数個マトリックス状に配置されて構
   成されたメモリセルアレイ（１２２）を備え、そのメモ
   リセルアレイは複数のセルブロック（１２２ａ，１２２
   ｂ）に分割され、 その各セルブロックに対して、それぞれ別個に前記書き
   込み電流判定手段が設けられた不揮発性半導体メモリ。
6. 【請求項６】 浮遊ゲート（ＦＧ）と制御ゲート（Ｃ
   Ｇ）とソース（Ｓ）とドレイン（Ｄ）とチャネル（Ｃ
   Ｈ）とから成る各メモリセル（１０１）と、 ソースとドレインおよび制御ゲートの電位を制御するこ
   とで、メモリセルに対するデータの書き込み動作を制御
   する書き込み制御手段（１３２〜１３４，１４０）と、 メモリセルの浮遊ゲートの電位（Ｖｆｇ）を判定し、そ
   の判定結果に従って書き込み制御手段を制御する判定手
   段とを備えた不揮発性半導体メモリ。
7. 【請求項７】 浮遊ゲート（ＦＧ）と制御ゲート（Ｃ
   Ｇ）とソース（Ｓ）とドレイン（Ｄ）とチャネル（Ｃ
   Ｈ）とから成る各メモリセル（１０１）と、 ソースとドレインおよび制御ゲートの電位を制御するこ
   とで、メモリセルに対するデータの書き込み動作を制御
   する書き込み制御手段（１３２〜１３４，１４０）と、 メモリセルのセル電流（Ｉｄ）を判定し、その判定結果
   に従って書き込み制御手段を制御する判定手段とを備え
   た不揮発性半導体メモリ。
8. 【請求項８】 請求項２〜７のいずれか１項に記載の不
   揮発性半導体メモリにおいて、前記書き込み制御手段
   は、 メモリセルのソース（Ｓ）の電位を制御するソース電圧
   制御回路（１３２）と、 メモリセルのドレイン（Ｄ）の電位を制御するドレイン
   電圧制御回路（１３３）と、 メモリセルの制御ゲート（ＣＧ）の電位を制御するゲー
   ト電圧制御回路（１３４）とを備えた不揮発性半導体メ
   モリ。
9. 【請求項９】 請求項２〜８のいずれか１項に記載の不
   揮発性半導体メモリにおいて、前記書き込み制御手段
   は、 メモリセルのソース（Ｓ）に流れる電流を制御すること
   でソースの電位を制御するソース電流制御回路と、 メモリセルのドレイン（Ｄ）の電位を制御するドレイン
   電圧制御回路（１３３）と、 メモリセルの制御ゲート（ＣＧ）の電位を制御するゲー
   ト電圧制御回路（１３４）とを備えた不揮発性半導体メ
   モリ。
10. 【請求項１０】 請求項２〜８のいずれか１項に記載の
    不揮発性半導体メモリにおいて、前記書き込み制御手段
    は、 メモリセルのソース（Ｓ）の電位を制御するソース電圧
    制御回路（１３２）と、 メモリセルのドレイン（Ｄ）に流れる電流を制御するこ
    とでドレインの電位を制御するドレイン電流制御回路
    と、 メモリセルの制御ゲート（ＣＧ）の電位を制御するゲー
    ト電圧制御回路（１３４）とを備えた不揮発性半導体メ
    モリ。
11. 【請求項１１】 請求項１〜１０のいずれか１項に記載
    の不揮発性半導体メモリにおいて、前記メモリセルはス
    プリットゲート型である不揮発性半導体メモリ。