JP3342878B2

JP3342878B2 - 不揮発性半導体記憶装置

Info

Publication number: JP3342878B2
Application number: JP16709291A
Authority: JP
Inventors: 滋渥美
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-07-08
Filing date: 1991-07-08
Publication date: 2002-11-11
Anticipated expiration: 2017-11-11
Also published as: JPH0512889A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的消去・再書込み
可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に係
り、特にトンネル・オキサイド型不揮発性メモリセルの
アレイを用いたＥＥＰＲＯＭにおいてメモリセルが過消
去されるのを防止する回路に関する。

【０００２】

【従来の技術】従来、ＥＥＰＲＯＭのメモリセルとし
て、積層ゲート構造（スタック・ゲート）を有するＭＯ
Ｓトランジスタからなるメモリセルに対して、データの
書き込みはドレイン側からホット・エレクトロンの注入
により行われ、データの消去はソース側に高電圧を与え
てトンネル電流により行われるものが知られている。こ
のようなメモリセルは、トンネル・オキサイド型ＥＰＲ
ＯＭ（EPROM with TunnelOxide ）セルと呼ばれてお
り、以下、ＥＴＯＸ（米国インテル社登録商標）型セル
と記す。

【０００３】図９（Ａ）はＥＴＯＸ型セルの断面構造を
示しており、 101は第１導電型の半導体基板、 102およ
び 103はこの半導体基板101 の表面に選択的に設けら
れ、半導体基板とは逆の第２導電型の第１不純物領域
（ソース）および第２不純物領域（ドレイン）、 104は
上記半導体基板表面上に形成されたゲート絶縁膜（トン
ネル絶縁膜）、105 は上記半導体基板上のソース・ドレ
イン間で上記ゲート絶縁膜104 を介して設けられたフロ
ーティングゲート（浮遊ゲート電極）、106 は上記フロ
ーティングゲート上に層間絶縁膜107 を介して設けられ
たコントロールゲート（制御ゲート電極）である。この
ようなＥＴＯＸ型セルの各動作モードにおける印加電圧
の一例を図１０に示す。

【０００４】即ち、上記したＥＴＯＸ型セルが行列状に
配列されたメモリセルアレイを有するＥＥＰＲＯＭにお
いて、選択されたＥＴＯＸ型セルに対するデータの書き
込み、消去、読み出しは次のように行われる。

【０００５】データの書き込み（プログラム）時には、
図９（Ｂ）に示すように、ソース 102にはソース電圧Ｖ
S として低電圧（例えば０Ｖ）、基板にも低電圧（例え
ば０Ｖ）、コントロールゲート 106にはコントロールゲ
ート電圧ＶCGとして外部から供給される高電圧あるいは
内部昇圧電圧である書込み電圧Ｖppがそれぞれ与えら
れ、ドレイン 103にはドレイン電圧ＶD として高電圧が
与えられる。すると、ドレイン・ソース間にオン電流が
流れ、ドレイン近傍でホット・エレクトロンおよびホッ
ト・ホールの対が発生する。そして、ホールは基板電流
として基板 101に流れるが、ホット・エレクトロンがフ
ローティングゲート 105に注入されることにより、トラ
ンジスタのコントロールゲート 106からみた閾値が上昇
し、書き込みが完了する（例えば初期状態の閾値が２
Ｖ、書き込み後の閾値が５Ｖになる）。

【０００６】データの消去は、図９（Ｃ）に示すよう
に、ソース 102に高電圧Ｖpp、コントロールゲート 106
に低電圧（例えば０Ｖ）がそれぞれ与えられ、ドレイン
103がフローティング状態に設定されることにより行な
われる。この時、コントロールゲート 106・フローティ
ングゲート 105間の容量とフローティングゲート 105・
ソース 102間の容量との容量比およびソース電圧ＶS に
応じてフローティングゲート電位ＶFGが設定され、ソー
ス 102とフローティングゲート 105との間のトンネル絶
縁膜 104にフゥラー・ノルトハイム（Fowler−Nordhei
m）トンネル電流が流れることによりフローティングゲ
ート 105からエレクトロンが抜かれ、消去が完了する
（閾値が書き込み前の状態になる）。

【０００７】データの読み出しは、ＥＴＯＸ型セルのソ
ース 102に低電圧（例えば０Ｖ）、コントロールゲート
106に電源電圧Ｖcc（例えば５Ｖ）、ドレイン 103に読
み出し中間電圧（例えば１Ｖ）がそれぞれ与えられ、Ｅ
ＴＯＸ型セルのオン／オフ状態に応じてデータの論理レ
ベルが判定される。

【０００８】上記ＥＴＯＸ型セルを使用した従来のＥＥ
ＰＲＯＭは、データの書き込みは１ビット毎、消去は全
セルのソースに同時に高電圧を印加して全ビット一括で
行なわれている（フラッシュ消去）。

【０００９】ところで、ＥＴＯＸ型セルの特性にはばら
つきがあり、同じ時間だけソース 102に高電圧を印加し
た後の閾値のばらつきはかなり大きい。例えば最も閾値
の高いセルと最も閾値の低いセルとの閾値の差は２Ｖに
もなる。今後、大容量化が進み、一括消去時の閾値のば
らつきはさらに大きくなることが予想される。

【００１０】一方、従来、ＥＴＯＸ型セルを使用したＥ
ＥＰＲＯＭの一括消去時には、インテリジェント・イレ
ーズ・シーケンスが採用されている。これは、一括消去
時に、最も消去しにくいセルの閾値が所定のレベルまで
低下するまでソースに高電圧を印加する方式であり、全
ビットが消去されるまで、消去→ベリファイ→消去のル
ープを繰り返していく。

【００１１】しかし、このインテリジェント・イレーズ
・シーケンスは、最も消去しにくいセルの消去に要する
時間で消去時間が決まるので、消去し易いセルに対して
は過度な電気的ストレスが印加され、フローティングゲ
ートから電荷を引き抜き過ぎてメモリセルがデプレッシ
ョン化してしまうという過消去が発生する。これによ
り、アクセスタイムの劣化を招き、最悪の場合には、デ
プレッション化したメモリセルとビット線を共有するメ
モリセル群の全てがオン状態であると判定されてしまう
ことになり、正常に機能することが不可能になる。この
ような過消去の問題は、ＥＥＰＲＯＭの大容量化に伴っ
て、セルの閾値のばらつきが大きくなると、ますます発
生し易くなる。

【００１２】

【発明が解決しようとする課題】上記したように従来の
ＥＥＰＲＯＭは、インテリジェント・イレーズ・シーケ
ンスを採用した一括消去に際して、閾値のばらつきによ
り消去し易くなっているセルに過消去が発生するという
問題があった。

【００１３】本発明は上記の問題点を解決すべくなされ
たもので、消去に際して、閾値のばらつきにより消去し
易くなっているセルが存在してもその過消去を防止し得
る不揮発性半導体記憶装置を提供することを目的とす
る。

【００１４】

【課題を解決するための手段】本発明は、積層ゲート構
造を有する１個のＭＯＳトランジスタで構成され、ドレ
インおよびコントロールゲートに高電圧が与えられるこ
とによりデータ書き込みを行い、ゲートに低電圧が与え
られると共にソースに高電圧が与えられることによりデ
ータ消去を行うトンネル・オキサイド型不揮発性メモリ
セル群が行列状に配列されたメモリセルアレイと、この
メモリセルアレイが複数個に分割されたブロックにそれ
ぞれ設けられたソース線と、データ消去モード時に高電
圧が与えられる電源ノードにソースが接続され、上記各
ソース線にそれぞれ対応してドレインが接続されたエン
ハンスメント型でＰチャネルの第１のトランジスタと、
定電流源と、上記電源ノードにソースが接続され、ゲー
ト・ドレイン相互が接続され、このゲート・ドレイン接
続点が上記定電流源に接続され、かつゲートが上記第１
のトランジスタのゲートと接続されて上記第１のトラン
ジスタと共にカレントミラー回路を形成するエンハンス
メント型でＰチャネルの第２のトランジスタとを具備す
ることを特徴とする。

【００１５】

【作用】メモリセルのデータ消去に際して、あるブロッ
クにおいて閾値のばらつきにより消去し易くなっている
セルの閾値が一定レベルより低下すると、このセルがオ
ン状態になってソース・ドレイン間に電流が流れ始め
る。この際、メモリセルに流れる電流の値が絞られるの
で、上記セルが所属するブロックのソース線電位が急速
に低下し、セルのソース・フローティングゲート間の電
気的ストレスが緩和され、消去速度が遅くなり、過消去
が防止される。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明のＥＥＰＲＯＭの第１実施
例を示すブロック回路図である。

【００１７】１はメモリセルアレイ、２は行デコード回
路、３は列デコード回路、４はモード切り換え回路、５
はモード設定信号発生回路、６は読み出し用中間電位発
生回路、７は消去用中間電位発生回路である。上記メモ
リセルアレイ１は複数ブロックに分割されており、１個
のブロックを代表的に取り出してその一部を図２に示し
ている。

【００１８】図２はこの発明の途中で考えられた構成を
示しており、11，…，11はそれぞれ図９（Ａ）に示した
ようなＥＴＯＸ型セル、12，…，12はそれぞれ少なくと
も１層が多結晶シリコン層（例えば多結晶シリコン層の
みもしくはシリサイド層やポリサイド層）からなり、そ
れぞれ同一行に配置された複数個のＥＴＯＸ型セル11の
ゲートが共通に接続されたワード線である。13，…，13
はそれぞれ同一行のＥＴＯＸ型セル11のソースが共通に
接続され、拡散領域で構成された共通ソース拡散配線で
あり、ワード線12と並行する方向に延長して配置されて
いる。14はブロック内の上記各共通ソース拡散配線13同
士を電気的に接続するアルミニウム等の金属を用いて構
成されたソース配線（ブロックソース配線）である。1
5，…，15はそれぞれ同一列に配置された複数個のＥＴ
ＯＸ型セル11のドレインが共通に接続され、アルミニウ
ム等の金属を用いて構成されたビット線であり、ワード
線12，…，12と交差する方向に延長して配置されてい
る。

【００１９】また、図１のＥＥＰＲＯＭは複数ビット構
成（複数ビット並列にデータの読み出し／書き込みが行
われる）を想定しており、上記複数個のＥＴＯＸ型セル
11はビット線単位でその並列ビット数分に分割されてお
り、各分割されたそれぞれの複数のビット線15，…，15
は列選択用のトランジスタ16を介してセンスアンプに共
通に接続されている。

【００２０】本発明では、メモリセルアレイの各ブロッ
ク別のブロックソース配線14に別々にソース電位を供給
している。この場合、消去モード時に高電位Ｖpp（例え
ば１２Ｖ）が与えられる内部電源ノードＳＷと上記ブロ
ックソース配線14との間にＰチャネルＭＯＳトランジス
タ18および高抵抗負荷19が直列に接続されており、上記
ブロックソース配線14と接地電位Ｖssとの間にＮチャネ
ルＭＯＳトランジスタ20が接続されている。そして、上
記ＰチャネルＭＯＳトランジスタ18のゲートおよびＮチ
ャネルＭＯＳトランジスタ20のゲートには、消去モード
時に“Ｌ”レベルになる反転消去信号／ERASE が与えら
れる。

【００２１】さらに、21は正の定電圧（例えば１Ｖ）を
発生する定電圧発生回路（図１中の消去用中間電位発生
回路７に相当する。）、22, …,22 は上記定電圧発生回
路21と前記ビット線15，…，15との間にそれぞれ接続さ
れ、消去モード時にのみオン状態になり、それ以外のモ
ード（読み出し／書き込み）時にはオフ状態になるトラ
ンスファゲートである。このトランスファゲート、22,
…,22 は、消去モード時に“Ｈ”レベルになる消去信号
ERASE がゲートに与えられるＮチャネルＭＯＳトランジ
スタからなる。

【００２２】このような構成において、各ＥＴＯＸ型セ
ルのドレイン電位ＶD はビット線15を通じて与えられ、
コントロールゲート電位ＶCGはワード線12を通じて与え
られ、ソース電位ＶS はブロックソース線14および共通
ソース拡散配線13を通じて与えられる。

【００２３】上記ＥＥＰＲＯＭにおけるデータ書き込み
は、選択された１本のビット線15に高電圧を与えると共
に選択された１本のワード線12に高電圧Ｖppを与え、か
つ、内部電源ノードＳＷを接地電位にすることにより、
図９（Ｂ）を参照して前述したような原理で行われる。
なお、非選択状態のワード線は接地電位Ｖssが与えら
れ、非選択状態のビット線は接地電位Ｖssが与えられ
る。

【００２４】データ消去は、全てのワード線12に接地電
位Ｖssを与え、列選択用のトランジスタ16をオフ状態に
し、内部電源ノードＳＷに高電圧Ｖppを与えることによ
り、図９（Ｃ）を参照して前述したような原理で行われ
る。この消去に際して、ドレインを従来と同様にフロー
ティング状態にしてもよいが、本例では、トランスファ
ゲート22をオン状態にし、定電圧発生回路21からの定電
圧をビット線15を介してドレインに与えた状態にして行
う。

【００２５】データ読み出しは、内部電源ノードＳＷに
接地電位Ｖssを与え、選択された１本のワード線12に電
源電圧Ｖcc（例えば５Ｖ）、選択された１本のビット線
15に読み出し中間電圧（例えば１Ｖ）がそれぞれ与えら
れ、ＥＴＯＸ型セルのオン／オフ状態に応じてデータの
論理レベルが判定される。なお、非選択状態のワード線
は接地電位Ｖssが与えられ、非選択状態のビット線は電
圧が印加されない（フローティング状態）。

【００２６】上記実施例のＥＥＰＲＯＭによれば、ＥＴ
ＯＸ型セルの一括消去に際して、あるブロックにおいて
閾値のばらつきにより消去し易くなっているセルの閾値
が一定レベルより低下すると、このセルがオン状態にな
ってソース・ドレイン間に電流が流れ始める。この際、
高抵抗負荷19によって電流値が絞られているので、上記
セルが所属するブロックのソース線電位が急速に低下
し、セルのソース・フローティングゲート間の電気的ス
トレスが緩和され、消去速度が遅くなり、過消去が防止
される。

【００２７】このようにＥＴＯＸ型セルの消去状態に応
じて消去モード時のソース電位ＶSをメモリ内部で制御
できるので、一括消去に際して従来のインテリジェント
・イレーズ・シーケンスを採用しなくても、消去パルス
電圧の一回の印加により、セルの過消去をまねくことな
く全ビットを消去することができ、ユーザーの負担が軽
くなる。次に、前記したようにＥＴＯＸ型セルのドレイ
ンに定電圧を与えた状態にして消去を行う理由を説明す
る。

【００２８】図３は、上記ＥＴＯＸ型セルの各部の容量
成分Ｃ1 〜Ｃ4を示している。Ｃ1はコントロールゲート
・フローティングゲート間容量、Ｃ2 はフローティング
ゲート・ソース間容量、Ｃ3 はフローティングゲート・
基板間容量、Ｃ4 はフローティングゲート・ドレイン間
容量である。消去時には、ソース電位ＶS が１２Ｖ、コ
ントロールゲート電位ＶCGが０Ｖであり、仮にドレイン
電位ＶD を０Ｖに設定するとすると、フローティングゲ
ート電位ＶFGは、ＶFG＝ＶS ・Ｃ2 ／（Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 ）になる。ここで、ＥＴＯＸ型セルのゲート絶縁膜 104の
厚さが１０ｎｍ、層間絶縁膜 107の厚さが２０ｎｍ程度
であると仮定し、実際のメモリセルの形状から計算した
ＶFGの値は、約２Ｖである。この場合、書き込み状態の
セルと非書き込み状態のセルとでは、フローティングゲ
ート 105の電子蓄積量に応じて若干異なる。一般に、フ
ローティングゲート 105からみた閾値ＶTH(FG)は１Ｖ程
度に設定されているので、ＶD ＝０Ｖに設定すると、初
期状態でもソース 102からドレイン103に電流が流れて
しまう。これは、メモリセルが十分に消去されないうち
にソース電位が下がってしまうことになり、望ましくな
い。そこで、消去時のドレイン電位ＶD として、初期状
態でＶS ＝１２Ｖの時にオフ状態になるような消去中間
電位に設定することが望ましい。即ち、ＶFG＝２Ｖ、Ｖ
(TH)FG＝１Ｖであるから、消去中間電位としてＶD ＝
０．５〜１Ｖが最適である。

【００２９】図４は、上記したような消去中間電位を発
生するための定電圧発生回路21の一例を示す回路図であ
る。ここで、41はエンハンスメント型のＰチャネルＭＯ
Ｓトランジスタ、42〜46はエンハンスメント型のＮチャ
ネルＭＯＳトランジスタ、47〜49はデプレッション型の
ＮチャネルＭＯＳトランジスタである。Ｖcc電位ノード
とＶss電位ノードとの間に、Ｐチャネルトランジスタ4
1、ゲート・ソース相互が接続されたＮチャネルトラン
ジスタ47、ドレイン・ゲート相互が接続されたＮチャネ
ルトランジスタ42およびゲート・ソース相互が接続され
たＮチャネルトランジスタ48が直列に接続されており、
上記Ｎチャネルトランジスタ47および42の直列接続点と
Ｖss電位ノードとの間にＮチャネルトランジスタ43が接
続されている。また、Ｖcc電位ノードとＶss電位ノード
との間に、ゲート・ソース相互が接続されたＮチャネル
トランジスタ49、Ｎチャネルトランジスタ44および45が
直列に接続されており、上記Ｎチャネルトランジスタ49
のソースおよびＮチャネルトランジスタ45のゲートが接
続されている。そして、前記Ｎチャネルトランジスタ47
および42の直列接続点と上記Ｎチャネルトランジスタ44
のゲートが接続されている。さらに、Ｖcc電位ノードと
前記Ｎチャネルトランジスタ44および45の直列接続点
（定電圧出力ノード）との間にＮチャネルトランジスタ
46が接続され、このトランジスタ46のゲートが前記Ｎチ
ャネルトランジスタ44のゲートに接続されている。そし
て、消去信号ERASE がインバータ回路40により反転され
て前記Ｎチャネルトランジスタ41および43の各ゲートに
与えられる。

【００３０】図５は、図１のＥＥＰＲＯＭの一部を示す
回路図である。この実施例は、前記図２中のＰチャネル
トランジスタ18および高抵抗負荷19を定電流性負荷50に
置き換えたものである。この定電流性負荷50の一例とし
ては、消去モード時に高電位Ｖppになる内部電源ノード
ＳＷに基板・ソースが接続されたＰチャネルＭＯＳトラ
ンジスタが用いられている。このトランジスタ50のゲー
トには、基準電位発生回路51からの基準電位が与えられ
る。この基準電位発生回路51は、前記内部電源ノードＳ
ＷとＶss電位ノードとの間に、ゲート・ドレイン相互が
短絡接続されたエンハンスメント型のＰチャネルＭＯＳ
トランジスタ52、エンハンスメント型のＮチャネルＭＯ
Ｓトランジスタ53、定電流源（例えばゲート・ソース相
互が接続されたデプレッション型のＮチャネルＭＯＳト
ランジスタ54）が直列に接続されており、さらに、前記
内部電源ノードＳＷと上記Ｐチャネルトランジスタ52の
ゲートとの間にエンハンスメント型のＰチャネルＭＯＳ
トランジスタ55が接続されている。そして、消去信号Er
ase が上記Ｐチャネルトランジスタ55および前記Ｎチャ
ネルトランジスタ53の各ゲートに与えられる。なお、20
は前記したようにブロックソース配線14と接地電位Ｖss
との間に接続されたＮチャネルＭＯＳトランジスタであ
る。

【００３１】上記Ｐチャネルトランジスタ52および前記
Ｐチャネルトランジスタ50はカレントミラー回路を形成
しており、上記トランジスタ52の電流はデプレッション
型の定電流源用のトランジスタ54で決定される。従っ
て、このＰチャネルトランジスタ52のサイズを十分に大
きくしておけば、上記トランジスタ52および50の電流は
大きくなり、トランジスタ50の特性は殆んど定電流型と
なる。この定電流の値は、前記デプレッション型の定電
流源用のトランジスタ54のサイズおよびトランジスタ52
・50のサイズ比により任意に設定することができる。

【００３２】図６は、前記高抵抗負荷19あるいは上記定
電流性負荷50を用いた場合におけるソース線電位ＶS 対
負荷電流の特性例を示している。ＥＴＯＸ型セルの消去
時には、通常、ソースから基板に向けてバンド・ツー・
バンド・トンネリング（Bandto Band Tunnellig）電流
と呼ばれる微少な電流が流れる。このため、セルの閾値
が低下し、セルがオン状態になる前でもソースから若干
のリーク電流（図中点線で示す）が流れると考えられ
る。負荷が抵抗性だと、このリーク電流によってソース
電位ＶS が低下し、セルのソース・フローティングゲー
ト間の電界を弱めることになるので好ましくない。定電
流性負荷50を用いた場合には、負荷電流＞リーク電流と
しておけば、リーク電流によるソース電位ＶS の低下は
殆んど生じなくり、高抵抗負荷19を用いる場合よりも好
ましいといえる。

【００３３】上記実施例のＥＥＰＲＯＭにおいては、Ｅ
ＴＯＸ型セルの一括消去に際して、ブロック内のあるセ
ルの閾値が一定レベルより低下し、このセルがオン状態
になってソース・ドレイン間に電流が流れ始めた時、ソ
ース配線からドレインに流れる電流の合計がある一定値
を越えるとソース電位が急激に降下する。これにより、
ソース・フローティングゲート間の電気的ストレスが緩
和され、消去速度が遅くなり、過消去が防止される。

【００３４】なお、図５の回路では、定電流性負荷用ト
ランジスタ50の電流はデプレッション型のトランジスタ
54で決定されているが、ＥＴＯＸ型セルのバンド・ツー
・バンド・トンネリング電流をモニターしながら定電流
の値を決めることも可能であり、その一例を図７に示
す。

【００３５】図７の回路は、図５の回路中のデプレッシ
ョン型のトランジスタ54に代えて、複数個のエンハンス
メント型のＮチャネルＭＯＳトランジスタ711 〜71n が
並列接続され、これらの各ゲートにゲート電位発生回路
72からの負電圧（あるいは接地電位）が印加されている
点が異なり、その他は図５の回路と同じであるので図５
中と同一符号を付している。上記Ｎチャネルトランジス
タ711 〜71n の個数は、ブロック当りのセルの個数をモ
ニターし得る数（ブロック当りのセル数と同じオーダー
の数）に設定される。ここで、Ｎチャネルトランジスタ
711 〜71n の各ゲートに負電圧を印加する理由は、ソー
ス・ゲート間の電界を強くして前記バンド・ツー・バン
ド・トンネリング電流を流れ易くするためである。換言
すれば、消去前の状態のセルのフローティングゲートに
電子が注入されていてフローティングゲートの電位が負
になっていることをモニターするためである。

【００３６】図７の回路を用いれば、プロセス条件の変
動による実際のメモリセルのバンド・ツー・バンド・ト
ンネリング電流の変動をモニターしながら定電流の値を
決めることが可能である。

【００３７】なお、本発明は、セルアレイを複数個のブ
ロック単位に分割し、ブロック単位で消去を行うことが
可能なＥＥＰＲＯＭに対しても適用することが可能であ
る。この場合には、図２、図５、図７の回路において、
選択されたブロックに対応するブロックソース線14のみ
高電位Ｖppとし、それ以外のブロックに対応するブロッ
クソース線14は接地電位にしておけばよく、その一例を
図８に示す。

【００３８】図８の回路は、図５の回路中の内部電源ノ
ードＳＷと定電流性負荷用のＰチャネルトランジスタ50
との間にブロック選択用のエンハンスメント型のＰチャ
ネルトランジスタ81が付加挿入され、ブロックソース線
14と接地電位Ｖssとの間にブロック選択用のエンハンス
メント型のＮチャネルトランジスタ82が付加接続されて
いる点が異なり、その他は図５の回路と同じであるので
図５中と同一符号を付している。上記Ｐチャネルトラン
ジスタ81およびＮチャネルトランジスタ82の各ゲートに
は、ブロック選択時に“Ｌ”レベルになるブロック選択
信号が与えられる。

【００３９】

【発明の効果】上述したように本発明によれば、消去に
際して、閾値のばらつきにより消去し易くなっているセ
ルが存在してもその過消去を防止し得る不揮発性半導体
記憶装置を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係るＥＥＰＲＯＭを示す
ブロック回路図。

【図２】この発明の途中で考えられた図１のＥＥＰＲＯ
Ｍにおけるメモリセルアレイの一部を示す回路図。

【図３】図２中のＥＴＯＸ型セルの各部の容量成分を示
す図。

【図４】図２中の定電圧発生回路の一例を示す回路図。

【図５】本発明に係るＥＥＰＲＯＭの一部を示す回路
図。

【図６】図２中の高抵抗負荷および図５中の定電流特性
負荷の特性例を示す図。

【図７】図５の回路の一部の変形例を示す回路図。

【図８】本発明の第２実施例に係るＥＥＰＲＯＭの一部
を示す回路図。

【図９】ＥＴＯＸ型セルの断面構造および各動作モード
での印加電圧を示す図。

【図１０】ＥＴＯＸ型セルの各動作モードにおける印加
電圧の一例を示す図。

【符号の説明】

１…メモリセルアレイ、２…行デコード回路、３…列デ
コード回路、４…モード切り換え回路、５…モード設定
信号発生回路、６…書込み中間電位発生回路、７…消去
中間電位発生回路、８…読み出し中間電位発生回路、11
…ＥＴＯＸ型セル、12…ワード線、13…共通ソース拡散
配線、14…ソース配線（ブロックソース配線）、15…ビ
ット線、ＳＷ…内部電源ノード、18、41、50、52、55、
81…エンハンスメント型のＰチャネルトランジスタ、19
…高抵抗負荷、20、22、42〜46、53、711 〜71n 、82…
エンハンスメント型のＮチャネルトランジスタ、21…定
電圧発生回路、51…基準電位発生回路、47〜49、54…デ
プレッション型のＮチャネルトランジスタ、72…ゲート
電位発生回路。

Claims

(57)【特許請求の範囲】

【請求項１】積層ゲート構造を有する１個のＭＯＳト
ランジスタで構成され、ドレインおよびコントロールゲ
ートに高電圧が与えられることによりデータ書き込みを
行い、ゲートに低電圧が与えられると共にソースに高電
圧が与えられることによりデータ消去を行うトンネル・
オキサイド型不揮発性メモリセル群が行列状に配列され
たメモリセルアレイと、このメモリセルアレイが複数個に分割されたブロックに
それぞれ設けられたソース線と、データ消去モード時に高電圧が与えられる電源ノードに
ソースが接続され、上記各ソース線にそれぞれ対応して
ドレインが接続されたエンハンスメント型でＰチャネル
の第１のトランジスタと、定電流源と、上記電源ノードにソースが接続され、ゲート・ドレイン
相互が接続され、このゲート・ドレイン接続点が上記定
電流源に接続され、かつゲートが上記第１のトランジス
タのゲートと接続されて上記第１のトランジスタと共に
カレントミラー回路を形成するエンハンスメント型でＰ
チャネルの第２のトランジスタとを具備することを特徴
とする不揮発性半導体記憶装置。
【請求項２】請求項１記載の不揮発性半導体記憶装置
において、前記定電流源は、電流通路が並列接続された複数個のエ
ンハンスメント型のトランジスタと、上記複数個のエン
ハンスメント型のトランジスタの各ゲートにバイアス電
位を印加するゲート電位発生回路とを具備することを特
徴とする不揮発性半導体記憶装置。
【請求項３】請求項１記載の不揮発性半導体記憶装置
において、さらに、正の定電圧を発生する定電圧発生回路と、この
定電圧発生回路と前記メモリセルアレイのビット線との
間に接続され、消去モード時にのみオン状態になり、そ
れ以外のモード時にはオフ状態になるトランスファゲー
トとを具備することを特徴とする不揮発性半導体記憶装
置。