JP3406077B2 - 不揮発性半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に、チャージポンプを有する不揮発性半
導体記憶装置において、このチャージポンプの負荷の変
動を抑制する手段を備えた不揮発性半導体記憶装置に関
するものである。

【０００２】

【従来の技術】従来から、不揮発性半導体記憶装置の一
例として、フラッシュメモリは知られている。このフラ
ッシュメモリの中でも、ＤＩＮＯＲ（ＤＩｖｉｄｅｄ
ｂｉｔ−Ｌｉｎｅ ＮＯＲ）型のフラッシュメモリと呼
ばれるものが、TECHNICAL REPORT OF IEICE. Vol.93 N
o.74 P.15 〜P.20に開示されている。

【０００３】上記のＤＩＮＯＲ型フラッシュメモリで
は、フローティングゲート（電荷蓄積電極）に電子が蓄
積された状態が消去状態となる。そして、フローティン
グゲートから電子が引抜かれた状態が書込（プログラ
ム）状態となる。つまり、一般に知られているＮＯＲ型
フラッシュメモリと逆の動作が行なわれることになる。
ただし、ＮＯＲ型フラッシュメモリにおいて消去動作に
要求される時間が１００ｍｓｅｃ．〜１ｓｅｃ．程度で
あるのに対し、ＤＩＮＯＲ型フラッシュメモリの書込動
作に要求される時間は〜１００μｓｅｃ．程度と短いも
のとなる。

【０００４】図１２は、上記のＤＩＮＯＲ型フラッシュ
メモリの構成を示すブロック図である。この図１２を用
いて、ＤＩＮＯＲ型フラッシュメモリの構成および動作
について以下に説明する。

【０００５】図１２を参照して、メモリセルアレイ部１
５は、セクタＳＥ１，ＳＥ２に分割されている。メモリ
セルアレイ部１５は、セクタＳＥ１，ＳＥ２にそれぞれ
対応するセレクトゲートＳＧ１，ＳＧ２を含む。メモリ
セルアレイ部１５は、ｐウェル領域１６内に形成され
る。

【０００６】メモリセルアレイ部１５には２つの主ビッ
ト線ＭＢ０，ＭＢ１が配列される。主ビット線ＭＢ０，
ＭＢ１はそれぞれＹゲート１７内のＹゲートトランジス
タＹＧ０，ＹＧ１を介してセンスアンプ３および書込回
路４に接続される。

【０００７】主ビット線ＭＢ０に対応して２つの副ビッ
ト線ＳＢ０１，ＳＢ０２が設けられ、主ビット線ＭＢ１
に対応して２つの副ビット線ＳＢ１１，ＳＢ１２が設け
られる。副ビット線ＳＢ０１，ＳＢ１１に交差するよう
にワード線ＷＬ０，ＷＬ１が配列され、副ビット線ＳＢ
０２，ＳＢ１２に交差するようにワード線ＷＬ２，ＷＬ
３が配列される。

【０００８】副ビット線ＳＢ０１，ＳＢ０２，ＳＢ１
１，ＳＢ１２とワード線ＷＬ０〜ＷＬ３との交点にはそ
れぞれメモリセル（メモリトランジスタ）Ｍ００〜Ｍ０
３，Ｍ１０〜Ｍ１３が設けられる。メモリセルＭ００，
Ｍ０１，Ｍ１０，Ｍ１１はセクタＳＥ１に含まれ、メモ
リセルＭ０２，Ｍ０３，Ｍ１２，Ｍ１３はセクタＳＥ２
に含まれる。

【０００９】各メモリセルのドレインは対応する副ビッ
ト線に接続され、コントロールゲートは対応するワード
線に接続され、ソースはソース線ＳＬに接続される。

【００１０】セレクトゲートＳＧ１はセレクトゲートト
ランジスタＳＧ０１，ＳＧ１１を含み、セレクトゲート
ＳＧ２はセレクトゲートトランジスタＳＧ０２，ＳＧ１
２を含む。副ビット線ＳＢ０１，ＳＢ０２はそれぞれセ
レクトゲートトランジスタＳＧ０１，ＳＧ０２を介して
主ビット線ＭＢ０に接続される。副ビット線ＳＢ１１，
ＳＢ１２はそれぞれセレクトゲートトランジスタＳＧ１
１，ＳＧ１２を介して主ビット線ＭＢ１に接続される。

【００１１】アドレスバッファ９は、外部から与えられ
るアドレス信号を受け、Ｘアドレス信号をＸデコーダ１
０に与え、Ｙアドレス信号をＹデコーダ８に与える。Ｘ
デコーダ１０は、Ｘアドレス信号に応答して複数のワー
ド線ＷＬ０〜ＷＬ３のうちいずれかを選択する。Ｙデコ
ーダ８は、Ｙアドレス信号に応答して複数の主ビット線
ＭＢ０，ＭＢ１のいずれかを選択する選択信号を発生す
る。

【００１２】Ｙゲート１７内のＹゲートトランジスタ
は、それぞれ選択信号に応答して主ビット線ＭＢ０，Ｍ
Ｂ１をセンスアンプ３および書込回路４に接続する。読
出時には、センスアンプ３が、主ビット線ＭＢ０または
主ビット線ＭＢ１上に読出されたデータを検知し、デー
タ入力バッファ２を介して外部に出力する。書込時に
は、外部から与えられるデータがデータ入出力バッファ
２を介して書込回路４に与えられ、書込回路４はそのデ
ータに従って主ビット線ＭＢ０，ＭＢ１にプログラム電
圧を与える。

【００１３】高電圧発生回路５，６は外部から電源電圧
Ｖｃｃ（たとえば５Ｖ）を受け、高電圧を発生する。負
電圧発生回路７は外部から電源電圧Ｖｃｃを受け、負電
圧を発生する。ベリファイ電圧発生回路１１は、外部か
ら与えられる電源電圧Ｖｃｃを受け、ベリファイ時に選
択されたワード線に所定のベリファイ電圧を与える。ウ
ェル電位発生回路１２は、消去時に、ｐウェル領域１６
に負電圧を印加する。ソース制御回路１３は、消去時
に、ソース線ＳＬに負電圧を与える。セレクトゲートデ
コーダ１４は、アドレスバッファ９からのアドレス信号
の一部に応答して、セレクトゲートＳＧ１，ＳＧ２を選
択的に活性化する。

【００１４】書込／消去制御回路１は、外部から与えら
れる制御信号に応答して、各回路の動作を制御する。

【００１５】次に、上述の構成を有するＤＩＮＯＲ型フ
ラッシュメモリの動作について表１を用いて説明する。

【００１６】

【表１】

【００１７】（１） セクタ消去動作 ここでは、セクタＳＥ１を一括消去するものと仮定す
る。まず、書込／消去制御回路１にセクタ一括消去動作
を指定する制御信号が与えられる。それにより、高電圧
発生回路６および負電圧発生回路７が活性化される。

【００１８】高電圧発生回路６は、Ｘデコーダ１０に高
電圧（１０Ｖ）を与える。Ｘデコーダ１０は、セクタＳ
Ｅ１のワード線ＷＬ０，ＷＬ１に高電圧（Ｖｃｇ＝１０
Ｖ）を印加し、セクタＳＥ２のワード線ＷＬ２，ＷＬ３
に０Ｖを印加する。負電圧発生回路７は、Ｙデコーダ８
およびウェル電位発生回路１２に負電圧を与える。Ｙデ
コーダ８は、Ｙゲート１７内のＹゲートトランジスタＹ
Ｇ０，ＹＧ１に負電圧を印加する。それにより、主ビッ
ト線ＭＢ０，ＭＢ１はフローティング状態になる。ソー
ス制御回路１３は、ソース線ＳＬに負電圧（Ｖｓ＝−８
Ｖ）を印加する。また、ウェル電位発生回路１２は、ｐ
ウェル領域１６に負電圧（Ｖｂｂ＝−８Ｖ）を印加す
る。セレクトゲートデコーダ１４は、セレクトゲートＳ
Ｇ１，ＳＧ２をオフ状態にする。

【００１９】このようにして、選択セクタＳＥ１内のメ
モリセルおよび非選択セクタＳＥ２内のメモリセルに、
表１の〈１〉に示される電圧が印加される。その結果、
セクタＳＥ１内のすべてのメモリセルは消去状態とな
る。

【００２０】（２） 書込動作 ここでは、メモリセルＭ００をプログラムするものと仮
定する。すなわち、メモリセルＭ００にデータ“０”を
書込み、メモリセルＭ１０はデータ“１”を保持する。

【００２１】まず、書込／消去制御回路１に、プログラ
ム動作を指定する制御信号が与えられる。それにより、
高電圧発生回路５および負電圧発生回路７が活性化され
る。

【００２２】負電圧発生回路７はＸデコーダ１０に負電
圧を与える。Ｘデコーダ１０は、アドレスバッファ９か
ら与えられるＸアドレス信号に応答してワード線ＷＬ０
を選択し、選択されたワード線ＷＬ０に負電圧（−８
Ｖ）を印加し、非選択のワード線ＷＬ１〜ＷＬ３に０Ｖ
を印加する。

【００２３】高電圧発生回路５は、Ｙデコーダ８，書込
回路４およびセレクトゲートデコーダ１４に高電圧を与
える。まず、外部からデータ入出力バッファ２を介して
データ“０”が書込回路４に与えられ、ラッチされる。
Ｙデコーダ８は、アドレスバッファ９から与えられるＹ
アドレス信号に応答してＹゲート１７内のＹゲートトラ
ンジスタＹＧ０に高電圧を印加し、Ｙゲートトランジス
タＹＧ１に０Ｖを印加する。それにより、Ｙゲートトラ
ンジスタＹＧ０がオンする。

【００２４】書込回路４は、ＹゲートトランジスタＹＧ
０を介して主ビット線ＭＢ０にデータ“０”に対応する
プログラム電圧（Ｖｄ＝５Ｖ）を印加する。また、セレ
クトゲートデコーダ１４は、セレクトゲートＳＧ１をオ
ン状態にし、セレクトゲートＳＧ２をオフ状態にする。
それにより、副ビット線ＳＢ０１，ＳＢ１１がそれぞれ
主ビット線ＭＢ０，ＭＢ１に接続される。ソース制御回
路１３は、ソース線ＳＬをフローティング状態にする。
ウェル電位発生回路１２は、ｐウェル領域１６に０Ｖを
印加する。

【００２５】このようにして、メモリセルＭ００に、表
１の〈２〉の左欄に示される電圧が印加される。その結
果、メモリセルＭ００のしきい値電圧が下降する。

【００２６】一定時間（たとえば１ｍ秒）経過後、外部
からデータ入出力バッファ２を介してデータ“１”が書
込回路４に与えられ、ラッチされる。Ｙデコーダ８は、
アドレスバッファ９から与えられるＹアドレス信号に応
答してＹゲート１７内のＹゲートトランジスタＹＧ１に
高電圧を印加し、ＹゲートトランジスタＹＧ０に０Ｖを
印加する。それにより、ＹゲートトランジスタＹＧ１が
オンする。書込回路４は、ＹゲートトランジスタＹＧ１
を介して主ビット線ＭＢ１にデータ“１”に対応する０
Ｖを印加する。

【００２７】このようにして、メモリセルＭ１０に、表
１の〈２〉の右欄に示される電圧が印加される。その結
果、メモリセルＭ１０のしきい値電圧は高いまま維持さ
れる。

【００２８】（３） 読出動作 ここでは、メモリセルＭ００からデータを読出すものと
仮定する。まず、書込／消去制御回路１に、読出動作を
指定する制御が与えられる。

【００２９】Ｘデコーダ１０は、アドレスバッファ９か
ら与えられるＸアドレス信号に応答してワード線ＷＬ０
を選択し、それに３Ｖを印加する。このとき、ワード線
ＷＬ１〜ＷＬ３は０Ｖに保たれる。セレクトゲートデコ
ーダ１３は、セレクトゲートＳＧ１をオン状態にし、セ
レクトゲートＳＧ２をオフ状態にする。Ｙデコーダ８
は、アドレスバッファ９から与えられるＹアドレス信号
に応答してＹゲート１７内のＹゲートトランジスタＹＧ
０をオンさせる。ソース制御回路１３は、ソース線ＳＬ
を接地する。

【００３０】このようにして、選択されたメモリセルＭ
００に、表１の〈３〉の左欄に示される電圧が印加され
る。それにより、Ｍ００の内容が“１”であれば主ビッ
ト線ＭＢ０に読出電流が流れる。この読出電流がセンス
アンプ３によって検知され、データ入出力バッファ２を
介して外部に出力される。このとき、非選択のメモリセ
ルには、表１の〈３〉の右欄に示されるような電圧が印
加される。

【００３１】上述したＤＩＮＯＲ型フラッシュメモリに
おいても、他のデバイスと同様、製造コストの低減が望
まれる。その一手法として、ＤＩＮＯＲ型フラッシュメ
モリのメモリトランジスタのチャンネルドープと、周辺
回路内のｎチャネルＭＯＳトランジスタのチャネルドー
プとを共通して行なう手法を挙げることができる。

【００３２】上記のように、チャネルドープを共通して
行なうことによって、たとえばゲート長が０．５μｍ程
度のメモリトランジスタのしきい値電圧Ｖｔｈは、約
０．２Ｖ〜約０．９Ｖ程度と低くなる。このように、メ
モリトランジスタのしきい値電圧Ｖｔｈが低くなること
によって、書込特性を向上させることが可能となる。よ
り具体的には、書込速度を速くすることが可能となる。

【００３３】ここで、メモリトランジスタのしきい値電
圧Ｖｔｈを低くすることによって書込特性を向上させる
ことが可能となる理由について以下に説明する。メモリ
トランジスタにおけるコントロールゲート／フローティ
ングゲート間の容量カップリングをα_CGとし、メモリト
ランジスタにおけるフローティングゲート／ドレインの
容量カップングをα_D とした場合、書込開始時のフロー
ティングゲート電位（Ｖｆｇ）は、次のような式で表わ
される。

【００３４】

【数１】

【００３５】上記の数式１において、Ｖｄはドレイン電
圧を示し、Ｖｃｇはコントロールゲート電圧を示し、Δ
Ｖｔｈ＝Ｖｔｈ^Erase −Ｖｔｈ^initであり、Ｖｔｈ
^Erase は消去時のメモリトランジスタのしきい値電圧Ｖ
ｔｈ（５〜６Ｖ）を示し、Ｖｔｈ ^initはメモリトランジ
スタのフローティングゲートに電荷が全くない場合のメ
モリトランジスタのしきい値電圧Ｖｔｈを示している。

【００３６】上記の数式１を参照して、初期状態におけ
るメモリトランジスタのしきい値電圧Ｖｔｈを低くする
ことによって、ΔＶｔｈは大きくなる。それにより、書
込特性を決定するフローティングゲート／ドレイン間の
電界Ｆ（Ｆ＝（Ｖｄ−Ｖｆｇ）／ｔ_ox）は大きくなる。
それにより、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）
電流は大きくなる。それにより、書込速度を速くするこ
とが可能となる。その結果、書込特性を向上させること
が可能となる。

【００３７】以上説明したように、メモリトランジスタ
のチャネルドープと周辺回路におけるｎチャネルＭＯＳ
トランジスタのチャネルドープとを共通して行なうこと
によって、ＤＩＮＯＲ型フラッシュメモリの低コスト化
を実現することが可能となるとともに、ＤＩＮＯＲ型フ
ラッシュメモリの書込特性をも向上させることが可能と
なる。

【００３８】

【発明が解決しようとする課題】しかしながら、上述の
ように、メモリトランジスタのしきい値電圧Ｖｔｈを低
く設定した場合には、次のような問題が生じる。その問
題点について、図１３および図１４を用いて説明する。
図１３は、メモリセルアレイ部を示す等価回路図であ
る。図１４は、メモリトランジスタに書込を行なう際の
書込動作を説明するためのブロック図である。

【００３９】まず、図１３を参照して、メモリトランジ
スタ（ｃｅｌｌ）のコントロールゲートは、所定のワー
ド線ＷＬ１〜ＷＬ３に接続され、メモリトランジスタの
ドレイン領域は、所定のビット線ＢＬ１，ＢＬ２に接続
される。また、メモリトランジスタのソース領域は、ソ
ース線ＳＬに接続される。

【００４０】次に、図１４を参照して、ＤＩＮＯＲ型フ
ラッシュメモリでは、あるワード線ＷＬｎに接続される
メモリトランジスタに対して書込を行なう場合、そのワ
ード線に接続されるメモリトランジスタのうち書込が行
なわれるメモリトランジスタの情報が書込回路４に送ら
れ、ラッチされる。そして、そのメモリトランジスタを
含むビット線ＢＬに対し、チャージポンプ（以下単に
「ＣＰ」と称する）１９によって所定のビット線バイア
ス（Ｖｄ＝５〜６Ｖ）が印加される。その後、ワード線
ＷＬｎにのみ負バイアス（−８Ｖ）が印加される。それ
により、ワード線ＷＬｎに接続されるメモリトランジス
タのうち所望のメモリトランジスタに対して書込が行な
われることになる。このとき、他のワード線には０Ｖが
印加される。たとえば、図１３におけるｃｅｌｌ（２，
３）に書込を行なう場合には、ビット線ＢＬ２に５〜６
Ｖが印加され、ワード線ＷＬ３に−８Ｖが印加される。

【００４１】上記の書込が行なわれたメモリトランジス
タが接続されるビット線と同一のビット線に接続される
メモリトランジスタのドレイン領域には、上記のＶｄ
（５〜６Ｖ）が印加される。図１３では、ｃｅｌｌ
（２，１），ｃｅｌｌ（２，２）のドレイン領域にＶｄ
（５〜６Ｖ）が印加される。図１４では、このような非
選択のメモリトランジスタが６３ビット存在することに
なる。

【００４２】ＤＩＮＯＲ型フラッシュメモリでは、消去
状態においてフローティングゲートに電子が蓄積されて
いるため、消去状態におけるメモリトランジスタのしき
い値電圧Ｖｔｈが、書込状態のそれに比べて高く設定さ
れている。ここで、消去状態でのΔＶｔｈ＝３．０Ｖと
し、α_CG＝０．６とし、α_D ＝０．１とした場合、書込
時にビット線に６Ｖが印加された非選択のメモリトラン
ジスタのフローティングゲート電位は、そのメモリトラ
ンジスタが既に書込まれているか否かによって異なる。
より具体的には、以下のようになる。

【００４３】〈既に書込まれたメモリトランジスタのフ
ローティングゲート電位〉上記の数式１に、ΔＶｔｈ＝
０，Ｖｄ＝６Ｖ，Ｖｃｇ＝０を代入する。それにより、
Ｖｆｇ＝０．６Ｖが得られる。

【００４４】〈書込まれていないメモリトランジスタの
フローティングゲート電位〉上記の数式１に、ΔＶｔｈ
＝３，Ｖｄ＝６Ｖ，Ｖｃｇ＝０を代入する。それによ
り、フローティングゲート電位Ｖｆｇ＝−１．２Ｖが得
られる。

【００４５】このように、既に書込が行なわれたメモリ
トランジスタにおいてフローティングゲート電位Ｖｆｇ
が０．６Ｖ程度となることによって、そのメモリトラン
ジスタにチャネルが形成されてしまう。その理由につい
て以下に説明する。

【００４６】図１５は、ＤＩＮＯＲ型フラッシュメモリ
におけるメモリトランジスタのサブスレッショルド特性
を示す図である。図１５において、ドレイン電圧Ｖｄ＝
１Ｖにてソース／ドレイン領域間に流れる電流Ｉｄｓ＝
１μＡとなるところでメモリトランジスタのしきい値電
圧Ｖｔｈを規定すれば、Ｖｔｈ＝０．３９Ｖが得られ
る。

【００４７】上記の既に書込まれたメモリトランジスタ
において、ソース領域はフローティング状態となってお
り、このソース電位Ｖｓは近似的に０Ｖと見なせる。そ
して、既に書込が行なわれたメモリトランジスタのフロ
ーティングゲート電位Ｖｆｇが上述のように０．６Ｖ程
度であるため、〜１０μＡ程度の電流が流れるチャネル
が、既に書込まれたメモリトランジスタに形成される。
このようなチャネルが形成されることによって、フロー
ティングに設定されていたメモリトランジスタのソース
領域から電子がドレイン領域に引抜かれることとなる。
それにより、ソース電位が上昇する。前述のように、書
込時には、ＣＰによって発生された所定の電圧がメモリ
トランジスタに印加されることになる。このとき、上記
のように選択ビット線上で既に書込まれた非選択セルに
てチャネルが形成される。それにより、ＣＰの負荷にこ
のソース領域の容量が加わることとなる。その結果、Ｃ
Ｐの負荷が増大する。それにより、ＣＰの立上がり速度
が低下し、結果として書込速度の低下を招くこととな
る。

【００４８】ソース電位は、ある程度まで上昇すると、
今度はバックゲート効果によってその電位上昇は止ま
る。ここでバックゲート効果とは、ｐウェル領域に対す
るソース領域の電位上昇が起こり、チャネル表面ポテン
シャルとソースポテンシャルとの間の電位差が相対的に
大きくなるためチャネルがカットオフされる現象をい
う。しかし、このソース電位は、そのまま固定されず、
フローティングゲートに電子が蓄積されワード線に−８
Ｖが印加されたメモリトランジスタ（図１３ではｃｅｌ
ｌ（１，３））で発生するバンド間トンネルによって低
下する。図１６は、非選択ビット線上にある消去状態セ
ルのソース端子におけるバンド間トンネルリーク電流の
発生を示す図である。上記のｃｅｌｌ（１，３）では、
フローティングゲート電位Ｖｆｇは−６．５Ｖ程度とな
る。これは数式１にΔＶｔｈ＝３Ｖ，Ｖｓ＝１Ｖ，Ｖｃ
ｇ＝−８Ｖを代入して得られる。図１６では、Ｖｆｇを
−７Ｖとしてソース領域でのバンド間トンネル電流を評
価している。それにより、１ｎＡ／ｃｅｌｌのバンド間
トンネル電流が流れる。そして、このようなメモリトラ
ンジスタが、多数存在し得る。それにより、ソース領域
の電位が降下する。そして、再びメモリトランジスタの
チャネルがオンする。それにより、ソース電位が上昇す
る。このような動作が繰返される。その結果、周期的に
ＣＰの負荷が増大し、安定した書込特性の確保が困難と
なる。

【００４９】図１７は、ＤＩＮＯＲ型フラッシュメモリ
において、メモリトランジスタのソース電位の上昇に伴
う書込速度の変化を示す図である。図１７を参照して、
ソースがオープン状態の場合では、１００μｓｅｃ．で
メモリトランジスタのしきい値電圧Ｖｔｈが〜２．７Ｖ
（フローティングゲートにほぼ電荷が０の状態）となっ
ている。それに対し、ソース電位が１Ｖ程度に上昇する
と、同じＶｔｈに到達するのに要する書込時間は、〜２
００μｓｅｃ．と遅くなってしまう。このように、ＣＰ
の負荷の増大に伴なう書込特性の不安定化に加えて、書
込速度の低下という問題も生じる。

【００５０】以上説明したように、従来のＤＩＮＯＲ型
フラッシュメモリにおいては、メモリトランジスタのし
きい値電圧Ｖｔｈを単に低く設定した場合には、ＣＰの
負荷が安定せず、安定した書込特性の確保が困難となる
といった問題が生じることとなる。

【００５１】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、ＣＰを
用いる不揮発性半導体記憶装置において、ＣＰの負荷を
安定化させることによって安定した書込特性を確保する
ことにある。

【００５２】

【課題を解決するための手段】この発明に従う不揮発性
半導体記憶装置は、主表面を有する半導体基板と、ウェ
ル領域と、メモリトランジスタと、チャージポンプと、
チャージポンプ負荷制御手段とを備える。ウェル領域
は、半導体基板の主表面に形成される。メモリトランジ
スタは、ウェル領域上に形成され、情報を記憶する。チ
ャージポンプは、メモリトランジスタに接続され、情報
の書込／消去を行なう際にメモリトランジスタに印加す
る所定の電圧を発生させる。チャージポンプ負荷制御手
段は、メモリトランジスタあるいはウェル領域に接続さ
れ、チャージポンプの負荷の変動を制御する。特に、第
１の発明によれば不揮発性半導体記憶装置は、半導体基
板の主表面に形成されたウェル領域と、ウェル領域内に
チャネル領域を規定するように間隔をあけて形成された
１対の不純物拡散層と、前記チャネル領域上に第１の絶
縁層を介在して形成された電荷蓄積電極と、電荷蓄積電
極上に第２の絶縁層を介在して形成されたワード線とを
有し情報を記憶するメモリトランジスタと、一方の不純
物拡散層に接続され、他方の不純物拡散層とワード線と
に所定電圧を印加することによって電荷蓄積電極から電
子を引き抜く際に、一方の不純物拡散層と電荷蓄積電極
との間にかかる電界が４．３ＭＶ／ｃｍ以下となるよう
に一方の不純物拡散層に正電圧を印加する正電圧印加手
段とを含む。 また、第２の発明によれば不揮発性半導体
記憶装置は、半導体基板の主表面に形成されたウェル領
域と、ウェル領域上に形成され、第１の電荷蓄積電極と
第１のワード線と第１のソース／ドレイン領域とを有し
情報を記憶する第１のメモリトランジスタと、ウェル領
域上に形成され、第１のメモリトランジスタとの間で第
１のソース領域を共有し、第２の電荷蓄積電極と第２の
ワード線と第２のドレイン領域とを有し情報を記憶する
第２のメモリトランジスタと、第１および第２のドレイ
ン領域と電気的に接続されるように半導体基板の主表面
上に形成されたビット線と、第１のワード線とビット線
とに所定電圧を印加することによって、第１の電荷蓄積
電極から電子を引抜く際に、第２のワード線の電位をウ
ェル領域に対して相対的に負電位に設定する電位設定手
段を含む。 上記半導体基板には第１導電型の不純物が導
入され、半導体基板の主表面には第２導電型の第２のウ
ェル領域が形成され、上記ウェル領域は第２のウェル領
域内に形成され、ウェル領域には第１導電型の不純物が
導入され、電位設定手段はウェル領域に接続され、電位
設定手段によってウェル領域に所定の正電圧が印加さ
れ、第２のワード線には０Ｖが印加されることが好まし
い。 また、上記電位設定手段は第２のワード線に接続さ
れ、電位設定手段によって第２のワード線に所定の負電
圧が印加され、ウェル領域には０Ｖが印加されることが
好ましい。

【００５３】

【作用】この発明に従う不揮発性半導体記憶装置は、チ
ャージポンプ負荷制御手段を備える。それにより、チャ
ージポンプの負荷の変動を抑制することが可能となる。
それにより、チャージポンプの立上がり速度の低下を効
果的に阻止することが可能となる。その結果、不揮発性
半導体記憶装置の安定した書込特性を確保することが可
能となる。特に、第１の発明によれば、一方の不純物拡
散層と電荷蓄積電極との間にかかる電界が４．３ＭＶ／
ｃｍ以下となるように一方の不純物拡散層に正電圧を印
加する正電圧印加手段を含むので、書込特性もしくは消
去特性が向上する。 第２の発明によれば、第１のワード
線とビット線とに所定電圧を印加することによって、第
１の電荷蓄積電極から電子を引抜く際に、第２のワード
線の電位をウェル領域に対して相対的に負電位に設定す
る電位設定手段を含むので、第２のメモリトランジスタ
におけるチャネルの形成を抑制することができる。

【００５４】

【実施例】次に、図１〜図１１を用いて、この発明に係
る実施例について説明する。

【００５５】（第１実施例）まず、図１〜図３を用い
て、この発明の第１の実施例について説明する。図１
は、この発明の思想を模式的に示すブロック図である。
図２は、この発明の第１の実施例におけるＤＩＮＯＲ型
フラッシュメモリの構成を示すブロック図である。図３
は、この発明の第１の実施例の思想を示す模式図であ
る。

【００５６】まず、図１を用いて、この発明の主たる思
想について説明する。図１を参照して、この発明に従う
ＤＩＮＯＲ型フラッシュメモリにおいては、メモリセル
アレイ部１５にＣＰ（チャージポンプ）負荷制御手段２
０が接続されている。このＣＰ負荷制御手段２０は、メ
モリセルアレイ部１５内において形成されるメモリトラ
ンジスタあるいはこのメモリトランジスタが形成される
メモリセルアレイ部１５内のウェル領域に接続される。
このＣＰ負荷制御手段２０を有することによって、特
に、書込時のＣＰ１９の負荷の変動を抑制することが可
能となる。それにより、書込特性を向上させることが可
能となる。

【００５７】以下、本実施例から第３実施例にわたっ
て、上記のＣＰ負荷制御手段２０の具体的な構成につい
て説明をしていく。

【００５８】まず、図３を用いて、本実施例の思想を説
明する。図３を参照して、ｐウェル領域１６上には、メ
モリトランジスタ２３が形成される。メモリトランジス
タ２３は、ｎ型のソース／ドレイン領域２１，２２と、
フローティングゲート２５と、コントロールゲート（ワ
ード線）２７を備える。ソース／ドレイン領域２１，２
２は、ｐウェル領域１６の表面にチャネル領域を規定す
るように間隔をあけて設けられる。そして、ドレイン領
域２２には、好ましくは、ｎ−拡散層２２ａが形成され
る。このようにｎ−拡散層２２ａを有することによっ
て、ドレイン領域２２近傍における耐圧を向上させるこ
とが可能となる。チャネル領域上には、ゲート絶縁層２
４が形成され、このゲート絶縁層２４上にフローティン
グゲート２５が形成される。フローティングゲート２５
には、電子が蓄積される。フローティングゲート２５上
には、層間絶縁層２６を介在してコントロールゲート２
７が形成される。

【００５９】本実施例においては、上記の構成を有する
メモリトランジスタ２３のソース領域２１に、ソース正
電圧印加手段２８が接続される。このソース正電圧印加
手段２８は、書込時（フローティングゲート２５から電
子を引抜くとき）に、ソース領域２１に正電圧を印加す
るためのものである。このソース正電圧印加手段２８を
有することによって、書込時にソース領域２１に所望の
正電圧を印加することが可能となる。

【００６０】より具体的には、コントロールゲート２７
に−８Ｖ程度の電圧が印加され、ドレイン領域２２に６
Ｖ程度の電圧が印加された際に、このソース正電圧印加
手段２８によって、ソース領域２１に所定の正電圧が印
加されることになる。そのため、バックゲート効果によ
り、選択ビット線上に存在する既に書込まれたメモリト
ランジスタにチャネルが形成されるのを阻止できる。そ
れにより、書込時に、ソース領域２１の電位の上昇を効
果的に阻止することが可能となる。

【００６１】図１０は、ＤＩＮＯＲ型フラッシュメモリ
において、ドレイン領域に６Ｖ程度の電圧を印加し、ソ
ース領域２１に種々の正電圧を印加した場合のサブスレ
ッショルド特性を示す図である。図１０に示されるよう
に、ソース領域にたとえば１Ｖ程度のソース電圧（Ｖ
ｓ）を印加することによって、フローティングゲート電
位Ｖｆｇが０．６Ｖ程度でもチャネルリークは１ｐＡ以
下に抑制されていることがわかる。つまり、メモリトラ
ンジスタにチャネルがほぼ形成されていないことがわか
る。それにより、ソース電位の上昇を効果的に阻止で
き、ＣＰの負荷の変動を効果的に抑制することが可能と
なる。それにより、安定した書込特性が得られる。

【００６２】しかしながら、上記のようにソース領域２
１に正電圧を印加することによって、書込速度は若干低
下する（図１７参照）。しかし、ビット線（ドレイン）
電位を上昇させることによって書込速度低下は回避でき
る。このことが図９に示されている。図９は、ビット線
電位を変化させた場合の書込時間の変化を示す図であ
る。

【００６３】ここで、ソース正電圧印加手段２８につい
てより詳しく説明する。図３に示されるように、ソース
正電圧印加手段２８は、正電圧発生回路１８とソース制
御回路１３とを備える。正電圧発生回路１８によって、
ソース領域２１に印加される所定の正電圧が発生される
ことになる。具体的には、この正電圧発生回路１８は、
ソース制御回路１３を介してソース領域２１に所定の電
圧が印加されることによってソース領域とフローティン
グゲート２５との間の電界が４．３ＭＶ／ｃｍ以下とな
るような正電圧を発生させる。より具体的には、ゲート
絶縁層２４の厚みを約８０Å程度とし、ソース領域２１
／フローティングゲート２５間のカップリングを０．１
とし、フローティングゲート２５／コントロールゲート
２７間のカップリングを０．６とし、書込初期における
ΔＶｔｈ＝３Ｖとした場合に、ソース領域２１に印加さ
れる電圧は１．８Ｖ程度以下である。この値は、１万回
程度の書込／消去サイクルを繰返した後においても所望
の特性を得られること、ＤＩＮＯＲ型フラッシュメモリ
においてバイト書込を達成するには〜５００ｍｓｅｃ．
程度で、メモリトランジスタのしきい値電圧Ｖｔｈ＞
４．６Ｖ以上程度までしかメモリトランジスタのしきい
値電圧Ｖｔｈが変化しないことが要求されることなどを
考慮した結果選択された値である。

【００６４】上述のように、ソース領域２１に１．８Ｖ
程度の正電圧を印加することによって、フローティング
ゲート電位Ｖｆｇは、次のように表わされる。すなわ
ち、Ｖｆｇ＝−０．６×３＋０．１×１．８＝−１．６
２Ｖである。これより、ソース領域２１／フローティン
グゲート２５間の電界は、（１．８−（−１．６２））
／８０Å＝４．２８ＭＶ／ｃｍとなる。ソース領域２１
／フローティングゲート２５間の電界が、このような値
以下のものとなるようにソース領域２１に所定の正電圧
を印加しなければならない。それにより、書込特性が向
上されかつ高性能なＤＩＮＯＲ型フラッシュメモリが得
られることになる。

【００６５】図２には、本実施例におけるＤＩＮＯＲ型
フラッシュメモリの具体的な構成が示されている。図２
を参照して、本実施例におけるＤＩＮＯＲ型フラッシュ
メモリにおいては、正電圧発生回路１８が設けられ、こ
の正電圧発生回路１８はソース制御回路１３に接続され
ている。それ以外の構成に関しては図１２に示されるＤ
ＩＮＯＲ型フラッシュメモリと同様である。

【００６６】なお、本実施例の思想は、ＮＯＲ型フラッ
シュメモリにも適用可能である。この場合には、ドレイ
ン領域に上述のような正バイアスが印加されることにな
る。それにより、ＮＯＲ型フラッシュメモリの場合に
は、良好な消去特性が得られることになる。

【００６７】（第２実施例）次に、図４〜図８を用い
て、この発明の第２の実施例について説明する。図４
は、この発明の第２の実施例の思想を概念的に示す模式
図である。まずこの図４を用いて、本実施例の思想につ
いて説明する。

【００６８】図４を参照して、ｐ型半導体基板３１の主
表面には、ｎウェル領域３２が形成される。このｎウェ
ル領域３２内にｐウェル領域１６が形成される。ｐウェ
ル領域１６の表面には、２つのメモリトランジスタ２３
ａ，２３ｂが形成されている。ここで、メモリトランジ
スタ２３ａとメモリトランジスタ２３ｂとは同一のビッ
ト線に接続され、メモリトランジスタ２３ａが書込のた
めに選択され、メモリトランジスタ２３ｂが非選択であ
るものと仮定する。

【００６９】そのため、メモリトランジスタ２３ａのコ
ントロールゲート２７には、−８Ｖの電圧が印加され、
メモリトランジスタ２３ａのドレイン領域２２には６Ｖ
の電圧が印加されている。一方、非選択であるメモリト
ランジスタ２３ｂのドレイン領域にも６Ｖの電圧が印加
されている。このとき、ｐウェル領域１６あるいは非選
択のメモリトランジスタ２３ｂのコントロールゲート２
７に、電位設定手段３０が接続される。

【００７０】この電位設定手段３０は、メモリトランジ
スタ２３ａのフローティングゲート２５から電子を引抜
く際に、非選択のメモリトランジスタ２３ｂのコントロ
ールゲート２７（ワード線）の電位を、ｐウェル領域１
６に対して相対的に負電位に設定する機能を有する。そ
れにより、非選択のメモリトランジスタ２３ｂにチャネ
ルが形成されることを効果的に阻止することが可能とな
る。その結果、非選択のメモリトランジスタ２３ｂにお
けるソース電位の上昇を阻止することができ、チャージ
ポンプの負荷の変動を効果的に抑制することが可能とな
る。その結果、ＤＩＮＯＲ型フラッシュメモリの書込特
性を向上させることが可能となる。なお、本実施例の思
想もＮＯＲ型フラッシュメモリに適用可能である。

【００７１】次に、本実施例の思想を実現する２つの例
について図５〜図８を用いて説明する。

【００７２】〈１〉 第１の例 まず図５および図６を用いて、第１の例について説明す
る。図５は、この第１の例におけるＤＩＮＯＲ型フラッ
シュメモリの構成を示すブロック図である。図６は、こ
の第１の例の思想を概念的に示す模式図である。

【００７３】まず図６を参照して、この第１の例におい
ては、ｐウェル領域１６に上述の電位設定手段３０が接
続される。そして、このとき、非選択のメモリトランジ
スタのコントロールゲート２７には０Ｖが印加される。
電位設定手段３０は、図６に示されるように、正電圧発
生回路２９とウェル電位発生回路１２とを備える。そし
て、正電圧発生回路によって発生された所定の正電圧
が、ウェル電位発生回路１２を介してｐウェル領域１６
に印加されることになる。

【００７４】このとき、ｐウェル領域１６に印加される
正電圧は、ソース／ドレイン領域２１，２２とｐウェル
領域１６との間にリーク電流が発生しない程度の電圧で
ある。このように、電位設定手段３０によってｐウェル
領域１６に所定の正電圧を印加することによって、見か
け上フローティングゲート２５の電位を、ｐウェル領域
１６に印加した電位分だけ低くすることが可能となる。
それにより、非選択のメモリトランジスタにおけるチャ
ネルの形成が効果的に抑制される。それにより、上述の
第１の実施例の場合と同様に、チャージポンプの負荷の
変動を効果的に抑制することが可能となる。それによ
り、書込特性を向上させることが可能となる。図１１
は、ｐウェル領域１６に正電圧を印加した場合のサブス
レッショルド特性を示す図である。ｐウェル領域１６に
正電圧（Ｖｂｂ＝３Ｖ）を印加することによってチャネ
ルの形成が抑制されているのがわかる。

【００７５】また、ｐウェル領域１６に正電圧を印加す
ることによって、ｐウェル領域１６とドレイン領域２２
との間の電位差を小さくすることが可能となる。それに
より、ドレイン領域２２とｐウェル領域１６との間のリ
ーク電流を抑制することが可能となる。このことも、チ
ャージポンプの負荷を小さく抑えることに寄与し得る。
その結果、チャージポンプの立上がり速度を向上させる
ことが可能となり、書込速度を向上させることが可能と
なる。

【００７６】次に、図５を用いて、第１の例におけるＤ
ＩＮＯＲ型フラッシュメモリの具体的な構成について説
明する。図５を参照して、この第１の例におけるＤＩＮ
ＯＲ型フラッシュメモリにおいては、正電圧発生回路２
９が設けられ、この正電圧発生回路２９がウェル電位発
生回路１２に接続されている。それ以外の構成に関して
は図１２に示されるＤＩＮＯＲ型フラッシュメモリと同
様である。

【００７７】〈２〉 第２の例 次に、図７および図８を用いて、第２の例におけるＤＩ
ＮＯＲ型フラッシュメモリについて説明する。図７は、
第２の例におけるＤＩＮＯＲ型フラッシュメモリの構成
を示すブロック図である。図８は、第２の例の思想を概
念的に示す模式図である。

【００７８】まず図８を参照して、電位設定手段３０
は、非選択のメモリトランジスタ２３ｂのコントロール
ゲート２７に接続される。そして、この電位設定手段３
０によって、非選択のメモリトランジスタ２３ｂのコン
トロールゲート２７に、たとえば−１Ｖ程度の負バイア
スを印加する。このとき、コントロールゲート２７に印
加される負バイアスは、フローティングゲート２５から
の電子の引抜きを起こしすぎない程度の値である必要が
ある。このように電位設定手段３０によって非選択のメ
モリトランジスタ２３ｂのコントロールゲート２７に負
バイアスを印加することによって、フローティングゲー
ト２５の電位を、メモリトランジスタのしきい値電圧Ｖ
ｔｈに比べて低く設定することが可能となる。それによ
り、非選択のメモリトランジスタにおけるチャネルの形
成を効果的に抑制することが可能となる。その結果、非
選択のメモリトランジスタ２３ｂにおけるソース電位の
上昇を防止でき、チャージポンプの負荷を安定化させる
ことが可能となる。それにより、安定した書込特性が得
られる。

【００７９】上記の電位設定手段３０は、図８に示され
るように、Ｘデコーダ１０と、負電圧発生回路７ｂとを
備える。この負電圧発生回路７ｂによって、上述したよ
うな−１Ｖ程度の負電圧を発生させる。そして、Ｘデコ
ーダ１０を介して、非選択のメモリトランジスタ２３ｂ
のコントロールゲート２７にその負電位が印加されるこ
とになる。このとき、電位設定手段３０によって非選択
のメモリトランジスタ２３ｂのコントロールゲート２７
に印加される負電圧の値は、好ましくは、非選択のメモ
リトランジスタ２３ｂのフローティングゲート２５の電
位Ｖｆｇの値を０Ｖ程度にし得るものである。それによ
り、非選択のメモリトランジスタ２３ｂにチャネルが形
成されることを効果的に抑制することが可能となる。

【００８０】次に、図７を参照して、負電圧発生回路７
ｂが設けられ、この負電圧発生回路７ｂがＸデコーダ１
０に接続される。それ以外の構成に関しては、図１２に
示されるＤＩＮＯＲ型フラッシュメモリと同様である。

【００８１】

【発明の効果】以上説明したように、この発明に従う不
揮発性半導体記憶装置によれば、チャージポンプの負荷
を安定化させることが可能となる。それにより、チャー
ジポンプの立上がり速度の低下を効果的に阻止すること
ができ、ＤＩＮＯＲ型の場合であれば安定した書込特
性、ＮＯＲ型の場合であれば安定した消去特性が得られ
る。特に、第１の発明によれば、一方の不純物拡散層と
電荷蓄積電極との間にかかる電界が４．３ＭＶ／ｃｍ以
下となるように一方の不純物拡散層に正電圧を印加する
正電圧印加手段を含むので、書込特性もしくは消去特性
が向上する。 第２の発明によれば、第１のワード線とビ
ット線とに所定電圧を印加することによって、第１の電
荷蓄積電極から電子を引抜く際に、第２のワード線の電
位をウェル領域に対して相対的に負電位に設定する電位
設定手段を含むので、第２のメモリトランジスタにおけ
るチャネルの形成を抑制することができる。

【図面の簡単な説明】

【図１】 この発明の思想を概略的に示すブロック図で
ある。

【図２】 この発明の第１の実施例におけるＤＩＮＯＲ
型フラッシュメモリの構成を示すブロック図である。

【図３】 この発明の第１の実施例の思想を概念的に示
す模式図である。

【図４】 この発明の第２の実施例の思想を概念的に示
す模式図である。

【図５】 この発明の第２の実施例の第１の例における
ＤＩＮＯＲ型フラッシュメモリの構成を示すブロック図
である。

【図６】 この発明の第２の実施例の第１の例の思想を
概念的に示す模式図である。

【図７】 この発明の第２の実施例の第２の例における
ＤＩＮＯＲ型フラッシュメモリの構成を示すブロック図
である。

【図８】 この発明の第２の実施例の第２の例の思想を
概念的に示す模式図である。

【図９】 ドレイン電圧（Ｖｄ）を変化させた場合の書
込に要する時間とメモリトランジスタのしきい値電圧と
の関係を示す図である。

【図１０】 ソース領域に正バイアスを印加した場合の
サブスレッショルド特性を示す図である。

【図１１】 基板（ウェル領域）に正バイアスを印加し
た場合のサブスレッショルド特性を示す図である。

【図１２】 従来のＤＩＮＯＲ型フラッシュメモリの構
成を示すブロック図である。

【図１３】 従来のＤＩＮＯＲ型フラッシュメモリのメ
モリセルアレイ部の等価回路図である。

【図１４】 従来のＤＩＮＯＲ型フラッシュメモリの書
込動作を説明するためのブロック図である。

【図１５】 従来のＤＩＮＯＲ型フラッシュメモリのメ
モリトランジスタのサブスレッショルド特性を示す図で
ある。

【図１６】 バンド間トンネル電流の電子によりソース
電位が低下している様子を示す図である。

【図１７】 従来のＤＩＮＯＲ型フラッシュメモリにお
いて、ソース電位を変化させた場合のメモリトランジス
タのしきい値電圧Ｖｔｈと書込時間との関係を示す図で
ある。

【符号の説明】

１９ チャージポンプ（ＣＰ）、２１ ソース領域、２
２ ドレイン領域、２３，２３ａ，２３ｂ メモリトラ
ンジスタ、２２ａ ｎ−拡散層、２４ ゲート絶縁層、
２５ フローティングゲート、２６ 層間絶縁層、２７
コントロールゲート（ワード線）、Ｖｆｇ フローテ
ィングゲート電位、Ｉｄ ドレイン電流、Ｉｓ ソース
電流、Ｖｂｂ 基板（ウェル）電位、Ｖｄ ドレイン電
位、Ｖｓソース電位。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平５−304301（ＪＰ，Ａ) 特開 平１−134795（ＪＰ，Ａ) 特開 平５−174588（ＪＰ，Ａ) 特開 平５−210991（ＪＰ，Ａ) 特開 平６−77437（ＪＰ，Ａ) 特開 平６−275842（ＪＰ，Ａ) 特開 平５−89673（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 16/04 G11C 16/06 H01L 27/115 H01L 29/788 H01L 29/792 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板の主表面に形成されたウェル
   領域と、 前記ウェル領域内にチャネル領域を規定するように間隔
   をあけて形成された１対の不純物拡散層と、前記チャネ
   ル領域上に第１の絶縁層を介在して形成された電荷蓄積
   電極と、前記電荷蓄積電極上に第２の絶縁層を介在して
   形成されたワード線とを有し、情報を記憶するメモリト
   ランジスタと、一方の前記不純物拡散層に接続され、他方の前記不純物
   拡散層と前記ワード線とに所定電圧を印加することによ
   って前記電荷蓄積電極から電子を引抜く際に、前記一方
   の不純物拡散層と前記電荷蓄積電極との間にかかる電界
   が４．３ＭＶ／ｃｍ以下となるように前記一方の不純物
   拡散層に正電圧を印加する正電圧印加手段とを含む、 不
   揮発性半導体記憶装置。
2. 【請求項２】 半導体基板の主表面に形成されたウェル
   領域と、 前記ウェル領域上に形成され、第１の電荷蓄積電極と第
   １のワード線と第１のソース／ドレイン領域とを有し情
   報を記憶する第１のメモリトランジスタと、 前記ウェル領域上に形成され、前記第１のメモリトラン
   ジスタとの間で前記第１のソース領域を共有し、第２の
   電荷蓄積電極と第２のワード線と第２のドレイン領域と
   を有し情報を記憶する第２のメモリトランジスタと、 前記第１および第２のドレイン領域と電気的に接続され
   るように前記半導体基板の主表面上に形成されたビット
   線と、 前記第１のワード線と前記ビット線とに所定電圧を印加
   することによって、前記第１の電荷蓄積電極から電子を
   引抜く際に、前記第２のワード線の電位を前記ウェル領
   域に対して相対的に負電位に設定する電位設定手段を含
   む、 不揮発性半導体記憶装置。
3. 【請求項３】 前記半導体基板には第１導電型の不純物
   が導入され、 前記半導体基板の主表面には第２導電型の第２のウェル
   領域が形成され、 前記ウェル領域は前記第２のウェル領域内に形成され、
   前記ウェル領域には第１導電型の不純物が導入され、 前記電位設定手段は前記ウェル領域に接続され、前記電
   位設定手段によって前記ウェル領域に所定の正電圧が印
   加され、 前記第２のワード線には０Ｖが印加される、請求項２に
   記載の不揮発性半導体記憶装置。
4. 【請求項４】 前記電位設定手段は前記第２のワード線
   に接続され、前記電位設定手段によって前記第２のワー
   ド線に所定の負電圧が印加され、前記ウェル領域には０
   Ｖが印加される、請求項２に記載の不揮発性半導体記憶
   装置。