JPH11260053A - 半導体記憶装置の昇圧回路 - Google Patents
半導体記憶装置の昇圧回路Info
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Abstract
(57)【要約】
【課題】 メモリセルアレイ及び出力回路に使用する昇
圧電源を分離することにより、互いのノイズ干渉を防
ぎ、またその昇圧電位レベルをメモリセルアレイ及び出
力回路の各特性を満足するように独立に設定することが
できる半導体記憶装置の昇圧回路を提供する。 【解決手段】 半導体記憶装置、特に同期型ＤＲＡＭに
おいて、その内部に昇圧電位を発生させる昇圧電位発生
回路３，４を少なくとも２台有する。その中の１台、即
ち昇圧電位発生回路３は、メモリセルアレイ５のワード
線駆動信号(ＶＢＯＯＴ）を発生する。他の１台は、即
ち昇圧電位発生回路４は出力回路６のゲート入力電圧
(ＶＢＯＯＴＱ)を発生する。この昇圧電位ＶＢＯＯＴと
ＶＢＯＯＴＱは相互に分離されており、互いに異なる電
圧に設定することが可能であり、メモリセル及び出力回
路の各特性を満たす適切な電圧に設定されている。
圧電源を分離することにより、互いのノイズ干渉を防
ぎ、またその昇圧電位レベルをメモリセルアレイ及び出
力回路の各特性を満足するように独立に設定することが
できる半導体記憶装置の昇圧回路を提供する。 【解決手段】 半導体記憶装置、特に同期型ＤＲＡＭに
おいて、その内部に昇圧電位を発生させる昇圧電位発生
回路３，４を少なくとも２台有する。その中の１台、即
ち昇圧電位発生回路３は、メモリセルアレイ５のワード
線駆動信号(ＶＢＯＯＴ）を発生する。他の１台は、即
ち昇圧電位発生回路４は出力回路６のゲート入力電圧
(ＶＢＯＯＴＱ)を発生する。この昇圧電位ＶＢＯＯＴと
ＶＢＯＯＴＱは相互に分離されており、互いに異なる電
圧に設定することが可能であり、メモリセル及び出力回
路の各特性を満たす適切な電圧に設定されている。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の昇
圧回路に関し、特に同期型ＤＲＡＭ（シンクロナスＤＲ
ＡＭ）の昇圧回路に関する。
圧回路に関し、特に同期型ＤＲＡＭ（シンクロナスＤＲ
ＡＭ）の昇圧回路に関する。
【０００２】
【従来の技術】近時、半導体記憶装置の低電圧化がすす
んできている。それに伴い、半導体記憶装置内部で電源
電圧以上の電圧を常時供給する必要性が生じてきてい
る。このため、図４に示すような昇圧回路を半導体記憶
装置内部に設けている。
んできている。それに伴い、半導体記憶装置内部で電源
電圧以上の電圧を常時供給する必要性が生じてきてい
る。このため、図４に示すような昇圧回路を半導体記憶
装置内部に設けている。
【０００３】図４の昇圧回路は、リングオシレータ２
４、昇圧電位発生回路２５で構成されている。リングオ
シレータ２４は所定の周期で電源電位（ＶＣＣ）レベ
ル、接地電位（基準電位、ＧＮＤ）レベルを繰り返すパ
ルス信号Φを出力する。昇圧電位発生回路２５は、パル
ス信号Φを駆動信号とし、昇圧電位ＶＢＯＯＴを発生す
る回路である。この昇圧電位ＶＢＯＯＴはメモリセルア
レイ２６に入力されたり、出力回路２７に供給される。
４、昇圧電位発生回路２５で構成されている。リングオ
シレータ２４は所定の周期で電源電位（ＶＣＣ）レベ
ル、接地電位（基準電位、ＧＮＤ）レベルを繰り返すパ
ルス信号Φを出力する。昇圧電位発生回路２５は、パル
ス信号Φを駆動信号とし、昇圧電位ＶＢＯＯＴを発生す
る回路である。この昇圧電位ＶＢＯＯＴはメモリセルア
レイ２６に入力されたり、出力回路２７に供給される。
【０００４】図５は従来のこの種の昇圧電位発生回路２
５の一例を示し、図６はその動作を示す波形図である。
また、図７は出力回路２７の一例を示す。先ず、図５の
昇圧電位発生回路２５の構成について説明する。第１の
Ｎ型のトランジスタＮ１は、そのソース及びドレインの
一方を昇圧電源（ＶＢＯＯＴ）に接続され、他方がゲー
ト及び第１のキャパシタＣ１に接続されている。第２の
Ｎ型のトランジスタＮ２は、そのソース、ドレインの一
方を昇圧電源（ＶＢＯＯＴ）に接続され、他方がゲート
及び第２のキャパシタＣ２に接続されている。第３のＮ
型のトランジスタＮ３は、そのソース、ドレインの一方
を電源電圧（ＶＣＣ）に接続し、他方を第１のキャパシ
タＣ１に接続し、ゲートを第２のキャパシタＣ２に接続
している。第４のＮ型のトランジスタＮ４は、そのソー
ス、ドレインの一方を電源電圧（ＶＣＣ）に接続し、他
方を第２のキャパシタＣ２に接続し、ゲートを第１のキ
ャパシタＣ１に接続している。第１のキャパシタＣ１の
一端はインバータＩＮＶ１の出力に接続され、第２のキ
ャパシタＣ２の一端はインバータＩＮＶ２の出力に接続
されている。第３のキャパシタＣ３は、一端を昇圧電源
（ＶＢＯＯＴ）に接続され、他端が接地電位点（ＧＮ
Ｄ）に接続されている。
５の一例を示し、図６はその動作を示す波形図である。
また、図７は出力回路２７の一例を示す。先ず、図５の
昇圧電位発生回路２５の構成について説明する。第１の
Ｎ型のトランジスタＮ１は、そのソース及びドレインの
一方を昇圧電源（ＶＢＯＯＴ）に接続され、他方がゲー
ト及び第１のキャパシタＣ１に接続されている。第２の
Ｎ型のトランジスタＮ２は、そのソース、ドレインの一
方を昇圧電源（ＶＢＯＯＴ）に接続され、他方がゲート
及び第２のキャパシタＣ２に接続されている。第３のＮ
型のトランジスタＮ３は、そのソース、ドレインの一方
を電源電圧（ＶＣＣ）に接続し、他方を第１のキャパシ
タＣ１に接続し、ゲートを第２のキャパシタＣ２に接続
している。第４のＮ型のトランジスタＮ４は、そのソー
ス、ドレインの一方を電源電圧（ＶＣＣ）に接続し、他
方を第２のキャパシタＣ２に接続し、ゲートを第１のキ
ャパシタＣ１に接続している。第１のキャパシタＣ１の
一端はインバータＩＮＶ１の出力に接続され、第２のキ
ャパシタＣ２の一端はインバータＩＮＶ２の出力に接続
されている。第３のキャパシタＣ３は、一端を昇圧電源
（ＶＢＯＯＴ）に接続され、他端が接地電位点（ＧＮ
Ｄ）に接続されている。
【０００５】次に、この昇圧電位発生回路の動作につい
て説明する。この回路の入力信号はリングオシレータ２
４の出力であるパルス信号Φである。第１の制御信号Φ
１は、所定の周期でＶＣＣレベル及びＧＮＤレベルとな
る。第２の制御信号Φ２は、第１の制御信号Φ１がＶＣ
Ｃレベルの期間内の所定の期間ではＧＮＤレベルに、第
一の制御信号Φ１がＧＮＤレベルの期間内の所定の期間
ではＶＣＣレベルとなる。制御信号Φ１が電源電位レベ
ルでΦ２が接地電位レベル（０Ｖ）のとき、トランジス
タＮ４がオンとなり、キャパシタＣ２の他端のノードＴ
２は充電され、電源電位ＶＣＣとなる。また、キャパシ
タＣ１の他端のノードＴ１のレベルが（ＶＢＯＯＴ＋Ｖ
t）（Ｖtはトランジスタのしきい値電圧）以上ならば、
ノードＴ１からトランジスタＮ１を通して昇圧電位出力
端（ＶＢＯＯＴ）に電流が流れ、昇圧電位ＶＢＯＯＴは
電源電位ＶＣＣより高いレベルに引き上げられる。
て説明する。この回路の入力信号はリングオシレータ２
４の出力であるパルス信号Φである。第１の制御信号Φ
１は、所定の周期でＶＣＣレベル及びＧＮＤレベルとな
る。第２の制御信号Φ２は、第１の制御信号Φ１がＶＣ
Ｃレベルの期間内の所定の期間ではＧＮＤレベルに、第
一の制御信号Φ１がＧＮＤレベルの期間内の所定の期間
ではＶＣＣレベルとなる。制御信号Φ１が電源電位レベ
ルでΦ２が接地電位レベル（０Ｖ）のとき、トランジス
タＮ４がオンとなり、キャパシタＣ２の他端のノードＴ
２は充電され、電源電位ＶＣＣとなる。また、キャパシ
タＣ１の他端のノードＴ１のレベルが（ＶＢＯＯＴ＋Ｖ
t）（Ｖtはトランジスタのしきい値電圧）以上ならば、
ノードＴ１からトランジスタＮ１を通して昇圧電位出力
端（ＶＢＯＯＴ）に電流が流れ、昇圧電位ＶＢＯＯＴは
電源電位ＶＣＣより高いレベルに引き上げられる。
【０００６】次に、制御信号Φ１が接地電位レベル、Φ
２が電源電位レベルになると、ノードＴ２は２ＶＣＣレ
ベル近くまで上がり、トランジスタＮ３をオンにし、ノ
ードＴ１を電源電位ＶＣＣまで充電する。また、トラン
ジスタＮ２を通して昇圧電位出力端（ＶＢＯＯＴ）に電
荷を供給する。
２が電源電位レベルになると、ノードＴ２は２ＶＣＣレ
ベル近くまで上がり、トランジスタＮ３をオンにし、ノ
ードＴ１を電源電位ＶＣＣまで充電する。また、トラン
ジスタＮ２を通して昇圧電位出力端（ＶＢＯＯＴ）に電
荷を供給する。
【０００７】このような動作が繰り返され、昇圧電位Ｖ
ＢＯＯＴは電源電位ＶＣＣより高い電位に昇圧される。
キャパシタＣ３は大容量のキャパシタであり、これは昇
圧電位ＶＢＯＯＴの変動量を小さく抑える働きをする。
ＢＯＯＴは電源電位ＶＣＣより高い電位に昇圧される。
キャパシタＣ３は大容量のキャパシタであり、これは昇
圧電位ＶＢＯＯＴの変動量を小さく抑える働きをする。
【０００８】この昇圧電位ＶＢＯＯＴは、半導体記憶装
置のワード線の選択レベル駆動用に使用される。また、
図４に示すように、従来の半導体記憶装置の出力回路２
７において、昇圧電位（ＶＢＯＯＴ）をレベル変換回路
７を通し、Ｎ型のトランジスタＮ１０のゲート入力電圧
として使用される。
置のワード線の選択レベル駆動用に使用される。また、
図４に示すように、従来の半導体記憶装置の出力回路２
７において、昇圧電位（ＶＢＯＯＴ）をレベル変換回路
７を通し、Ｎ型のトランジスタＮ１０のゲート入力電圧
として使用される。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
昇圧回路においては、以下に示す問題点がある。先ず、
半導体記憶装置、特に同期型ＤＲＡＭ(シンクロナスＤ
ＲＡＭ)において、昇圧電位(ＶＢＯＯＴ）をメモリセル
アレイ２６及び出力回路２７の双方に使用した場合、特
に高周波数での動作時、データ出力によりＶＢＯＯＴ電
位レベルが変動し、その状態のときにメモリセルアレイ
部のワード線を駆動すると、センススピードの遅れが生
じることがある。また、逆に、ワード線駆動時に生じる
ＶＢＯＯＴの変動により、アクセスが遅れたり、またア
クセスのピン依存性が現れることがある。なお、シンク
ロナスＤＲＡＭでは、出力状態時に、ワード線を駆動す
ることが可能であり、またその逆の状態も可能である。
昇圧回路においては、以下に示す問題点がある。先ず、
半導体記憶装置、特に同期型ＤＲＡＭ(シンクロナスＤ
ＲＡＭ)において、昇圧電位(ＶＢＯＯＴ）をメモリセル
アレイ２６及び出力回路２７の双方に使用した場合、特
に高周波数での動作時、データ出力によりＶＢＯＯＴ電
位レベルが変動し、その状態のときにメモリセルアレイ
部のワード線を駆動すると、センススピードの遅れが生
じることがある。また、逆に、ワード線駆動時に生じる
ＶＢＯＯＴの変動により、アクセスが遅れたり、またア
クセスのピン依存性が現れることがある。なお、シンク
ロナスＤＲＡＭでは、出力状態時に、ワード線を駆動す
ることが可能であり、またその逆の状態も可能である。
【００１０】また、アクセスの高速化には、又は出力電
流を変える場合には、出力回路のゲート入力電圧となる
昇圧電位を上げることが有効な手段であるが、その昇圧
電位はメモリセルアレイ部のワード線の選択レベル駆動
用と共用しているため、設定できる電圧に制限が生じて
しまう。
流を変える場合には、出力回路のゲート入力電圧となる
昇圧電位を上げることが有効な手段であるが、その昇圧
電位はメモリセルアレイ部のワード線の選択レベル駆動
用と共用しているため、設定できる電圧に制限が生じて
しまう。
【００１１】以上のように、半導体記憶装置内部で作ら
れる昇圧電位をメモリセルアレイ部と出力回路に共通に
使用した場合、出力回路とメモリセルアレイ部間でのノ
イズ干渉の問題が生じ、また昇圧電位レベルの設定に自
由度を持たせることが困難となるという問題点がある。
れる昇圧電位をメモリセルアレイ部と出力回路に共通に
使用した場合、出力回路とメモリセルアレイ部間でのノ
イズ干渉の問題が生じ、また昇圧電位レベルの設定に自
由度を持たせることが困難となるという問題点がある。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、センススピードの遅れが回避され、アクセ
スの遅れ及びアクセスのピン依存性を回避でき、出力回
路の設定電圧をメモリセルアレイから独立して設定でき
ると共に、出力回路とメモリセルアレイとの間のノイズ
干渉を防止することができる半導体記憶装置の昇圧回路
を提供することを目的とする。
のであって、センススピードの遅れが回避され、アクセ
スの遅れ及びアクセスのピン依存性を回避でき、出力回
路の設定電圧をメモリセルアレイから独立して設定でき
ると共に、出力回路とメモリセルアレイとの間のノイズ
干渉を防止することができる半導体記憶装置の昇圧回路
を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る半導体記憶
装置の昇圧回路は、複数の昇圧電位発生回路を備え、各
昇圧電位発生回路が生成する昇圧電源のうち、少なくと
も１つが、他とは異なる電位レベルに設定されて分離さ
れていることを特徴とする。
装置の昇圧回路は、複数の昇圧電位発生回路を備え、各
昇圧電位発生回路が生成する昇圧電源のうち、少なくと
も１つが、他とは異なる電位レベルに設定されて分離さ
れていることを特徴とする。
【００１４】前記複数の昇圧電位発生回路のうちの少な
くとも１つが、外部ＣＬＫ信号と同期した信号により駆
動されることが好ましい。
くとも１つが、外部ＣＬＫ信号と同期した信号により駆
動されることが好ましい。
【００１５】また、前記昇圧電位発生回路は、メモリセ
ルアレイのワード線駆動用昇圧電源(ＶＢＯＯＴ)の供給
用のものと、リード動作時の出力回路のゲート入力電圧
(ＶＢＯＯＴＱ）の供給用のものとを含むことが好まし
い。
ルアレイのワード線駆動用昇圧電源(ＶＢＯＯＴ)の供給
用のものと、リード動作時の出力回路のゲート入力電圧
(ＶＢＯＯＴＱ）の供給用のものとを含むことが好まし
い。
【００１６】本発明においては、半導体記憶装置内部
に、昇圧電位発生回路を２台(もしくは複数台)設ける。
第１の昇圧電位発生回路は、メモリセルアレイのワード
駆動用昇圧電源(ＶＢＯＯＴ)供給回路として使用する。
第２の昇圧電位発生回路は、リード動作時、出力回路の
ゲート入力電圧(ＶＢＯＯＴＱ）として使用する。この
昇圧電位ＶＢＯＯＴとＶＢＯＯＴＱは互いに分離されて
おり、ＶＢＯＯＴの変動がＶＢＯＯＴＱに、また逆に、
ＶＢＯＯＴＱの変動がＶＢＯＯＴに影響を与えることは
なく、またその互いの電圧は異なる値に設定することが
可能である。
に、昇圧電位発生回路を２台(もしくは複数台)設ける。
第１の昇圧電位発生回路は、メモリセルアレイのワード
駆動用昇圧電源(ＶＢＯＯＴ)供給回路として使用する。
第２の昇圧電位発生回路は、リード動作時、出力回路の
ゲート入力電圧(ＶＢＯＯＴＱ）として使用する。この
昇圧電位ＶＢＯＯＴとＶＢＯＯＴＱは互いに分離されて
おり、ＶＢＯＯＴの変動がＶＢＯＯＴＱに、また逆に、
ＶＢＯＯＴＱの変動がＶＢＯＯＴに影響を与えることは
なく、またその互いの電圧は異なる値に設定することが
可能である。
【００１７】
【発明の実施の形態】以下、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１は本発明
の実施例に係る半導体記憶装置の昇圧回路を示す回路図
である。なお、本実施例の昇圧回路において、昇圧電位
発生回路３，４は従来回路の昇圧電位発生回路２５の構
成と同一であり、図５により表される。また、昇圧電位
発生回路の動作は図６により表される。更に、出力回路
６の具体的構成は、図４の従来回路の出力回路２７の構
成と同一であり、図７により表される。
添付の図面を参照して具体的に説明する。図１は本発明
の実施例に係る半導体記憶装置の昇圧回路を示す回路図
である。なお、本実施例の昇圧回路において、昇圧電位
発生回路３，４は従来回路の昇圧電位発生回路２５の構
成と同一であり、図５により表される。また、昇圧電位
発生回路の動作は図６により表される。更に、出力回路
６の具体的構成は、図４の従来回路の出力回路２７の構
成と同一であり、図７により表される。
【００１８】本実施例の昇圧回路は、２個のリングオシ
レータ１，２と、２個の昇圧電位発生回路３、４とを有
し、昇圧電位発生回路３の出力ＶＢＯＯＴは、メモリセ
ルアレイ５に供給され、昇圧電位発生回路４の出力ＶＢ
ＯＯＴＧは出力回路６に供給される。リングオシレータ
１、２の出力信号Φａ、Φｂは、所定の周期でＶＣＣレ
ベル及びＧＮＤレベルを繰り返すパルス信号である。制
御信号ＲＥＡＤＵは、リード状態時、即ちデータ出力時
のみ活性化される信号であり、リングオシレータ２及び
昇圧電位発生回路４に入力される。昇圧電位発生回路
３、４は図５に示す回路であり、その構成は前述したと
おりである。
レータ１，２と、２個の昇圧電位発生回路３、４とを有
し、昇圧電位発生回路３の出力ＶＢＯＯＴは、メモリセ
ルアレイ５に供給され、昇圧電位発生回路４の出力ＶＢ
ＯＯＴＧは出力回路６に供給される。リングオシレータ
１、２の出力信号Φａ、Φｂは、所定の周期でＶＣＣレ
ベル及びＧＮＤレベルを繰り返すパルス信号である。制
御信号ＲＥＡＤＵは、リード状態時、即ちデータ出力時
のみ活性化される信号であり、リングオシレータ２及び
昇圧電位発生回路４に入力される。昇圧電位発生回路
３、４は図５に示す回路であり、その構成は前述したと
おりである。
【００１９】次に、上述の如く構成された本実施例の昇
圧回路の動作について、図６を参照して説明する。リン
グオシレータ１からの一定周期の出力パルスΦａによ
り、昇圧電位発生回路３が駆動され、設定された昇圧電
位（ＶＢＯＯＴ）を発生する。これは通常メモリセルア
レイ５のワード線駆動用信号として用いられるものであ
る。一方、リングオシレータ２からの一定周期の出力パ
ルスΦｂにより、昇圧電位発生回路４は駆動され、設定
された昇圧電位（ＶＢＯＯＴＱ）を発生する。これは出
力回路６のゲート入力電圧として用いられる。制御信号
ＲＥＡＤＵは、リード状態時、即ちデータ出力時のみ活
性化される信号である。昇圧電位ＶＢＯＯＴＱが必要と
なるのは、リード動作時のみのため、制御信号ＲＥＡＤ
Ｕによりこの信号が非活性時には、リングオシレータ２
及び昇圧電位発生回路４は、ＶＢＯＯＴＱの電位レベル
が下がらない程度に動作するモードとなる。これによ
り、消費電流を削減することができる。
圧回路の動作について、図６を参照して説明する。リン
グオシレータ１からの一定周期の出力パルスΦａによ
り、昇圧電位発生回路３が駆動され、設定された昇圧電
位（ＶＢＯＯＴ）を発生する。これは通常メモリセルア
レイ５のワード線駆動用信号として用いられるものであ
る。一方、リングオシレータ２からの一定周期の出力パ
ルスΦｂにより、昇圧電位発生回路４は駆動され、設定
された昇圧電位（ＶＢＯＯＴＱ）を発生する。これは出
力回路６のゲート入力電圧として用いられる。制御信号
ＲＥＡＤＵは、リード状態時、即ちデータ出力時のみ活
性化される信号である。昇圧電位ＶＢＯＯＴＱが必要と
なるのは、リード動作時のみのため、制御信号ＲＥＡＤ
Ｕによりこの信号が非活性時には、リングオシレータ２
及び昇圧電位発生回路４は、ＶＢＯＯＴＱの電位レベル
が下がらない程度に動作するモードとなる。これによ
り、消費電流を削減することができる。
【００２０】上述の如く、昇圧電位発生回路３と、昇圧
電位発生回路４とから作られる昇圧電位ＶＢＯＯＴ及び
ＶＢＯＯＴＱは、互いに分離されている。このため、メ
モリセルアレイ部のワード線を駆動することにより、Ｖ
ＢＯＯＴのレベルが変動した場合でも、その変化はＶＢ
ＯＯＴＱには影響を与えず、アクセスの遅れ等の問題は
発生しない。また、逆に、データ出力時、特に高周波数
で動作時のＶＢＯＯＴＱの変動によっても、ＶＢＯＯＴ
とは分離しているため、センススピードの悪化をもたら
すということもない。
電位発生回路４とから作られる昇圧電位ＶＢＯＯＴ及び
ＶＢＯＯＴＱは、互いに分離されている。このため、メ
モリセルアレイ部のワード線を駆動することにより、Ｖ
ＢＯＯＴのレベルが変動した場合でも、その変化はＶＢ
ＯＯＴＱには影響を与えず、アクセスの遅れ等の問題は
発生しない。また、逆に、データ出力時、特に高周波数
で動作時のＶＢＯＯＴＱの変動によっても、ＶＢＯＯＴ
とは分離しているため、センススピードの悪化をもたら
すということもない。
【００２１】アクセスの高速化のために、又は出力電流
を変化させる必要が生じた場合、出力回路のゲート入力
電圧となっている昇圧電位ＶＢＯＯＴＱの電位レベルを
変えることにより、極めて有効に出力電流を変化させる
ことができ、また容易にアクセスを高速化することがで
きる。従来のように、ＶＢＯＯＴとＶＢＯＯＴＱがつな
がっている場合、一方の特性を満足させるためにその電
圧を変化させると、他方の特性がその影響を受けるた
め、自由にその電位レベルを設定することができない。
しかし、本発明の実施例のように、ＶＢＯＯＴとＶＢＯ
ＯＴＱが分離されていると、特性向上のため、ＶＢＯＯ
ＴＱの電圧レベルを、メモリセルアレイ部への影響を考
えることなく、自由に設定することができる。
を変化させる必要が生じた場合、出力回路のゲート入力
電圧となっている昇圧電位ＶＢＯＯＴＱの電位レベルを
変えることにより、極めて有効に出力電流を変化させる
ことができ、また容易にアクセスを高速化することがで
きる。従来のように、ＶＢＯＯＴとＶＢＯＯＴＱがつな
がっている場合、一方の特性を満足させるためにその電
圧を変化させると、他方の特性がその影響を受けるた
め、自由にその電位レベルを設定することができない。
しかし、本発明の実施例のように、ＶＢＯＯＴとＶＢＯ
ＯＴＱが分離されていると、特性向上のため、ＶＢＯＯ
ＴＱの電圧レベルを、メモリセルアレイ部への影響を考
えることなく、自由に設定することができる。
【００２２】以上のように、内部で発生する昇圧電位Ｖ
ＢＯＯＴとＶＢＯＯＴＱを分離することにより、メモリ
セルアレイ部と出力回路部間でのノイズ干渉を防ぐこと
ができ、また特性を満足させるため、互いに独立に昇圧
電位レベルを設定することが可能となる。
ＢＯＯＴとＶＢＯＯＴＱを分離することにより、メモリ
セルアレイ部と出力回路部間でのノイズ干渉を防ぐこと
ができ、また特性を満足させるため、互いに独立に昇圧
電位レベルを設定することが可能となる。
【００２３】次に、図２を参照して本発明の第２実施例
について説明する。内部ＣＬＫ発生回路１１は、制御信
号ＲＥＡＤＵにより、外部から入力されたＣＬＫ信号の
ハイレベル及びロウレベルを、夫々電源電位（ＶＣＣ）
レベル及び接地電位（ＧＮＤ）レベルに変換し、内部で
使用するＣＬＫ信号（ＩＣＬＫ）を発生する回路であ
る。
について説明する。内部ＣＬＫ発生回路１１は、制御信
号ＲＥＡＤＵにより、外部から入力されたＣＬＫ信号の
ハイレベル及びロウレベルを、夫々電源電位（ＶＣＣ）
レベル及び接地電位（ＧＮＤ）レベルに変換し、内部で
使用するＣＬＫ信号（ＩＣＬＫ）を発生する回路であ
る。
【００２４】リングオシレータ８、１２の出力信号Φ
ａ、Φｂは、所定の周期でＶＣＣレベル及びＧＮＤレベ
ルを繰り返すパルス信号であり、リングオシレータ２及
び昇圧電位発生回路４に入力される。制御信号ＲＥＡＤ
Ｕは、リード状態時、即ちデータ出力時のみ活性化され
る信号であり、リングオシレータ１２にはこの制御信号
ＲＥＡＤＵのインバータＩＮＶ４による反転信号が入力
される。昇圧電位発生回路９の出力ＶＢＯＯＴは、メモ
リセルアレイ１０に供給され、昇圧電位発生回路１３の
出力ＶＢＯＯＴＧは出力回路１４に供給される。
ａ、Φｂは、所定の周期でＶＣＣレベル及びＧＮＤレベ
ルを繰り返すパルス信号であり、リングオシレータ２及
び昇圧電位発生回路４に入力される。制御信号ＲＥＡＤ
Ｕは、リード状態時、即ちデータ出力時のみ活性化され
る信号であり、リングオシレータ１２にはこの制御信号
ＲＥＡＤＵのインバータＩＮＶ４による反転信号が入力
される。昇圧電位発生回路９の出力ＶＢＯＯＴは、メモ
リセルアレイ１０に供給され、昇圧電位発生回路１３の
出力ＶＢＯＯＴＧは出力回路１４に供給される。
【００２５】同期型ＤＲＡＭ（シンクロナスＤＲＡＭ）
では、データは外部ＣＬＫに同期して出力される。出力
回路に供給する昇圧電位を発生させるために用いられて
いる昇圧電位発生回路１３の駆動信号にリングオシレー
タ１２の出力パルスΦｂを使用した場合、その昇圧サイ
クルは常に一定であるため、データの出力サイクルと昇
圧サイクルは一般的に異なることになる。この場合、Ｖ
ＢＯＯＴＱの電位の変動が比較的大きい場合、出力ごと
の昇圧電位が異なるため、アクセスのばらつきが生じる
可能性がある。このため、データ出力時には、この昇圧
電位発生回路１３を駆動する信号に、外部ＣＬＫを基に
内部ＣＬＫ発生回路１１により作られる内部ＣＬＫ（Ｉ
ＣＬＫ）を用いることにより、データ出力サイクルに同
期した効率的な昇圧を行うことが可能となる。このよう
に、内部ＣＬＫ発生回路１１を用いることにより、効率
的な昇圧を行うことができるが、リングオシレータ１２
も必要となる。セルフリフレッシュ時等で、外部ＣＬＫ
が一定の電位レベルの入力になった場合、内部ＣＬＫ発
生回路１１で作られるＩＣＬＫも一定レベルとなり、昇
圧電位発生回路１３を駆動することができない。このた
め、ＶＢＯＯＴＱの電位レベルは低下する。この状態
で、セルフリフレッシュが終わり、リード状態に直ちに
入ると、ＶＢＯＯＴＱの電位レベルが所定のレベルにな
っていないため、アクセスが遅れるという問題が生じ
る。このため、出力状態以外のときには、ＶＢＯＯＴＱ
のレベルを維持するために、リングオシレータ１２も必
要となる。
では、データは外部ＣＬＫに同期して出力される。出力
回路に供給する昇圧電位を発生させるために用いられて
いる昇圧電位発生回路１３の駆動信号にリングオシレー
タ１２の出力パルスΦｂを使用した場合、その昇圧サイ
クルは常に一定であるため、データの出力サイクルと昇
圧サイクルは一般的に異なることになる。この場合、Ｖ
ＢＯＯＴＱの電位の変動が比較的大きい場合、出力ごと
の昇圧電位が異なるため、アクセスのばらつきが生じる
可能性がある。このため、データ出力時には、この昇圧
電位発生回路１３を駆動する信号に、外部ＣＬＫを基に
内部ＣＬＫ発生回路１１により作られる内部ＣＬＫ（Ｉ
ＣＬＫ）を用いることにより、データ出力サイクルに同
期した効率的な昇圧を行うことが可能となる。このよう
に、内部ＣＬＫ発生回路１１を用いることにより、効率
的な昇圧を行うことができるが、リングオシレータ１２
も必要となる。セルフリフレッシュ時等で、外部ＣＬＫ
が一定の電位レベルの入力になった場合、内部ＣＬＫ発
生回路１１で作られるＩＣＬＫも一定レベルとなり、昇
圧電位発生回路１３を駆動することができない。このた
め、ＶＢＯＯＴＱの電位レベルは低下する。この状態
で、セルフリフレッシュが終わり、リード状態に直ちに
入ると、ＶＢＯＯＴＱの電位レベルが所定のレベルにな
っていないため、アクセスが遅れるという問題が生じ
る。このため、出力状態以外のときには、ＶＢＯＯＴＱ
のレベルを維持するために、リングオシレータ１２も必
要となる。
【００２６】以上のように、出力回路に用いる昇圧電位
ＶＢＯＯＴＱを発生する昇圧電位発生回路１３の駆動信
号に外部ＣＬＫから作られるＩＣＬＫを用いることによ
り、データ出力サイクルに同期した効率的な昇圧を行う
ことができる、内部ＣＬＫ発生回路１１に加え、リング
オシレータ１２も必要となる。
ＶＢＯＯＴＱを発生する昇圧電位発生回路１３の駆動信
号に外部ＣＬＫから作られるＩＣＬＫを用いることによ
り、データ出力サイクルに同期した効率的な昇圧を行う
ことができる、内部ＣＬＫ発生回路１１に加え、リング
オシレータ１２も必要となる。
【００２７】図３は本発明の第３実施例を示すブロック
図である。本実施例は、複数台の昇圧電位発生回路１
８，１９，２０のうちの１台（昇圧電位発生回路２０）
を初段回路２３の電源電圧に使用した例である。リング
オシレータ１５，１６，１７の出力Φａ、Φｂ、Φｃ
は、夫々昇圧電位発生回路１８，１９，２０に入力され
る。昇圧電位発生回路１８により作られる昇圧電位ＶＢ
ＯＯＴは、メモリセルアレイ２１のワード線駆動信号と
して用いられる。昇圧電位発生回路１９により作られる
昇圧電位ＶＢＯＯＴＱは、出力回路２２のゲート入力電
圧に使用される。昇圧電位発生回路２０により作られる
昇圧電位ＶＢＯＯＴＳは、初段回路２３の電源電圧とし
て使用される。
図である。本実施例は、複数台の昇圧電位発生回路１
８，１９，２０のうちの１台（昇圧電位発生回路２０）
を初段回路２３の電源電圧に使用した例である。リング
オシレータ１５，１６，１７の出力Φａ、Φｂ、Φｃ
は、夫々昇圧電位発生回路１８，１９，２０に入力され
る。昇圧電位発生回路１８により作られる昇圧電位ＶＢ
ＯＯＴは、メモリセルアレイ２１のワード線駆動信号と
して用いられる。昇圧電位発生回路１９により作られる
昇圧電位ＶＢＯＯＴＱは、出力回路２２のゲート入力電
圧に使用される。昇圧電位発生回路２０により作られる
昇圧電位ＶＢＯＯＴＳは、初段回路２３の電源電圧とし
て使用される。
【００２８】半導体記憶装置、特にシンクロナスＤＲＡ
Ｍにおいて、低電圧化により、内部の電圧がＶＣＣより
も低い電圧で動作している場合、その低電圧であること
により、特性を満足することが困難になる回路がある。
このような回路に、内部に設けた複数台の昇圧電位発生
回路１８〜２０から作られる昇圧電位を使用することに
より、特性を満足させることが可能となる。
Ｍにおいて、低電圧化により、内部の電圧がＶＣＣより
も低い電圧で動作している場合、その低電圧であること
により、特性を満足することが困難になる回路がある。
このような回路に、内部に設けた複数台の昇圧電位発生
回路１８〜２０から作られる昇圧電位を使用することに
より、特性を満足させることが可能となる。
【００２９】また、内部で発生する複数の昇圧電位は互
いに異なる電圧に設定することが可能であるが、図３の
点線で示したように、もしＶＢＯＯＴＱとＶＢＯＯＴＳ
が同じ電位レベル設定である場合は、それを接続するこ
とも可能である。これは、接続することによるノイズ等
の問題がさほど重要な影響にはならない場合で、昇圧電
位発生回路１９及び昇圧電位発生回路２０の２つの駆動
により、ＶＢＯＯＴＱ及びＶＢＯＯＴＳの電位レベルの
安定に寄与する場合に効果的となる。
いに異なる電圧に設定することが可能であるが、図３の
点線で示したように、もしＶＢＯＯＴＱとＶＢＯＯＴＳ
が同じ電位レベル設定である場合は、それを接続するこ
とも可能である。これは、接続することによるノイズ等
の問題がさほど重要な影響にはならない場合で、昇圧電
位発生回路１９及び昇圧電位発生回路２０の２つの駆動
により、ＶＢＯＯＴＱ及びＶＢＯＯＴＳの電位レベルの
安定に寄与する場合に効果的となる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
半導体記憶装置の内部で作られる昇圧電位を使用するメ
モリセルアレイ部及び出力回路部間での相互のノイズ干
渉を防止することができ、また、メモリセルアレイ部及
び出力回路部の夫々に使用する昇圧電位が分離されてい
るので、その互いの昇圧電位レベルを自由に設定するこ
とができ、所望の特性を得ることができる。
半導体記憶装置の内部で作られる昇圧電位を使用するメ
モリセルアレイ部及び出力回路部間での相互のノイズ干
渉を防止することができ、また、メモリセルアレイ部及
び出力回路部の夫々に使用する昇圧電位が分離されてい
るので、その互いの昇圧電位レベルを自由に設定するこ
とができ、所望の特性を得ることができる。
【図１】本発明の実施例を示すブロック図である。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】本発明の第３の実施例を示すブロック図であ
る。
る。
【図４】従来の昇圧回路を示すブロック図である。
【図５】図１の昇圧電位発生回路３、４及び図４の昇圧
電位発生回路２５の具体的構成を示す回路図である。
電位発生回路２５の具体的構成を示す回路図である。
【図６】図１の昇圧電位発生回路３、４及び図４の昇圧
電位発生回路２５の動作を示す波形図である。
電位発生回路２５の動作を示す波形図である。
【図７】図１の出力回路６及び図４の出力回路２７の具
体的構成を示す回路図である。
体的構成を示す回路図である。
１、２、８、１２、１５、１６、１７、２４：リングオ
シレータ ３、４、９、１３、１８、１９、２０、２５：昇圧電位
発生回路 ５、１０、２１、２６：メモリセルアレイ ６、１４、２２、２７：出力回路 ７：レベル変換回路 １１：内部ＣＬＫ発生回路 ２３：初段回路 Ｎ１〜Ｎ４、Ｎ１０、Ｎ１１：Ｎ型トランジスタ Ｃ１〜Ｃ３：キャパシタ ＩＮＶ１〜ＩＮＶ４、ＩＮＶ１０：インバータ
シレータ ３、４、９、１３、１８、１９、２０、２５：昇圧電位
発生回路 ５、１０、２１、２６：メモリセルアレイ ６、１４、２２、２７：出力回路 ７：レベル変換回路 １１：内部ＣＬＫ発生回路 ２３：初段回路 Ｎ１〜Ｎ４、Ｎ１０、Ｎ１１：Ｎ型トランジスタ Ｃ１〜Ｃ３：キャパシタ ＩＮＶ１〜ＩＮＶ４、ＩＮＶ１０：インバータ
Claims (6)
- 【請求項１】 複数の昇圧電位発生回路を備え、各昇圧
電位発生回路が生成する昇圧電源のうち、少なくとも１
つが、他とは異なる電位レベルに設定されて分離されて
いることを特徴とする半導体記憶装置の昇圧回路。 - 【請求項２】 前記複数の昇圧電位発生回路のうちの少
なくとも１つが、外部ＣＬＫ信号と同期した信号により
駆動されることを特徴とする請求項１に記載の半導体記
憶装置の昇圧回路。 - 【請求項３】 前記昇圧電位発生回路は、メモリセルア
レイのワード線駆動用昇圧電源(ＶＢＯＯＴ)の供給用の
ものと、リード動作時の出力回路のゲート入力電圧(Ｖ
ＢＯＯＴＱ）の供給用のものとを含むことを特徴とする
請求項１又は２に記載の半導体記憶装置の昇圧回路。 - 【請求項４】 所定の周期でＶＣＣレベル及びＧＮＤレ
ベルを繰り返すパルス信号Φａ、Φｂを夫々出力する２
個のリングオシレータと、パルス信号Φａ、Φｂにより
夫々昇圧電位ＶＢＯＯＴ及び昇圧電位ＶＢＯＯＴＱを出
力する２個の昇圧電位発生回路とを有し、前記ＶＢＯＯ
Ｔはメモリセルアレイに供給され、前記ＶＢＯＯＴＱは
出力回路に供給されると共に、出力回路に接続されたリ
ングオシレータ及び昇圧電位発生回路はデータ出力時の
み活性化される制御信号ＲＥＡＤＵにより駆動制御され
ることを特徴とする半導体記憶装置の昇圧回路。 - 【請求項５】 所定の周期でＶＣＣレベル及びＧＮＤレ
ベルを繰り返すパルス信号Φａ、Φｂを夫々出力する２
個のリングオシレータと、外部クロックＣＬＫを入力し
て内部クロックＩＣＬＫを出力する内部ＣＬＫ発生回路
と、パルス信号Φａにより昇圧電位ＶＢＯＯＴを出力す
る第１の昇圧電位発生回路と、パルス信号Φｂ及び内部
クロックＩＣＬＫにより昇圧電位ＶＢＯＯＴＱを出力す
る第２の昇圧電位発生回路とを有し、前記ＶＢＯＯＴは
メモリセルアレイに供給され、前記ＶＢＯＯＴＱは出力
回路に供給されると共に、前記内部ＣＬＫ発生回路はデ
ータ出力時のみ活性化される制御信号ＲＥＡＤＵにより
駆動制御され、パルス信号Φｂを出力するリングオシレ
ータは前記制御信号の反転信号により駆動制御されるこ
とを特徴とする半導体記憶装置の昇圧回路。 - 【請求項６】 所定の周期でＶＣＣレベル及びＧＮＤレ
ベルを繰り返すパルス信号Φａ、Φｂ、Φｃを夫々出力
する３個のリングオシレータと、パルス信号Φａ、Φ
ｂ、Φｃにより夫々昇圧電位ＶＢＯＯＴ、ＶＢＯＯＴ
Ｑ、ＶＢＯＯＴＳを出力する３個の昇圧電位発生回路と
を有し、前記ＶＢＯＯＴはメモリセルアレイのワード線
駆動信号として使用され、前記ＶＢＯＯＴＱは出力回路
のゲート入力電圧に使用され、ＶＢＯＯＴＳは初段回路
の電源電圧として使用されることを特徴とする半導体記
憶装置の昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061755A JPH11260053A (ja) | 1998-03-12 | 1998-03-12 | 半導体記憶装置の昇圧回路 |
| US09/265,042 US6226206B1 (en) | 1998-03-12 | 1999-03-09 | Semiconductor memory device including boost circuit |
| KR1019990008237A KR19990077819A (ko) | 1998-03-12 | 1999-03-12 | 부스트 회로를 구비하는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10061755A JPH11260053A (ja) | 1998-03-12 | 1998-03-12 | 半導体記憶装置の昇圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260053A true JPH11260053A (ja) | 1999-09-24 |
Family
ID=13180302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10061755A Pending JPH11260053A (ja) | 1998-03-12 | 1998-03-12 | 半導体記憶装置の昇圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6226206B1 (ja) |
| JP (1) | JPH11260053A (ja) |
| KR (1) | KR19990077819A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US9030248B2 (en) * | 2008-07-18 | 2015-05-12 | Peregrine Semiconductor Corporation | Level shifter with output spike reduction |
| US8816659B2 (en) | 2010-08-06 | 2014-08-26 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9660590B2 (en) | 2008-07-18 | 2017-05-23 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US8994452B2 (en) | 2008-07-18 | 2015-03-31 | Peregrine Semiconductor Corporation | Low-noise high efficiency bias generation circuits and method |
| US9264053B2 (en) | 2011-01-18 | 2016-02-16 | Peregrine Semiconductor Corporation | Variable frequency charge pump |
| US8686787B2 (en) | 2011-05-11 | 2014-04-01 | Peregrine Semiconductor Corporation | High voltage ring pump with inverter stages and voltage boosting stages |
| CN117437960A (zh) * | 2022-07-13 | 2024-01-23 | 无锡华润上华科技有限公司 | Mtp存储器供电系统及供电方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533221B2 (ja) * | 1990-05-11 | 1996-09-11 | 株式会社東芝 | ダイナミック型ランダムアクセスメモリ |
| JP3373534B2 (ja) * | 1991-07-02 | 2003-02-04 | 株式会社東芝 | 半導体記憶装置 |
| JPH05144258A (ja) | 1991-11-15 | 1993-06-11 | Hitachi Ltd | ダイナミツク型ｒａｍの特殊モード制御方法 |
| JPH05198165A (ja) | 1991-11-15 | 1993-08-06 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH06152334A (ja) * | 1992-11-06 | 1994-05-31 | Mitsubishi Electric Corp | リングオシレータおよび定電圧発生回路 |
| JPH06309868A (ja) | 1993-04-26 | 1994-11-04 | Hitachi Ltd | 半導体記憶装置 |
| JP3406077B2 (ja) * | 1994-08-26 | 2003-05-12 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JPH09245476A (ja) | 1996-03-05 | 1997-09-19 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5774405A (en) * | 1996-03-28 | 1998-06-30 | Mitsubishi Denki Kabushiki Kaisha | Dynamic random access memory having an internal circuit using a boosted potential |
| JPH09320266A (ja) * | 1996-03-28 | 1997-12-12 | Mitsubishi Electric Corp | ダイナミック・ランダム・アクセス・メモリ |
| JPH1145574A (ja) | 1997-07-25 | 1999-02-16 | Nec Corp | 半導体記憶装置 |
-
1998
- 1998-03-12 JP JP10061755A patent/JPH11260053A/ja active Pending
-
1999
- 1999-03-09 US US09/265,042 patent/US6226206B1/en not_active Expired - Lifetime
- 1999-03-12 KR KR1019990008237A patent/KR19990077819A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| US6226206B1 (en) | 2001-05-01 |
| KR19990077819A (ko) | 1999-10-25 |
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