JPH01134796A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH01134796A JPH01134796A JP62292830A JP29283087A JPH01134796A JP H01134796 A JPH01134796 A JP H01134796A JP 62292830 A JP62292830 A JP 62292830A JP 29283087 A JP29283087 A JP 29283087A JP H01134796 A JPH01134796 A JP H01134796A
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- capacitor
- clock
- charge pump
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 2
- 230000010355 oscillation Effects 0.000 abstract 2
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 abstract 1
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は不揮発性半導体記憶装置に関し、特に昇圧回
路に関するものである。
路に関するものである。
第２図、第３図は従来の不揮発性半導体記憶装置の昇圧
回路に関する部分の概略図である。図において、ｌは高
電圧発生回路（チャージポンプ）、２は高電圧スイッチ
（以下Ｖ、、ＳＷとも称す）、４は電源電圧、５はクロ
ック１ （以下ＣＬＫＩ と称す）、６はクロック２
（ＣＬＫｚ ） 、７はクロック３ （ＣＬＫ３ ）
、８は制御信号、９は信号である。
回路に関する部分の概略図である。図において、ｌは高
電圧発生回路（チャージポンプ）、２は高電圧スイッチ
（以下Ｖ、、ＳＷとも称す）、４は電源電圧、５はクロ
ック１ （以下ＣＬＫＩ と称す）、６はクロック２
（ＣＬＫｚ ） 、７はクロック３ （ＣＬＫ３ ）
、８は制御信号、９は信号である。
次に高電圧発生回路１の回路構成について説明する。
トランジスタＭ１はそのゲートとドレインが接続される
とともに、この接続点にキャパシタＣＩが接続され、上
記トランジスタＭｌのソースは次段のトランジスタＭ２
のドレインに接続され、またトランジスタＭ２もそのゲ
ートとドレインが接続されるとともに、これにキャパシ
タＣ２が接続されている。トランジスタＭｌ、Ｍ２のド
レインに接続されているキャパシタＣＩ、Ｃ２の他方の
端子にはそれぞれ位相が反対のクロックＣＬＫｔ６、Ｃ
ＬＫＩ ５が入力される。このような接続を複数段連
ね、初段のトランジスタＭ１のドレインはトランジスタ
Ｍ４のソースに接続され、トランジスタＭ４のドレイン
、ゲートは電源電圧４に接続され、最終段のトランジス
タＭ３のソースがチャージポンプの出力となる。この高
電圧発生回路１の出力が高電圧スイッチ２に入力され、
信号９゜制御信号８に応じてビット線Ｎ１が高電圧に立
ち上げられる。
とともに、この接続点にキャパシタＣＩが接続され、上
記トランジスタＭｌのソースは次段のトランジスタＭ２
のドレインに接続され、またトランジスタＭ２もそのゲ
ートとドレインが接続されるとともに、これにキャパシ
タＣ２が接続されている。トランジスタＭｌ、Ｍ２のド
レインに接続されているキャパシタＣＩ、Ｃ２の他方の
端子にはそれぞれ位相が反対のクロックＣＬＫｔ６、Ｃ
ＬＫＩ ５が入力される。このような接続を複数段連
ね、初段のトランジスタＭ１のドレインはトランジスタ
Ｍ４のソースに接続され、トランジスタＭ４のドレイン
、ゲートは電源電圧４に接続され、最終段のトランジス
タＭ３のソースがチャージポンプの出力となる。この高
電圧発生回路１の出力が高電圧スイッチ２に入力され、
信号９゜制御信号８に応じてビット線Ｎ１が高電圧に立
ち上げられる。
次に、高電圧スイッチ２の構成について説明する。
トランジスタＭ５のドレインは高電圧に接続され、ソー
スはダイオード接続（トランジスタのゲートとドレイン
を接続し、ソース・ドレイン間でダイオードを形成する
）されたトランジスタＭ６のドレインに接続され、さら
にキャパシタＣの一方の電極に接続される。トランジス
タＭ６のソースはトランジスタＭ５のゲートに接続され
るとともにビット線Ｎ１に接続される。またキャパシタ
Ｃの他方の電極にはＣＬＫ：ｌ ７が接続される。また
ＣＬＫＺ ６とＣＬＫ３７には同相のクロックが入力さ
れ、それらとは逆相のクロックがＣＬＫ。
スはダイオード接続（トランジスタのゲートとドレイン
を接続し、ソース・ドレイン間でダイオードを形成する
）されたトランジスタＭ６のドレインに接続され、さら
にキャパシタＣの一方の電極に接続される。トランジス
タＭ６のソースはトランジスタＭ５のゲートに接続され
るとともにビット線Ｎ１に接続される。またキャパシタ
Ｃの他方の電極にはＣＬＫ：ｌ ７が接続される。また
ＣＬＫＺ ６とＣＬＫ３７には同相のクロックが入力さ
れ、それらとは逆相のクロックがＣＬＫ。
５に入力される。
次に動作について説明する。
ＣＬＫＺ ６がＬ”の時にキャパシタＣ１に電荷が充電
され、ＣＬＫ、６が立ち上がることにより、キャパシタ
Ｃ１に充電された電荷はトランジスタＭ１を通ってキャ
パシタＣ２に充電される。
され、ＣＬＫ、６が立ち上がることにより、キャパシタ
Ｃ１に充電された電荷はトランジスタＭ１を通ってキャ
パシタＣ２に充電される。
次にＣＬＫＩ６が立ち下がるとともにＣＬＫＩ ５が
立ち上がることにより、キャパシタＣＩに電荷が充電さ
れる。このときキャパシタＣ２に充電された電荷は次段
のキャパシタに送られる。このときＭ２はダイオードの
役割をしているため、キャパシタＣ１に電荷が送られる
ことはない。このようにＣＬ Ｋ＋ ５ 、ＣＬ Ｋ
＋ ６により電荷が次々に送られ、結果的にチャージ
ポンプ出力に昇圧された電圧が出力される。
立ち上がることにより、キャパシタＣＩに電荷が充電さ
れる。このときキャパシタＣ２に充電された電荷は次段
のキャパシタに送られる。このときＭ２はダイオードの
役割をしているため、キャパシタＣ１に電荷が送られる
ことはない。このようにＣＬ Ｋ＋ ５ 、ＣＬ Ｋ
＋ ６により電荷が次々に送られ、結果的にチャージ
ポンプ出力に昇圧された電圧が出力される。
また、高電圧スイッチ２は信号９が“Ｈ”で制御信号８
が“Ｈ”の時、ビット線ノードＮ１が立ち上がり、ＣＬ
ＫＩ７が“Ｌ”のときトランジスタＭ５がオン状態にな
りｖｐｐがトランジスタＭ５がオフになるまでキャパシ
タＣに充電され、ＣＬＫｆｆ ７が立ち上がることによ
り、キャパシタＣの電荷がＭ６を通ってビット線に流れ
る。すると、ビット線に接続されているトランジスタＭ
５のゲート電位があがり、さらにＶＰＰよりキャパシタ
ＣにＭ５がオフ状態になるまで充電される（このときＣ
ＬＫＩ７はＬ″である）。このような本動作を繰り返す
ことにより、信号９によりビット線をＶＰＰに立ち上げ
ることができる。
が“Ｈ”の時、ビット線ノードＮ１が立ち上がり、ＣＬ
ＫＩ７が“Ｌ”のときトランジスタＭ５がオン状態にな
りｖｐｐがトランジスタＭ５がオフになるまでキャパシ
タＣに充電され、ＣＬＫｆｆ ７が立ち上がることによ
り、キャパシタＣの電荷がＭ６を通ってビット線に流れ
る。すると、ビット線に接続されているトランジスタＭ
５のゲート電位があがり、さらにＶＰＰよりキャパシタ
ＣにＭ５がオフ状態になるまで充電される（このときＣ
ＬＫＩ７はＬ″である）。このような本動作を繰り返す
ことにより、信号９によりビット線をＶＰＰに立ち上げ
ることができる。
従来の不揮発性半導体記憶装置は以上のように構成され
ているので、第２図及び第３図のようにＣＬＫＩ６が立
ち上がったときチャージポンプ出力Ｎ２は高電位になり
、またその電位がＣＬＫ３７がＬ”の時にひきぬかれ、
Ｎ２の電位が下がることになる。このようにチャージポ
ンプ出力が振動してしまうという問題点があった。
ているので、第２図及び第３図のようにＣＬＫＩ６が立
ち上がったときチャージポンプ出力Ｎ２は高電位になり
、またその電位がＣＬＫ３７がＬ”の時にひきぬかれ、
Ｎ２の電位が下がることになる。このようにチャージポ
ンプ出力が振動してしまうという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、チャージポンプの出力の振動をなくすことが
できる不揮発性半導体記憶装置を得ることを目的とする
。
たもので、チャージポンプの出力の振動をなくすことが
できる不揮発性半導体記憶装置を得ることを目的とする
。
この発明に係る不揮発性半導体記憶装置は、高電圧発生
回路の最終段に入力するクロックと高電圧スイッチに入
力するクロックとの位相を逆にして昇圧回路を構成した
ものである。
回路の最終段に入力するクロックと高電圧スイッチに入
力するクロックとの位相を逆にして昇圧回路を構成した
ものである。
この発明における不揮発性半導体記憶装置では、昇圧回
路において、ＣＬＫＩ６が立ち上がりキャパシタＣ３の
電荷がチャージポンプ出力（Ｎ２）に送られると同時に
ＣＬＫｓｌが立ち下がるため、高電圧スイッチ内のキャ
パシタに電荷が送られ、高電圧発生回路出力の電位が必
要以上に高くなることを抑えることができる。
路において、ＣＬＫＩ６が立ち上がりキャパシタＣ３の
電荷がチャージポンプ出力（Ｎ２）に送られると同時に
ＣＬＫｓｌが立ち下がるため、高電圧スイッチ内のキャ
パシタに電荷が送られ、高電圧発生回路出力の電位が必
要以上に高くなることを抑えることができる。
以下、この発明の一実施例を図について説明する。
第１図（ａｌ、 （ｂ）は本発明の一実施例による不揮
発性半導体記憶装置の昇圧回路の概略図である。図にお
いて、１は高電圧発生回路、２は高電圧スイッチ、４は
電源電圧、５はＣＬＫＩ 、６はＣＬＫ２．７はＣＬＫ
３．８は制御信号、９は信号である。
発性半導体記憶装置の昇圧回路の概略図である。図にお
いて、１は高電圧発生回路、２は高電圧スイッチ、４は
電源電圧、５はＣＬＫＩ 、６はＣＬＫ２．７はＣＬＫ
３．８は制御信号、９は信号である。
本回路の回路構成は従来例のそれと同様であり、ただＣ
ＬＫｚ６とＣＬＫ３７の位相が逆となっている。
ＬＫｚ６とＣＬＫ３７の位相が逆となっている。
次に動作について説明する。
ＣＬＫＩ ６が立ち上がって“Ｈ”になり、ＣＬＫｆｆ
７が立ち下がって“Ｌ″になった時（第１図（ａ））
、チャージポンプ１内のキャパシタＣ３の電荷はトラン
ジスタＭ３を通ってチャージポンプ出力Ｎ２に送られる
。これはＣＬＫｚ ６が“Ｌ″の時はＮ３とＮ２の電位
はほぼ等しい状態で安定するが、ＣＬＫ２６が立ち上が
ることによってＮ３の電位が高くなり、Ｎ２よりもＮ３
の電位が高くなることによる。また、Ｎ２へ送られた電
荷は何等かの理由でＮ３よりＮ２の電位が高くなったと
してもトランジスタＭ３がダイオードの役割をしている
ため、Ｎ３へ送られる。ことはない。この時（ＣＬＫ２
６が立ち上がった時） 、ＣＬＫ、７は“Ｌ”となり、
トランジスタＭ５のゲートの電位がＮ４の電位より高く
なる。このため、トランジスタＭ５を通ってキャパシタ
Ｃに電荷が充電される。この充電は、各トランジスタが
オフするまで続けられるが、クロックが立ち上がったり
立ち下がったり、他の条件が変わった場合はこの限りで
はない。
７が立ち下がって“Ｌ″になった時（第１図（ａ））
、チャージポンプ１内のキャパシタＣ３の電荷はトラン
ジスタＭ３を通ってチャージポンプ出力Ｎ２に送られる
。これはＣＬＫｚ ６が“Ｌ″の時はＮ３とＮ２の電位
はほぼ等しい状態で安定するが、ＣＬＫ２６が立ち上が
ることによってＮ３の電位が高くなり、Ｎ２よりもＮ３
の電位が高くなることによる。また、Ｎ２へ送られた電
荷は何等かの理由でＮ３よりＮ２の電位が高くなったと
してもトランジスタＭ３がダイオードの役割をしている
ため、Ｎ３へ送られる。ことはない。この時（ＣＬＫ２
６が立ち上がった時） 、ＣＬＫ、７は“Ｌ”となり、
トランジスタＭ５のゲートの電位がＮ４の電位より高く
なる。このため、トランジスタＭ５を通ってキャパシタ
Ｃに電荷が充電される。この充電は、各トランジスタが
オフするまで続けられるが、クロックが立ち上がったり
立ち下がったり、他の条件が変わった場合はこの限りで
はない。
次にＣＩ、Ｋｔ ６が立ち下がり、“Ｌ”になると（第
１図（ｂｌ）、キャパシタＣ３へは前段のキャパシタか
らの充電が行われ、また同時にＣＬＫ３７は立ち上がっ
て“Ｈ”になるためＮ４の電位が上がり、トランジスタ
Ｍ６を通ってビット線Ｎ１へ電荷が送られビット綿Ｎ１
の電位が上がることになる。
１図（ｂｌ）、キャパシタＣ３へは前段のキャパシタか
らの充電が行われ、また同時にＣＬＫ３７は立ち上がっ
て“Ｈ”になるためＮ４の電位が上がり、トランジスタ
Ｍ６を通ってビット線Ｎ１へ電荷が送られビット綿Ｎ１
の電位が上がることになる。
このようにＮ２へ電荷が送られると同時にＮ４へ電荷が
送られることになり、チャージポンプ出力の電位を必要
以上に上げることなく、つまりチャージポンプの出力の
振動を抑えつつ、ビット線の電位を上げることができる
。
送られることになり、チャージポンプ出力の電位を必要
以上に上げることなく、つまりチャージポンプの出力の
振動を抑えつつ、ビット線の電位を上げることができる
。
次に従来例及び本発明実施例の回路シミュレーションの
結果について説明する。
結果について説明する。
第４図（ａ）が従来例の場合、第４図（ｂ）が本発明の
実施例を示し、拡大図はある一区間の波形をチャージポ
ンプ出力Ｎ２． ビットｉＮ１．Ｎ４の波形について拡
大したものである。これらの図から本発明では従来例と
比較して振動が抑えられているのがわかる。第４図（Ｃ
１は従来と本発明の各々の場合のビット線のチャージポ
ンプによる立ち上がりを示し、本発明のビット線の方が
早く立ち上がることがわかる。
実施例を示し、拡大図はある一区間の波形をチャージポ
ンプ出力Ｎ２． ビットｉＮ１．Ｎ４の波形について拡
大したものである。これらの図から本発明では従来例と
比較して振動が抑えられているのがわかる。第４図（Ｃ
１は従来と本発明の各々の場合のビット線のチャージポ
ンプによる立ち上がりを示し、本発明のビット線の方が
早く立ち上がることがわかる。
なお、上記実施例ではＬｏｗＶｔｈ（低しきい値）とエ
ンハスメントの２種のＮＭＯ３）ランジスタを用いてい
るが、本発明はこれに限定されるものではない。
ンハスメントの２種のＮＭＯ３）ランジスタを用いてい
るが、本発明はこれに限定されるものではない。
以上のように、この発明に係る不揮発性半導体記憶装置
によれば、チャージポンプの最終段のクロックと高電圧
スイッチのクロックの位相を逆にするように構成したの
で、チャージポンプ出力の振動を抑えることができ、ま
たビット線をより早く立ち上げる効果がある。
によれば、チャージポンプの最終段のクロックと高電圧
スイッチのクロックの位相を逆にするように構成したの
で、チャージポンプ出力の振動を抑えることができ、ま
たビット線をより早く立ち上げる効果がある。
第１図（ａ）、 （ｂ）は本発明の一実施例による不揮
発性半導体記憶装置の昇圧回路の概略図、第２図。 第３図は従来の不揮発性半導体記憶装置の昇圧回路の概
略図、第４図（ａ）は従来の回路シミュレーションの結
果を示す図、第４図（ｂ）は上記実施例の回路シミュレ
ーションの結果を示す図、第４図（Ｃ１は従来と本発明
のビット線の電位を比較して示す図である。 図において、１は高電圧発生回路、２は高電圧スイッチ
、４は電源電圧、５はＣＬＫＩ 、６はＣＬＫＩ、７は
ＣＬＫ３．８は制御信号、９は信号である。 なお図中同一符号は同−又は相当部分を示す。
発性半導体記憶装置の昇圧回路の概略図、第２図。 第３図は従来の不揮発性半導体記憶装置の昇圧回路の概
略図、第４図（ａ）は従来の回路シミュレーションの結
果を示す図、第４図（ｂ）は上記実施例の回路シミュレ
ーションの結果を示す図、第４図（Ｃ１は従来と本発明
のビット線の電位を比較して示す図である。 図において、１は高電圧発生回路、２は高電圧スイッチ
、４は電源電圧、５はＣＬＫＩ 、６はＣＬＫＩ、７は
ＣＬＫ３．８は制御信号、９は信号である。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）ダイオード接続されたＭＯＳトランジスタと、キ
ャパシタとからなる高電圧発生回路と、該高電圧発生回
路の出力が入力され、ビット線、ワード線を昇圧する高
電圧スイッチとを備えた昇圧回路を有する不揮発性半導
体記憶装置において、上記高電圧発生回路の最終段に印
加するクロックと上記高電圧スイッチに印加するクロッ
クの位相とを逆位相としたことを特徴とする不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292830A JPH01134796A (ja) | 1987-11-19 | 1987-11-19 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62292830A JPH01134796A (ja) | 1987-11-19 | 1987-11-19 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01134796A true JPH01134796A (ja) | 1989-05-26 |
Family
ID=17786902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62292830A Pending JPH01134796A (ja) | 1987-11-19 | 1987-11-19 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01134796A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5369612A (en) * | 1990-06-27 | 1994-11-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5432733A (en) * | 1991-02-13 | 1995-07-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5500815A (en) * | 1991-11-27 | 1996-03-19 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| US5525820A (en) * | 1990-04-20 | 1996-06-11 | Kabushiki Kaisha Toshiba | Semiconductor memory cell |
| WO2005112242A1 (en) * | 2004-05-12 | 2005-11-24 | Koninklijke Philips Electronics N.V. | Charge pump circuit and electronic circuit provided therewith, and method for driving charge pump circuit |
-
1987
- 1987-11-19 JP JP62292830A patent/JPH01134796A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525820A (en) * | 1990-04-20 | 1996-06-11 | Kabushiki Kaisha Toshiba | Semiconductor memory cell |
| US5369612A (en) * | 1990-06-27 | 1994-11-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5410505A (en) * | 1990-06-27 | 1995-04-25 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series |
| US5432733A (en) * | 1991-02-13 | 1995-07-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5444652A (en) * | 1991-02-13 | 1995-08-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory cell unit including a plurality of transistors connected in series |
| US5500815A (en) * | 1991-11-27 | 1996-03-19 | Kabushiki Kaisha Toshiba | Semiconductor memory |
| WO2005112242A1 (en) * | 2004-05-12 | 2005-11-24 | Koninklijke Philips Electronics N.V. | Charge pump circuit and electronic circuit provided therewith, and method for driving charge pump circuit |
| US7579901B2 (en) | 2004-05-12 | 2009-08-25 | Tpo Hong Kong Holding Limited | Charge pump circuit and electronic circuit provided therewith, and method for driving charge pump circuit |
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