JPH09163720A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09163720A JPH09163720A JP7318313A JP31831395A JPH09163720A JP H09163720 A JPH09163720 A JP H09163720A JP 7318313 A JP7318313 A JP 7318313A JP 31831395 A JP31831395 A JP 31831395A JP H09163720 A JPH09163720 A JP H09163720A
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- power supply
- boosting
- circuit
- boosting power
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Abstract
(57)【要約】
【課題】昇圧電源を確実に立ち上げ可能としながら昇圧
回路のレイアウト面積の縮小及び消費電力の低減を図り
得る半導体装置を提供する。 【解決手段】昇圧回路１１から出力される昇圧電源Ｖpp
を負荷回路群１２に供給する昇圧電源路Ｌに、昇圧電源
Ｖppが所定の電圧に昇圧されたとき導通する第一のスイ
ッチ回路１４が介在される。
回路のレイアウト面積の縮小及び消費電力の低減を図り
得る半導体装置を提供する。 【解決手段】昇圧回路１１から出力される昇圧電源Ｖpp
を負荷回路群１２に供給する昇圧電源路Ｌに、昇圧電源
Ｖppが所定の電圧に昇圧されたとき導通する第一のスイ
ッチ回路１４が介在される。
Description
【０００１】
【発明の属する技術分野】この発明は、外部から供給さ
れる電源電圧を昇圧して内部回路に供給する内部昇圧電
源回路を備えた半導体装置に関するものである。
れる電源電圧を昇圧して内部回路に供給する内部昇圧電
源回路を備えた半導体装置に関するものである。
【０００２】近年の半導体装置では、動作速度の高速化
をめざして、外部から供給される電源電圧より高い昇圧
電源電圧で内部回路を駆動し、その昇圧電源を生成する
ために、昇圧回路を搭載したものがある。そして、この
ような昇圧回路から安定した昇圧電源を供給することが
必要となっている。
をめざして、外部から供給される電源電圧より高い昇圧
電源電圧で内部回路を駆動し、その昇圧電源を生成する
ために、昇圧回路を搭載したものがある。そして、この
ような昇圧回路から安定した昇圧電源を供給することが
必要となっている。
【０００３】
【従来の技術】昇圧電源を生成するために半導体装置に
搭載される昇圧回路の一例を、図７に示す。
搭載される昇圧回路の一例を、図７に示す。
【０００４】容量Ｃの一端には、クロック信号ＣＬＫが
入力される。そのクロック信号ＣＬＫのＨレベルは、外
部から供給される電源Ｖccレベルであり、Ｌレベルはグ
ランドＧＮＤレベルである。
入力される。そのクロック信号ＣＬＫのＨレベルは、外
部から供給される電源Ｖccレベルであり、Ｌレベルはグ
ランドＧＮＤレベルである。
【０００５】前記容量Ｃの他端、すなわちノードＮ１
は、ＮチャネルＭＯＳトランジスタＴr1を介して電源Ｖ
ccに接続されるとともに、ＰチャネルＭＯＳトランジス
タＴr2を介して昇圧電源Ｖppの出力端子に接続される。
は、ＮチャネルＭＯＳトランジスタＴr1を介して電源Ｖ
ccに接続されるとともに、ＰチャネルＭＯＳトランジス
タＴr2を介して昇圧電源Ｖppの出力端子に接続される。
【０００６】前記トランジスタＴr1のゲートには、制御
信号ＣＴ１がインバータ回路２ａで反転されて入力さ
れ、前記トランジスタＴr2のゲートには、制御信号ＣＴ
２がインバータ回路２ｂで反転されて入力される。前記
インバータ回路２ｂは、高電位側電源として、前記昇圧
電源Ｖppが供給され、Ｈレベルの制御信号ＣＴ２は昇圧
電源Ｖppレベルが入力される。前記制御信号ＣＴ１，Ｃ
Ｔ２は、前記クロック信号ＣＬＫに同期して反転され
る。
信号ＣＴ１がインバータ回路２ａで反転されて入力さ
れ、前記トランジスタＴr2のゲートには、制御信号ＣＴ
２がインバータ回路２ｂで反転されて入力される。前記
インバータ回路２ｂは、高電位側電源として、前記昇圧
電源Ｖppが供給され、Ｈレベルの制御信号ＣＴ２は昇圧
電源Ｖppレベルが入力される。前記制御信号ＣＴ１，Ｃ
Ｔ２は、前記クロック信号ＣＬＫに同期して反転され
る。
【０００７】このように構成された昇圧回路では、クロ
ック信号ＣＬＫがＬレベルの状態で、制御信号ＣＴ１，
ＣＴ２はＬレベルとなり、トランジスタＴr1がオンされ
るとともに、トランジスタＴr2がオフされる。すると、
容量Ｃに電荷が蓄積されて、ノードＮ１は電源Ｖccレベ
ルとなる。
ック信号ＣＬＫがＬレベルの状態で、制御信号ＣＴ１，
ＣＴ２はＬレベルとなり、トランジスタＴr1がオンされ
るとともに、トランジスタＴr2がオフされる。すると、
容量Ｃに電荷が蓄積されて、ノードＮ１は電源Ｖccレベ
ルとなる。
【０００８】次いで、クロック信号ＣＬＫがＨレベルと
なるとともに、制御信号ＣＴ１，ＣＴ２がＨレベルとな
る。すると、トランジスタＴr1はオフされるとともに、
トランジスタＴr2がオンされる。また、ノードＮ１は容
量Ｃによる容量結合により、電源Ｖcc以上のレベルに昇
圧され、その昇圧レベルがトランジスタＴr2を介して昇
圧電源Ｖppとして出力される。
なるとともに、制御信号ＣＴ１，ＣＴ２がＨレベルとな
る。すると、トランジスタＴr1はオフされるとともに、
トランジスタＴr2がオンされる。また、ノードＮ１は容
量Ｃによる容量結合により、電源Ｖcc以上のレベルに昇
圧され、その昇圧レベルがトランジスタＴr2を介して昇
圧電源Ｖppとして出力される。
【０００９】そして、上記のような動作が繰り返され
て、図８に示すように、昇圧電源Ｖppが定常レベルまで
立ち上げられる。
て、図８に示すように、昇圧電源Ｖppが定常レベルまで
立ち上げられる。
【００１０】
【発明が解決しようとする課題】上記のような昇圧回路
では、昇圧電源Ｖppの立ち上げ動作時に、その昇圧電源
Ｖppが定常レベルまで達していない状態では、負荷回路
に対する電流供給能力が低い。
では、昇圧電源Ｖppの立ち上げ動作時に、その昇圧電源
Ｖppが定常レベルまで達していない状態では、負荷回路
に対する電流供給能力が低い。
【００１１】また、昇圧電源Ｖppが定常レベルに昇圧さ
れるまでの過渡状態状態では、大きな貫通電流が負荷回
路に流れる。すなわち、図８に示すように、昇圧電源Ｖ
ppの立ち上がり動作時に、その昇圧電源Ｖppと低電位側
電源Ｖssとの電位差が負荷回路を構成するＰチャネルＭ
ＯＳトランジスタのしきい値Ｖthp を越えた時点で、負
荷回路に貫通電流Ｉckt が流れ始める。
れるまでの過渡状態状態では、大きな貫通電流が負荷回
路に流れる。すなわち、図８に示すように、昇圧電源Ｖ
ppの立ち上がり動作時に、その昇圧電源Ｖppと低電位側
電源Ｖssとの電位差が負荷回路を構成するＰチャネルＭ
ＯＳトランジスタのしきい値Ｖthp を越えた時点で、負
荷回路に貫通電流Ｉckt が流れ始める。
【００１２】このとき、昇圧回路の電流供給能力が小さ
いため、負荷回路に十分な電流を供給できずに、昇圧電
源Ｖppの立ち上がりが遅れたり、あるいは同図に点線で
示すように、昇圧電源Ｖppが立ち上がらなくなることが
ある。
いため、負荷回路に十分な電流を供給できずに、昇圧電
源Ｖppの立ち上がりが遅れたり、あるいは同図に点線で
示すように、昇圧電源Ｖppが立ち上がらなくなることが
ある。
【００１３】また、外部から供給される電源Ｖccの投入
と同時に、昇圧回路により昇圧電源Ｖppの立ち上げ動作
が行われるとき、電源Ｖccが定常レベルに達するまで
は、昇圧回路の電流供給能力は、電源Ｖccが定常レベル
である場合に比して、さらに小さくなる。
と同時に、昇圧回路により昇圧電源Ｖppの立ち上げ動作
が行われるとき、電源Ｖccが定常レベルに達するまで
は、昇圧回路の電流供給能力は、電源Ｖccが定常レベル
である場合に比して、さらに小さくなる。
【００１４】従って、昇圧回路は、昇圧電源Ｖppの立ち
上げ動作時に、定常動作時より大きな負荷駆動電流を負
荷回路に供給し得る能力を備える必要がある。このよう
なことから、昇圧回路は定常動作時に必要な電流供給能
力より大きな電流供給能力を備える必要がある。従っ
て、昇圧回路を構成する容量Ｃ及びトランジスタＴr1，
Ｔr2のサイズを大きくする必要があるため、定常動作時
の消費電力の増大及びレイアウト面積の増大を招くとい
う問題点がある。
上げ動作時に、定常動作時より大きな負荷駆動電流を負
荷回路に供給し得る能力を備える必要がある。このよう
なことから、昇圧回路は定常動作時に必要な電流供給能
力より大きな電流供給能力を備える必要がある。従っ
て、昇圧回路を構成する容量Ｃ及びトランジスタＴr1，
Ｔr2のサイズを大きくする必要があるため、定常動作時
の消費電力の増大及びレイアウト面積の増大を招くとい
う問題点がある。
【００１５】この発明の目的は、昇圧電源を確実に立ち
上げ可能としながら昇圧回路のレイアウト面積の縮小及
び消費電力の低減を図り得る半導体装置を提供すること
にある。
上げ可能としながら昇圧回路のレイアウト面積の縮小及
び消費電力の低減を図り得る半導体装置を提供すること
にある。
【００１６】
【課題を解決するための手段】図１は、請求項１の原理
説明図である。すなわち、昇圧回路１１から出力される
昇圧電源Ｖppを負荷回路群１２に供給する昇圧電源路Ｌ
に、前記昇圧電源Ｖppが所定の電圧に昇圧されたとき導
通する第一のスイッチ回路１４が介在される。
説明図である。すなわち、昇圧回路１１から出力される
昇圧電源Ｖppを負荷回路群１２に供給する昇圧電源路Ｌ
に、前記昇圧電源Ｖppが所定の電圧に昇圧されたとき導
通する第一のスイッチ回路１４が介在される。
【００１７】請求項２では、前記昇圧電源路は、前記昇
圧回路と前記第一のスイッチ回路との間の一次側昇圧電
源路と、前記第一のスイッチ回路と前記負荷回路群との
間の二次側昇圧電源路とで構成され、前記一次側昇圧電
源路と低電位側電源との間には容量が接続される。
圧回路と前記第一のスイッチ回路との間の一次側昇圧電
源路と、前記第一のスイッチ回路と前記負荷回路群との
間の二次側昇圧電源路とで構成され、前記一次側昇圧電
源路と低電位側電源との間には容量が接続される。
【００１８】請求項３では、前記昇圧電源路は、前記昇
圧回路と前記第一のスイッチ回路との間の一次側昇圧電
源路と、前記第一のスイッチ回路と前記負荷回路群との
間の二次側昇圧電源路とで構成され、前記二次側昇圧電
源路には、前記第一のスイッチ回路が非導通となるとき
導通する第二のスイッチ回路を介して非昇圧電源が供給
される。
圧回路と前記第一のスイッチ回路との間の一次側昇圧電
源路と、前記第一のスイッチ回路と前記負荷回路群との
間の二次側昇圧電源路とで構成され、前記二次側昇圧電
源路には、前記第一のスイッチ回路が非導通となるとき
導通する第二のスイッチ回路を介して非昇圧電源が供給
される。
【００１９】請求項４では、前記昇圧電源路は、前記昇
圧回路と前記第一のスイッチ回路との間の一次側昇圧電
源路と、前記第一のスイッチ回路と前記負荷回路群との
間の二次側昇圧電源路とで構成され、前記一次側昇圧電
源路と低電位側電源との間には容量が接続され、前記二
次側昇圧電源路には、前記第一のスイッチ回路が非導通
となるとき導通する第二のスイッチ回路を介して非昇圧
電源が供給される。
圧回路と前記第一のスイッチ回路との間の一次側昇圧電
源路と、前記第一のスイッチ回路と前記負荷回路群との
間の二次側昇圧電源路とで構成され、前記一次側昇圧電
源路と低電位側電源との間には容量が接続され、前記二
次側昇圧電源路には、前記第一のスイッチ回路が非導通
となるとき導通する第二のスイッチ回路を介して非昇圧
電源が供給される。
【００２０】請求項５では、前記二次側昇圧電源路は、
複数の負荷回路群毎にそれぞれ設けられ、前記各二次側
昇圧電源路はそれぞれ前記第一のスイッチ回路を介して
前記一次側昇圧電源路に接続され、前記各二次側昇圧電
源路はそれぞれ前記第二のスイッチ回路を介して非昇圧
電源に接続される。
複数の負荷回路群毎にそれぞれ設けられ、前記各二次側
昇圧電源路はそれぞれ前記第一のスイッチ回路を介して
前記一次側昇圧電源路に接続され、前記各二次側昇圧電
源路はそれぞれ前記第二のスイッチ回路を介して非昇圧
電源に接続される。
【００２１】（作用）請求項１では、第一のスイッチ回
路１４が非導通となって負荷回路群１２に接続されない
状態で昇圧回路１１から出力される昇圧電源Ｖppが昇圧
され、その昇圧電源Ｖppが所定の電圧まで昇圧される
と、第一のスイッチ回路１４が導通して、負荷回路群１
２に昇圧電源Ｖppが供給される。
路１４が非導通となって負荷回路群１２に接続されない
状態で昇圧回路１１から出力される昇圧電源Ｖppが昇圧
され、その昇圧電源Ｖppが所定の電圧まで昇圧される
と、第一のスイッチ回路１４が導通して、負荷回路群１
２に昇圧電源Ｖppが供給される。
【００２２】請求項２では、第一のスイッチ回路が非導
通のとき、昇圧回路から出力される昇圧電源で容量が充
電され、第一のスイッチ回路が導通すると、その容量か
ら負荷回路群に負荷駆動電流が供給されるとともに、昇
圧電源が供給される。
通のとき、昇圧回路から出力される昇圧電源で容量が充
電され、第一のスイッチ回路が導通すると、その容量か
ら負荷回路群に負荷駆動電流が供給されるとともに、昇
圧電源が供給される。
【００２３】請求項３では、第一のスイッチ回路が非導
通のとき、第二のスイッチ回路が導通して、二次側昇圧
電源路を介して負荷回路群に非昇圧電源が供給され、第
一のスイッチ回路が導通されると、第二のスイッチ回路
が非導通となり、昇圧回路から負荷回路群に昇圧電源が
供給される。
通のとき、第二のスイッチ回路が導通して、二次側昇圧
電源路を介して負荷回路群に非昇圧電源が供給され、第
一のスイッチ回路が導通されると、第二のスイッチ回路
が非導通となり、昇圧回路から負荷回路群に昇圧電源が
供給される。
【００２４】請求項４では、第一のスイッチ回路が非導
通のとき、第二のスイッチ回路が導通して、二次側昇圧
電源路を介して負荷回路群に非昇圧電源が供給され、第
一のスイッチ回路が導通されると、第二のスイッチ回路
が非導通となり、容量から負荷駆動電流が供給されると
ともに、昇圧回路から負荷回路群に昇圧電源が供給され
る。
通のとき、第二のスイッチ回路が導通して、二次側昇圧
電源路を介して負荷回路群に非昇圧電源が供給され、第
一のスイッチ回路が導通されると、第二のスイッチ回路
が非導通となり、容量から負荷駆動電流が供給されると
ともに、昇圧回路から負荷回路群に昇圧電源が供給され
る。
【００２５】請求項５では、第一のスイッチ回路が非導
通のとき、複数の第二のスイッチ回路が導通して、複数
の二次側昇圧電源路を介して複数の負荷回路群に非昇圧
電源が供給され、複数の第一のスイッチ回路が導通され
ると、複数の第二のスイッチ回路が非導通となり、複数
の負荷回路群に容量から負荷駆動電流が供給されるとと
もに、昇圧回路から昇圧電源が供給される。
通のとき、複数の第二のスイッチ回路が導通して、複数
の二次側昇圧電源路を介して複数の負荷回路群に非昇圧
電源が供給され、複数の第一のスイッチ回路が導通され
ると、複数の第二のスイッチ回路が非導通となり、複数
の負荷回路群に容量から負荷駆動電流が供給されるとと
もに、昇圧回路から昇圧電源が供給される。
【００２６】
（第一の実施の形態）図２は、この発明を具体化した第
一の実施の形態を示す。昇圧回路１１は、前記従来例と
同一構成であり、外部から電源Ｖccが供給されるととも
に、クロック信号ＣＬＫ及び制御信号φ１が入力され
る。
一の実施の形態を示す。昇圧回路１１は、前記従来例と
同一構成であり、外部から電源Ｖccが供給されるととも
に、クロック信号ＣＬＫ及び制御信号φ１が入力され
る。
【００２７】そして、制御信号φ１がＨレベルのとき、
昇圧回路１１はクロック信号ＣＬＫに基づいて昇圧動作
を行い、昇圧電源Ｖpp1 を一次側昇圧電源路Ｌ１に供給
する。また、制御信号φ１がＬレベルのとき、昇圧回路
１１は昇圧動作を停止する。
昇圧回路１１はクロック信号ＣＬＫに基づいて昇圧動作
を行い、昇圧電源Ｖpp1 を一次側昇圧電源路Ｌ１に供給
する。また、制御信号φ１がＬレベルのとき、昇圧回路
１１は昇圧動作を停止する。
【００２８】前記一次側昇圧電源路Ｌ１は、容量Ｃ１を
介してグランドＧＮＤに接続され、ＰチャネルＭＯＳト
ランジスタＴr3を介して二次側昇圧電源路Ｌ２に接続さ
れる。
介してグランドＧＮＤに接続され、ＰチャネルＭＯＳト
ランジスタＴr3を介して二次側昇圧電源路Ｌ２に接続さ
れる。
【００２９】前記トランジスタＴr3のゲートには、制御
信号φ２が入力され、その制御信号φ２がＬレベルとな
ると、同トランジスタＴr3がオンされて、前記昇圧電源
Ｖpp1 が二次側昇圧電源路Ｌ２に昇圧電源Ｖpp2 として
供給される。前記二次側昇圧電源路Ｌ２には負荷回路群
１２が接続される。
信号φ２が入力され、その制御信号φ２がＬレベルとな
ると、同トランジスタＴr3がオンされて、前記昇圧電源
Ｖpp1 が二次側昇圧電源路Ｌ２に昇圧電源Ｖpp2 として
供給される。前記二次側昇圧電源路Ｌ２には負荷回路群
１２が接続される。
【００３０】前記制御信号φ１，φ２を生成するための
制御信号生成回路を図３に示す。この制御信号生成回路
は、前記昇圧電源Ｖpp1 とグランドＧＮＤとの間に抵抗
Ｒ１，Ｒ２が直列に接続され、同抵抗Ｒ１，Ｒ２間のノ
ードＮ２がインバータ回路１３ａ，１３ｂの入力端子に
接続される。ノードＮ２は、昇圧電源Ｖpp1 を抵抗Ｒ
１，Ｒ２の抵抗値に基づいて分圧された電位となり、そ
の電位は昇圧電源Ｖpp1の電位の上昇にともなって上昇
する。
制御信号生成回路を図３に示す。この制御信号生成回路
は、前記昇圧電源Ｖpp1 とグランドＧＮＤとの間に抵抗
Ｒ１，Ｒ２が直列に接続され、同抵抗Ｒ１，Ｒ２間のノ
ードＮ２がインバータ回路１３ａ，１３ｂの入力端子に
接続される。ノードＮ２は、昇圧電源Ｖpp1 を抵抗Ｒ
１，Ｒ２の抵抗値に基づいて分圧された電位となり、そ
の電位は昇圧電源Ｖpp1の電位の上昇にともなって上昇
する。
【００３１】前記インバータ回路１３ａのしきい値は、
インバータ回路１３ｂのしきい値より高く設定される。
そして、前記昇圧電源Ｖpp1 が図４に示す所定の基準電
圧ＶR1を越えたとき、ノードＮ２の電位がインバータ回
路１３ａのしきい値を越えて、インバータ回路１３ａか
らＬレベルの制御信号φ１が出力される。
インバータ回路１３ｂのしきい値より高く設定される。
そして、前記昇圧電源Ｖpp1 が図４に示す所定の基準電
圧ＶR1を越えたとき、ノードＮ２の電位がインバータ回
路１３ａのしきい値を越えて、インバータ回路１３ａか
らＬレベルの制御信号φ１が出力される。
【００３２】前記インバータ回路１３ｂは、前記昇圧電
源Ｖpp1 が図４に示す基準電圧ＶR2を越えたとき、ノー
ドＮ２の電位がそのしきい値を越えて、同インバータ回
路１３ａからＬレベルの制御信号φ２が出力される。
源Ｖpp1 が図４に示す基準電圧ＶR2を越えたとき、ノー
ドＮ２の電位がそのしきい値を越えて、同インバータ回
路１３ａからＬレベルの制御信号φ２が出力される。
【００３３】次に、このように構成された半導体装置に
おいて、昇圧回路１１による昇圧電源Ｖpp2 の立ち上げ
動作を説明する。昇圧回路１１に電源Ｖcc及びクロック
信号ＣＬＫが供給されていないとき、昇圧電源Ｖpp1 は
グランドＧＮＤレベルである。この状態から、電源Ｖcc
及びクロック信号ＣＬＫが供給されると、制御信号φ
１，φ２はＨレベルとなり、昇圧回路１１により昇圧動
作が開始され、一次側昇圧電源路Ｌ１に出力される昇圧
電源Ｖpp1 が徐々に上昇し、容量Ｃ１が昇圧電源Ｖpp1
レベルまで充電される。このとき、トランジスタＴr2は
オフ状態に維持される。
おいて、昇圧回路１１による昇圧電源Ｖpp2 の立ち上げ
動作を説明する。昇圧回路１１に電源Ｖcc及びクロック
信号ＣＬＫが供給されていないとき、昇圧電源Ｖpp1 は
グランドＧＮＤレベルである。この状態から、電源Ｖcc
及びクロック信号ＣＬＫが供給されると、制御信号φ
１，φ２はＨレベルとなり、昇圧回路１１により昇圧動
作が開始され、一次側昇圧電源路Ｌ１に出力される昇圧
電源Ｖpp1 が徐々に上昇し、容量Ｃ１が昇圧電源Ｖpp1
レベルまで充電される。このとき、トランジスタＴr2は
オフ状態に維持される。
【００３４】昇圧電源Ｖpp1 が基準電圧ＶR1を越える
と、制御信号φ２がＬレベルとなり、トランジスタＴr3
がオンされる。すると、昇圧電源Ｖpp1 がトランジスタ
Ｔr3を介して二次側昇圧電源路Ｌ２に昇圧電源Ｖpp2 と
して供給され、その昇圧電源Ｖpp2 レベルが徐々に上昇
する。
と、制御信号φ２がＬレベルとなり、トランジスタＴr3
がオンされる。すると、昇圧電源Ｖpp1 がトランジスタ
Ｔr3を介して二次側昇圧電源路Ｌ２に昇圧電源Ｖpp2 と
して供給され、その昇圧電源Ｖpp2 レベルが徐々に上昇
する。
【００３５】次いで、昇圧電源Ｖpp2 が負荷回路群１２
を構成するＰチャネルＭＯＳトランジスタのしきい値Ｖ
thp を越えると、二次側昇圧電源路Ｌ２から負荷回路群
１２に貫通電流Ｉckt が流れる。
を構成するＰチャネルＭＯＳトランジスタのしきい値Ｖ
thp を越えると、二次側昇圧電源路Ｌ２から負荷回路群
１２に貫通電流Ｉckt が流れる。
【００３６】このとき、貫通電流Ｉckt は主に容量Ｃ１
から負荷回路群１２に供給されるため、昇圧電源Ｖpp2
レベルが低下することはない。そして、昇圧回路１１の
動作により昇圧電源Ｖpp1 レベルがさらに上昇し、基準
電圧ＶR1を越えると、制御信号φ１がＬレベルとなっ
て、昇圧回路１１の昇圧動作が停止される。
から負荷回路群１２に供給されるため、昇圧電源Ｖpp2
レベルが低下することはない。そして、昇圧回路１１の
動作により昇圧電源Ｖpp1 レベルがさらに上昇し、基準
電圧ＶR1を越えると、制御信号φ１がＬレベルとなっ
て、昇圧回路１１の昇圧動作が停止される。
【００３７】また、昇圧電源Ｖpp1 レベルが基準電圧Ｖ
R1より低下すると、昇圧回路１１が動作し、このような
動作の繰り返しにより、昇圧電源Ｖpp1 は基準電圧ＶR1
に維持される。
R1より低下すると、昇圧回路１１が動作し、このような
動作の繰り返しにより、昇圧電源Ｖpp1 は基準電圧ＶR1
に維持される。
【００３８】以上のようにこの半導体装置では、昇圧回
路１１の立ち上がり動作時には、昇圧電源Ｖpp1 が基準
電圧ＶR1を越えるまでトランジスタＴr3がオフされて、
一次側昇圧電源路Ｌ１と、二次側昇圧電源路Ｌ２とが分
離されて、昇圧回路１１に負荷回路群１２が接続されな
い状態で、一次側昇圧電源路Ｌ１に供給される昇圧電源
Ｖpp1 が昇圧される。
路１１の立ち上がり動作時には、昇圧電源Ｖpp1 が基準
電圧ＶR1を越えるまでトランジスタＴr3がオフされて、
一次側昇圧電源路Ｌ１と、二次側昇圧電源路Ｌ２とが分
離されて、昇圧回路１１に負荷回路群１２が接続されな
い状態で、一次側昇圧電源路Ｌ１に供給される昇圧電源
Ｖpp1 が昇圧される。
【００３９】そして、昇圧電源Ｖpp1 が基準電圧ＶR1を
越えると、トランジスタＴr3がオンされて、一次側昇圧
電源路Ｌ１と、二次側昇圧電源路Ｌ２とが接続され、容
量Ｃ１から負荷駆動電流が供給されるとともに、昇圧回
路１１により昇圧電源Ｖpp2が昇圧される。
越えると、トランジスタＴr3がオンされて、一次側昇圧
電源路Ｌ１と、二次側昇圧電源路Ｌ２とが接続され、容
量Ｃ１から負荷駆動電流が供給されるとともに、昇圧回
路１１により昇圧電源Ｖpp2が昇圧される。
【００４０】従って、昇圧回路１１には、負荷回路群１
２の定常動作時の消費電流に相当する電流供給能力を備
えれば、昇圧電源Ｖpp2 を確実に立ち上げることができ
るとともに、定常レベルの昇圧電源Ｖpp2 を維持するこ
とができる。
２の定常動作時の消費電流に相当する電流供給能力を備
えれば、昇圧電源Ｖpp2 を確実に立ち上げることができ
るとともに、定常レベルの昇圧電源Ｖpp2 を維持するこ
とができる。
【００４１】この結果、昇圧回路１１の電流供給能力を
小さくすることができるので、昇圧回路１１の回路レイ
アウト面積を縮小し、かつ昇圧回路１１の定常昇圧動作
時の消費電力を低減することができる。
小さくすることができるので、昇圧回路１１の回路レイ
アウト面積を縮小し、かつ昇圧回路１１の定常昇圧動作
時の消費電力を低減することができる。
【００４２】また、昇圧電源Ｖpp1 を基準電圧ＶR2まで
昇圧した後に、負荷回路群１２が昇圧回路１１に接続さ
れるので、容量Ｃ１を省略しても、昇圧電源Ｖpp2 を立
ち上げることができる。 （第二の実施の形態）図５は、第二の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の二次側
昇圧電源路Ｌ２が、ＰチャネルＭＯＳトランジスタＴr4
を介して電源Ｖccに接続され、同トランジスタＴr4のゲ
ートには制御信号φ２バーが入力されたものであり、そ
の他の構成は第一の実施の形態と同様である。
昇圧した後に、負荷回路群１２が昇圧回路１１に接続さ
れるので、容量Ｃ１を省略しても、昇圧電源Ｖpp2 を立
ち上げることができる。 （第二の実施の形態）図５は、第二の実施の形態を示
す。この実施の形態は、前記第一の実施の形態の二次側
昇圧電源路Ｌ２が、ＰチャネルＭＯＳトランジスタＴr4
を介して電源Ｖccに接続され、同トランジスタＴr4のゲ
ートには制御信号φ２バーが入力されたものであり、そ
の他の構成は第一の実施の形態と同様である。
【００４３】このような構成により、昇圧回路１１の立
ち上げ動作時に、トランジスタＴr3がオフされて、一次
側昇圧電源路Ｌ１の昇圧電源Ｖpp1 が昇圧されていると
きには、トランジスタＴr4がオンされて、二次側昇圧電
源路Ｌ２には電源Ｖccが供給される。
ち上げ動作時に、トランジスタＴr3がオフされて、一次
側昇圧電源路Ｌ１の昇圧電源Ｖpp1 が昇圧されていると
きには、トランジスタＴr4がオンされて、二次側昇圧電
源路Ｌ２には電源Ｖccが供給される。
【００４４】そして、昇圧電源Ｖpp1 が基準電圧ＶR2ま
で昇圧された後は、トランジスタＴr4がオフされるとと
もに、トランジスタＴr3がオンされて、昇圧回路１１に
より二次側昇圧電源路Ｌ２に昇圧電源Ｖpp2 が供給され
る。
で昇圧された後は、トランジスタＴr4がオフされるとと
もに、トランジスタＴr3がオンされて、昇圧回路１１に
より二次側昇圧電源路Ｌ２に昇圧電源Ｖpp2 が供給され
る。
【００４５】従って、二次側昇圧電源路Ｌ２が電源Ｖcc
レベルまで立ち上げられた後に、昇圧回路１１により二
次側昇圧電源路Ｌ２に昇圧電源Ｖpp1 が供給されるの
で、負荷回路群１２が昇圧回路１１に接続された瞬間の
昇圧電源Ｖpp1 レベルの立ち上がりの遅れを、前記第一
の実施の形態より小さくすることができるとともに、昇
圧電源Ｖpp2 を基準電圧ＶR2まで速やかに昇圧すること
ができる。 （第三の実施の形態）図６は、第三の実施の形態を示
す。この実施の形態は、負荷回路群を複数の負荷回路群
１２ａ，１２ｂに分割し、各負荷回路群１２ａ，１２ｂ
にそれぞれ二次側昇圧電源路Ｌ２ａ，Ｌ２ｂを設けたも
のである。
レベルまで立ち上げられた後に、昇圧回路１１により二
次側昇圧電源路Ｌ２に昇圧電源Ｖpp1 が供給されるの
で、負荷回路群１２が昇圧回路１１に接続された瞬間の
昇圧電源Ｖpp1 レベルの立ち上がりの遅れを、前記第一
の実施の形態より小さくすることができるとともに、昇
圧電源Ｖpp2 を基準電圧ＶR2まで速やかに昇圧すること
ができる。 （第三の実施の形態）図６は、第三の実施の形態を示
す。この実施の形態は、負荷回路群を複数の負荷回路群
１２ａ，１２ｂに分割し、各負荷回路群１２ａ，１２ｂ
にそれぞれ二次側昇圧電源路Ｌ２ａ，Ｌ２ｂを設けたも
のである。
【００４６】すなわち、一次側昇圧電源路Ｌ１は、Ｐチ
ャネルＭＯＳトランジスタＴr5を介して二次側昇圧電源
路Ｌ２ａに接続され、ＰチャネルＭＯＳトランジスタＴ
r6を介して二次側昇圧電源路Ｌ２ｂに接続される。前記
トランジスタＴr5，Ｔr6のゲートには、前記制御信号φ
２が入力される。
ャネルＭＯＳトランジスタＴr5を介して二次側昇圧電源
路Ｌ２ａに接続され、ＰチャネルＭＯＳトランジスタＴ
r6を介して二次側昇圧電源路Ｌ２ｂに接続される。前記
トランジスタＴr5，Ｔr6のゲートには、前記制御信号φ
２が入力される。
【００４７】前記二次側昇圧電源路Ｌ２ａ，Ｌ２ｂは、
それぞれＰチャネルＭＯＳトランジスタＴr7，Ｔr8を介
して電源Ｖccに接続され、同トランジスタＴr7，Ｔr8の
ゲートには、前記制御信号φ２バーが入力される。
それぞれＰチャネルＭＯＳトランジスタＴr7，Ｔr8を介
して電源Ｖccに接続され、同トランジスタＴr7，Ｔr8の
ゲートには、前記制御信号φ２バーが入力される。
【００４８】このような構成により、前記第二の実施の
形態と同様な作用効果を得ることができるとともに、複
数の負荷回路群１２ａ，１２ｂにそれぞれ独立した二次
側昇圧電源路Ｌ２ａ，Ｌ２ｂをレイアウトしたので、負
荷回路群の素子数が多いときや、二次側昇圧電源路が長
くなる場合に、昇圧電源Ｖpp2 の立ち上がりを促進する
ことができる。
形態と同様な作用効果を得ることができるとともに、複
数の負荷回路群１２ａ，１２ｂにそれぞれ独立した二次
側昇圧電源路Ｌ２ａ，Ｌ２ｂをレイアウトしたので、負
荷回路群の素子数が多いときや、二次側昇圧電源路が長
くなる場合に、昇圧電源Ｖpp2 の立ち上がりを促進する
ことができる。
【００４９】上記実施の形態から把握できる請求項以外
の技術思想を、以下にその効果とともに記載する。 （１）請求項６において、前記一次側昇圧電源路に供給
される昇圧電源を複数の抵抗で分圧し、その分圧した電
位をインバータ回路に入力し、そのインバータ回路の出
力信号を前記第一の制御信号とした。昇圧電源の立ち上
がりに基づいて、昇圧電源が所定の電圧に昇圧されたと
き、Ｌレベルとなる第一の制御信号を容易に生成するこ
とができる。
の技術思想を、以下にその効果とともに記載する。 （１）請求項６において、前記一次側昇圧電源路に供給
される昇圧電源を複数の抵抗で分圧し、その分圧した電
位をインバータ回路に入力し、そのインバータ回路の出
力信号を前記第一の制御信号とした。昇圧電源の立ち上
がりに基づいて、昇圧電源が所定の電圧に昇圧されたと
き、Ｌレベルとなる第一の制御信号を容易に生成するこ
とができる。
【００５０】
【発明の効果】以上詳述したように、この発明は、昇圧
電源を確実に立ち上げ可能としながら昇圧回路のレイア
ウト面積の縮小及び消費電力の低減を図り得る半導体装
置を提供することができる。
電源を確実に立ち上げ可能としながら昇圧回路のレイア
ウト面積の縮小及び消費電力の低減を図り得る半導体装
置を提供することができる。
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 制御信号生成回路を示す回路図である。
【図４】 第一の実施の形態の動作を示す波形図であ
る。
る。
【図５】 第二の実施の形態を示す回路図である。
【図６】 第三の実施の形態を示す回路図である。
【図７】 昇圧回路を示す回路図である。
【図８】 従来例の動作を示す波形図である。
１１ 昇圧回路 １２ 負荷回路群 １４ 第一のスイッチ回路 Ｌ 昇圧電源路 Ｖpp 昇圧電源
Claims (5)
- 【請求項１】 昇圧回路から出力される昇圧電源を負荷
回路群に供給する昇圧電源路に、前記昇圧電源が所定の
電圧に昇圧されたとき導通する第一のスイッチ回路を介
在させたことを特徴とする半導体装置。 - 【請求項２】 前記昇圧電源路は、前記昇圧回路と前記
第一のスイッチ回路との間の一次側昇圧電源路と、前記
第一のスイッチ回路と前記負荷回路群との間の二次側昇
圧電源路とで構成し、前記一次側昇圧電源路と低電位側
電源との間には容量を接続したことを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記昇圧電源路は、前記昇圧回路と前記
第一のスイッチ回路との間の一次側昇圧電源路と、前記
第一のスイッチ回路と前記負荷回路群との間の二次側昇
圧電源路とで構成し、前記二次側昇圧電源路には、前記
第一のスイッチ回路が非導通となるとき導通する第二の
スイッチ回路を介して非昇圧電源を供給することを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 前記昇圧電源路は、前記昇圧回路と前記
第一のスイッチ回路との間の一次側昇圧電源路と、前記
第一のスイッチ回路と前記負荷回路群との間の二次側昇
圧電源路とで構成し、前記一次側昇圧電源路と低電位側
電源との間には容量を接続し、前記二次側昇圧電源路に
は、前記第一のスイッチ回路が非導通となるとき導通す
る第二のスイッチ回路を介して非昇圧電源を供給するこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記二次側昇圧電源路は、複数の負荷回
路群毎にそれぞれ設け、前記各二次側昇圧電源路をそれ
ぞれ前記第一のスイッチ回路を介して前記一次側昇圧電
源路に接続し、前記各二次側昇圧電源路をそれぞれ前記
第二のスイッチ回路を介して非昇圧電源に接続したこと
を特徴とする請求項３乃至４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318313A JPH09163720A (ja) | 1995-12-06 | 1995-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7318313A JPH09163720A (ja) | 1995-12-06 | 1995-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09163720A true JPH09163720A (ja) | 1997-06-20 |
Family
ID=18097810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7318313A Withdrawn JPH09163720A (ja) | 1995-12-06 | 1995-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09163720A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195137A (ja) * | 2000-01-17 | 2001-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| EP1211790A2 (en) * | 2000-12-01 | 2002-06-05 | Texas Instruments Deutschland Gmbh | Integrated semiconductor circuit |
| JP2005151777A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | チャージポンプ回路およびアンプ |
-
1995
- 1995-12-06 JP JP7318313A patent/JPH09163720A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001195137A (ja) * | 2000-01-17 | 2001-07-19 | Hitachi Ltd | 半導体集積回路装置 |
| EP1211790A2 (en) * | 2000-12-01 | 2002-06-05 | Texas Instruments Deutschland Gmbh | Integrated semiconductor circuit |
| DE10059643A1 (de) * | 2000-12-01 | 2002-06-13 | Texas Instruments Deutschland | Integrierte Halbleiterschaltung |
| EP1211790A3 (en) * | 2000-12-01 | 2003-01-02 | Texas Instruments Deutschland Gmbh | Integrated semiconductor circuit |
| JP2005151777A (ja) * | 2003-11-19 | 2005-06-09 | Sanyo Electric Co Ltd | チャージポンプ回路およびアンプ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030304 |