KR100300243B1

KR100300243B1 - 승압회로및이것을이용한반도체장치

Info

Publication number: KR100300243B1
Application number: KR1019970055174A
Authority: KR
Inventors: 신야 후지오카
Original assignee: 아끼구사 나오유끼; 후지쯔 가부시끼가이샤
Priority date: 1996-12-27
Filing date: 1997-10-27
Publication date: 2001-09-03
Also published as: JPH10201222A; KR19980063546A; US6020781A

Abstract

전원 투입 후 승압 전압이 거의 목표치에 도달할 때까지의 시간을 단축하고, 또한, 통상 사용시의 소비 전력을 감소한다.

외부 전원 전압 Vcc=3.0V가 2V이상으로 된 것을 검출하여 기동 정지 신호 STP를 액티브로 하는 선택 제어 회로(50)와, 기동 정지 신호 STP가 저레벨일 때만 높은 주파수 fs의 클록을 생성하여 출력하는 링 발진기 회로(30)와, 낮은 주파수 fo의 클록을 생성하는 링 발진기 회로(10)와, 기동 정지 신호 STP가 저레벨일 때 링 발진기 회로(30)의 출력을 선택하여 출력하고, 기동 정지 신호가 고레벨일 때 링 발진기 회로(10)의 출력을 선택하여 출력하는 선택 회로(40)와, 상기 클록에 의해 구동되는 차지 펌프 회로(20)를 구비하고 있다.

Description

승압 회로 및 이것을 이용한 반도체 장치{STEP-UP CIRCUIT}

본 발명은 승압 회로 및 이것을 이용한 반도체 장치에 관한 것이다.

반도체 집적 회로에서는 회로 소자의 미세화 및 회로의 대규모화에 따라, 전원 전압이 낮아지고, 프린트 배선 기판에 탑재된 복수의 반도체 장치에는 복수의 다른 전원 전압이 사용되고 있다.

도 6a의 반도체 장치 LSI1에 있어서, 예컨대, 본체 회로인 내부 회로(1)는전원 전압 Vii=2.4V에서 동작하지만, 각종 반도체 장치에 공급되는 전원 전압을 공통으로 하기 위해서 외부 전원 전압 Vcc=3.0V가 nMOS 트랜지스터(2)에서 내부 전원 전압(Vii)으로 강압되어 내부 회로(1)에 공급된다. nMOS 트랜지스터(2)의 게이트에는 내부 전원 전압(Vii)을 일정하게 하기 위한 게이트 전위(Vgn)가 제어 회로(도시되지 않음)에서 생성되어 공급된다. 트랜지스터(2)가 pMOS인 경우에는, 상기 제어 회로는 외부 전원 전압(Vcc)을 이용할 수 있다. 그러나, 트랜지스터(2)가 nMOS의 경우에는 게이트 전위(Vgn)가 예컨대 3.3V정도로서 외부 전원 전위(Vcc)보다도 높기 때문에 내부 승압 회로를 필요로 하게 된다.

여기서, 트랜지스터(2)로서 nMOS를 이용하면, pMOS보다 고속 동작이 가능하기 때문에 내부 전원 전압을 보다 안정되게 할 수 있다. 또한, 트랜지스터(2)로서 pMOS를 이용하면, 그 소스에 접속된 외부핀의 인덕턴스 성분과 상기 pMOS의 게이트 전위를 피드백 제어하는 회로와의 관계에서, 오버 드라이브(over-driver)가 발생하고 상기 인덕턴스 성분에 무시할 수 없는 역기전력이 발생하여 전원 노이즈를 발생시키지만, nMOS를 이용한 경우에는 상기와 다른 게이트 전위 제어 회로와의 관계에서 이러한 문제가 발생하지 않는다. 이러한 이유로, 트랜지스터(2)로서 nMOS를 이용한 편이 바람직하다.

도 6b는 내부 승압 회로가 필요한 다른 예로서의 반도체 기억 장치(LSI2)의 일부를 나타낸다. 예컨대 nMOS 트랜지스터(3a)를 온으로 하여 커패시터(3b)에 저장된 전하를 비트선(BL)에 전송할 경우, 비트선(BL)의 용량이 커패시터(3b)의 용량보다도 상당히 크기 때문에, 비트선(BL)의 전위 변화는 적다. 또한, nMOS트랜지스터(3a)의 게이트에 접속된 워드선(WL)의 저항이 비교적 크다. 이 때문에, 전하를 nMOS 트랜지스터(3a)에 통과시킴으로써 전위 저하를 가능한 한 작게 할 필요가 있으며, 워드 드라이버(4)의 pMOS 트랜지스터(4a)를 통해서 워드선(WL)에 공급되는 전위(SVii)가 높아진다. 예컨대, Vii=2.4V일 때 전위(SVii)는 4.5V이고, 내부 승압 회로가 요구된다.

도 7은 종래의 승압 회로를 나타낸다. 이 회로에서는, 인버터(11∼17)가 환상(環狀)으로 접속된 링 발진기 회로(10)에 의해 클록이 생성되고, 이것이 버퍼용 인버터(18)를 통해 차지 펌프 회로(20)에 공급된다. 링 발진기 회로(10)의 출력은 스위치 소자(21, 22)의 온/오프 제어에도 이용된다. 회로(10)의 출력이 저레벨이고 스위치 소자(21, 22)가 도면에 도시된 상태일 때, 인버터(18)의 출력 전위(Vcc)에 의해 펌핑 커패시터(23)가 충전된다. 다음에, 링 발진기 회로(10)의 출력이 저레벨로 천이하면, 스위치 소자(21, 22)가 각각 다이오드(24)의 캐소드측 및 다이오드(25)의 애노드측으로 전환되고, 외부 전원 전압(Vcc)에 펌핑 커패시터(23)의 단자간 전압이 부가된다. 이것에 의해, 다이오드(25)의 캐소드 전위(Voo)는 2(Vcc-Vpn)으로 된다. 여기서, Vpn은 다이오드(24, 25)의 순방향 전압이다. 출력 전압(Voo)은 전류 소비에 의해 저하하지만, 이러한 조작이 반복되어 외부 전원 전압(Vcc)을 승압한 전압(Voo)이 수득된다.

도 7의 차지 펌프 회로(20)는 원리 구성이고, 실제로는 강하 전압(Vpn)을 작게 하기 위해서 다이오드(24, 25)를 대신해서 스위치 소자가 이용되고, 역류를 저지하는 기간 동안에 상기 스위치 소자가 오프된다.

이러한 승압 회로를, 예를 들면 도 6a의 반도체 장치(LSI1)의 게이트 전위 (Vgn)를 생성하는 회로에 적용하여, 반도체 장치(LSIl)에 전원을 투입했을 때, 다음과 같은 문제가 생긴다. 즉, 외부 전원 전위(Vcc)가 소정 전위로 될 때까지 승압 회로가 동작하지 않으며, 또한, 전류 소비에 의해 전압(Voo)이 저하하기 때문에, 전원 투입후 전압(Voo)이 목표치의 ±10%에 달할 때까지의 시간이, 예를 들면 400μsec로 길어져서 내부 회로(1)의 동작의 개시가 지연된다.

전압(Voo)의 상승을 빨리하기 위해서 링 발진기 회로(10)의 출력 주파수를 높이면, 상승 후의 승압 회로의 부하 구동 능력이 필요 이상으로 커져서 소비 전력의 낭비가 생긴다.

본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 전원 투입 후 승압 전압이 거의 목표치에 달할 때까지의 시간을 단축할 수 있으며, 또한 통상 사용시의 소비 전력을 감소할 수 있는 승압 회로 및 이것을 이용한 반도체 장치를 제공하는 것을 그 목적으로 한다.

도 1은 본 발명의 승압 회로가 적용된 제1 실시 형태의 반도체 장치를 나타내는 회로도.

도 2는 도 1의 회로의 동작을 나타내는 도면.

도 3은 본 발명의 승압 회로에 이용되는 제2 실시 형태의 링 발진기 회로를 나타내는 도면.

도 4는 본 발명의 승압 회로가 적용된 제3 실시 형태의 반도체 장치를 나타내는 회로도.

도 5는 본 발명의 승압 회로가 적용된 제4 실시 형태의 반도체 장치를 나타내는 회로도.

도 6a 및 도 6b는 승압 회로가 필요한 회로예를 나타내는 도면.

도 7은 종래의 승압 회로를 나타내는 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

2,3a,53,56,57,64,71NL∼77NL,71NS∼77NS : nMOS 트랜지스터

4a,55,63,7lPL∼72PL,71PS∼72PS : pM0S 트랜지스터

3 : 메모리 셀

4 : 워드 드라이버

10,10A,30 : 링 발진기 회로

11∼18,31,32,43 : 인버터

20 : 차지 펌프 회로

21,22 : 스위치 소자

23,26 : 펌핑 커패시터

24,25 : 다이오드

27,41,42 : 전송 게이트

40,40A : 선택 회로

50 : 선택 제어 회로

60 : 강압 회로

61 : 비교 회로

62 : 기준 전위 발생 회로

제1 발명에서는, 외부 전원 전압이 통상 전압보다 낮은 소정치 이상으로 된 것을 검출하여 기동 정지 신호를 액티브 상태로 하는 선택 제어 회로와, 상기 기동 정지 신호가 인액티브 상태일 때 제1 주파수의 클록을 출력하고, 상기 기동 정지 신호가 액티브 상태일 때 상기 제1 주파수보다 낮은 제2 주파수의 클록을 출력하는 클록 생성 회로와, 상기 클록으로 구동되는 차지 펌프 회로를 갖는다.

이 제1 발명에 의하면, 전원 투입 후 초기의 클록 생성 회로의 출력 클록 주파수가 통상시의 제2 주파수보다도 높은 제1 주파수가 되고, 이 클록에 의해 차지 펌프 회로가 구동되어 전원 전압이 고속으로 승압되기 때문에, 전원 투입 후 승압 전압이 거의 목표치에 달할 때까지의 시간이 종래보다도 단축된다는 효과를 발휘한다.

또한, 순간 정지 후 외부 전원 전압이 복귀할 때에도, 승압 회로가 상기한 바와 같이 동작하기 때문에, 승압 전압의 복귀가 종래보다도 고속으로 행해진다는 효과를 발휘한다.

또, 내부 전원 전압이 목표치에 달한 후에는, 클록 생성 회로의 출력 클록 주파수가 제1 주파수보다 낮은 제2 주파수로 되고, 이 클록으로 차지 펌프 회로가 구동되어 승압 동작이 행해지기 때문에, 통상 사용시의 소비 전력이 감소된다는 효과를 발휘한다.

제1 발명의 제1 양태에서, 상기 클록 생성 회로는, 상기 기동 정지 신호가 인액티브 상태일 때만 상기 제1 주파수의 클록을 생성하여 출력하는 제1 링 발진기 회로와, 상기 제2 주파수의 클록을 생성하여 출력하는 제2 링 발진기 회로와, 상기 기동 정지 신호가 인액티브 상태일 때 상기 제1 링 발진기 회로의 출력을 선택하여 출력하고, 상기 기동 정지 신호가 액티브 상태일 때 상기 제2 링 발진기 회로의 출력을 선택하여 출력하는 선택 회로를 갖는다.

제1 발명의 제2 양태에서, 상기 클록 생성 회로는, pMOS 트랜지스터와 nMOS 트랜지스터의 양 드레인이 출력단으로서 접속되고 상기 pMOS 트랜지스터와 상기nMOS 트랜지스터의 양 게이트가 입력단으로서 접속된 CMOS 인버터가 홀수개 환상으로 종속 접속된 링 발진기부와, 상기 CMOS 인버터의 상기 pMOS 트랜지스터의 소스와 전원 전위의 배선과의 사이에 접속되며, 항상 온으로 하기 위한 전위가 게이트에 인가되는 제1 pMOS 트랜지스터와, 상기 CMOS 인버터의 상기 pMOS 트랜지스터의 상기 소스와 상기 전원 전위의 배선과의 사이에 접속되고, 액티브 상태일 때에 고레벨이 되는 상기 기동 정지 신호가 게이트에 공급되는 제2 pMOS 트랜지스터와, 상기 CMOS 인버터의 상기 nMOS 트랜지스터의 소스와 상기 전원 전위보다 낮은 기준 전위의 배선과의 사이에 접속되며, 항상 온으로 하기 위한 전위가 게이트에 인가된 제1 nMOS 트랜지스터와, 상기 CMOS 인버터의 상기 nMOS 트랜지스터의 상기 소스와 상기 기준 전위의 배선과의 사이에 접속되고, 상기 기동 정지 신호의 2치를 반전한 신호가 게이트에 인가되는 제2 nMOS 트랜지스터를 갖는다.

제1 발명의 제3 양태에서, 상기 제2 pMOS 트랜지스터는, (게이트 폭)/(게이트 길이)의 값이 상기 제1 pMOS 트랜지스터보다도 크고, 상기 제2 nMOS 트랜지스터는 (게이트폭)/(게이트 길이)의 값이 상기 제1 nMOS 트랜지스터보다도 크다.

이 제3 양태에 의하면, 전원 투입 후의 초기의 제1 주파수가 보다 높아지기 때문에, 전원 투입 후 승압 전압이 거의 목표치에 달할때까지의 시간이 더욱 단축된다는 효과를 발휘한다.

제1 발명의 제4 양태에서는, 상기 클록 생성 회로는 5이상의 홀수개의 인버터와 제1 스위치 소자와 제2 스위치 소자가 환상으로 종속접속되고, 상기 제1 스위치 소자와 상기 제2 스위치 소자와의 사이에는 짝수개의 인버터가 접속되며, 상기제1 스위치 소자의 전단측 일단과 상기 제2 스위치 소자의 후단측 일단과의 사이에 제3 스위치 소자가 접속되고, 상기 기동 정지 신호가 인액티브 상태일 때만 상기 제1 스위치 소자 및 상기 제2 스위치 소자가 모두 오프로 되며 또한 상기 제3 스위치 소자가 온으로 되는 가변 링 발진기이다.

이 제4 양태에 의하면, 제1 실시 형태보다도 클록 생성 회로의 구성 소자수를 감소할 수 있다는 효과를 발휘한다.

제1 발명의 제5 양태에서, 상기 차지 펌프 회로는, 상기 차지 펌프 회로의 상기 전원 전압에 단자간 전압이 부가되며 또한 용량이 상기 기동 정지 신호에 의해 전환 가능한 커패시터를 가지며, 상기 기동 정지 신호가 인액티브 상태일 때에 상기 기동 정지 신호가 액티브 상태일 때보다도 상기 커패시터의 용량이 크다.

이 제5 양태에 의하면, 전원 투입 후 초기의 제1 주파수가 보다 높아지기 때문에, 전원 투입 후 승압 전압이 거의 목표치에 달할때까지의 시간이 더욱 단축된다는 효과를 발휘한다.

제2 발명의 반도체 장치에서는, 상기 어느 하나의 승압 회로가 반도체칩에 형성되어 있다.

제2 발명의 제1 양태에서는, 상기 차지 펌프 회로의 상기 전원 전압은 상기 외부 전원 전압과 동일하고, 상기 외부 전원 전압보다 낮은 내부 전원 전압으로 동작하는 회로와, 드레인이 상기 전원 전위의 배선에 접속되고, 소스가 상기 내부 전원 전압의 고전위측 배선에 접속된 강압용 nMOS 트랜지스터와, 상기 차지 펌프 회로의 출력 전압으로 동작하고, 상기 강압용 nMOS 트랜지스터의 게이트 전위가 일정하게 되도록 제어하는 제어 회로를 갖는다.

제2 발명의 제2 양태에서는, 상기 차지 펌프 회로의 상기 전원 전압은 상기 외부 전원 전압보다 낮은 내부 전원 전압이고, nMOS 트랜지스터의 게이트에 워드선이 접속된 메모리 셀과, 입력 어드레스에 따라서 상기 워드선에 상기 차지 펌프의 출력 전위를 공급하는 워드 드라이버를 갖는다.

이하, 도면에 기초하여 본 발명의 실시 형태를 설명한다.

[제1 실시 형태]

도 1은 본 발명의 승압 회로가 적용된 제1 실시 형태의 반도체 장치를 도시하고 있다. 도 1 에서 도 6a 및 도 7과 동일한 구성 요소에는 동일 부호를 붙여서 그 설명을 생략한다.

이 승압 회로에서는, 도 7의 링 발진기 회로(10), 인버터(18) 및 차지 펌프 회로(20)에, 링 발진기 회로(30), 선택 회로(40) 및 선택 제어 회로(50)가 부가되어 있다. 차지 펌프 회로(20)는 간단하게 하기 위해 상기와 같이 원리 구성이 표시되어 있다.

링 발진기 회로(30)는 인버터(31, 32)와 부정 논리곱 게이트(33)가 환상으로 접속되어 있다.

부정 논리곱 게이트(33)의 한쪽의 입력단을 저레벨로 하면, 링 발진기 회로(30)가 발진하지 않고, 이것을 고레벨로 하면, 부정 논리곱 게이트(33)가 인버터로서 기능하며, 링 발진기 회로(30)가 발진하여 이것으로부터 주파수 fs의 클록이 펌핑 펄스로서 출력된다. 이것에 대하여, 링 발진기 회로(10)로부터는, 주파수fs보다 낮은 주파수 fo의 클록이 펌핑 펄스로서 항상 출력된다.

선택 회로(40)는, 전송 게이트(41, 42)와 인버터(43)를 구비하고 있다. 전송 게이트(41, 42)의 일단은 각각 링 발진기 회로(10, 30)의 출력단에 접속되고, 타단은 모두 인버터(18)의 입력단 및 스위치 소자(21, 22)의 제어 입력단에 접속되어 있다. 전송 게이트(41, 42)는 모두 pMOS 트랜지스터와 nMOS 트랜지스터가 병렬접속된 구성이고, 전송 게이트(41)의 nMOS 트랜지스터 및 전송 게이트(42)의 pMOS 트랜지스터에 기동 정지 신호 STP가 공급되며, 전송 게이트(41)의 pM0S 트랜지스터 및 전송 게이트(42)의 nMOS 트랜지스터에 기동 정지 신호 STP의 2진수 값을 인버터(43)에 의해 반전한 신호 *STP가 공급된다. 기동 정지 신호 *STP는 부정 논리곱 게이트(33)의 한쪽의 입력단에도 공급된다.

기동 정지 신호 STP가 저레벨일 때, 전송 게이트(41)가 오프, 전송 게이트(42)가 온이 되고, 링 발진기 회로(30)의 출력 클록이 선택 회로(40)로부터 출력되며, 기동 정지 신호 STP가 고레벨일 때, 전송 게이트(41)가 온, 전송 게이트(42)가 오프가 되어, 링 발진기 회로(10)의 출력 클록이 선택 회로(40)로부터 출력된다.

링 발진기 회로(10, 30) 및 선택 회로(40)의 전원 전압은 외부 전원 전압(Vcc)이다.

선택 제어 회로(50)에서는, 외부 전원 전위(Vcc)의 배선과 접지선과의 사이에 저항(51)과 저항(52)이 직렬 접속되어 분압(Vr)이 취출되고, 취출된 분압은 nMOS 트랜지스터(53)의 게이트에 공급된다. nMOS 트랜지스터(53)의 소스는 접지선에 접속되고, 그 드레인은 저항(54)을 통해 외부 전원 전위(Vcc)의 배선에 접속되어 있다. nMOS 트랜지스터(53)의 드레인 전위는, pMOS 트랜지스터(55) 및 nMOS 트랜지스터(56)의 게이트에 공급된다. pMOS 트랜지스터(55)와 nMOS 트랜지스터(56)는 외부 전원 전위(Vcc)의 배선과 접지선과의 사이에 직렬 접속되어, CMOS 인버터를 구성하고 있다. 이 인버터의 출력단으로부터 기동 정지 신호 STP가 취출된다.

전원 투입 후, 예컨대 외부 전원 전위(Vcc)가 0V에서 0.4V까지 상승했을 때 nMOS 트랜지스터(56)가 온이 되고, 또 외부 전원 전위(Vcc)가 2V까지 상승했을 때, 분압(Vr)이 0.4V까지 상승하여 nMOS 트랜지스터(53)가 온이 된다. 이것에 의해, pMOS 트랜지스터(55)가 온, nMOS 트랜지스터(56)가 오프 되어, 기동 정지 신호 STP 및 *STP이 각각 고레벨 및 저레벨이 된다.

nMOS 트랜지스터(53)의 게이트와 외부 전원 전위(Vcc)의 배선과의 사이에 접속된 nMOS 트랜지스터(57)는 통상은 오프이지만, 순간 정지에 의해 외부 전원 전위 (Vcc)가 0V부근까지 저하했을 때에 온이 되어, nMOS 트랜지스터(53)의 게이트의 전하가 nMOS 트랜지스터(57)를 통하여 민첩하게 방전되며, 다음에 외부 전원 전위(Vcc)가 상승했을 때에 상기 동작이 확보된다.

강압 회로(60)에서는, nMOS 트랜지스터(2)의 게이트 전위 및 임계치 전압을 각각 Vgn 및 Vth로 나타내면, Vii=Vgn-Vth가 성립한다. 외부 전원 전위(Vcc)가 예컨대 내부 전원 전위 Vii=2.4V정도로 낮은 경우라도 내부 전원 전위 Vii=2.4V를 생성할 수 있도록 하기 위해서, 예컨대 4.0V의 SVcc가 전원 전위로서 비교 회로(61)에 공급된다.

비교 회로(61)의 반전 입력단에는, 참조 전위 발생 회로(62)로부터의 참조 전위(Vref)가 공급되고, 비교 회로(61)로부터 게이트 전위(Vgn)가 출력된다. 전원 전위(SVcc)의 배선과 접지선과의 사이에는, pMOS 트랜지스터(63), nMOS 트랜지스터(64) 및 저항(65, 66)이 직렬로 접속되어 있다. pMOS 트랜지스터(63)의 게이트에는 게이트 전위(Vgn)가 공급된다. pMOS 트랜지스터(63)의 소스 전위(Vgp)는, nMOS 트랜지스터(2)의 게이트에 공급된다. nMOS 트랜지스터(2)는 그 드레인이 외부 전원 전위(Vcc)의 배선에 접속되어 있고, 외부 전원 전위(Vcc)를 내부 전원 전위(Vii), 예컨대 2.4V로 강압하여 내부 회로(1)에 공급한다.

nMOS 트랜지스터(64)는 그 드레인과 게이트가 단락되어 있고, 내부 전원 전위(Vii)가 주위 온도에 의해 변화하는 것을 방지하기 위한 것이다. 저항(65)과 저항(66)과의 접속점의 전위(Vd)는 비교 회로(61)의 비반전 입력단에 공급된다.

비교 회로(61)는 이 전위(Vd)가 참조 전위(Vref)가 되도록 게이트 전위(Vgn)를 출력한다. 즉, Vd<Vref가 되면, 게이트 전위(Vgn)가 저하하여 pM0S 트랜지스터(63)에 흐르는 전류가 증가하고 전위(Vd)가 상승한다. 반대로 Vd>Vref가 되면, 게이트 전위(Vgn)가 상승하여 pMOS 트랜지스터(63)에 흐르는 전류가 감소하고 전위 (Vd)가 저하한다.

다음에, 상기와 같이 구성된 반도체 장치의 동작을 도 2를 참조하여 설명한다.

전원을 투입하면, 외부 전원 전위(Vcc)가 0V에서 3.0V까지 직선적으로 증가한다. 그 도중에 있어서, 외부 전원 전위(Vcc)가 1.0V정도가 되면, 승압 회로의 동작이 개시된다. 이 때, 기동 정지 신호 STP는 저레벨이고, 전송 게이트(41)가 오프, 전송 게이트(42)가 온으로 되어, 링 발진기 회로(30)의 출력 클록이 전송 게이트(42) 및 인버터(18)를 통하여 차지 펌프 회로(20)에 공급된다. 이것에 의해, 링 발진기 회로(10)의 출력 클록으로 차지 펌프 회로(20)를 구동한 경우보다도, 고속으로 승압 동작이 행해진다.

외부 전원 전위(Vcc)가 2V정도로 되어 분압(Vr)이 0.4V정도가 되면, nMOS 트랜지스터(53)가 온, pMOS 트랜지스터(55)가 온, nMOS 트랜지스터(56)가 오프가 되며, 기동 정지 신호 STP가 고레벨로 천이한다. 이것에 의해, 전송 게이트(41)가 온, 전송 게이트(42)가 오프로 되어, 링 발진기 회로(10)의 출력 클록이 전송 게이트(41) 및 인버터(18)를 통하여 차지 펌프 회로(20)에 공급되며, 차지 펌프 회로(20)에 의한 전위(SVcc)의 승압 동작 속도가 저하한다.

전위(SVcc)가 4.0V정도로 되었을 때, 게이트 전위(Vgn)는 3.3V정도로 되고, 내부 전원 전위(Vii)는 2.4V정도로 된다. 그 후, 외부 전원 전위(Vcc)가 3.0V까지 상승하지만, 그 동안 전위(SVcc)는 거의 일정하고, 게이트 전위(Vgn) 및 내부 전원 전위(Vii)도 거의 일정해진다.

이 제1 실시 형태의 반도체 장치에 의하면, 전원 투입 후의 초기에 링 발진기 회로(30)의 고주파 출력으로 차지 펌프 회로(20)가 구동되어 전위 SVcc가 고속으로 승압되기 때문에, 전원 투입 후 내부 전원 전위(Vii)가 목표치 ±10%로 달할때까지의 시간이 예컨대 종래의 400μsec에 대하여 200μsec로 단축되고, 전원 투입 후 내부 회로(1)의 동작이 개시될 때까지의 시간이 단축된다.

순간 정지로 외부 전원 전위(Vcc)가 복귀할 때에도, 승압 회로가 상기와 동일하게 동작하기 때문에, 내부 전원 전위(Vii)의 복귀가 종래보다도 고속으로 행해진다.

또한, 내부 전원 전위(Vii)가 목표치에 도달한 후에는, 링 발진기 회로(30)의 동작이 정지하고 링 발진기 회로(10)의 출력으로 차지 펌프 회로(20)가 구동되어 승압 동작이 행해지기 때문에, 통상 사용시의 소비 전력이 감소된다.

[제2 실시 형태]

도 3은, 도 1의 링 발진기 회로(10,30) 및 선택 회로(40)를 대신하여 이용되는 제2 실시 형태의 링 발진기 회로(10A)를 나타낸다.

이 회로는, 인버터(11∼17)가 환상으로 접속되어 있는 점에서 도 1의 링 발진기 회로(10)와 동일하다. 인버터(11)의 일단과 전원 전위(Vcc)의 배선과의 사이에는, pMOS 트랜지스터(71PL, 71PS)가 병렬로 접속되어 있다. pMOS 트랜지스터(71PL, 71PS)는 게이트폭이 서로 같지만, pMOS 트랜지스터(71PL)의 게이트 길이는 pMOS 트랜지스터(71PS)보다도 길게 되어 있다. 인버터(11)의 타단과 접지선과의 사이에는 nMOS 트랜지스터(71NL, 71NS)가 병렬로 접속되어 있다. nMOS 트랜지스터(7lNL, 71NS)는 게이트폭이 서로 같지만, nMOS 트랜지스터(71NL)의 게이트 길이는 nMOS 트랜지스터(71NS)보다도 길게 되어 있다. 인버터(12∼17)의 일단 및 타단에 관해서도 인버터(11)의 경우와 동일하다.

pMOS 트랜지스터(71PL∼77PL)의 게이트는 접지선에 접속되어 있고, 이들의 트랜지스터는 항상 온으로 되어 있다. nMOS 트랜지스터(71NL∼77NL)의 게이트는 외부 전원 전위(Vcc)의 배선에 접속되어 있고, 이들 트랜지스터는 항상 온으로 되어 있다. pMOS 트랜지스터(7lPS∼77PS)의 게이트에는 기동 정지 신호 STP가 공급되고, nMOS 트랜지스터(71NS∼77NS)의 게이트에는 기동 정지 신호 *STP가 공급된다.

다음에, 상기와 같이 구성된 링 발진기 회로(10A)의 동작을 설명한다. 전원 투입 후 외부 전원 전위(Vcc)가 1.0V정도까지 상승하면, 이 회로의 동작이 개시된다. 이 때, 기동 정지 신호 STP는 저레벨, 기동 정지 신호 *STP는 고레벨이며, pMOS 트랜지스터(71PS∼77PS) 및 nMOS 트랜지스터(71NS∼77NS)는 온으로 되어 있다. 외부 전원 전위(Vcc)에서 인버터(11∼17)로의 전류 공급 능력 및 인버터(11∼17)로부터 접지선으로의 전류 배출 능력은, pMOS 트랜지스터(71PS∼77PS) 및 nMOS 트랜지스터(71NS∼77NS)가 오프일 때보다도 크기 때문에, 링 발진기 회로(10A)의 출력 주파수 f가 높아지고, 링 발진기 회로(10A)에서 구동되는 도 1의 차지 펌프 회로(20)의 승압 동작이 다음의 통상 사용시보다도 고속으로 된다.

외부 전원 전위(Vcc)가 2V정도까지 상승하면, 기동 정지 신호 STP가 고레벨, 기동 정지 신호 *STP가 저레벨로 천이하고, pMOS 트랜지스터(71PS∼77PS) 및 nMOS 트랜지스터(71NS∼77NS)가 오프로 된다. 이것에 의해, 링 발진기 회로(10A)의 출력 주파수 f가 저하하여, 통상 사용시의 소비 전력이 감소된다.

[제3 실시 형태]

도 4는 본 발명의 승압 회로가 적용된 제3 실시 형태의 반도체 장치를 나타낸다.

이 승압 회로에서, 링 발진기 회로(10B)는 제1부(10a), 제2부(10b), 제3부(10c) 및 선택 회로(40A)로 이루어진다. 제1부(10a)는 인버터(11∼13)가 종속 접속되어 있다. 제2부(10b)는 인버터(14, 15)가 종속 접속되고, 인버터(14)에 이것보다 소형의 인버터(19)가 환상 접속되어 있다. 제3부(10c)는 인버터(16, 17)가 종속 접속되어 있다. 인버터(17)의 출력단은 인버터(11)의 입력단에 접속되어 있다.

선택 회로(40A)에서는, 인버터(13)의 출력단과 인버터(14)의 입력단과의 사이에 전송 게이트(41)가 접속되고, 인버터(15)의 출력단과 인버터(16)의 입력단과의 사이에 전송 게이트(44)가 접속되며, 인버터(13)의 출력단과 인버터(16)의 입력단과의 사이에 전송 게이트(42)가 접속되어 있다. 전송 게이트(41, 42)의 온/오프는, 기동 정지 신호 STP 및 *STP에 의해, 도 1의 경우와 동일하게 제어되고, 전송 게이트(44)의 온/오프는 전송 게이트(41)의 온/오프와 연동(連動)하여 제어된다.

인버터(19)는 전송 게이트(41)가 오프일 때에 인버터(14)의 입력단이 전위 Vcc/2 부근에서 플로팅 상태로 되며, 전원 공급선으로부터 인버터(14)를 통해 접지선으로 관통 전류가 흐르는 것을 방지하기 위한 것이다.

또한, 차지 펌프 회로(20A)에서는, 펌핑 커패시터의 용량이 기동 정지 신호에 따라서 전환 가능하게 되어 있다. 즉, 전해 콘덴서인 펌핑 커패시터(23)의 정극단에 펌핑 커패시터(26)의 정극단이 접속되고, 펌핑 커패시터(26)의 부극단이 전송 게이트(27)를 통해 펌핑 커패시터(23)의 부극단에 접속되어 있다. 전송 게이트(27)의 nMOS 트랜지스터 및 pMOS 트랜지스터의 게이트에는 각각, 기동 정지 신호 *STP 및 기동 정지 신호 STP가 공급된다.

그 외에는 상기 제1 실시 형태와 동일 구성이다.

상기 구성에 있어서, 기동 정지 신호 STP가 저레벨일 때에는 전송 게이트(41, 44)가 오프, 전송 게이트(42)가 온으로 되고, 인버터(13)의 출력단이 전송 게이트(42)를 통하여 인버터(16)의 입력단에 바이패스되어, 인버터(5)단의 링 발진기가 구성되며, 통상시보다도 주파수 f가 높아진다. 이것에 의해, 상기 제1 실시 형태에서 진술한 효과와 동일한 효과가 수득된다. 또한, 전송 게이트(27)가 온으로 되고, 펌핑 커패시터(23)에 펌핑 커패시터(26)가 병렬 접속되며, 이것에 의해, 펌핑 펄스마다 펌핑 커패시터에 충전되는 전하량이 통상시보다도 증가하고, 차지 펌프 회로(20A)의 전류 공급 능력이 증가하여 상기 효과가 높아진다.

기동 정지 신호 STP가 고레벨일 때에는, 전송 게이트(41, 44)가 온, 전송 게이트(42)가 오프로 되고, 제1부(10a)와 제2부(10b)와 제3부(10c)로 인버터(7)단의 링 발진기가 구성되며, 링 발진기 회로(10B)는 도 1의 링 발진기 회로(10)와 동일하게 동작한다. 또한, 전송 게이트(27)가 오프로 되고, 차지 펌프 회로(20A)는 도 1의 차지 펌프 회로(20)와 동일하게 동작한다.

[제4 실시 형태]

도 5는, 본 발명의 승압 회로가 적용된 제4 실시 형태의 반도체 장치를 나타낸다.

이 반도체 장치는, 도 1의 승압 회로를 반도체 메모리에 적용한 것으로, 차지 펌프 회로(20)로부터 출력되는 전원 전위 SVii가 워드 드라이버(4)의 pMOS 트랜지스터(4a)를 통하여 워드선(WL)에 공급된다. 도 5에서는 간단하게 하기 위해 기억부는 1개의 메모리 셀만 나타내고 있다.

차지 펌프 회로(20) 및 선택 제어 회로(50)는, 도 1의 내부 회로(1)의 일부로 되고, 다이오드(24)의 애노드 및 선택 제어 회로(50)의 전원 공급선에는 내부 전원 전위(Vii)가 공급된다. 예컨대, Vcc=3.0V, Vii=2.4V일 때, 내부 전원 전위(SVii)는 4.5V이다.

이 반도체 장치에 의하면, 전원 투입 후 전위(SVii)가 목표치 ±10%에 달할 때까지의 시간이 단축되기 때문에, 전원 투입 후 메모리 액세스 개시까지의 시간이 종래보다도 단축된다.

또, 본 발명에는 외부에도 여러 가지의 변형예가 포함된다.

예컨대, pMOS 트랜지스터(71PS∼77PS)는, pMOS 트랜지스터(71PL∼77PL)보다도 (게이트 폭)/(게이트 길이)의 값이 큰 편이 바람직하지만, 본 발명은 이 조건을 충족시키지 않아도 좋다.

또한, 도 1, 도 3 및 도 5의 각 링 발진기의 인버터 접속 개수는 3이상의 홀수이면 좋으며, 도 4 중의 링 발진기(10B)의 인버터 접속 개수는 5이상의 홀수이면 좋다.

승압 회로에 이용되는 차지 펌프 회로는, 도 1 및 도 4의 구성인 것에 한정되지 않고, 각종의 것이 적용 가능하다.

이상 설명한 바와 같이, 본 발명은 전원 투입 후 승압 전압이 거의 목표치에 도달할 때까지의 시간을 단축할 수 있으며, 또한, 통상 사용시의 소비 전력을 감소시킬 수 있다.

Claims

외부 전원 전압을 수신하고, 이 외부 전원 전압이 안정 상태에서의 상기 외부 전원 전압보다 낮은 소정치의 전압보다 더 낮아지는 것에 응답하여 제어 신호를 제1 상태로 설정하는 선택 제어 회로와;

상기 제어 신호가 상기 제1 상태일 때 제1 주파수의 제1 클록을 공급하고, 상기 제어 신호가 제2 상태일 때 상기 제1 주파수보다 낮은 제2 주파수의 제2 클록을 공급하는 클록 생성 회로와;

상기 제1 클록과 제2 클록 중에서 선택된 것에 의해 구동되는 차지 펌프 회로를 포함하는 것을 특징으로 하는 승압 회로.
제1항에 있어서, 상기 클록 생성 회로는,

상기 제어 신호가 상기 제1 상태일 때 상기 제1 클록을 발생하는 제1 링 발진기 회로와;

상기 제2 클록을 발생하는 제2 링 발진기 회로와;

상기 제어 신호가 상기 제1 상태일 때 상기 제1 클록을 상기 차지 펌프 회로에 선택적으로 공급하고, 상기 제어 신호가 제2 상태일 때 상기 제2 클록을 상기 차지 펌프 회로에 선택적으로 공급하는 선택 회로를 포함하는 것을 특징으로 하는 승압 회로.
제1항에 있어서, 상기 클록 생성 회로는 CMOS 인버터단이 홀수개 환상으로 접속된 링 발진기를 포함하며, 상기 각 CMOS 인버터단은,

pMOS 트랜지스터와 nMOS 트랜지스터가 상호 직렬 접속되어 구성된 CMOS 인버터와;

상기 CMOS 인버터의 상기 pMOS 트랜지스터와 전원 전위의 배선 사이에 접속되며, 정상 동작시 항상 온으로 하기 위한 전위가 게이트 전극에 인가되는 제1 pMOS 트랜지스터와;

상기 CMOS 인버터의 상기 pMOS 트랜지스터와 상기 전원 전위의 배선 사이에 접속되며, 상기 제어 신호가 상기 제1 상태일 때 온으로 하기 위한 상기 제어 신호가 게이트 전극에 인가되는 제2 pMOS 트랜지스터와;

상기 CMOS 인버터의 상기 nMOS 트랜지스터와 기준 전위의 배선 사이에 접속되며, 정상 동작시 항상 온으로 하기 위한 전위가 게이트 전극에 인가되는 제1 nMOS 트랜지스터와,

상기 CMOS 인버터의 상기 nMOS 트랜지스터와 상기 기준 전위의 배선 사이에 접속되며, 상기 제어 신호가 상기 제1 상태일 때 온으로 하기 위한 상기 제어 신호와 관련된 신호가 게이트 전극에 인가되는 제2 nMOS 트랜지스터를 포함하는 것을 특징으로 하는 승압 회로.
제3항에 있어서, 상기 제2 pMOS 트랜지스터는 그 [게이트 폭/게이트 길이]의 값이 상기 제1 pMOS 트랜지스터의 [게이트 폭/게이트 길이]의 값보다 크고,

상기 제2 nMOS 트랜지스터는 그 [게이트 폭/게이트 길이]의 값이 상기 제1 nMOS 트랜지스터의 [게이트 폭/게이트 길이]의 값보다 큰 것을 특징으로 하는 승압 회로.
제1항에 있어서, 상기 클록 생성 회로는,

5이상의 홀수개의 인버터가 종속 접속된 제1 다단 인버터 회로와;

짝수개의 인버터가 종속 접속된 제2 다단 인버터 회로와;

상기 제1 다단 인버터 회로의 최후단 인버터의 출력과 상기 제2 다단 인버터 회로의 제1단 인터버터의 입력 사이에 접속되는 제1 스위치 소자와;

상기 제2 다단 인버터 회로의 최후단 인버터의 출력과 상기 제1 다단 인버터 회로의 제1단 인버터의 입력 사이에 접속되는 제2 스위치 소자와;

상기 제1 다단 인버터 회로의 상기 최후단 인버터의 상기 출력과 상기 제1 다단 인버터 회로의 상기 제1 단 인버터의 상기 입력 사이에 접속되는 제3 스위치 소자를 포함하며,

상기 제1, 제2 및 제3 스위치 소자는 상기 제어 신호가 상기 제1 상태일 때 각각 온, 온, 오프로 되고, 상기 제어 신호가 제2 상태일 때 각각 오프, 오프, 온으로 되는 것을 특징으로 하는 승압 회로.
제1항에 있어서, 상기 차지 펌프 회로는, 상기 외부 전원 전압에 그 전압이 부가되어지는 커패시터를 포함하고, 상기 커패시터의 용량은 상기 제어 신호가 상기 제1 상태일 때의 용량 치가 상기 제어 신호가 상기 제2 상태일 때의 용량치보다도 크게 되도록 상기 제어 신호에 의해 전환되는 것을 특징으로 하는 승압 회로.
반도체 칩에 형성된 승압 회로를 포함하는 반도체 장치에 있어서,

상기 승압 회로는,

외부 전원 전압을 수신하고, 이 외부 전원 전압이 안정 상태에서의 상기 외부 전원 전압보다 낮은 소정치의 전압보다 더 낮아지는 것에 응답하여 제어 신호를 제1 상태로 설정하는 선택 제어 회로와;

상기 제어 신호가 상기 제1 상태일 때 제1 주파수의 제1 클록을 공급하고, 상기 제어 신호가 제2 상태일 때 상기 제1 주파수보다 낮은 제2 주파수의 제2 클록을 공급하는 클록 생성 회로와;

상기 제1 클록과 제2 클록 중에서 선택된 것에 의해 구동되는 차지 펌프 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 차지 펌프 회로는 상기 외부 전원 전압의 전원 배선과 접속되어 있고, 상기 반도체 장치가,

상기 외부 전원 전압보다 작은 내부 전원 전압의 전원 배선과 접속되는 회로와;

드레인에 상기 외부 전원 전압이 공급되고 소스에 상기 내부 전원 전압이 공급되는 강압용 nMOS 트랜지스터와;

상기 차지 펌프 회로의 출력 전압의 전원 배선과 접속되어, 상기 강압용 nMOS 트랜지스터의 게이트 전극에 정전압을 공급하는 제어 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
제7항에 있어서, 상기 차지 펌프 회로는 상기 외부 전원 전압보다 낮은 내부 전원 전압을 수신하며, 상기 반도체 장치가,

게이트 전극이 워드선에 접속된 nMOS 트랜지스터를 구비한 메모리 셀과;

상기 워드선에 상기 차지 펌프의 출력 전압을 공급하는 워드 드라이버용 트랜지스터를 더 포함하는 것을 특징으로 하는 반도체 장치.
제1 전원 전압 및 이 제1 전원 전압보다 작은 제2 전원 전압으로 동작하는 반도체 집적회로의 승압 회로에 있어서,

상기 제1 전원 전압의 제1 전원 배선과 접속되어, 상기 제1 전원 전압이 상기 제1 전원 전압과 제2 전원 전압 사이의 기준 전압 레벨보다 클 때를 검출하여 그 검출 신호를 출력하는 검출 회로와;

상기 제1 전원 전압이 상기 기준 전압보다 큰 것을 나타내는 상기 검출 신호에 응답하여 주파수가 더 작아지도록 변화하는 클록 신호를 출력하는 클록 생성 회로와;

상기 제1 전원 배선과 접속되고, 상기 클록 신호에 응답하여 승압 전압을 출력하는 차지 펌프 회로를 포함하는 것을 특징으로 하는 승압 회로.