KR100309236B1 - 차지 펌프 회로 및 이를 구비한 승압 회로 - Google Patents

차지 펌프 회로 및 이를 구비한 승압 회로 Download PDF

Info

Publication number
KR100309236B1
KR100309236B1 KR1019990057357A KR19990057357A KR100309236B1 KR 100309236 B1 KR100309236 B1 KR 100309236B1 KR 1019990057357 A KR1019990057357 A KR 1019990057357A KR 19990057357 A KR19990057357 A KR 19990057357A KR 100309236 B1 KR100309236 B1 KR 100309236B1
Authority
KR
South Korea
Prior art keywords
voltage
clock
circuit
burn
output
Prior art date
Application number
KR1019990057357A
Other languages
English (en)
Other versions
KR20000048114A (ko
Inventor
쯔까다슈이찌
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20000048114A publication Critical patent/KR20000048114A/ko
Application granted granted Critical
Publication of KR100309236B1 publication Critical patent/KR100309236B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type
    • H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Dc-Dc Converters (AREA)
  • Semiconductor Memories (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 발명은 제1 클럭, 제2 클럭, 및 제3 클럭을 이용하여 배압 정류를 수행하고, 승압 전압을 출력하는 차지 펌프 회로에 관한 것으로서, 통상 동작시에는 제3 클럭을 승압 전압의 진폭으로 출력하고, 번-인 테스트시에는 제3 클럭을 외부 전원 전압 이하의 진폭으로 출력하는 리크 전류 억제 회로를 포함하는 구성을 갖되, 번-인 테스트시에도 트랜지스터가 과전압에 의해서 파괴되지 않고 트랜지스터의 접합부에 리크 전류가 흐르지 않는다.

Description

차지 펌프 회로 및 이를 구비한 승압 회로{CHARGE PUMP CIRCUIT AND A STEP-UP CIRCUIT PROVIDED WITH THE SAME}
본 발명은 일반적으로 외부에서 공급되는 외부 전력을 승압하는 승압 회로에 관한 것으로서, 특히 반도체 메모리 장치의 워드 라인에 인가되는 승압 전압을 생성하는 차지 펌프 회로와 이러한 차지 펌프를 구비한 승압 회로에 관한 것이다.
최근, 반도체 메모리 장치와 같은 반도체 집적 회로 장치에서는 외부에서 공급되는 외부 전원 전압 Vcc를 사용할 뿐 아니라 내부 전압 발생 회로로부터 강압 또는 승압된 소정의 내부 전압을 생성할 때 생성된 내부 전압을 필요로 하는 내부 회로에 공급하는 저비용 전력화 및 소자의 신뢰성 향상을 도모한다.
이러한 종류의 내부 전원 전압을 필요로하는 반도체 집적 회로 장치에서, 예를 들면 DRAM(동적 랜덤 액세스 메모리)과 같은 메모리 셀은, 전형적으로 신호 전하를 메모리 셀에 기억함으로써 정보를 기억하는 기억 커패시터, 기억 커패시터에서 신호 전하의 기억/방전을 제어하기 위한 스위칭 트랜지스터를 이루는 스위칭 트랜지스터, 및 스위칭 트랜지스터로서 이용되는 n-채널 MOS 전계 효과 트랜지스터(이하, 'NMOS' 트랜지스터라 함)를 포함하는 구조를 갖는다.
스위칭 트랜지스터는 그 드레인이 비트 라인에 접속되고, 게이트는 워드 라인에 접속되며, 소스는 기억 커패시터에 의해 접지되므로, 임계 전압 VTH에 의해 게이트의 전압이 소스에서의 전압보다 높아지기 전까지는 트랜지스터가 턴온되지 않는다. 통상적으로, 소스 전압은 0과 Vcc 사이에서 변화하므로, 게이트에 스위칭 트랜지스터를 턴 온하기 위해 (Vcc+VTH) 이상의 전압을 인가하는 것이 필요하다. 외부 전원 전압 Vcc을 승압하는 승압 회로는 스위칭 트랜지스터의 게이트(워드 라인)에 인가된 승압 전압을 생성하는데 사용된다.
그러나, 최근 반도체 집적 회로 장치에서 사용된 트랜지스터의 내압은 미세화됨에 따라 감소하는 경향이 있다. 전원 전압을 감소시켜야 하므로,TTL(Transistor Transistor Logic)로 구성된 다른 논리 회로와 동일한 전원을 사용하는 경우, 외부 전원 전압 Vcc은 칩 내부에 제공된 강압 전원 회로에 의해 외부 전원 전압 Vcc을 강하하여, 강압 전압이 필요한 내부 회로에 공급된다.
예를 들면, 외부 전원 전압 Vcc이 5V일 때, 강하 전압을 필요로하는 내부 회로에 공급된 내부 전원 전압은 강하 전원 회로에 의해 3.3V로 강하된다. 트랜지스터의 임계 전압 VTH은 트랜지스터의 크기가 미세화되더라도 반드시 전원 전압으로서 강하되지 않는다.
반도체 집적 회로 장치에서, 초기 결함을 제거하기 위해 번-인(burn-in) 테스트가 일반적으로 수행된다. 번-인 테스트에서, 통상의 외부 전원 전압 Vcc보다 높은 전압이 테스트 중인 반도체 집적 회로에 인가된다. DRAM에서, 전하-유지 특성을 향상시키기 위해 기판이 음의 전압으로 바이어스되고, 이러한 경우 승압 회로에서 사용된 트랜지스터에, 승압 전압에 기판의 음의 전압을 가산한 전압을 인가한다. 접합 내압을 초과하는 전압이 인가될 때, 파괴될 수 있다.
일본 특허 공개 제140889/94(이하, '제1 종래예'라함)에서, 승압 전압을 클램프하는 클램핑 회로, 및 이렇게 클램프된 전압의 변화를 허용하는 클램프 제어 수단를 구비하여, 통상 동작시와 번-인 테스트시에는 클램프 전압을 변화시킴으로써 승압 회로 내의 트랜지스터의 접합 파괴를 방지하는 반도체 장치가 제안되었다.
제1 종래예에서 도시된 반도체 장치에서는, 높은 전압(예를 들면, 메모리 액세스시)이 필요할 때만 승압 회로를 동작시키고, 높은 전압이 필요하지 않을 때는승압 회로의 출력은 클램프 회로를 통해 접지 전위 라인에 접속되어, 내부 회로로승압 전압을 공급하기 위한 승압 전압 라인의 전압을 접지 전위에 일치시킨다.
이러한 형태의 구성에서는, 승압 전압 라인에 기생 커패시턴스가 있으므로, 승압 회로는 메모리가 액세스될 때마다 승압 전압 라인의 기생 커패시턴스를 충전하고, 액세스가 종료될 때마다 기억 승압 전압 라인의 기생 커패시턴스에 축적된 전하를 방전하는 것이 필요하다. 특히, 최근의 반도체 메모리 장치에서는 메모리 커패시턴스의 증대로 인해 승압 라인이 점점 길어지는 경향이 있어, 기생 커패시턴스가 더 커지게 되고, 결과적으로 승압 회로의 소모 전류를 증대시킨다.
또한, 승압 라인의 기생 커패시턴스에 축적된 전하를 클램프 회로를 통해 방전하므로, 클램프 회로에 의한 소모 전류도 승압 회로의 소모 전류를 증가시키는 요인이 된다. 상술된 제1 종래예에서의 승압 회로의 높은 소모 전류는 높은 전류 공급 능력을 갖는 트랜지스터를 필요로 하므로, 클램프 회로에는 후술될 제2 종래예에 비해 큰 소모 전류가 흐르게 된다.
메모리를 액세스할 때, 먼저 승압 회로를 동작하는 경우 승압 라인의 충전은 승압 라인에 접속된 워드 라인의 전압에 대하여 소정의 값으로 기간을 연장시키고, 정보의 판독 및 기입 속도가 저하된다. 승압 라인을 짧은 기간 동안 소정의 전압에 이르도록, 승압 커패시터의 용량은 승압 라인의 기생 커패시터에 비해 커질 수 있다. 그러나, 커패시터의 용량이 증가할 때, 칩 영역도 또한 감소하게 된다.
상술된 제1 종래에서의 문제점을 해결하기 위해, 일본 특허 공개 제153493/94(이하, '제2 종래예'라함)에서 승압 전압을 항상 출력하고 소정의 제어회로에 의해 워드 라인의 접속을 ON/OFF하는 승압 회로 구성을 제안한다.
제2 종래예의 구성은, 승압 라인이 항상 충전되므로, 승압 라인의 충방전을 수반한 전력 소모의 증가를 제어할 수 있고, 워드 라인 전압의 상승 시간이 지연되지 않는다. 또한, 승압 커패시터의 용량을 증가시킬 필요가 없으므로 칩 영역은 증가하지 않는다.
또한, 제2 종래예에서는, 승압 전압을 제한하기 위한 제한 회로, 및 승압 클럭을 구동하기 위한 구동 클럭의 출력 진폭을 제한하기 위한 승압 클럭 전압 제어 회로는, 제한 회로를 포함하는 승압 회로의 전력 소모를 감소시킨다.
그럼에도 불구하고, 제2 종래예에서 승압 클럭을 정류하기 위한 다이오드 접속된 드레인 및 게이트를 갖는 MOS 트랜지스터를 사용함으로써, 다이오드에 따른 큰 전압 강하, 낮은 정류 효율, 및 원하는 승압 전압을 얻기 위한 능력의 저하를 야기시킨다.
일본 특허 공개 제14529/94(이하, '제3 종래예'라함)은 제2 종래예에서와 같이 다이오드로서 트랜지스터를 접속하는 것이 아니라 도 1에 도시된 트랜지스터의 스위칭-동작에 의해 정류 효율을 향상시키는 승압 회로를 제안한다.
도 1에서, 제3 종래예의 승압 회로의 차지 펌프 회로는 클럭 ΦA, ΦB, 및 ΦC에 의해 배압 정류를 수행하여, 승압 전압을 생성하고,
소정의 사이클로 구성된 클럭 ΦA을 반전하여 외부 전원 전압 Vcc의 진폭으로 출력하는 제1 인버터(101);
소정의 사이클로 구성된 클럭 ΦB을 반전하여 외부 전원 전압 Vcc의 진폭으로 출력하는 제2 인버터(102);
소정의 사이클로 구성된 클럭 ΦC을 반전하여 외부 전원 전압 Vcc의 진폭으로 출력하는 제3 인버터(103);
각각 제1∼제3 인버터(101∼103)의 출력 단부에 접속된 승압 커패시터(C1, C2, C3);
승압 커패시터(C1)의 출력 클럭을 수신하고, 승압 커패시터(C3)의 출력 클럭에 따라 턴 온/오프하며, 외부에서 공급되는 외부 전원 전압 Vcc 보다 높은 승압 전압 VBOOT을 출력하는 NMOS 트랜지스터(Q1);
승압 커패시터(C2)의 외부 클럭에 따라 턴 온/오프되어, 승압 커패시터(C1)의 출력 전압을 외부 전원 전압 Vcc으로 바이어스하기 위한 NMOS 트랜지스터(Q2);
승압 커패시터(C2)의 출력 클럭에 따라 턴 온/오프되어, 승압 커패시터(C3)의 출력 전압을 외부 전원 전압 Vcc으로 바이어스하기 위한 NMOS 트랜지스터(Q3); 및
승압 커패시터(C3)의 출력 클럭에 따라 턴 온/오프되어, 승압 커패시터(C2)의 출력 전압을 외부 전원 전압 Vcc으로 바이어스하기 위한 NMOS 트랜지스터(Q4)
를 포함한다. 제1 인버터(101)는 p-채널 트랜지스터(P1)와 n-채널 트랜지스터(N1)로 구성되고, 제2 인버터(102)는 p-채널 트랜지스터(P2)와 n-채널 트랜지스터(N2)로 구성되며, 제3 인버터(103)는 p-채널 트랜지스터(P3)와 n-채널 트랜지스터(N3)로 구성된다. 트랜지스터(Q1, Q2)와 승압 커패시터(C1)로 구성된 블럭은 승압부(111)이고, 트랜지스터(Q3, Q4)와 승압 커패시터(C2, C3)로 구성된 블럭은 승압 제어부(112)이다.
도 1에 도시된 제3 종래예의 차지 펌프 회로의 동작은 도 2 및 도 3을 참조하여 이하 설명된다. 도 3은 도 1에 도시된 차지 펌프 회로의 외부 전원 전압의 변화에 대한 노드 A, B, 및 C에서 생성하는 최대 전압을 도시하고, 노드 D에서의 전압 VBOOT은 설정 전압을 도시한다. 노드 D의 전압 VBOOT은 부하 커패시터(도시되지 않음)에 의해 평활화되고 설정 전압과 동일하게 판정 회로(도시되지 않음)에 의해 제어되므로, 전원 전압은 V1 이상일 때 실질적으로 설정값의 전압으로 유지된다. 또한, 클럭 ΦB와 ΦC의 듀티비가 50%(즉, 클럭 ΦA이 상승하고 강하함과 동시에 클럭 ΦB와 ΦC도 상승하고 하강함)로 설정되어 이하 설명되나, 실제적으로는 클럭 ΦB와 ΦC의 듀티비는 단락 회로 전류를 방지하기 위해 50%이하로 설정된다.
먼저, 도 2에 도시된 바와 같이, 시간 t0에서 클럭 ΦA와 ΦC가 하이 레벨이고, 클럭 ΦB가 로우 레벨일 때, 제1 인버터(101)와 제3 인버터(103)의 출력은 로우 레벨이되고, 제2 인버터(102)의 출력은 하이 레벨이 된다. 이 때, 트랜지스터(Q2, Q3, N1, P1, 및 N3)가 각각 턴 온되고, 트랜지스터(Q1, Q4, F1, N2, 및 P3)는 각각 턴 오프된다.
따라서, 노드 B에서는, 전원 전압(이하, 'Vcc'라함)으로 충전된커패시터(C2)에 제2 인버터(102)의 하이 레벨 출력 전압이 가산되어 2Vcc가 된다. 커패시터(C1)의 제1 인버터(101)단이 로우 레벨에서 방전되므로 노드 A의 전압이 잠시 저하되나, 노드 B의 전압 2Vcc이 트랜지스터 Q2의 게이트에 공급될 때, 트랜짓터(Q2)가 턴 온되어 노드 A는 점차 Vcc로 충전된다.
동일한 방식으로, 트랜지스터(Q3, N3)가 각각 턴 온되어, 커패시터(C3)의 노드 C측이 차지 펌프 회로의 출력인 승압 전압 VBOOT으로 충전되며 커패시터(C3)의 다른 단부는 접지 전위로 방전된다.
다음, 시간 t1에서, 클럭 ΦA과 ΦC이 로우 레벨로 스위치되고, 클럭 ΦB은 하이 레벨로 스위치 되므로, 제1 인버터(101)와 제3 인버터(103)의 출력은 하이 레벨이 되고, 제2 인버터(102)의 출력은 로우 레벨이 된다. 이 때, 트랜지스터(q2, A3, N1, P1, 및 N3)가 각각 턴 온되고, 트랜지스터(Q1, Q4, P1, N2, 및 P3)는 각각 턴 온된다.
따라서, VBOOT으로 충전되는 커패시터(C3)에 인버터(103)의 하이 레벨 출력 전압이 가산되어 노드 C의 전압이 Vcc+VBOOT이 된다. 또한, 커패시터(C1)의 제1 인버터(101)단이 Vcc로 충전되어, Vcc가 이 때까지 Vcc인 노드 A의 전압에 가산되므로 노드 A의 전압은 2Vcc가 된다. 노드 C의 전압이 Vcc+VBOOT가 되어 트랜지스터(Q1)의 게이트에 공급될 때, 트랜지스터(Q1)가 턴 온되고, 노드 D에서 승압 전압 VBOOT으로서 2Vcc가 출력된다. 다음, 커패시터(C1)에 충전된 전하가 방전되고, 노드 A의 전압이 2Vcc로부터 점차적으로 저하되므로, 트랜지스터(Q4, N2)가 각각 턴 온되어, 커패시터(C2)의 노드 B측은 Vcc로 충전되고, 다른 단부는 접지 전위로 방전된다. 시간 t0 및 t1에서의 동작은 동일한 방식으로 순차적으로 반복되고, 승압 전압 VBOOT이 차지 펌프 회로에서 계속적으로 출력된다.
다음과 같은 이유로 인해 제3 인버터(103)의 p-채널 트랜지스터의 소스에 승압 전압 VBOOT을 공급한다.
트랜지스터(Q1)는 드레인이 노드 A에 접속된 NMOS 트랜지스터로서, 시간 t1에서 2Vcc로 승압된 전압을 공급한다. 트랜지스터(Q1)의 게이트에 2Vcc가 공급되고, 트랜지스터(Q1)가 턴 온되는 경우, 통상적으로 소스 전압은 게이트 전압에 비해 임계 전압 VTH만큼 낮다. 따라서, 2Vcc-VTH의 승압 전압이 트랜지스터(Q1)의 소스로부터 출력되고, 임계 전압 VTH의 손실의 생성하므로, 승압 효율을 저하시킨다. 이러한 종류의 손실을 감소시키기 위해, 트랜지스터(Q1)의 게이트에 공급된 전압은 2Vcc+VTH이상의 전압이어야 하고, 이는 제3 종래예에서 승압 전압 VBOOT을 인버터(103)에 공급하여 생성한 것이다.
도 2에 도시된 바와 같이, 제3 종래예에 따른 차지 펌프 회로에서는, 노드 A에 접속된 NMOS 트랜지스터(Q1)의 소스 또는 드레인, 및 노드 B에 접속된 NMOS 트랜지스터(Q2)의 게이트에 각각 2Vcc의 전압이 공급되고, 노드 C에 접속된 NMOS 트랜지스터(Q1)의 게이트에 (Vcc+VBOOT)의 전압이 공급된다.
제3 종래예에 따른 차지 펌프 회로에서, 도 3에 도시된 바와 같이 전원 전압 Vcc이 증가할 때, 노드 A 및 노드 B도 비례하여 증가한다. 반면, 노드 D는 전원 전압 Vcc이 V1에 이를때까지 Vcc에 비례하여 증가하나, 전원 전압 Vcc이 V1∼V2의 범위 내에 있을 때는 일정하게 유지된다. 반도체 집적 회로가 전원 전압 V1∼V2의 범위 내(이하, '통상 동작 전압'이라함)에서 사용되고, 통상 동작 전압에서는 승압 전압 VBOOT이 안정화 수단에 의해 출력 전압이 일정하게 제어되어(도시되지 않음) 노드 D의 상수값이 얻어지고, 반도체 집적 회로의 성능은 전원 전압의 변동에 따라 변화하지 않게 된다. 전원 전압이 V2를 초과할 때, 안정화 수단은 제어 기준 전압으로서 전원 전압 Vcc을 저항-분할한 전압을 사용하고, 노드 D의 전압이 다시 Vcc에 비례하여 V1의 경사보다 점차적으로 경사지도록 증가한다. 노드 C에서의 변화도 또한 노드 D에서의 변화에 따라 변화한다.
따라서, 통상 동작 전압에서는 승압 전압 VBOOT이 소정의 범위로 억제되나, 번-인 테스트에서는 단시간에 효율적으로 초기 불량을 제거하도록 통상 동작 전압보다 높은 전압을 내부 회로에 공급하여 가속 검사가 일반적으로 수행된다.
상술된 바와 같이, 최근 미세화됨에 따라 반도체 집적 회로에서 사용된 트랜지스터 내압이 저하되는 경향이 있고, 2Vcc 또는 VBOOT+Vcc가 트랜지스터의 소스에 공급될 때, 소스 또는 드레인의 확산층으로부터 반도체 기판 또는 웰 영역에 리크 전류가 흐르게 되어, 최악의 경우 확산층의 접합부가 파괴된다.
예를 들면, 반도체 기판의 전위를 0V, 접합 전압이 10V인 트랜지스터에서 도1에 도시된 차지 펌프 회로를 구성하는 경우, 통상 동작 전압 V2이 3.6V이고 안정화된 승압 전압 VBOOT이 4.5V일 때, 노드 A와 B는 최대 7.2V이고, 노드 C는 최대 8.1V가 된다. 따라서, 통상 동작 전압은 트랜지스터의 접합 내압 내에서 유지되고, 반도체 집적 회로는 문제없이 동작하게 된다.
그러나, 번-인 테스트시에는 외부 전원 전압에 5V의 전압이 공급되는 경우, 노드 C에 접속된 NMOS 트랜지스터(Q3)의 드레인에 10V+α의 전압이 공급되고, 트랜지스터 드레인으로부터 기판을 향해 리크 전류가 흐르고, 확산층의 접합 영역 파괴를 초래하게 된다.
일반적으로 메모리 셀 영역의 커패시터에 기억 신호 전하는 반도체 기판으로부터의 노이즈에 따른 손실을 방지하기 위해 웰 영역은 -1.5V 정도로 바이어스된다. 웰 영역을 제거함으로써 제조 공정을 소거한 반도체 메모리 장치에서는 메모리 셀 영역과 주변 회로 영역이 동일한 웰 영역에 형성되고, 이들 웰 영역의 전압도 동일한 레벨로 설정된다. 따라서, 노드 B에 접속된 NMOS 트랜지스터(Q4)의 드레인에 11.5V의 전압이 인가되고, 노드 C에 접속된 NMOS 트랜지스터(Q3)의 드레인에 11.5V+α의 전압이 공급되므로, 리크 전류의 생성 가능성과 접합부의 파괴를 감소시킨다.
접합부에서 파괴가 생성하지 않더라도, 트랜지스터의 소스 또는 드레인 및 반도체 기판간의 리크 전류의 흐름은 웰 영역의 전압을 상승시킨다. 메모리 셀 영역에 제공된 트랜지스터의 소스와 드레인이 웰 영역의 전압에 대하여 순방향 바이어스되므로, 기억 커패시터에 축적된 신호 전하가 일시에 방전되어, 기억 정보가 손실된다.
이러한 문제들이 트랜지스터의 접합 내압을 상승시킴으로써 해결될 수 있으나, 소스와 드레인을 구성하는 확산층의 불순물 농도를 다른 트랜지스터 보다 낮아야하고, 이는 별도의 마스크와 별도의 공정을 작성하는 것을 필요로 한다. 이러한 별도의 마스크와 공정은 반도체 집적 회로의 단가를 상승시킨다. 또한, 트랜지스터의 크기가 증가하게 되고, 칩 면적, 칩 원가를 증가시킨다.
본 발명의 목적은 번-인(burn-in) 테스트시에는 통상 동작 전압보다 높은 내부 전압을 생성하는 것이 가능하고, 높은 내압을 갖는 트랜지스터를 사용하지 않고도 큰 전류를 얻을 수 있는 정류 효율이 높은 차지 펌프 회로, 및 이를 이용한 승압 회로를 제공하는 것이다.
본 발명의 다른 목적은, 메모리 셀 영역과 동일한 공정에서 생성된 트랜지스터로 구성되나, 번-인 테스트시에는 접합부에서 리크 전류의 생성을 억제하고 메모리 셀에 기억 데이터의 손실이 없는 차지 펌프 회로, 및 이를 이용한 승압 회로를 제공하는 것이다.
상술된 목적을 달성하기 위해, 본 발명에 따른 차지 펌프 회로는 제1 클럭, 제2 클럭, 및 제3 클럭을 사용하여 다중-전압 정류를 수행하여 승압 전압을 출력하고, 통상 동작시에는 제3 클럭을 승압 전압의 진폭으로 출력하고 번-인 테스트시에는 제3 클럭을 외부 전원 전압의 진폭 이하에서 출력하는 리크 전류 억제 회로를제공한다.
본 발명의 차지 펌프 회로는.
통상 동작시에는 제1 클럭을 외부 전원 전압의 진폭으로 출력하고, 번-인 테스트시에는 제1 클럭을 외부 전원 전압 이하의 소정의 진폭으로 출력하는 제1 리크 전류 억제 회로;
통상 동작시에는 제2 클럭을 외부 전원 전압의 진폭으로 출력하고, 번-인 테스트시에는 제2 클럭을 외부 전원 전압 이하의 소정의 진폭으로 출력하는 제2 리크 전류 억제 회로; 및
통상 동작시에는 제3 클럭을 외부 전원 전압의 진폭으로 출력하고, 번-인 테스트시에는 제3 클럭을 외부 전원 전압 이하의 소정의 진폭으로 출력하는 제3 리크 전류 억제 회로
를 포함한다.
이러한 방식으로 구성된 차지 펌프 회로에서, 구성 요소인 트랜지스터의 확산층에 인가된 전압은 번-인 테스트시에는 외부 전원 전압이 하이가 되어도, 접합 내압 내에서 억제될 수 있다.
본 발명의 상술된 목적, 특징, 이점은 이하 본 발명의 양호한 실시예를 설명하는 첨부된 도면에 기초한 설명으로부터 명백할 것이다.
도 1은 종래의 승압 회로를 갖는 차지 펌프 회로의 구성을 도시하는 회로도.
도 2는 도 1에 도시된 차지 펌프 회로의 각 노드에서 생성한 전압 파형을 도시하느 파형도.
도 3은 도 1에 도시된 차지 펌프 회로의 외부 전원 전압의 변화에 대한 각 노드에서 생성된 최대 전압의 관계를 도시하는 그래프.
도 4는 본 발명의 승압 회로를 구비한 반도체 메모리 장치의 구성을 도시하는 블럭도.
도 5는 도 4의 승압 회로를 이루는 전압 검출 회로와 판정 회로의 하나의 실시예를 도시하는 회로도.
도 6은 도 4에 도시된 승압 회로를 이루는 클럭 발생 회로의 하나의 실시예를 도시하는 회로도.
도 7은 도 6에 도시된 클럭 발생 회로의 동작 상태를 도시하는 파형도.
도 8은 도 4에 도시된 승압 회로를 이루는 차지 펌프 회로의 하나의 실시예의 구성을 도시하는 회로도.
도 9는 도 8의 차지 펌프 회로의 각 노드에서 생성된 전압 파형을 도시하는파형도.
도 10은 도 8에 도시된 차지 펌프 회로의 외부 전원 전압의 변화에 대한 각 노드에서 생성된 최대 전압의 관계를 도시하느 그래프.
도 11은 도 4에 도시된 승압 회로를 이루는 차지 펌프 회로의 하나의 실시예를 포함하는 반도체 메모리 장치의 구성을 도시하는 측단면도.
도 12는 도 4에 도시된 승압 회로를 이루는 차지 펌프 회로의 제2 실시예의 구성을 도시하는 회로도.
도 13은 도 12에 도시된 차지 펌프 회로의 각각의 노드에서 생성된 전압 파형을 도시하는 파형도.
도 14는 도 12에 도시된 차지 펌프 회로의 외부 전원 전압의 변화에 대한 각 노드에서 생성된 최대 전압의 관계를 도시하는 그래프.
도 15는 도 4에 도시된 승압 회로를 이루는 차지 펌프 회로의 제2 실시예를 포함하는 반도체 메모리 장치의 구성을 도시하는 측면도.
도 16은 도 4에 도시된 승압 회로를 이루는 차지 펌프 회로의 제3 실시예의 구성을 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11, 12: 메모리 셀 영역
2 : 열 디코더
31, 32: 행 디코더
41, 42: 센스 증폭기
51∼52n: 워드-라인 선택 회로
6 : 승압 라인
7 : 승압 회로
11 : 판정 회로
12 : 클럭 발생 회로
13 : 차지 펌프 회로
14 : 전압 검출 회로
21 : 기준 전압 발생 회로
22, 23 : 비교기
24, 25 : 스위치
26, 71, 74 : 인버터
32∼34 : 지연 회로
제1 실시예
본 발명의 제1 실시예를 첨부된 도면을 참조하여 먼저 설명한다.
도 4에 도시된 바와 같이, 제1 실시예에 따른 반도체 메모리 장치는
정보를 기억하기 위한 복수의 메모리 셀로 이루어진 메모리 셀 영역(11, 12);
외부에서 수신된 어드레스를 디코딩하여, 액세스될 메모리 셀(데이터를 판독/기입하는 메모리 셀)을 지정하기 위한 열-방향(도 4의 횡방향) 워드 라인 선택 신호를 출력하기 위한 열 디코더(2);
외부에서 수신된 어드레스를 디코딩하여, 액세스될 메모리 셀을 지정하기 위한 행-방향(도 4의 종방향) 비트 라인 선택 신호를 출력하기 위한 행 디코더(31, 32);
메모리 셀에 기록된 정보를 판독하기 위한 센스 증폭기(41, 42);
각 메모리 셀에 대응하여, 열 디코더(2)로부터 출력된 워드-라인 선택 신호에 따라 액세스될 서브워드 라인을 선택하기 위해 제공된 워드 라인 선택 회로(51∼52n)(이 때, n은 양의 정수); 및
각각의 워드-라인 선택 회로(51∼52n)에 승압 라인(6)을 통해 승압 전압 VBOOT을 공급하기 위한 승압 회로(7)
를 포함한다.
워드-라인 선택 회로(51∼52n)는 각각 하나의 서브워드 라인에 접속되고, 각서브워드 라인에는 복수의 메모리 셀이 접속된다. 워드-라인 선택 회로(51∼52n)는 열 디코더(2)와 행 디코더(3)의 출력이 동시에 활성화될 때, 하나의 메모리 셀 영역에서 하나의 서브워드 라인에 승압 전압 VBOOT을 공급한다. 승압 전압 VBOOT이 공급된 복수의 메모리 셀을 선택하여, 센스 증폭기(4)에 각각의 기억 데이터를 출력하여 센스 증폭기(4)로부터 공급된 데이터를 기억한다. 행 디코더(3)는 복수의 증폭기(4) 중 하나의 선택하여, 기억 데이터를 수신하여 출력한다. 도 4에는 메모리 셀 영역이 2개 있는 구성을 도시하나, 메모리 셀 영역의 수는 하나, 셋 또는 그 이상일 수 있다. 이러한 경우, 센스 증폭기와 행 디코더가 각각의 메모리 셀 영역에 제공된다.
승압 회로(7)는
판정 회로(11), 클럭 발생 회로(12), 및 차지 펌프 회로(13)로 구성된 피드백 루프; 및
외부 전원 전압 Vcc의 전압을 검출하는 전압 검출 회로(14)
를 포함한다.
판정 회로(11)는 기준 전압 VREF에 기초하여 생성된 소정의 설정 전압보다 승압 전압 VBOOT이 높은지의 여부를 판정하기 위한 회로로서, VBOOT이 설정 전압 보다 큰 경우 상태 신호 ST로서 클럭 발생 회로(12)의 발진을 중지하는 신호를 송신한다. 또 다른 방식으로, 판정 회로(11)는 VBOOT이 설정 전압 이하인 경우, 상태 신호ST로서 클럭 발생 회로(12)의 발진을 계속하는 신호를 송신한다.
클럭 발생 회로(12)는 판정 회로(11)로부터 출력된 상태 신호 ST에 따라 클럭 ΦA, ΦB, 및 ΦC를 생성하여, 차지 펌프 회로(13)에 이들 클럭 각각을 출력한다.
차지 펌프 회로(13)는 클럭 발생 회로(12)로부터 출력된 클럭 ΦA, ΦB, 및 ΦC를 사용하여 배압 정류를 수행하여, 승압 전압 VBOOT을 생성한다.
승압 전압 VBOOT을 판정 회로(11)에서의 설정 전압(이하, '설정 레벨'이라함)와 비교하여, 설정 전압과 동일하도록 정밀하게 제어된다. 클럭 발생 회로(12)는 승압 전압 VBOOT이 설정 레벨보다 높을 때 반복적으로 클럭 ΦA∼ΦC의 공급을 정지하고, 승압 전압 VBOOT이 설정 레벨보다 낮을 때 클럭 ΦA∼ΦC의 공급을 개시한다. 승압 전압 VBOOT의 값은 ±0.1V 범위 내에서 변동하므로, 승압 전압 VBOOT은 거의 항상 설정 레벨이 된다. 따라서, 승압 전압 VBOOT값은 클럭 발생 회로(12)로부터 공급된 클럭 ΦA∼ΦC의 진폭에 의존하는 것이 아니라, 클럭 ΦA∼ΦC이 공급되는 기간에 의존한다.
승압 전압 VBOOT을 출력하는 노드에 매우 큰 부하 커패시턴스(도시되지 않음)가 부착된다. 이러한 상태는 승압 전압 VBOOT이 복수의 워드 라인 선택회로(51∼52n)에 공급되어 생성하게 되며, 배선과 워드 라인 선택 회로(51∼52n) 내에서 승압 전압 VBOOT레벨을 얻는 노드, 예를 들면 승압 전압 VBOOT이 공급된 인버터의 출력이 하이 레벨(VBOOT레벨)이 될 때, 이들 인버터 출력의 커패시턴스는 모두 노드 D의 기생 커패시턴스가 된다. 또한, 커패시턴스는 부하 커패시턴스를 더 크게 하기 위해 보상 커패시턴스와 같이 노드 D에 가산될 수 있다.
본 실시예에서, 상술된 기생 커패시턴스와 보상 커패시턴스의 합인 부하 커패시턴스는 대략 2000㎊이다. 따라서, 차지 펌프 회로(13)에 인가된 클럭 ΦA∼ΦC이 한 사이클 선행되더라도 승압 전압 VBOOT의 전압 상승은 극소(0.05V 정도)가 된다. 그러나, 판정 회로(11)의 판정 속도가 1 클럭 사이클의 시간 간격과 동일하고, 승압 전압 VBOOT이 설정 레벨보다 높은 클럭을 중지하기 위한 시간 간격은 한 클럭 정도이므로, 승압 전압 VBOOT은 설정값 +0.1V을 초과하지 않는다.
승압 전압 VBOOT의 전류가 승압 회로(7)에 접속된 워드 라인 선택 회로(51∼52n)로 흐르더라도, 큰 부하 커패시턴스로 인해 승압 전압 VBOOT만이 대략 -0.1V의 설정값으로 떨어지고, 클럭 발생 회로(12)가 동작하여 곧 승압 전압 VBOOT을 설정값으로 회복한다.
전압 검출 회로(14)는 외부에서 공급되는 외부 전원 전압 Vcc을 감지하여, 외부 전원 전압 Vcc이 소정의 전원 전압 이상이거나, 번-인 테스트의 실행을 지시하는 설정 신호가 외부 단자(도시되지 않음)를 통해 수신될 때, 전압 검출 회로(14)는 번-인 테스트 모드를 스위치하기 위한 신호인 번-인 모드 신호 BIMD를 하이 레벨로 설정한다.
번-인 모드 신호 BIMD가 로우 레벨일 때, 도 4에 도시된 승압 회로(7)의 판정 회로(11)와 차지 펌프 회로(13)는 상술된 통상 동작을 수행하여, 동작 전원 전압의 범위(V1∼V2) 내에서 승압 전압 VBOOT을 일정한 값으로 제어한다.
그러나, 번-인 모드 신호 BIMD가 하이 레벨이 될 때, 판정 회로(11)는 승압 전압 VBOOT을 외부 전원 전압 Vcc에 기초하여 생성된 소정의 설정 전압과 비교한다. 차지 펌프 회로(13)는 승압 커패시터로부터 출력된 클럭의 진폭을 제한하여 트랜지스터의 소스 또는 드레인의 전압을 접합 내압 이하로 제어하기 위해 동작한다.
이하, 도 4에 도시된 승압 회로의 각 구성 요소가 각각 상세히 설명된다.
도 5에 도시된 바와 같이, 전압 검출 회로(14)는 소정의 기준 전압 VREF을 출력하기 위한 기준 전압 발생 회로(21), 및 기준 전압 VREF을 저항기(R11, R12)에 의해 분할된 외부 전원 전압 Vcc과 비교한 후 비교 결과에 기초하여 번-인 모드 신호 BIMD를 출력하기 위한 제1 비교기(22)로 구성된다.
기준 전압 발생 회로(21)는
게이트와 드레인에 공통으로 접속되고, 저항기(R13)를 통해 외부 전원 전압 Vcc이 인가되는 NMOS 트랜지스터(Q11);
상기 NMOS 트랜지스터(Q11)의 게이트와 드레인에 게이트와 드레인이 공통으로 접속된 NMOS 트랜지스터(Q12); 및
NMOS 트랜지스터(Q12)의 소스와 접지 전위간에 삽입되어, 기준 전압 VREF을 출력하기 위한 부하 저항기(R14)
로 구성된다.
판정 회로(11)는,
기준 전압 VREF과 승압 전압 VBOOT, 또는 외부 전원 전압 Vcc과 승압 전압 VBOOT을 각각 소정의 비율로 각각 비교하여 비교 결과를 상태 신호 ST로서 출력하기 위한 제2 비교기(23);
외부 전원 전압 Vcc을 소정의 비율로 분압하기 위한 저항기(R15, R16);
승압 전압 VBOOT을 소정의 비율로 분압하기 위한 저항기(R17, R18);
기준 전압 VREF을 번-인 모드 신호 BIMD에 따라 제2 비교기에 인가하기 위한 제1 스위치(24);
저항기(R15, R16)에서 분압된 전압을 번-인 모드 신호에 따라 제2 비교기(23)에 인가하기 위한 제2 스위치(25); 및
번-인 모드 신호 BIMD를 반전하여 출력하기 위한 인버터(26)
로 구성된다.
전압 검출 회로(14)는 외부 전원 전압 Vcc을 저항-분할하여 얻어진 전압을 기준 전압 VREF과 비교하여, Vcc×K>VREF일 때 번-인 모드 신호 BIMD로서 하이-레벨(번-인 모드)을 출력한다. Vcc×K<VREF일 때, 번-인 모드 신호 BIMD로서 전압 검출 회로(14)는 로우 레벨(비 번-인 모드)을 출력한다. 이러한 경우, K=R12/(R11+R12)이다.
판정 회로(11)는 번-인 모드 신호 BIMD가 로우 레벨(비 번-인 모드)일 때 승압 전압 VBOOT을 저항 분할하여 얻어진 전압을 기준 전압 VREF과 비교하여, VBOOT×L>VREF일 때 상태 신호 ST로서 로우 레벨을 출력한다. VBOOT×L<VREF일 때, 판정 회로(11)는 상태 신호 ST로서 하이 레벨을 출력한다. 이 경우, L=R18/(R17+R18)이다.
판정 회로(11)는 번-인 모드 신호 BIMD가 하이(번-인 모드)일 때, 승압 전압 VBOOT을 저항-분할하여 얻어진 전압을, 외부 전원 전압 Vcc을 저항-분할하여 얻어진 전압과 비교하여, VBOOTM×Vcc일 때 상태 신호 ST로서 로우 레벨을 출력한다. VBOOT<M×Vcc일 때, 판정 회로는 상태 신호 ST로서 하이 레벨을 출력한다. 이 경우, M=R16(R17+R18)/{R18(R15+R16)}이다.
도 6에 도시된 바와 같이, 클럭 발생 회로(12)는,
직렬 접속된 복수의 논리 게이트로 구성된 피트백 루프로서, 소정의 주파수의 클럭 Φ0을 출력하기 위한 링 오실레이터(31);
링 오실레이터(31)로부터 출력된 클럭 Φ0을 반전하여, 소정의 시간간격(Tda)에서 지연시켜 클럭 ΦA으로서 출력하기 위한 제1 지연 회로(32);
링 오실레이터(31)로부터 출력된 클럭 Φ0(INVΦ0)을 반전하여, INVΦ0이 하이 레벨이 된 후 소정의 시간 간격(Tdb)에서 로우가 되고, INVΦ0이 로우 레벨이 됨과 동시에 하이 레벨이 되는 클럭 ΦB을 출력하기 위한 제2 지연 회로(33); 및
링 오실레이터(31)로부터 출력된 클럭 신호 Φ0가 하이 레벨이 된 후 소정의 시간 간격(Tdc)에서 로우 레벨이 되고, 클럭 Φ0이 로우 레벨이 됨과 동시에 하이 레벨이 되는 클럭 ΦC을 출력하기 위한 제3 지연 회로(34)
로 구성된다. 이러한 경우, Tdb=Tdc=2Tda인 것이 바람직하다. 이들 지연 시간이 너무 길어지면, 승압 시간 간격이 짧아져서, 소정의 승압 전압을 얻기 위한 시간 간격이 연장되고, 승압 효율이 저하된다. 반면, 이들 지연 시간이 너무 짧아지면, 예를 들면 소자간의 불일치에 의해 단락 회로 전류가 승압 회로로 흐르게 되어 전류 소모를 증가시키고, 전압 승압을 방지하게 된다.
링 오실레이터(31)는 상태 신호 ST가 하이 레벨이 될 때 발진하여 클럭 Φ0을 출력하고, 상태 신호 ST가 로우 레벨이 될 때에는 발진을 중단한다. 도 7에 도시된 바와 같이, 클럭 ΦB은 클럭 ΦA이 로우 레벨인 시간 간격 내에 하이 레벨이 되는 신호로서, 클럭 Φ0의 하강으로부터 지연 시간 (Tdb)이후 상승된 듀티비 50% 이하의 신호이다. 클럭 ΦC은 클럭 ΦA가 하이 레벨이 되는 간격 내에 하이 레벨이되는 신호로서, 클럭 Φ0의 상승으로부터 지연 시간(Tdc) 이후에 상승된 듀티비 50% 이하의 신호이다.
이제, 도 8 내지 도 10을 참조하여, 도 4에 도시된 승압 회로를 이루는 차지 펌프 회로(13)에 관하여 설명한다. 도 10에 도시된 번-인 모드 신호 BIMD는 모드가 스위치되는 외부 전원 전압 Vcc값만을 나타내고, 이러한 하이-레벨 전압은 정확한 값을 나타내지는 않는다. 본 실시예에서 차지 펌프 회로를 구성하는 각각의 NMOS 트랜지스터에 대한 인가 가능 전압은 10V이다.
도 8에서, 본 실시예에서의 차지 펌프 회로(13)는 도 1에 도시된 제3 종래예의 차지 펌프 회로에 리크 전류 억제 회로(41)가 첨가된 구성을 갖는다. 클럭 ΦC이 리크 전류 억제 회로(41)를 통해 승압 커패시터(C3)에 인가된다. 클럭 ΦA이 제1 버퍼(42)를 통해 승압 커패시터(C1)에 인가되고, 클럭 ΦB은 제2 버퍼(43)를 통해 승압 커패시터(C2)에 인가된다. 외부 전원 전압 Vcc이 제1 버퍼(42)와 제2 버퍼(43)에 공급된다.
리크 전류 억제 회로(41)는,
수신된 클럭 ΦC을 공급된 전원 전압과 동일한 진폭으로 반전하여, 그 결과를 출력하는 제3 버퍼(44);
번-인 모드 신호 BIMD에 의해 ON/OFF가 제어되고 번-인 테스트시에 제3 버퍼(44)로 외부 전원 전압 Vcc을 공급하는 NMOS 트랜지스터(Q21);
번-인 모드 신호 BIMD에 의해 ON/OFF가 제어되고 통상의 동작시에 제3 버퍼(44)로 승압 전압 VBOOT을 공급하는 p-채널 MOS 전계 효과 트랜지스터(Q22)(이하, PMOS 트랜지스터라함);
PMOS 트랜지스터(Q22)를 구동 가능하도록 번-인 모드 신호 BIMD의 레벨을 전환하는 레벨 시프트 회로(45)
로 구성된다. 레벨 시프트 회로(46)는 0과 Vcc 사이에서 변화하는 클럭 ΦC의 레벨을 시프트하여, 0V 내지 전원 전압 (Vcc-VTH) 또는 VBOOT사이에서 변화하는 전압을 출력하고, 그 결과를 제3 버퍼(44)에 공급한다. 또한, 출력 전압을 평활하기 위한 부하 커패시턴스(도시되지 않음)는 승압 전압 VBOOT을 출력하기 위한 단자인 노드 D에 접속된다. 본 구성은 제3 종래예예서의 구성과 동일하므로, 설명은 생략된다.
본 구성에서, 번-인 모드 신호 BIMD가 로우 레벨일 때(통상 동작시), PMOS 트랜지스터(Q22)가 턴 온되므로, 승압 전압 VBOOT의 진폭을 갖는 클럭 ΦC이 리크 전류 억제 회로(41)로부터 출력된다. 번-인 모드 신호 BIMD가 하이 레벨일 때(번-인 테스트시), NMOS 트랜지스터(Q21)가 턴 온되고, 외부 전원 전압 Vcc-VTH의 진폭을 갖는 클럭 ΦC이 리크 전류 억제 회로(41)로부터 출력된다. 즉, 본 실시예에서 리크 전류 억제 회로(41)를 구성하는 논리 게이트(44)에 공급된 전원 전압을 통상 동작시와 번-인 테스트시에는 사이에서 스위칭함으로써 노드 C의 전위를 소정의 값(트랜지스터(Q3)에서 리크 개시 전압) 또는 그 이하로 억제할 수 있다.
이 때, 도 9 및 도 10에 도시된 바와 같이 노드 A와 노드 B에서의 전압이 2Vcc 이하로 억제되고, 노드 C에서의 전압은 2Vcc-VTH이하로 억제된다. 전원 전압 Vcc이 V1 보다 낮을 때, 번-인 모드 신호 BIMD는 로우 레벨이고, 상태 신호 ST는 하이 레벨이므로, 클럭 발생 회로(12)는 클럭 ΦA∼ΦC을 중지하지 않으면서 차지 펌프 회로(13)에 공급한다. 따라서, 노드 A∼노드 C에서의 전압은 전원 전압 Vcc에 비례하여 증가한다.
전원 전압 Vcc이 통상 동작의 전압 범위 V1∼V2 내에 있고, 번-인 모드 신호 BIMD가 로우 레벨일 때, 승압 전압 VBOOT이 소정의 전압 VB을 초과하고, 상태 신호 ST가 로우 레벨이며, 클럭 발생 회로(12)는 클럭 ΦA∼ΦC을 차지 펌프 회로(13)에 공급하는 것을 중지하여 승압 전압 VBOOT을 감소시킨다. 반면, 승압 전압 VBOOT이 전압 VB이하로 떨어질 때, 상태 신호 ST는 하이 레벨이 되고, 클럭 발생 회로(12)는 클럭 ΦA∼ΦC을 차지 펌프 회로(13)에 공급하여, 승압 전압 VBOOT을 증가시킨다. 이러한 방식으로, 동작 전압의 범위 V1∼V2 내에서 노드 D의 승압 전압 VBOOT이 일정한 전압 VB과 동일하도록 승압 회로(7)에 의해 제어된다.
노드 A와 노드 B에서의 전압(2Vcc)은 상태 신호 ST가 하이 레벨일 때, 전원 전압 Vcc에 비례하여 증가한다. 그러나, 상태 신호 ST가 로우 레벨이 될 때, 클럭ΦA, ΦB이 중지하므로, 노드 A와 노드 B의 전압이 점차적으로 방전된다.
노드 C에서의 전압은 상태 신호 ST가 하이 레벨일 때, 전원 전압 Vcc에 비례하여 증가한다. 그러나, 상태 신호 ST가 로우 레벨이 될 때, 클럭 ΦC이 중지되므로, 노드 C에서의 전압이 점차적으로 방전된다. 전원 전압 Vcc이 V2보다 높을 때, 번-인 모드 신호 BIMD가 하이 레벨이 되고, 승압 전압 VBOOT이 소정의 전압 M×Vcc을 초과할 때, 상태 신호 ST는 로우 레벨이되고, 클럭 발생 회로(12)는 차지 펌프 회로(13)로의 클럭 ΦA∼ΦC의 공급을 중지하여, 승압 전압 VBOOT을 감소시킨다. 반면, 승압 전압 VBOOT이 소정의 값 M×Vcc 이하로 떨어질 때, 상태 신호 ST가 하이 레벨이 되고, 클럭 발생 회로(12)는 차지 펌프 회로(13)에 클럭 ΦA∼ΦC을 공급하여 승압 전압 VBOOT을 증가시킨다. 이러한 방식으로, 전원 전압 Vcc이 V2을 초과할 때, 노드 D에서의 승압 전압 VBOOT이 승압 회로(7)에 의해 소정의 전압 M×Vcc으로 제어된다.
노드 A와 노드 B에서의 전압(2Vcc)은 상태 신호 ST가 하이 레벨이 될 때 전원 전압 Vcc에 비례하여 증가한다. 그러나, 상태 신호 ST가 로우 레벨이 될 때, 클럭 ΦA, ΦB이 중지되므로, 노드 A와 노드 B에서의 전압이 점차적으로 방전된다.
노드 C에서의 전압(2Vcc-VTH)은 상태 신호 ST가 하이 레벨일 때, 전원 전압 Vcc에 비례하여 증가한다. 그러나, 상태 신호 ST가 로우 레벨일 때, 클럭 ΦC이 중지하므로 노드 C에서의 전압은 점차적으로 방전된다.
통상 동작 전압 범위 V1∼V2 내에서 트랜지스터 Q1의 게이트에 승압 전압 VBOOT보다 높은 전압이 공급되므로, 트랜지스터 Q1의 전압 강하가 최소한 억제될 수 있고, 승압 효율이 높은 승압 회로를 실현할 수 있다.
번-인 테스트에서 전원 전압 Vcc이 5V라고 가정할 때 리크 전류 억제 회로(41)가 제공되지 않은 경우, 노드 C에서의 전압은 Vcc+VBOOT가 되어 10V를 초과하게 된다. 따라서, 트랜지스터 Q3의 소스와 웰 영역간의 전압은 내압을 초과하므로, 리크 전류가 증가하고 파괴될 수 있다.
리크 전류 억제 회로(41)가 본 실시예에서 제공되는 경우, 전원 전압 Vcc이 V2를 초과하더라도 노드 C에서의 전압은 2Vcc-VTH, 즉 10V 이하로 억제될 수 있으므로, 트랜지스터 Q3의 소스와 웰 영역의 접합에서 어떠한 리크 전류도 생성하지 않게 된다.
이제, 도 11을 참조하여, 본 실시예에서의 승압 회로(7)를 포함하는 반도체 메모리 장치의 구성이 이하 설명된다. 도 11은 이하의 설명에서 필요한 중요부의 구성만을 도시한다.
도 11에 도시된 바와 같이, 본 실시예의 승압 회로(7)를 구비한 반도체 메모리 장치는 p형 반도체로 구성된 p-기판(51)을 포함하는데, p-기판(51)은 0V로 바이어스된다. 메모리 셀 영역 내에 형성된 NMOS 트랜지스터(52)가 2-층 웰 영역[p형 확산층인 p-웰 영역, 및 n형 확산층인 딥 N웰 영역(54)]에 의해 p-기판(51)으로부터 분리되고, p-웰 영역(53)은 예를 들면 노이즈에 따른 메모리 셀 영역의 커패시터에 기억 전하의 손실을 방지하기 위해 -1.5V로 바이어스된다.
p-기판(51) 또는 도시되지 않은 p-웰 영역에 형성된 NMOS 트랜지스터(55), 및 n-웰 영역(56) 내에 형성된 PMOS 트랜지스터(57)가 승압 회로(7)를 포함한 주변 회로 영역에 존재한다.
번-인 테스트시의 조건으로서 외부 전원 전압 Vcc이 5V로 설정되는 경우, NMOS 트랜지스터(55)에 대응하는 상술된 차지 펌프 회로(13)의 노드 A와 노드 B에 접속된 NMOS 트랜지스터 Q1∼Q4의 소스 또는 드레인, 및 p-기판(51)간의 전위차가 10V 이하로 억제된다.
따라서, 외부 전원 전압 Vcc이 하이가 되더라도 트랜지스터의 확산층에 인가된 전압을 접합 내압 내에서 억제할 수 있으므로, 번-인 테스트에서 승압 회로의 트랜지스터의 파괴를 제거할 수 있고, 트랜지스터의 소스 또는 드레인으로부터 p-기판을 향해 흐르는 리크 전류를 제거할 수 있다.
또한, 별도의 고전압용 트랜지스터를 생성하기 위한 프로세스가 필요가 없게 되고, 다른 주변 회로를 구성하는 트랜지스터 또는 메모리 셀의 트랜지스터와 동일 한 공정에서 제조될 수 있으므로, 별도의 마스크, 별도의 공정을 부가할 필요가 없게 된다. 따라서, 제조 단가가 저하될 수 있고, 반도체 메모리 장치의 가격이 저하될 수 있다. 또한, 트랜지스터의 크기가 증가하지 않으므로, 칩 영역과 베이스 가격은 증가하지 않게 된다.
또한, 제2 종래예에서 다이오드 접합 정류용 트랜지스터를 사용하지 않은 구성이 채용될 수 있으므로, 정류용 트랜지스터에 의한 전압 강하가 감소될 수 있다.
또한, NMOS 트랜지스터 Q1가 승압 이후의 고전압에 의해 구동되므로, NMOS 트랜지스터 Q1의 구동 능력은 증가된다. 따라서, 소형의 트랜지스터를 사용하더라도 전압 강하는 감소될 수 있으므로, 높은 정류 효율을 갖는 차지 펌프 회로를 실현할 수 있게 된다.
제2 실시예
이하, 도 4에 도시된 승압 회로를 이루는 차지 펌프 회로의 제2 실시예에 관하여 도 12 내지 도 14를 참조하여 설명한다. 도 14에 도시된 번-인 모드 신호 BIMD는 모드 스위치에서의 외부 전원 전압 Vcc의 값만을 도시하고, 이러한 하이-레벨 전압은 정확한 값을 나타내지는 않는다. 본 실시예에서 차지 펌프 회로를 구성하는 각각의 NMOS 트랜지스터에 인가된 전압은 10V이다.
도 12에서, 본 실시예의 승압 회로를 이루는 차지 펌프 회로는 도 1에 도시된 제3 종래예의 구성에 번-인 테스트시에는 각각의 클럭(ΦA, ΦB, ΦC)의 진폭을 제한하는 제1 리크 전류 억제 회로(61)∼제3 리크 전류 억제 회로(63)를 추가한 구성을 갖는다. 클럭 /ΦA∼/ΦC은 도 6에 도시된 클럭 발생 회로(12)의 반전된 클럭 ΦA∼ΦC이다. 외부 전원 전압 Vcc이 클럭 ΦA의 진폭을 제한하기 위한 제1 리크 전류 억제 회로(61), 및 클럭 ΦB의 진폭을 제한하기 위한 제2 리크 전류 억제 회로에 공급되고, 승압 전압 VBOOT은 클럭 ΦC의 진폭을 제한하기 위한 제3 리크 전류 억제 회로(63)에 공급된다.
제1 리크 전류 억제 회로(61)는,
수신된 클럭을 반전하여 출력하기 위한 PMOS 트랜지스터 Q31와 NMOS 트랜지스터 Q32로 구성된 인버터(71);
인버터(71)의 NMOS 트랜지스터 Q32의 동작을 중지하기 위한 게이트 회로(72); 및
번-인 테스트시에는 번-인 코드 신호 BIMD에 따라 인버터의 로우-레벨 출력 전압을 소정의 레벨로 설정하기 위한 바이어스 회로(73)
로 구성된다.
바이어스 회로(73)는,
공통 접속된 드레인과 게이트를 갖는 NMOS 트랜지스터로 이루어진 직렬 접속된 복수의 다이오드 D1, D2; 및
다이오드와 직렬 접속되고 클럭 입력에 의해 ON/OFF가 제어되는 NMOS 트랜지스터 Q33
로 구성된다. 통상 동작 모드시, 트랜지스터 Q32는 턴 온되고, 트랜지스터 Q33의 드레인 전압은 실질적으로 0V가 되며, 트랜지스터 Q33는 동작하지 않게 된다.
제2 리크 전류 억제 회로(62)는 제1 리크 전류 억제 회로(61)와 동일한 구성을 갖는다. 제3 리크 전류 억제 회로에서, 인버터(74)에 공급된 전원은 승압 전압 VBOOT이고, 바이어스 회로(76)는 5개의 다이오드 D3∼D7, 및 직렬 접속된 NMOS 트랜지스터 Q34를 포함하여 구성된다. 클럭 /ΦC이 레벨 시프터(77)를 통해 인버터(74)의 구성 요소인 PMOS 트랜지스터의 게이트로 공급된다. 레벨 시프터(77)는 클럭 /ΦC이 하이 레벨(Vcc)일 때 상술된 PMOS 트랜지스터를 턴 오프하기 위해 제공되고, PMOS 트랜지스터의 소스는 승압 전압 VBOOT이 된다.
게이트 회로(75)는 제1 리크 전류 억제 회로(61)와 제2 리크 전류 억제 회로(62)의 게이트 회로와 동일한 구조를 갖는다. 한편, 구조는 제1 실시예에서와 동일하므로, 상세한 설명이 생략된다.
이러한 구성의 제1 리크 전류 억제 회로(61)∼제3 리크 전류 억제 회로(63)에서, 각각의 게이트 회로는 번-인 모드 신호 BIMD가 로우 레벨(통상 동작시)일 때 각각의 클럭 ΦA∼ΦC을 통과한다. 이 때, Vcc의 진폭을 갖는 클럭은 클럭 ΦA을 수신하는 제1 리크 전류 억제 회로(61)와 클럭 ΦB을 수신하는 제2 리크 전류 억제 회로(62) 각각의 인버터(71)로부터 출력되고, VBOOT의 진폭을 갖는 클럭은 클럭 ΦC을 수신하는 제3 리크 전류 억제 회로(63)의 인버터(74)로부터 출력된다.
반면, 번-인 모드 신호 BIMD가 하이 레벨(번-인 테스트시)일 때, 각각의 게이트 회로는 클럭을 통과시키지 않고 그 출력을 로우 레벨로 고정한다. 따라서, 각각의 인버터의 NMOS 트랜지스터의 동작이 중지되고, 각각의 제1 리크 전류 억제 회로(61)∼제3 리크 전류 억제 회로(63)의 출력 전압의 로우 레벨은 각각의 바이어스 회로에 의해 소정의 레벨로 설정된다.
도 12에 도시된 바이어스 회로의 구조에서, 로우 레벨이 다이오드 수에 의해 결정된다. 다이오드 당 순방향 전압이 VT이면, 제1 리크 전류 억제 회로(61)와 제2 리크 전류 억제 회로(62)로부터 출력된 클럭은 Vcc-2VT의 진폭을 갖게 되고, 제3 리크 전류 억제 회로(63)로부터 출력된 클럭은 VBOOT-5VT의 진폭을 갖게 된다.
도 13 및 도 14에 도시된 바와 같이, 이 때 노드 A와 노드 B에서의 전압은 2Vcc-2VT이하(8.5V 이하)로 억제되고, 노드 C에서의 전압은 Vcc+VBOOT-5VT이하(8.5V 이하)로 억제된다. 또한, 본 실시예에서 승압 전압 VBOOT은 판정 회로(11)의 설정에 따라 결정되고, 제1 리크 전류 억제 회로(61)∼제3 리크 전류 억제 회로(63)에서의 바이어스 회로(73, 76)에서 클럭의 진폭 제한에 따라 결정되지 않는다. 즉, 바이어스 회로(73, 76)는 노드 A∼노드 C에서의 전압을 소정의 값으로 억제하고 접합부의 리크를 제한하기 위한 것이고, 승압 전압 VBOOT은 클럭 발생 회로(12)로부터 공급된 클럭의 공급 시간에 의해 결정된다.
본 실시예에서는, NMOS 트랜지스터가 다이오드 접속이고, 클럭 진폭의 하한이 소정의 전압으로 설정된 예를 도시하나, PMOS 트랜지스터가 다이오드 접속이고 클럭 진폭의 상한이 소정의 전압으로 설정되는 것이 가능한 경우도 설명된다.
본 실시예에서는, 클럭 /ΦA-/ΦC에 대하여 제1 리크 전류 억제 회로(61)∼제3 리크 전류 억제 회로(63)가 제공되나, 이들 회로의 위치 배열은 대략적으로 트랜지스터의 접합부 내압에 따라 판정될 수 있고, 예를 들면 제1 리크전류 억제 회로(61)와 제2 리크 전류 억제 회로(62)는 제공되지 않으나 제3 리크 전류 억제 회로(63)만이 제공되는 경우도 가능할 수 있다. 본 실시예에서의 승압 회로를 포함하는 반도체 메모리 장치의 구성이 도 15를 참조하여 이하 설명된다. 도 15는 이하 설명에 필요한 부분의 구성만을 도시한다.
도 15에 도시된 바와 같이, 본 실시예에서의 승압 회로를 구비한 반도체 메모리 장치는 p-형 반도체로 구성된 p-기판(81)을 포함하고, 예를 들면 메모리 셀 영역의 커패시터에 기억 전하를 p-기판의 노이즈에 따른 손실을 방지하기 위해 -1.5V로 바이어스 한다.
NMOS 트랜지스터(82)가 메모리 셀 영역 내에 형성된다. p-기판(81) 또는 도시되지 않은 p-웰 영역(p-기판(81)과 동일한 바이어스가 공급됨)에 형성된 NMOS 트랜지스터(85), 및 n-웰 영역(86)에 형성된 PMOS 트랜지스터(87)가 승압 회로를 포함하는 주변 회로 영역에 존재한다.
이러한 경우, 번-인 테스트시에는 조건으로서 외부 전원 전압 Vcc이 5V로 설정되는 경우, 차지 펌프 회로의 노드 A∼노드 C에 접속된 NMOS 트랜지스터(Q1∼Q4)에 대응하는 NMOS 트랜지스터(85)의 소스 전위 또는 드레인 전위가 후술될 바와 같이 8.5V 이하로 억제되므로, p-기판(81)의 전위차는 10V 이하로 억제된다.
따라서, 리크 전류의 흐름에 따라 생성하는 p-기판(81)의 전위의 상승에 의한 메모리 셀 영역 내의 트랜지스터의 동작에 미치는 악영향이 없어질 수 있다.
낮은 내압 트랜지스터를 사용하여 승압 회로를 구성하는 것은 트랜지스터와 반도체 기판 또는 웰간의 리크 전류의 흐름에 따른 것이나 접합부의 파괴에 의한것이 아니므로, 승압 회로와 같은 메모리 셀 영역 및 주변 회로에서 동일한 p-기판 또는 p-웰 내에 형성되고 동일한 바이어스 전압을 공급하더라도, p-기판의 전위는 리크 전류에 따라 상승하지 않는다.
따라서, 메모리 셀에 기록된 데이터는 파괴되지 않는다.
또한, 이러한 구성은 번-인 테스트에서 승압 회로의 트랜지스터의 파괴 뿐 아니라 트랜지스터의 소스 또는 드레인으로부터 p-기판(81)을 향하는 리크 전류의 흐름을 제거한다.
또한, 제1 실시예에서의 웰 영역을 복수층으로서 형성할 필요가 없으므로, 이러한 구성은 웰의 작성 공정을 1차적으로 제거하여, 제조 단가를 저하시킬 수 있다.
제3 실시예
도 16에서, 본 실시예의 차지 펌프 회로에서 번-인 테스트시에는 각각의 클럭(ΦA, ΦB, ΦC)의 진폭을 제한하는 제1 리크 전류 억제 회로(91)∼제3 리크 전류 억제 회로(93)의 구성은 제2 실시예에서의 구성과 다르다. 본 실시예에서의 차지 펌프 회로는 번-인 모드 신호 BIMD를 반전하여 출력하는 제4 인버터(94)에 결합된다.
제1 리크 전류 억제 회로(91)는,
클럭 ΦA를 반전하여 승압 커패시터 C1로 출력하는 제1 인버터(95);
클럭 ΦA과 번-인 모드 신호 BIMD를 수신하여 통상 동작시에는 클럭 ΦA을 반전하여 제1 인버터(95)의 출력 클럭과 동상의 클럭을 출력하고, 번-인 테스트시에는 클럭의 출력을 중지하는 제1 NAND 게이트(96); 및
제1 NAND 게이트(96)의 출력에 하나의 단부가 접속되고, 승압 커패시터(C1)의 출력 단자에 다른 단부가 접속되는 승압 커패시터(C11)
를 포함한다.
제2 리크 전류 억제 회로(92)는,
클럭 ΦB을 반전하여 승압 커패시터(C2)로 출력하는 제2 인버터(97);
클럭 ΦB과 번-인 모드 신호 BIMD를 수신하여 통상 동작시에는 클럭 ΦB을 반전하여 제2 인버터(97)의 출력 클럭과 동상의 클럭을 출력하고, 번-인 테스트시에는 클럭의 출력을 중지하는 제2 NAND 게이트(98); 및
제2 NAND 게이트(98)의 출력에 하나의 단부가 접속되고, 승압 커패시터(C2)의 출력 단자에 다른 단부가 접속되는 승압 커패시터(C12)
를 포함한다.
제3 리크 전류 억제 회로(93)는,
클럭 ΦC을 반전하여 승압 커패시터(C3)를 출력하는 제3 인버터(99);
클럭 ΦC과 번-인 모드 신호 BIMD를 수신하여 통상 동작시에는 클럭 ΦC을 반전하여 제3 인버터(99)의 출력 클럭과 동상의 클럭을 출력하고, 번-인 테스트시에는 클럭의 출력을 중지하는 제3 NAND 게이트(100); 및
제3 NAND 게이트(100)의 출력에 하나의 단부가 접속되고, 승압 커패시터(C3)의 출력 단자에 다른 단부가 접속되는 승압 커패시터(C13)
를 포함한다.
또한, 외부 전원 전압 Vcc이 제1 인버터(95), 제2 인버터(97), 제1 NAND 게이트(96), 및 제2 NAND 게이트(98)에 공급되고, 승압 전압 VBOOT이 제3 인버터(99)와 제3 NAND 게이트(100)에 공급된다. 또한, 클럭 /ΦC과 번-인 모드 신호 BIMD가 레벨 시프터(121, 122)에 의해 각각 제3 인버터(99)와 제3 NAND 게이트(100)에 공급된다. 한편, 제2 실시예에서의 구성과 동일한 구성의 설명은 생략된다.
이러한 구성에서, 번-인 모드 신호 BIMD 가 로우 레벨(통상 동작시)일 때 제1 리크 전류 억제 회로(91)∼제3 리크 전류 억제 회로(93)의 각각의 NAND 게이트는 각각의 클럭 ΦA∼ΦC을 통과한다. 이 때, Vcc의 진폭을 갖는 클럭이 제1 인버터(95), 제2 인버터(97), 제1 NAND 게이트(96), 제2 NAND 게이트(98), 및 제3 NAND 게이트(100) 각각으로부터 출력되고, VBOOT의 진폭을 갖는 클럭이 제3 인버터(99)로부터 출력된다. 따라서, 2Vcc의 진폭을 갖는 클럭이 제1 리크 전류 억제 회로(91)와 제2 리크 전류 억제 회로(92)로부터 출력되고, VBOOT+Vcc의 진폭을 갖는 클럭은 제3 리크 전류 억제 회로(93)로부터 출력된다.
반면, 번-인 모드 신호 BIMD가 하이 레벨(번-인 테스트시)일 때, 각각의 NAND 게이트는 각각의 클럭을 통과시키지 않으면서 출력을 하이 레벨로 고정한다. 제1 인버터(95)∼제3 인버터(99)만이 동시에 클럭을 출력하므로, 2개의 승압 커패시터에 의해 커패시터-분할된 진폭을 갖는 클럭이 각각의 제1 리크 전류 억제 회로(91)∼제3 리크 전류 억제 회로(93)로부터 출력된다.
따라서, 제1 실시예와 제2 실시예에서와 동일하게, 본 실시예에서는 번-인 테스트시에는 차지 펌프 회로의 트랜지스터의 파괴 및 트랜지스터의 소스 또는 드레인으로부터 p-기판을 향하여 흐르는 리크 전류를 방지할 수 있다.
또한, 제1 실시예와 제2 실시예에서 설명된 승압 회로는 제1 종래예에서와는 달리 전류 구동 능력이 큰 승압 후의 전압을 클램프 또는 리미트하는 구성을 갖지 않으므로, 이들 실시예에서의 전류는 제1 종래예에서와 같이 큰 손실 전류가 흐르지 않고 소비 전류가 증가하지 않게 된다.
본 발명의 양호한 실시예가 단지 설명만을 위하여 구체적으로 설명되었으나, 본 발명의 사상으로부터 벗어나지 않고 변화 및 변형이 가능하다는 것이 자명하다.
외부 전원 전압 Vcc이 하이가 되더라도 트랜지스터의 확산층에 인가된 전압을 접합 내압 내에서 억제할 수 있으므로, 번-인 테스트에서 승압 회로의 트랜지스터의 파괴를 방지할 수 있고, 트랜지스터의 소스 또는 드레인으로부터 p-기판을 향해 흐르는 리크 전류를 제거할 수 있다.
또한, 별도의 고전압용 트랜지스터를 생성하기 위한 프로세스가 필요가 없게 되고, 다른 주변 회로를 구성하는 트랜지스터 또는 메모리 셀의 트랜지스터와 동일 한 공정에서 제조될 수 있으므로, 별도의 마스크, 별도의 공정을 부가할 필요가 없게 된다. 따라서, 제조 단가가 저하될 수 있고, 반도체 메모리 장치의 가격이 저하될 수 있다. 또한, 트랜지스터의 크기가 증가하지 않으므로, 칩 영역과 베이스 가격은 증가하지 않게 된다.
또한, 제2 종래예에서 다이오드 접합 정류용 트랜지스터를 사용하지 않은 구성이 채용될 수 있으므로, 정류용 트랜지스터에 의한 전압 강하가 감소될 수 있다.
또한, NMOS 트랜지스터 Q1가 승압 이후의 고전압에 의해 구동되므로, NMOS 트랜지스터 Q1의 구동 능력은 증가된다. 따라서, 소형의 트랜지스터를 사용하더라도 전압 강하는 감소될 수 있으므로, 높은 정류 효율을 갖는 차지 펌프 회로를 실현할 수 있게 된다.

Claims (20)

  1. 제1 클럭, 제2 클럭 및 제3 클럭에 의해 배압 정류를 수행하여, 승압 전압을 출력하기 위한 차지 펌프 회로에 있어서,
    소정의 사이클로 구성된 상기 제1 클럭을 수신하기 위한 제1 승압 커패시터;
    상기 제1 클럭이 로우 레벨인 기간 동안 하이 레벨이 되는 상기 제2 클럭을 수신하기 위한 제2 승압 커패시터;
    상기 제1 클럭이 하이 레벨인 기간 동안 하이 레벨이 되는 상기 제3 클럭을 수신하기 위한 제3 승압 커패시터;
    상기 제1 승압 커패시터의 출력 클럭을 수신하여, 상기 제3 승압 커패시터의 출력 클럭에 따라 턴 온/오프되어, 외부에서 공급되는 외부 전원 전압보다 높은 상기 승압 전압을 출력하기 위해 제공된 제1 트랜지스터;
    상기 제2 승압 커패시터의 출력 클럭에 따라 턴 온/오프되어, 상기 제1 승압 커패시터의 출력 전압을 상기 외부 전원 전압으로 바이어스하기 위해 제공된 제2 트랜지스터;
    상기 제2 승압 커패시터의 출력 클럭에 따라 턴 온/오프되어, 상기 제3 승압 커패시터의 출력 전압을 상기 외부 전원 전압으로 바이어스하기 위해 제공된 제3 트랜지스터; 및
    상기 제3 승압 커패시터의 출력 클럭에 따라 턴 온/오프되어, 상기 제2 승압 커패시터의 출력 전압을 상기 외부 전원 전압으로 바이어스하기 위해 제공된 제4트랜지스터
    를 포함하되,
    통상 동작시에는 상기 제3 클럭을 상기 승압 전압의 진폭으로 출력하고, 번-인 테스트시에는 상기 제3 클럭을 상기 외부 전원 전압의 진폭으로 출력하는 리크 전류 억제 회로
    를 더 포함하는 것을 특징으로 하는 차지 펌프 회로.
  2. 제1항에 있어서, 상기 리크 전류 억제 회로는,
    수신된 상기 제3 클럭을 공급된 전원 전압과 동일한 진폭으로 변환하여, 그 결과를 출력하기 위한 버퍼 회로;
    통상 동작시 상기 버퍼 회로에 상기 전원 전압으로서 상기 승압 전압을 공급하기 위한 제5 트랜지스터; 및
    번-인 테스트시 상기 버퍼 회로에 상기 전원 전압으로서 상기 외부 전원 전압을 공급하기 위한 제6 트랜지스터
    를 포함하는 것을 특징으로 하는 차지 펌프 회로.
  3. 제1 클럭, 제2 클럭, 및 제3 클럭에 따라 배압 정류를 수행하여, 승압 전압을 출력하기 위한 차지 펌프 회로에 있어서,
    소정의 사이클로 구성된 상기 제1 클럭을 수신하기 위한 제1 승압 커패시터;
    상기 제1 클럭이 로우 레벨인 기간에 하이 레벨이 되는 상기 제2 클럭을 수신하기 위한 제2 승압 커패시터;
    상기 제1 클럭이 로우 레벨인 기간에 하이 레벨이 되는 상기 제3 클럭을 수신하기 위한 제3 승압 커패시터;
    상기 승압 커패시터의 출력 클럭을 수신하여 상기 제3 승압 커패시터의 출력 클럭에 따라 턴 온/오프되고, 외부에서 공급되는 외부 전원 전압보다 높은 상기 승압 전압을 출력하기 위해 제공된 제1 트랜지스터;
    상기 제2 승압 커패시터의 출력 클럭에 따라 턴 온/오프되어, 상기 제1 승압 커패시터의 출력 전압을 상기 외부 전원 전압으로 바이어스하기 위해 제공된 제2 트랜지스터;
    상기 제2 승압 커패시터의 출력 클럭에 따라 턴 온/오프되어, 상기 제2 승압 커패시터의 출력 전압을 상기 외부 전원 전압으로 바이어스하기 위해 제공된 제3 트랜지스터; 및
    상기 제3 승압 커패시터의 출력 클럭에 따라 턴 온/오프되어, 상기 제2 승압 커패시터의 출력 전압을 상기 외부 전원 전압으로 바이어스하기 위해 제공된 제4 트랜지스터
    를 포함하되,
    통상 동작시에는 상기 제1 클럭을 상기 외부 전원 전압의 진폭으로 출력하고, 번-인 테스트시에는 상기 제1 클럭을 상기 외부 전원 전압 보다 낮은 소정의 진폭으로 출력하기 위한 제1 리크 전류 억제 회로;
    통상 동작시에는 상기 제2 클럭을 상기 외부 전원 전압의 진폭으로 출력하고, 번-인 테스트시에는 상기 제2 클럭을 상기 외부 전원 전압 보다 낮은 소정의 진폭으로 상기 제2 클럭을 출력하기 위한 제2 리크 전류 억제 회로; 및
    통상 동작시에는 상기 제3 클럭을 상기 승압 전압의 진폭으로 출력하고, 번-인 테스트시에는 상기 제3 클럭을 상기 승압 전압 보다 낮은 소정의 진폭으로 출력하기 위한 제3 리크 전류 억제 회로
    를 더 포함하는 것을 특징으로 하는 차지 펌프 회로.
  4. 제3항에 있어서, 상기 제1 리크 전류 억제 회로, 상기 제2 리크 전류 억제 회로, 및 제3 리크 전류 억제 회로 각각은,
    수신된 클럭을 반전하여 출력하기 위한 인버터;
    번-인 테스트시에는 상기 상기 인버터의 로우 레벨을 출력하기 위한 제5 트랜지스터의 동작을 중지하기 위한 게이트 회로; 및
    상기 번-인 테스트시에는 상기 제5 트랜지스터 대신 상기 인버터의 로우 레벨 출력 전압을 소정의 전압으로 설정하기 위한 바이어스 회로
    를 포함하는 것을 특징으로 하는 차지 펌프 회로.
  5. 제4항에 있어서, 상기 바이어스 회로는,
    직렬 접속된 복수의 다이오드; 및
    상기 다이오드에 직렬 접속되고, 상기 제5 트랜지스터 대신 상기 인버터의 로우 레벨 출력 전압을 소정의 전압으로 설정하기 위해 동작하는 제6 트랜지스터
    를 포함하는 것을 특징으로 하는 차지 펌프 회로.
  6. 제3항에 있어서, 상기 제1 리크 전류 억제 회로는,
    수신된 제1 클럭을 반전하여 상기 제1 승압 커패시터에 출력하기 위한 제1 인버터;
    통상 동작시에는 상기 제1 인버터의 출력 클럭과 동상의 클럭을 출력하고, 번-인 테스트시에는 상기 클럭의 출력을 중지하기 위한 제1 게이트 회로; 및
    상기 제1 게이트 회로의 출력에 하나의 단부가 접속되고, 상기 제1 승압 커패시터의 출력 단자에 다른 단부가 접속된 제4 승압 커패시터
    를 포함하고,
    상기 제2 리크 전류 억제 회로는,
    수신된 제2 클럭을 반전하여 상기 제2 승압 커패시터에 출력하기 위한 제2 인버터;
    통상 동작시에는 상기 제2 인버터의 출력 클럭과 동상의 클럭을 출력하고, 번-인 테스트시에는 상기 클럭의 출력을 중지하기 위한 제2 게이트 회로; 및
    상기 제2 게이트 회로의 출력에 하나의 단부가 접속되고, 상기 제2 승압 커패시터의 출력 단자에 다른 단부가 접속된 제5 승압 커패시터
    를 포함하며,
    상기 제3 리크 전류 억제 회로는,
    수신된 제3 클럭을 반전하여 상기 제3 승압 커패시터에 출력하기 위한 제3인버터;
    통상 동작시에는 상기 제3 인버터의 출력 클럭과 동상의 클럭을 출력하고, 번-인 테스트시에는 상기 클럭의 출력을 중지하기 위한 제3 게이트 회로; 및
    상기 제3 게이트 회로의 출력에 하나의 단부가 접속되고, 상기 제3 승압 커패시터의 출력 단자에 다른 단부가 접속된 제6 승압 커패시터
    를 포함하는 것을 특징으로 하는 차지 펌프 회로.
  7. 승압 회로에 있어서,
    제1항 기재의 차지 펌프 회로;
    상기 제1 클럭, 상기 제2 클럭, 및 상기 제3 클럭을 생성하여 각각의 상기 클럭을 상기 차지 펌프 회로에 출력하기 위한 클럭 발생 회로;
    기준 전압에 기초하여 생성된 소정의 설정 전압을 상기 승압 전압과 비교하여, 상기 승압 전압이 상기 설정 전압보다 클 때 상태 신호로서 상기 클럭 발생 회로의 발진을 중지하기 위한 신호를 송신하고, 상기 승압 전압이 상기 설정 전압 이하일 때 상태 신호로서 상기 클럭 발생 회로에 발진을 계속하기 위한 신호를 송신하기 위한 판정 회로; 및
    상기 외부 전원 전압의 레벨을 검출하여 소정의 동작 전압 이상일 때, 또는 번-인 테스트의 실행을 지시하는 신호가 수신될 때, 번-인 테스트에 대응하는 모드로의 스위칭을 지시하는 번-인 모드 신호를 출력하기 위한 전압 검출 회로
    를 포함하는 것을 특징으로 하는 승압 회로.
  8. 승압 회로에 있어서,
    제2항 기재의 차지 펌프 회로;
    상기 제1 클럭, 상기 제2 클럭, 및 상기 제3 클럭을 생성하여 각각의 상기 클럭을 상기 차지 펌프 회로에 출력하기 위한 클럭 발생 회로;
    기준 전압에 기초하여 생성된 소정의 설정 전압을 상기 승압 전압과 비교하여, 상기 승압 전압이 상기 설정 전압보다 클 때 상태 신호로서 상기 클럭 발생 회로의 발진을 중지하기 위한 신호를 송신하고, 상기 승압 전압이 상기 설정 전압 이하일 때 상태 신호로서 상기 클럭 발생 회로에 발진을 계속하기 위한 신호를 송신하기 위한 판정 회로; 및
    상기 외부 전원 전압의 레벨을 검출하여 소정의 동작 전압 이상일 때, 또는 번-인 테스트의 실행을 지시하는 신호가 수신될 때, 번-인 테스트에 대응하는 모드로의 스위칭을 지시하는 번-인 모드 신호를 출력하기 위한 전압 검출 회로
    를 포함하는 것을 특징으로 하는 승압 회로.
  9. 승압 회로에 있어서,
    제3항 기재의 차지 펌프 회로;
    상기 제1 클럭, 상기 제2 클럭, 및 상기 제3 클럭을 생성하여 각각의 상기 클럭을 상기 차지 펌프 회로에 출력하기 위한 클럭 발생 회로;
    기준 전압에 기초하여 생성된 소정의 설정 전압을 상기 승압 전압과 비교하여, 상기 승압 전압이 상기 설정 전압보다 클 때 상태 신호로서 상기 클럭 발생 회로의 발진을 중지하기 위한 신호를 송신하고, 상기 승압 전압이 상기 설정 전압 이하일 때 상태 신호로서 상기 클럭 발생 회로에 발진을 계속하기 위한 신호를 송신하기 위한 판정 회로; 및
    상기 외부 전원 전압의 레벨을 검출하여 소정의 동작 전압 이상일 때, 또는 번-인 테스트의 실행을 지시하는 신호가 수신될 때, 번-인 테스트에 대응하는 모드로의 스위칭을 지시하는 번-인 모드 신호를 출력하기 위한 전압 검출 회로
    를 포함하는 것을 특징으로 하는 승압 회로.
  10. 승압 회로에 있어서,
    제4항 기재의 차지 펌프 회로;
    상기 제1 클럭, 상기 제2 클럭, 및 상기 제3 클럭을 생성하여 각각의 상기 클럭을 상기 차지 펌프 회로에 출력하기 위한 클럭 발생 회로;
    기준 전압에 기초하여 생성된 소정의 설정 전압을 상기 승압 전압과 비교하여, 상기 승압 전압이 상기 설정 전압보다 클 때 상태 신호로서 상기 클럭 발생 회로의 발진을 중지하기 위한 신호를 송신하고, 상기 승압 전압이 상기 설정 전압 이하일 때 상태 신호로서 상기 클럭 발생 회로에 발진을 계속하기 위한 신호를 송신하기 위한 판정 회로; 및
    상기 외부 전원 전압의 레벨을 검출하여 소정의 동작 전압 이상일 때, 또는 번-인 테스트의 실행을 지시하는 신호가 수신될 때, 번-인 테스트에 대응하는 모드로의 스위칭을 지시하는 번-인 모드 신호를 출력하기 위한 전압 검출 회로
    를 포함하는 것을 특징으로 하는 승압 회로.
  11. 승압 회로에 있어서,
    제5항 기재의 차지 펌프 회로;
    상기 제1 클럭, 상기 제2 클럭, 및 상기 제3 클럭을 생성하여 각각의 상기 클럭을 상기 차지 펌프 회로에 출력하기 위한 클럭 발생 회로;
    기준 전압에 기초하여 생성된 소정의 설정 전압을 상기 승압 전압과 비교하여, 상기 승압 전압이 상기 설정 전압보다 클 때 상태 신호로서 상기 클럭 발생 회로의 발진을 중지하기 위한 신호를 송신하고, 상기 승압 전압이 상기 설정 전압 이하일 때 상태 신호로서 상기 클럭 발생 회로에 발진을 계속하기 위한 신호를 송신하기 위한 판정 회로; 및
    상기 외부 전원 전압의 레벨을 검출하여 소정의 동작 전압 이상일 때, 또는 번-인 테스트의 실행을 지시하는 신호가 수신될 때, 번-인 테스트에 대응하는 모드로의 스위칭을 지시하는 번-인 모드 신호를 출력하기 위한 전압 검출 회로
    를 포함하는 것을 특징으로 하는 승압 회로.
  12. 승압 회로에 있어서,
    제6항 기재의 차지 펌프 회로;
    상기 제1 클럭, 상기 제2 클럭, 및 상기 제3 클럭을 생성하여 각각의 상기클럭을 상기 차지 펌프 회로에 출력하기 위한 클럭 발생 회로;
    기준 전압에 기초하여 생성된 소정의 설정 전압을 상기 승압 전압과 비교하여, 상기 승압 전압이 상기 설정 전압보다 클 때 상태 신호로서 상기 클럭 발생 회로의 발진을 중지하기 위한 신호를 송신하고, 상기 승압 전압이 상기 설정 전압 이하일 때 상태 신호로서 상기 클럭 발생 회로에 발진을 계속하기 위한 신호를 송신하기 위한 판정 회로; 및
    상기 외부 전원 전압의 레벨을 검출하여 소정의 동작 전압 이상일 때, 또는 번-인 테스트의 실행을 지시하는 신호가 수신될 때, 번-인 테스트에 대응하는 모드로의 스위칭을 지시하는 번-인 모드 신호를 출력하기 위한 전압 검출 회로
    를 포함하는 것을 특징으로 하는 승압 회로.
  13. 승압 회로에 있어서,
    전원 전압을 승압한 승압 전압을 출력하기 위한 승압부;
    상기 승압 전압보다 높은 전압의 스위칭 신호를 상기 승압부에 출력하기 위한 승압 제어부; 및
    상기 승압 제어부 내에 생성된 최대 전압을 상기 승압 제어부를 구성하는 트랜지스터의 리크 개시 전압 이하로 억제하기 위한 리크 전류 억제 수단
    을 포함하는 것을 특징으로 하는 승압 회로.
  14. 제13항에 있어서,
    상기 리크 전류 억제 수단은 제1 동작 모드 및 제2 동작 모드를 포함하고,
    상기 제2 동작 모드시의 상기 스위칭 신호의 전원 전압에 대한 진폭비가 상기 제1 동작 모드시에 비해 작은 것을 특징으로 하는 승압 회로.
  15. 제14항에 있어서, 상기 리크 전류 억제 수단은 상기 리크 전류 억제 수단을 구성하는 논리 게이트에 공급되는 전원 전압을 스위칭하여 상기 진폭 비율을 감소시키는 것을 특징으로 하는 승압 회로.
  16. 제14항에 있어서, 상기 리크 전류 억제 수단은 상기 리크 전류 억제 수단에 공급되는 클럭의 진폭을 스위칭하여 상기 진폭 비율을 감소시키는 것을 특징으로 하는 승압 회로.
  17. 제13항에 있어서,
    상기 리크 전류 억제 수단은 제1 동작 모드와 제2 동작 모드를 포함하고,
    상기 제2 동작 모드시의 상기 스위칭 신호의 손실 비율이 상기 제1 동작 모드시에 비해 큰 것을 특징으로 하는 승압 회로.
  18. 제17항에 있어서,
    상기 리크 전류 억제 수단은 상기 스위칭 신호를 용량 분할하여 상기 손실 비율을 증가시키는 것을 특징으로 하는 승압 회로.
  19. 반도체 메모리 장치에 있어서,
    전원 전압을 승압한 승압 전압을 출력하기 위한 승압부;
    상기 승압 전압 보다 높은 전압의 스위칭 신호를 상기 승압부에 출력하기 위한 승압 제어부;
    상기 승압 제어부 내에서 생성된 최대 전압을 상기 승압 제어부를 구성하는 제1 트랜지스터의 리크 개시 전압 이하로 억제하기 위한 리크 전류 억제 수단; 및
    메모리부를 구성하는 제2 트랜지스터
    를 포함하고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 동일한 반도체 기판 또는 웰에 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  20. 반도체 메모리 장치에 있어서,
    전원 전압을 승압한 승압 전압을 출력하기 위한 승압부;
    상기 승압 전압 보다 높은 전압의 스위칭 신호를 상기 승압부에 출력하기 위한 제어부;
    상기 승압 제어부 내에서 생성된 최대 전압을 상기 승압 제어부를 구성하는 제1 트랜지스터의 리크 개시 전압 이하로 억제하기 위한 리크 전류 억제 수단; 및
    메모리부를 구성하는 제2 트랜지스터
    를 포함하고, 상기 제1 트랜지스터가 제1 웰 영역에 형성되고,
    상기 제2 트랜지스터가 제2 웰 영역에 형성되며,
    상기 제1 웰 영역 및 상기 제2 웰 영역이 동일한 웰 전위 바이어스 수단에 접속되는 것을 특징으로 하는 반도체 메모리 장치.
KR1019990057357A 1998-12-15 1999-12-14 차지 펌프 회로 및 이를 구비한 승압 회로 KR100309236B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1998-356334 1998-12-15
JP35633498A JP3293577B2 (ja) 1998-12-15 1998-12-15 チャージポンプ回路、昇圧回路及び半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20000048114A KR20000048114A (ko) 2000-07-25
KR100309236B1 true KR100309236B1 (ko) 2001-11-05

Family

ID=18448520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990057357A KR100309236B1 (ko) 1998-12-15 1999-12-14 차지 펌프 회로 및 이를 구비한 승압 회로

Country Status (3)

Country Link
US (1) US6212107B1 (ko)
JP (1) JP3293577B2 (ko)
KR (1) KR100309236B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3897942B2 (ja) * 1999-10-15 2007-03-28 日本テキサス・インスツルメンツ株式会社 電圧供給回路
US6351420B1 (en) * 2000-02-07 2002-02-26 Advanced Micro Devices, Inc. Voltage boost level clamping circuit for a flash memory
DK200001482A (da) 2000-10-05 2002-04-06 Forskningsct Risoe Elektrokemisk celle og fremgangsmåde til fremstilling af samme.
JP4656747B2 (ja) 2001-03-30 2011-03-23 ルネサスエレクトロニクス株式会社 半導体装置
JP3759435B2 (ja) * 2001-07-11 2006-03-22 ソニー株式会社 Ｘ−ｙアドレス型固体撮像素子
US6535424B2 (en) * 2001-07-25 2003-03-18 Advanced Micro Devices, Inc. Voltage boost circuit using supply voltage detection to compensate for supply voltage variations in read mode voltage
KR100401521B1 (ko) 2001-09-20 2003-10-17 주식회사 하이닉스반도체 고전압 동작용 승압 회로
US6714065B2 (en) * 2001-10-26 2004-03-30 Renesas Technology Corp. Semiconductor device including power supply circuit conducting charge pumping operation
US6914791B1 (en) 2002-11-06 2005-07-05 Halo Lsi, Inc. High efficiency triple well charge pump circuit
US6798275B1 (en) 2003-04-03 2004-09-28 Advanced Micro Devices, Inc. Fast, accurate and low power supply voltage booster using A/D converter
TW200532701A (en) 2003-12-18 2005-10-01 Rohm Co Ltd Semiconductor device
JP4089908B2 (ja) * 2004-09-08 2008-05-28 京セラミタ株式会社 液晶表示装置及び画像形成装置
JP4494148B2 (ja) * 2004-09-24 2010-06-30 株式会社ミツトヨ ディジタル測定器
KR100787940B1 (ko) * 2006-07-07 2007-12-24 삼성전자주식회사 고전압 발생회로 및 그것을 구비한 플래시 메모리 장치
US8344790B2 (en) * 2007-11-21 2013-01-01 O2Micro Inc. Circuits and methods for controlling a charge pump system
US9118238B2 (en) * 2007-11-21 2015-08-25 O2Micro, Inc. Charge pump systems with adjustable frequency control
KR20120068228A (ko) * 2010-12-17 2012-06-27 에스케이하이닉스 주식회사 반도체 장치 및 그 동작방법
JP2018084634A (ja) * 2016-11-22 2018-05-31 双葉電子工業株式会社 集積回路装置、蛍光表示管、昇圧制御方法
CN111917286B (zh) * 2019-05-10 2021-07-06 北京兆易创新科技股份有限公司 电荷泵系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10106260A (ja) * 1996-05-22 1998-04-24 Matsushita Electric Ind Co Ltd 半導体回路
JPH10247398A (ja) * 1997-03-05 1998-09-14 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその検査方法
JPH10289573A (ja) * 1997-02-17 1998-10-27 Sharp Corp 半導体記憶装置
KR19990053727A (ko) * 1997-12-24 1999-07-15 김영환 고전압 발생장치
JP2000195284A (ja) * 1998-12-24 2000-07-14 Toshiba Corp ラッチ型レベルシフト回路

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077912B2 (ja) * 1988-09-13 1995-01-30 株式会社東芝 昇圧回路
JP2838344B2 (ja) 1992-10-28 1998-12-16 三菱電機株式会社 半導体装置
JP2755047B2 (ja) 1992-06-24 1998-05-20 日本電気株式会社 昇圧電位発生回路
JP2806717B2 (ja) 1992-10-28 1998-09-30 日本電気アイシーマイコンシステム株式会社 チャージポンプ回路
JP2738335B2 (ja) 1995-04-20 1998-04-08 日本電気株式会社 昇圧回路
US5962887A (en) * 1996-06-18 1999-10-05 Micron Technology, Inc. Metal-oxide-semiconductor capacitor
KR100273208B1 (ko) * 1997-04-02 2000-12-15 김영환 반도체메모리장치의고효율전하펌프회로
US5978283A (en) * 1998-07-02 1999-11-02 Aplus Flash Technology, Inc. Charge pump circuits

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10106260A (ja) * 1996-05-22 1998-04-24 Matsushita Electric Ind Co Ltd 半導体回路
JPH10289573A (ja) * 1997-02-17 1998-10-27 Sharp Corp 半導体記憶装置
JPH10247398A (ja) * 1997-03-05 1998-09-14 Matsushita Electric Ind Co Ltd 半導体記憶装置及びその検査方法
KR19990053727A (ko) * 1997-12-24 1999-07-15 김영환 고전압 발생장치
JP2000195284A (ja) * 1998-12-24 2000-07-14 Toshiba Corp ラッチ型レベルシフト回路

Also Published As

Publication number Publication date
KR20000048114A (ko) 2000-07-25
JP3293577B2 (ja) 2002-06-17
US6212107B1 (en) 2001-04-03
JP2000182373A (ja) 2000-06-30

Similar Documents

Publication Publication Date Title
KR100309236B1 (ko) 차지 펌프 회로 및 이를 구비한 승압 회로
KR100285184B1 (ko) 승압 회로 및 반도체 기억 장치
US6278316B1 (en) Pump circuit with reset circuitry
US6642757B2 (en) Semiconductor memory device having a power-on reset circuit
US5999009A (en) Semiconductor integrated circuit with an internal voltage generating circuit requiring a reduced occupied area
JP4898373B2 (ja) 内部電圧発生回路
US20040095806A1 (en) Boosting circuit and non-volatile semiconductor storage device containing the same
JPH09198887A (ja) 高電圧発生回路
US7642760B2 (en) Power supply circuit
JP2009118605A (ja) 電圧発生回路
US5394077A (en) Internal power supply circuit for use in a semiconductor device
US7616032B2 (en) Internal voltage initializing circuit for use in semiconductor memory device and driving method thereof
US6316985B1 (en) Substrate voltage generating circuit provided with a transistor having a thin gate oxide film and a semiconductor integrated circuit device provided with the same
JPH07201174A (ja) 半導体記憶装置
KR20070030092A (ko) 반도체 집적회로 및 그 내부전압 제어방법
US7623394B2 (en) High voltage generating device of semiconductor device
KR19990050472A (ko) 승압전압 발생회로
KR100753124B1 (ko) 내부 전압 발생 회로
US6781439B2 (en) Memory device pump circuit with two booster circuits
KR100253726B1 (ko) 승압 회로 및 강압 회로
JP2000195297A (ja) 半導体記憶装置およびその駆動方法
KR19990036519A (ko) 출력 버퍼의 출력 전류를 크게 할 수 있는 반도체 기억 장치
KR100610013B1 (ko) 반도체 메모리에 채용하기 적합한 차아지 펌프회로
KR100908536B1 (ko) 고전압 발생기의 전류 소모 방지 장치
JP3987856B2 (ja) 電圧検出回路、半導体装置、及び電圧検出回路の制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee