JPH10106260A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】 オフリーク電流の増加なしにしきい値電圧の
低いＭＯＳトランジスタを使用し、低電圧で高速動作が
可能な半導体回路を提供する。 【解決手段】 トランジスタ２とトランジスタ３とを電
源Ｖ１に直列に接続し、電源Ｖ１に近いトランジスタ３
のしきい値電圧をトランジスタ２よりも高く設定し、ト
ランジスタ２とトランジスタ３との間に容量素子４を設
ける。待機時には、トランジスタ３をカットオフするこ
とによってリーク電流を抑える。動作時には、しきい値
電圧が高い方のトランジスタ３をトランジスタ２よりも
早く導通させることによって、容量素子４にかかる電圧
を予め電源Ｖ１の電位にしておき、その後トランジスタ
２を導通させる。それによって起こる容量素子４と出力
端子OUTに接続される容量との間の電荷再配分を利用す
ることで、出力端子OUTの電位を高速に電源Ｖ１の電位
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路、特
に微細素子で構成された高速かつ低消費電力の半導体集
積回路に関するものである。

【０００２】

【従来の技術】近年、ＤＲＡＭやその他のＬＳＩの低消
費電力化および高集積化ならびにバッテリー駆動の実現
といった要求のために、低電圧で動作する回路が要望さ
れ、その開発がすすめられてきている。

【０００３】ＬＳＩを低電圧で動作させるためには、そ
の重要な構成要素であるＭＯＳトランジスタのしきい値
電圧の低減が重要な課題である。ＭＯＳトランジスタの
しきい値電圧は、トランジスタをオフしたときのリーク
電流を考えるとある程度以上は下げられない。また、Ｍ
ＯＳトランジスタのしきい値電圧を下げずに電源電圧の
みを下げると速度が著しく劣化してしまうということは
一般的によく知られており、例えば特開平６−２０８７
９０号公報（高島大三郎）等に提案されているように、
この問題を解決するために種々の発明がなされている。

【０００４】特開平６−２０８７９０号公報には、その
図４（ｂ）において、ＮＡＮＤ回路と電源との間に直列
に接続されている複数のＮＭＯＳトランジスタのうち、
電源に最も近い側のＮＭＯＳトランジスタを除く全ての
ＭＯＳトランジスタのしきい値電圧を低く設定し、待機
時に電源に最も近い側の、つまりしきい値電圧が他のＭ
ＯＳトランジスタよりも高く設定されているＮＭＯＳト
ランジスタをカットオフさせる回路が提案されている。
このような構成により、リーク電流を増加させることな
く、低電圧で高速に動作可能な回路を構成している。

【０００５】

【発明が解決しようとする課題】しかしながら、特開平
６−２０８７９０号公報に示されている回路では、回路
への入力の変化が、しきい値電圧を高く設定したＮＭＯ
Ｓトランジスタを動作させる方向でおこった場合や、し
きい値電圧を高く設定したＮＭＯＳトランジスタへの入
力が最も遅く変化した場合などは、結局、速度の劣化を
まねくことになり、低電圧での高速動作が不可能にな
る。

【０００６】本発明はこのような現状に鑑みてなされた
ものであり、その目的は、オフリーク電流を増加させる
ことなく、しきい値電圧の低いＭＯＳトランジスタを使
用して低電圧で高速動作が可能な半導体回路を提供する
ものである。

【０００７】

【課題を解決するための手段】本発明の半導体回路は、
入力と、出力と、電源から直列に接続された第１および
第２のトランジスタとを有する半導体回路であって、該
第１のトランジスタは、該第２のトランジスタよりも該
電源に近い側に接続されており、該第１のトランジスタ
のしきい値電圧は該第２のトランジスタのしきい値電圧
よりも高く設定されており、該第１のトランジスタと該
第２のトランジスタとの間には容量素子が接続されてお
り、そのことにより上記目的を達成する。

【０００８】好ましくは、待機時において、前記第１の
トランジスタはカットオフされる。

【０００９】好ましくは、動作時において、前記第１の
トランジスタは、前記第２のトランジスタよりも早く閉
じるように制御され、それにより前記出力に接続される
容量と前記容量素子との間で電荷再配分が行われる。さ
らに好ましくは、動作時において、前記第１のトランジ
スタは、前記第２のトランジスタよりも、少なくとも前
記容量素子を充電または放電するのに必要な時間分早く
閉じるように制御され、それにより前記出力に接続され
る容量と前記容量素子との間で電荷再配分が行われる。

【００１０】前記出力は他の回路に接続されており、前
記容量素子は、前記電荷再配分後の前記出力の電位が、
該他の回路を動作させる電圧レベルを超えるように設定
された大きさの容量を有していてもよい。

【００１１】本発明の一実施形態においては、前記第１
のトランジスタおよび前記第２のトランジスタは同一極
性のＭＯＳトランジスタである。

【００１２】前記トランジスタが形成されている基板の
電位は、該トランジスタのうちの少なくとも１つのソー
ス電位と等しくてもよい。

【００１３】本発明の他の半導体回路は、第１および第
２の入力端子を含む複数の入力端子と、少なくとも１つ
の出力端子とを有しており、該第１の入力端子には第１
のタイミングを有する第１の入力信号が入力され、該第
２の入力端子には第２のタイミングを有する第２の入力
信号が入力され、該出力端子には２つのレベルをとり得
る出力信号が出力される半導体回路であって、該出力信
号が該２つのレベルの一方から他方に遷移するタイミン
グを、該第１のタイミングで決定し、該出力信号が該２
つのレベルの他方から一方に遷移するタイミングを該第
２のタイミングで決定し、そのことにより上記目的を達
成する。

【００１４】本発明の一実施形態においては、前記半導
体回路は、前記第１の入力信号として立ち下がりのエッ
ジが急峻である信号を発生する第１の駆動回路と、前記
第２の入力信号として立ち上がりのエッジが急峻である
信号を発生する第２の駆動回路とをさらに備えており、
前記第１のタイミングは、前記第１の入力信号の立ち下
がりのタイミングであり、前記第２のタイミングは、前
記第２の入力信号の立ち上がりのタイミングである。

【００１５】前記半導体回路は、電源から直列に接続さ
れた複数のトランジスタと、該電源に最も近いトランジ
スタと他のトランジスタとの間に設けられた容量素子と
をさらに備えており、該電源に最も近いトランジスタの
しきい値電圧は、他のトランジスタのしきい値電圧より
も高く設定されており、該複数のトランジスタのそれぞ
れは、前記複数の入力端子の対応する１つに接続されて
いてもよい。好ましくは、前記電源に最も近いトランジ
スタは、前記立ち下がりが急峻な前記第１の入力信号に
よって制御される。

【００１６】あるいは、前記第１の入力信号は緩やかな
立ち上がりのエッジを有しており、前記第２の入力信号
は緩やかな立ち下がりのエッジを有しており、前記電源
に最も近いトランジスタは、該第１の入力信号の立ち上
がりのタイミングまたは該第２の入力信号の立ち下がり
のタイミングで閉じ、それにより前記容量素子の充電ま
たは放電を完了する。前記第１の入力信号の立ち上がり
で前記電源に最も近いトランジスタを閉じるときには、
該第１の入力信号の立ち上がりを前記第２の入力信号の
立ち上がりよりも早く設定し、該第２の入力信号の立ち
下がりで該電源に最も近いトランジスタを閉じるときに
は、該第２の入力信号の立ち下がりを該第１の入力信号
の立ち下がりよりも早く設定してもよい。

【００１７】以下、本発明の作用を説明する。

【００１８】本発明の半導体回路では、上記した構成に
よって、速度の低下を起こすことなしに低電圧で半導体
回路を動作させることができ、その結果、低消費電力の
集積回路が実現できる。また低電圧で半導体回路を動作
させるため、半導体回路の充放電電流も低減することが
でき、信号配線の信頼性やノイズ耐性も良くなる。

【００１９】

【発明の実施の形態】以下、図面を参照しながら、本発
明の半導体装置を説明する。

【００２０】（第１の実施形態）まず、図１（ａ）およ
び（ｂ）、ならびに図２（ａ）〜（ｅ）を参照しながら
本発明の第１の実施形態における半導体回路の原理を説
明する。

【００２１】図１（ａ）は本発明の半導体回路の構成を
示す図である。本発明の半導体回路は、電源Ｖ１および
電源Ｖ２に接続されたリセット回路１と、電源Ｖ１とリ
セット回路１との間に接続されたスイッチ部とを有して
いる。端子OUTの電位を素早く電源Ｖ１の電位にするた
めには、スイッチ部に用いられるトランジスタのしきい
値電圧を低くすればよい。しかししきい値電圧を低くす
れば、リーク電流が増え、スイッチ部を開放している状
態でも電流が流れてしまう。このため、図１（ａ）の回
路では、スイッチ部には、しきい値電圧が低く設定され
たＮＭＯＳトランジスタ２としきい値電圧が高く設定さ
れたＮＭＯＳトランジスタ３とを直列に接続したものを
用い、高しきい値電圧のＭＯＳトランジスタ３が電源Ｖ
１に近くなるように接続している。この構成において、
待機時には高しきい値電圧のＭＯＳトランジスタ３をカ
ットオフすることによって、低しきい値電圧のＭＯＳト
ランジスタ２のリーク電流の影響を抑えている。

【００２２】なお、本明細書では、リセット回路は、端
子RESETからの信号に応じて出力端子OUTの電位を電源Ｖ
１およびＶ２のいずれかの電位にする回路全般を指すも
のとする。ここで、電源Ｖ１またはＶ２の電位は、どの
ような電位に設定されていてもよい。例えば、接地電位
を与えるような電源を電源Ｖ１またはＶ２として用いて
もよい。また「高しきい値電圧」は、他のトランジスタ
のしきい値電圧と比較したときにしきい値電圧が高いこ
とを意味するものとする。したがって、電源に近い側の
トランジスタのしきい値電圧は通常のしきい値電圧に設
定されていてもよく、必ずしも通常のしきい値電圧より
も高く設定される必要はない。典型的には、トランジス
タのしきい値電圧は、通常、０．５Ｖ〜０．７Ｖ程度に
設定される。この場合、本発明の半導体回路における低
しきい値電圧のトランジスタのしきい値電圧はそれより
も低く設定されていさえすればよく、また高しきい値電
圧のトランジスタのしきい値電圧は、上記通常のしきい
値電圧に設定されていてもそれよりも高い値に設定され
ていてもよい。

【００２３】しかし、低しきい値電圧のＭＯＳトランジ
スタ２と高しきい値電圧のＭＯＳトランジスタ３とを直
列に接続して用いただけでは、動作速度の劣化を招いて
しまう。このような速度の劣化を防ぐために、本発明の
半導体回路では、さらに、直列に接続されたＭＯＳトラ
ンジスタ２および３の間に容量素子４を設けている。

【００２４】このように構成した回路において端子OUT
には、次のようにして電源Ｖ１の電位が与えられる。ま
ず、図１（ｂ）に示すように、高しきい値電圧のＮＭＯ
Ｓトランジスタ３のゲートに与えられる入力信号IN2を
ハイにしてＮＭＯＳトランジスタ３を先に閉じる。それ
によって、容量素子４に電源Ｖ１の電位をもつ電荷が蓄
えられ、ノードnode1の電位は図１（ｂ）に示すように
変化する。その後、低しきい値電圧のＮＭＯＳトランジ
スタ２のゲートに与えられる入力信号IN1をハイにして
ＮＭＯＳトランジスタ２を閉じると、電荷再配分の効果
によって、端子OUTの電位は、端子OUTにおける寄生容量
Coutとスイッチ部の容量素子４の容量Cnode1とに応じた
電位になる。その電位分の電荷を高しきい値電圧のトラ
ンジスタ３を介して引き抜いていく。

【００２５】高しきい値電圧のトランジスタ３が閉じる
（導通する）タイミングと低しきい値電圧のトランジス
タ２が閉じる（導通する）タイミングとの間の時間差
は、電源Ｖ１の電位に対応する電荷が容量素子４に完全
に蓄えられるように決定される。ここで、「容量素子４
に電荷を蓄える動作」といったときに、それが充電を指
すものであるのか、それとも放電を指すものであるのか
は電源Ｖ１と電源Ｖ２との関係によって決まる。したが
って、高しきい値電圧のトランジスタ３は、少なくと
も、電源Ｖ１に対応する電位を容量素子４に充電または
放電するのに必要な時間分、低しきい値電圧のトランジ
スタ２よりも早く閉じることになる。

【００２６】この動作を図２（ａ）〜（ｅ）の模式図を
使って説明する。説明を簡単にするために、スイッチ部
のＮＭＯＳトランジスタ２および３がともに開放状態に
ある図１（ａ）の回路を、図２（ａ）に示すように中を
板１１で区切った容器１０に水を入れたものであると考
える。

【００２７】まず、図２（ｂ）および（ｃ）に示すよう
にこの容器１０の一部に穴１２をあけ、少しずつ水を抜
いて板で区切られた部分１０ｂのみを空にする。これが
高しきい値電圧のＭＯＳトランジスタ３を閉じて、容量
素子４に電源Ｖ１の電位に相当する量の電荷を蓄えるこ
とに対応する。その後、区切っていた板１１を抜くと、
図２（ｄ）で示すように、板１１で区切られた部分の片
方１０ａに残っていた水が容器１０全体にならされて、
当初の高さよりも低い高さになる。これが低しきい値電
圧のＭＯＳトランジスタ２を閉じたときにおこる電荷再
配分に相当し、このときの水面の高さが端子OUTの電位
に相当する。容器１０全体にならされた水は、少しずつ
穴１２から抜ける。つまり端子OUTの電位が少しずつ電
源Ｖ１の電位に近づけられる。

【００２８】このように本発明の半導体回路では、端子
OUTの電位を電源Ｖ１の電位にするために、スイッチ部
を閉じると電流が流れるという現象のみを利用するので
はなく、リセット回路１と電源Ｖ１との間に直列に接続
された低しきい値ＭＯＳトランジスタ２と高しきい値Ｍ
ＯＳトランジスタ３との間に容量素子を設け、電源に近
い側の高しきい値ＭＯＳトランジスタ３が閉じるタイミ
ングを他のＭＯＳトランジスタ２が閉じるタイミングよ
りも早くすることによって可能になる電荷再配分を利用
して、端子OUTの電位を高速に電源Ｖ１の電位に近づけ
る。このため、リーク電流を抑えつつ、半導体回路を低
電圧で高速に動作させることが可能である。

【００２９】なお、スイッチ部を構成するＭＯＳトラン
ジスタは電源に近い側のもののしきい値電圧が他のトラ
ンジスタのしきい値電圧よりも高く設定されていればよ
い。図１（ａ）に示した例のように同一極性であっても
よいし、図３に示すように逆極性であってもよい。ま
た、スイッチ部を構成する素子はＭＯＳトランジスタに
は限られず、スイッチング機能を有していればどのよう
な形態でもかまわない。

【００３０】図４に、図１（ａ）の半導体回路におい
て、リセット回路１中のＰＭＯＳトランジスタ５を抵抗
素子６に置き換えたものを示す。リセット回路１は、出
力端子OUTがリセット時にきちんとリセットレベルにな
るようなものであれば、どのような形態でもかまわな
い。

【００３１】図５は、本実施形態における半導体回路を
ＮＡＮＤ回路で実現した例を示す回路図である。

【００３２】図５の半導体回路は、第１の電源VDDおよ
び第２の電源VSSに接続されたＮＡＮＤ回路を有してお
り、このＮＡＮＤ回路は、電源VDDに接続されたＰＭＯ
ＳトランジスタLP1およびLP2、これらと電源VSSの間に
接続されたＮＭＯＳトランジスタLN1およびQN1から構成
されており、低しきい値電圧のＰＭＯＳトランジスタLP
1およびLP2の電源VDDに接続されていない方の端子は出
力端子OUTに接続されている。この回路において、電源V
SSが図１（ａ）の回路の電源Ｖ１に相当し、トランジス
タLN1およびQN1が低しきい値電圧のトランジスタ２およ
び高しきい値電圧のトランジスタ３にそれぞれ相当す
る。また、トランジスタLN1およびQN1の間に容量素子C1
が設けられている。なお、出力端子OUTには負荷回路Loa
dが接続されている。

【００３３】このように構成された半導体回路の動作を
説明する。

【００３４】図１（ａ）を参照しながら説明したよう
に、高しきい値電圧のＮＭＯＳトランジスタQN1は、待
機時における回路のリーク電流を抑制するために設けら
れており、待機時にはカットオフされる。

【００３５】動作時には、低電源電圧においてこのＮＡ
ＮＤ回路を高速で動作させるために低しきい値電圧のト
ランジスタLP1、LP2およびLN1を使用して出力端子OUTの
充電を素早く行う。また出力端子OUTからの放電は、高
しきい値電圧のＮＭＯＳトランジスタQN1が閉じるタイ
ミングを低しきい値電圧のＮＭＯＳトランジスタLN1が
閉じるタイミングよりも早くなるように制御することに
よって、容量素子C1と負荷回路Loadの入力容量および寄
生容量との間で行われる電荷再配分を利用して行われ
る。

【００３６】出力端子OUTからの放電をもう少し具体的
に説明する。まず、高しきい値電圧のＮＭＯＳトランジ
スタQN1の入力端子IN1に与える信号をＨレベルとする。
それにより、図６（ａ）に示すように、容量素子C1が接
続されている内部ノードnode1から電荷が引き抜かれて
内部ノードnode1の電位が下がる。その後、低しきい値
電圧のＮＭＯＳトランジスタLN1の入力端子IN2に与える
信号をＨレベルを入力すると、出力端子OUTに接続され
ている負荷回路Loadの入力容量および寄生容量と容量素
子C1の容量との間で電荷再配分が行われる。その結果、
出力端子OUTの電位は容量素子C1の容量の大きさで決定
される電位まで急速に電荷を引き抜かれる。その後は、
高しきい値電圧のＮＭＯＳトランジスタQN1を介して、
徐々に出力端子OUTから電荷が引き抜かれ、Ｌレベルま
で落ちる。このようにして出力端子OUTの電位は高速で
Ｌレベルにされる。

【００３７】このとき、容量素子C1の容量の大きさは、
電荷再配分が行われた後の出力端子OUTの電位が、トラ
ンジスタQP1およびQN2から構成される負荷回路Loadを動
作させる電圧レベルを越えるように設定することが好ま
しい。この場合、出力端子OUTの電荷が高しきい値電圧
のＮＭＯＳトランジスタQN1の電流駆動量に左右される
ことなく高速に引き抜かれるため、低電源電圧において
も高速で動作が可能になる。

【００３８】また、特に図５で示していないが、各トラ
ンジスタが形成されている基板は所望の電源線に接続さ
れていればよい。しかしながら、基板バイアス効果の影
響をなくすためには、少なくとも１つのトランジスタの
ソース電位と基板電位とを同じレベルにする（つまり、
ソースと接続する）ことが望ましい。

【００３９】なお、高しきい値電圧のＮＭＯＳトランジ
スタQN1を閉じるタイミングは、内部ノードnode1から電
荷を完全に引き抜いてしまうことができるように、低し
きい値電圧のＮＭＯＳトランジスタLN1を閉じるタイミ
ングよりも、少なくとも、容量素子C1を完全に放電する
ことができる時間分早く設定される。

【００４０】図５の半導体回路の動作と比較するため
に、容量素子C1が設けられていない従来のＮＡＮＤ回路
を考える。図６（ｂ）に示すのは、このような従来のＮ
ＡＮＤ回路において、高しきい値電圧のＮＭＯＳトラン
ジスタQN1を低しきい値電圧のＮＭＯＳトランジスタLN1
よりも早く閉じるように制御した場合の動作タイミング
である。この場合には、内部ノードnode1にはほとんど
容量が接続されておらず、接続されているのは寄生容量
のみであり、その大きさは僅かなものである。このた
め、高しきい値電圧のＮＭＯＳトランジスタQN1の入力
端子のレベルを低しきい値電圧のＮＭＯＳトランジスタ
LN1よりも早くＨレベルに遷移させても、図６（ｂ）に
示すようにＮＡＮＤ回路の出力端子OUTの電位はほとん
ど変化しない。したがって、この回路では、図５の回路
のように電荷再配分は実質的に行われず、高しきい値電
圧のＮＭＯＳトランジスタQN1のみで出力ノードOUTの電
荷を引き抜くことになるので、回路の動作速度が遅くな
る。

【００４１】これに対して、図５の半導体回路では、高
しきい値電圧のＮＭＯＳトランジスタQN1の入力端子IN1
のレベルがＨレベルに遷移すると内部ノードnode1の電
荷が引き抜かれ、その後低しきい値電圧のＮＭＯＳトラ
ンジスタLN1の入力端子IN2のレベルがＨレベルに遷移し
たときに電荷再配分が起こっていることが図６（ａ）か
らわかる。この電荷再配分によって図５の半導体回路の
動作は従来の回路の動作よりも速くなっている。このこ
とは、図６（ａ）と図６（ｂ）とを比較して負荷回路Lo
adの出力端子OUTの変化にΔtの時間差が生じていること
からもわかる。

【００４２】なお、本実施形態では、スイッチング機能
を有する部分を構成するように直列に接続された低しき
い値電圧のトランジスタおよび高しきい値電圧のトラン
ジスタを両方ともＮＭＯＳトランジスタとしたが、一方
をＰＭＯＳトランジスタとしても同様の効果を得ること
ができる。ただしこの場合には、ＮＭＯＳトランジスタ
の入力端子とＰＭＯＳトランジスタの入力端子とに与え
る信号を適宜変更する必要があるのはもちろんである。

【００４３】また、本実施形態では２入力のＮＡＮＤ回
路を説明したが、本発明はこれには限られない。本発明
は、図１（ａ）に示したように、出力端子OUTの電位を
ある電位にリセットする何らかのリセット回路と、その
リセット回路と電源との間に設けられた開閉するスイッ
チング機能を有する部分とを備えている半導体回路であ
れば適用することができる。本発明は、このような半導
体回路のスイッチング機能を有する部分を直列に接続さ
れた複数のトランジスタで構成し、これらのトランジス
タのうちの最も電源側に位置するトランジスタのしきい
値電圧を他のものよりも高く設定し、さらに最も電源側
に位置するトランジスタと他のトランジスタとの間に容
量素子を設けてこれらのトランジスタが閉じるタイミン
グを制御することによって、待機時のリーク電流を抑え
ながら低電圧で高速に半導体回路を動作させることを可
能にするものである。

【００４４】（第２の実施形態）次に、図７および図８
を参照しながら、本発明の他の半導体回路を説明する。

【００４５】この半導体回路は、図１〜図６を参照しな
がら説明した上記半導体回路とは異なり、容量素子を付
加せずに、低電源電圧でリーク電流の増加無しに高速動
作を実現するものである。２入力のＮＡＮＤ回路を用い
て説明すると、本実施形態の半導体回路では、２つの入
力端子の後段にそれぞれ異なる種類の駆動回路を挿入
し、駆動回路によって作られた信号をＮＡＮＤ回路を構
成する各トランジスタに与えている。

【００４６】図７において、ＮＡＮＤ回路は、電源VCC
に接続された通常のしきい値電圧のＰＭＯＳトランジス
タQP22およびQP23と、これらのトランジスタと電源（グ
ラウンド）との間に設けられている通常のしきい値電圧
のＮＭＯＳトランジスタQN22およびQN23とから構成され
ている。ＰＭＯＳトランジスタQP22およびＮＭＯＳトラ
ンジスタQN23の入力には、入力端子IN21に接続された駆
動回路DR1からの信号が配線line21および中間ノードnod
e21を介して与えられ、またＰＭＯＳトランジスタQP23
およびＮＭＯＳトランジスタQN22の入力には、入力端子
IN22に接続された駆動回路DR2からの信号が配線line2お
よび中間ノードnode22を介して与えられる。

【００４７】以上の説明からわかるように、本実施形態
の半導体回路では、例えば特開平６−２０８７９０号公
報に示されている従来の構成や上記第１の実施形態の構
成とは異なり、ＮＡＮＤ回路を構成するトランジスタの
しきい値電圧は全て通常のしきい値電圧に設定してい
る。代わりに、本実施形態では、駆動回路DR1およびDR2
に通常しきい値電圧よりもしきい値電圧の低いトランジ
スタを用いている。

【００４８】駆動回路DR1は、動作時には、低しきい値
電圧のＮＭＯＳトランジスタLN21によって駆動回路DR1
の出力となる中間ノードnode21の放電を高速で行う。た
だし中間ノードnode21の充電は通常のしきい値電圧のＰ
ＭＯＳトランジスタQP1を介して行われるために通常よ
りも高速にすることはできない。待機時には、通常のし
きい値電圧のＰＭＯＳトランジスタQP21をカットオフし
てリーク電流を抑制する。一方、駆動回路DR2は、動作
時には低しきい値電圧のＰＭＯＳトランジスタLP21を介
して中間ノードnode22の充電を高速で行う。ただし中間
ノードnode22の放電は通常のしきい値電圧のＮＭＯＳト
ランジスタQN21を介して行われるため、通常よりも高速
にすることはできない。待機時には、通常のしきい値電
圧のＮＭＯＳトランジスタQN21をカットオフさせること
により、リーク電流を抑制する。したがって、図８に示
すように、駆動回路DR1は立ち下がりが速い信号（立ち
下がりエッジが急峻な信号）を中間ノードnode21に出力
し、駆動回路DR2は立ち上がりが早い信号（立ち上がり
のエッジが急峻な信号）を中間ノードnode22に出力す
る。

【００４９】このようにして駆動回路DR1およびDR2から
各中間ノードに出力される信号は、ＮＡＮＤ回路に入力
され、ＰＭＯＳトランジスタQP22およびＮＭＯＳトラン
ジスタQN23には立ち下がりの早い信号が与えられ、ＰＭ
ＯＳトランジスタQP23およびＮＭＯＳトランジスタQN22
には立ち上がりの早い信号が与えられる。これによって
ＮＡＮＤ回路は、図８に示すように、それぞれの信号の
急峻なエッジを用いて出力端子OUT2に所望のタイミング
を有する信号を出力することができる。したがって、低
電源電圧時にリーク電流の増加を抑制しつつ、高速動作
を実現することが可能になる。

【００５０】また、本実施形態では、ＮＡＮＤ回路には
回路を構成するために必要な素子以外の素子を追加して
いない。このため、ＮＡＮＤ回路を構成する素子数の増
加もなく、チップ面積の増加もない。

【００５１】なお、本実施形態においては、２入力ＮＡ
ＮＤ回路を例として説明したが、２系統以上の入力信号
から１つ以上の出力信号を作成する回路であれば本発明
を適用することができる。本発明の半導体回路は、２系
統以上の入力信号のそれぞれに対して、入力信号に基づ
いて立ち上がりおよび立ち下がりの少なくとも一方のエ
ッジが急峻な信号を作り出す駆動回路を設け、駆動回路
によって作り出された急峻なエッジを有する信号を用い
て、最終的な出力となる信号を作成するものであり、そ
れによって低電源電圧での高速動作を実現している。

【００５２】（第３の実施形態）上記第１および第２の
実施形態において説明した半導体回路では、入力端子に
入力される信号の順番が定まっている方がより好まし
い。したがってメモリデバイスのように動作の順番が定
まっているデバイスにはこの技術を適用させることが容
易にできる。第３の実施形態では、上記第１および第２
の実施形態を組み合わせてメモリデバイスのデコーダ回
路を実現したものを説明する。

【００５３】図９に本実施形態におけるメモリデバイス
のデコーダ回路の回路図を示す。図９に示すデコーダ回
路は、アドレス入力バッファ回路ADBUF、クロック入力
バッファ回路CLKBUF、アドレスプリデコーダ回路PDEC
1、PDEC2およびPDEC3、ならびにワード線駆動回路WLDR
を有している。

【００５４】アドレス入力バッファ回路ADBUFは、アド
レス入力端子ADD0に入力されたアドレスの情報を受け取
ってチップ内部（メモリ内部）の内部アドレス信号線IA
D0に転送する。このデコーダ回路には、内部アドレス信
号線は１本だけではなく、複数本設けられ得るが、説明
を簡単にするために６本の内部アドレス信号線IAD0〜IA
D5が設けられている例を考えるものとする。なお、内部
アドレス信号線IAD1〜IAD5に関しても内部アドレス信号
線IAD0と同様に、アドレス入力バッファ回路およびアド
レス入力端子が設けられており、それらを通じてアドレ
スの情報が転送されるが、図９では示していない。この
アドレス入力バッファ回路ADBUFは、図１（ａ）を参照
しながら説明したような直列に接続された低しきい値電
圧のＭＯＳトランジスタと高しきい値電圧のトランジス
タとの組み合わせと、それらの間に設けられた容量素子
を有しており、活性化信号入力端子ACTから入力される
信号に基づいて動作時と待機時との切り替えを行う。待
機時にはグラウンド側に近い高しきい値電圧のトランジ
スタはカットオフされ、それによってリーク電流が抑制
される。一方、動作時には、入力端子ACTから入力され
る信号がＨレベルに遷移するタイミングをアドレス入力
端子ADD0から入力される信号がＨレベルに遷移するタイ
ミングよりも早く設定することによって高しきい値電圧
のＮＭＯＳトランジスタを先に閉じ、その後、容量素子
を放電するのに十分な時間が経ってから、低しきい値電
圧のＮＭＯＳトランジスタを閉じる。それによって電荷
再配分が起こり、高速動作を実現している。

【００５５】クロック入力バッファ回路CLKBUFもまた、
図１（ａ）を参照しながら説明した上記第１の実施形態
の半導体回路の基本構成、すなわち低しきい値電圧のト
ランジスタおよび高しきい値電圧のトランジスタが直列
に接続されたものとそれらの間に設けられた容量素子と
を複数個有しており、活性化信号入力端子/ACTから入力
される信号によって動作状態、つまり動作時と待機時と
を切り替える。クロック入力バッファ回路CLKBUFは、ク
ロック入力端子CLKに入力されるクロックを受け取っ
て、チップ内部（メモリ内部）に転送し、さらにプリデ
コーダ回路で用いられる基準クロックCLK-SとICLKとを
発生させる。また発生させる信号CLK-Sは入力されたCLK
よりもＬレベルの継続期間が短い信号になっている。

【００５６】アドレスプリデコーダ回路PDEC1、PDEC2お
よびPDEC3は、内部アドレス信号線を介して入力された
アドレスのプリデコードを行う回路であり、図９からわ
かるように、図１（ａ）を参照して説明した上記第１の
実施形態の半導体回路の基本構成、すなわち直列に接続
された低しきい値電圧のトランジスタおよび高しきい値
電圧のトランジスタの組み合わせと、これらのトランジ
スタの間に設けられた容量素子とを含んでいる。アドレ
スプリデコーダ回路PDEC1は内部アドレス信号線IAD0お
よびIAD1を介して入力されたアドレスの組み合わせによ
って発生した信号をアドレスプリデコード線PDCに出力
し、回路PDEC2は、内部アドレス信号線IAD2およびIAD3
を介して入力されたアドレスと基準クロックCLK-Sとの
組み合わせによって発生した信号をアドレスプリデコー
ド線PDBに出力し、さらに回路PDEC3は、内部アドレス信
号線IAD4およびIAD5を介して入力されたアドレスと基準
クロックICLKとの組み合わせによって、アドレスプリデ
コード線PDAに出力する信号を発生する。

【００５７】ワード線駆動回路WLDRは、アドレスプリデ
コード線PDA、PDBおよびPDCから入力されたアドレスプ
リデコード信号の組み合わせによって、ワード線WLを活
性化させる回路である。この回路も、図１（ａ）を参照
しながら説明した上記第１の実施形態の半導体回路の基
本構成を含んでいる。なお、アドレスプリデコード信号
を伝えるアドレスプリデコード信号線PDA、PDBおよびPD
Cならびにワード線WLは、実際のメモリデバイス内では
通常は一本ではなく、複数本存在するが、ここでは簡単
化のため一本ずつしか示していない。

【００５８】図９の回路においては、アドレスプリデコ
ーダ回路PDEC2およびPDEC3とワード線駆動回路WLDRとの
組み合わせが、第２の実施形態で述べた技術に相当する
ものである。アドレスプリデコーダ回路PDEC2は立ち下
がりエッジが急峻なアドレスプリデコード信号を発生さ
せ、アドレスプリデコーダ回路PDEC3は立ち上がりエッ
ジが急峻なアドレスプリデコード信号を発生させる。こ
れらを受け取ったワード線駆動回路WLDRは、それぞれの
急峻な方のエッジを用いて、つまりアドレスプリデコー
ド線PDBからの信号の立ち下がりのタイミングでワード
線WLの電圧レベルがＨレベルからＬレベルに変化し、ア
ドレスプリデコード線PDAからの信号の立ち上がりのタ
イミングでワード線WLの電圧レベルがＬレベルからＨレ
ベルに変化するように、ワード線WLの電圧レベルが変化
するタイミングを決定している。

【００５９】図９のデコーダ回路の動作をタイミングチ
ャートで示したのが図１０である。ここで、図９からわ
かるように、ワード線駆動回路WLDRにおいて、低しきい
値電圧のトランジスタとグラウンドとの間に直列に接続
された高しきい値電圧のＮＭＯＳトランジスタはアドレ
スプリデコード線PDBに接続されており、アドレスプリ
デコード線PDBを介して与えられる信号がＨレベルに変
化するとき、つまり図１０に示すように配線PDBの電位
レベルが緩やかに立ち上がるタイミングで、電荷再配分
に先立つ容量素子の放電が行われることになる。このた
め、本実施形態では、基準クロックCLK-Sによってアド
レスプリデコード線PDBからの信号がＬレベルにある期
間を短くし、それによりアドレスプリデコード線PDBか
らの信号がアドレスプリデコード線PDAからの信号より
も早く立ち上がるように制御している。

【００６０】なお、本実施形態では、６本のアドレスを
用いてメモリのワード線をデコードする構成を示した
が、どのようなアドレス構成をとっても構わないし、コ
ラム系（データ系）のデコードに用いてもよい。また、
本発明の半導体回路は、メモリデバイスに限らず、本発
明を適用することによって有効な結果が生じるものであ
ればどのような回路に適用してもかまわない。

【００６１】

【発明の効果】以上説明したように、本発明の半導体回
路は、リーク電流を抑えつつ、動作速度を低下させるこ
となく低電圧で動作させることができる半導体回路を実
現することが可能である。これにより、半導体回路の低
消費電力化を図ることができる。さらに回路規模の増大
もなく、これにより高集積化に伴う消費電流の増大を招
くことのないＬＳＩを提供できる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施形態における半導
体回路の基本構成を示す回路図であり、（ｂ）はその動
作タイミングを示す図である。

【図２】図１の半導体回路の動作原理を説明する図であ
る。

【図３】図１（ａ）の半導体回路の変形例を示す回路図
である。

【図４】図１（ａ）の半導体回路の変形例を示す図であ
る。

【図５】本発明の第１の実施形態における半導体回路を
ＮＡＮＤ回路に適用した場合の回路図である。

【図６】（ａ）は図５の回路の動作タイミングを示す図
であり、（ｂ）は比較例の回路の動作タイミングを示す
図である。

【図７】本発明の第２の実施形態における半導体回路を
ＮＡＮＤ乖離の適用した場合の回路図である。

【図８】図７の回路の動作タイミングを示す図である。

【図９】本発明の第３の実施形態における半導体回路を
デコーダ回路に適用した場合の回路図である。

【図１０】図１０の回路の動作タイミングを示す図であ
る。

【符号の説明】

１ リセット回路 ２ 低しきい値電圧のトランジスタ ３ 高しきい値電圧のトランジスタ ４ 容量素子 ５ トランジスタ Ｖ１、Ｖ２ 電源 IN1、IN2 入力端子 OUT 出力端子 RESET 端子 node1 ノード

Claims (13)

【特許請求の範囲】
1. 【請求項１】 入力と、出力と、電源から直列に接続さ
   れた第１および第２のトランジスタとを有する半導体回
   路であって、 該第１のトランジスタは、該第２のトランジスタよりも
   該電源に近い側に接続されており、該第１のトランジス
   タのしきい値電圧は該第２のトランジスタのしきい値電
   圧よりも高く設定されており、 該第１のトランジスタと該第２のトランジスタとの間に
   は容量素子が接続されている、半導体回路。
2. 【請求項２】 待機時において、前記第１のトランジス
   タはカットオフされる、請求項１に記載の半導体回路。
3. 【請求項３】 動作時において、前記第１のトランジス
   タは、前記第２のトランジスタよりも早く閉じるように
   制御され、それにより前記出力に接続される容量と前記
   容量素子との間で電荷再配分が行われる、請求項１また
   は２に記載の半導体回路。
4. 【請求項４】 動作時において、前記第１のトランジス
   タは、前記第２のトランジスタよりも、少なくとも前記
   容量素子を充電または放電するのに必要な時間分早く閉
   じるように制御され、それにより前記出力に接続される
   容量と前記容量素子との間で電荷再配分が行われる、請
   求項１から３のいずれか１つに記載の半導体回路。
5. 【請求項５】 前記出力は他の回路に接続されており、 前記容量素子は、前記電荷再配分後の前記出力の電位
   が、該他の回路を動作させる電圧レベルを超えるように
   設定された大きさの容量を有している、請求項３または
   ４に記載の半導体回路。
6. 【請求項６】 前記第１のトランジスタおよび前記第２
   のトランジスタは同一極性のＭＯＳトランジスタであ
   る、請求項１から５のいずれか１つに記載の半導体回
   路。
7. 【請求項７】 前記トランジスタが形成されている基板
   の電位は、該ＭＯＳトランジスタのうちの少なくとも１
   つのソース電位と等しい、請求項１から６のいずれか１
   つに記載の半導体回路。
8. 【請求項８】 第１および第２の入力端子を含む複数の
   入力端子と、少なくとも１つの出力端子とを有してお
   り、該第１の入力端子には第１のタイミングを有する第
   １の入力信号が入力され、該第２の入力端子には第２の
   タイミングを有する第２の入力信号が入力され、該出力
   端子には２つのレベルをとり得る出力信号が出力される
   半導体回路であって、 該出力信号が該２つのレベルの一方から他方に遷移する
   タイミングを、該第１のタイミングで決定し、該出力信
   号が該２つのレベルの他方から一方に遷移するタイミン
   グを該第２のタイミングで決定する、半導体回路。
9. 【請求項９】 前記半導体回路は、前記第１の入力信号
   として立ち下がりのエッジが急峻である信号を発生する
   第１の駆動回路と、前記第２の入力信号として立ち上が
   りのエッジが急峻である信号を発生する第２の駆動回路
   とをさらに備えており、 前記第１のタイミングは、前記第１の入力信号の立ち下
   がりのタイミングであり、前記第２のタイミングは、前
   記第２の入力信号の立ち上がりのタイミングである、請
   求項８に記載の半導体回路。
10. 【請求項１０】 前記半導体回路は、電源から直列に接
    続された複数のトランジスタと、該電源に最も近いトラ
    ンジスタと他のトランジスタとの間に設けられた容量素
    子とをさらに備えており、 該電源に最も近いトランジスタのしきい値電圧は、他の
    トランジスタのしきい値電圧よりも高く設定されてお
    り、 該複数のトランジスタのそれぞれは、前記複数の入力端
    子の対応する１つに接続されている、請求項９に記載の
    半導体回路。
11. 【請求項１１】 前記電源に最も近いトランジスタは、
    前記立ち下がりが急峻な前記第１の入力信号によって制
    御される、請求項１０に記載の半導体回路。
12. 【請求項１２】 前記第１の入力信号は緩やかな立ち上
    がりのエッジを有しており、前記第２の入力信号は緩や
    かな立ち下がりのエッジを有しており、 前記電源に最も近いトランジスタは、該第１の入力信号
    の立ち上がりのタイミングまたは該第２の入力信号の立
    ち下がりのタイミングで閉じ、それにより前記容量素子
    の充電または放電を完了する、請求項１０に記載の半導
    体回路。
13. 【請求項１３】 前記第１の入力信号の立ち上がりで前
    記電源に最も近いトランジスタを閉じるときには、該第
    １の入力信号の立ち上がりを前記第２の入力信号の立ち
    上がりよりも早く設定し、該第２の入力信号の立ち下が
    りで該電源に最も近いトランジスタを閉じるときには、
    該第２の入力信号の立ち下がりを該第１の入力信号の立
    ち下がりよりも早く設定する、請求項１２に記載の半導
    体回路。