JP2690624B2 - バッファ回路 - Google Patents
バッファ回路Info
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- JP2690624B2 JP2690624B2 JP3029547A JP2954791A JP2690624B2 JP 2690624 B2 JP2690624 B2 JP 2690624B2 JP 3029547 A JP3029547 A JP 3029547A JP 2954791 A JP2954791 A JP 2954791A JP 2690624 B2 JP2690624 B2 JP 2690624B2
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- parasitic capacitance
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【技術分野】本発明はバッファ回路に関し、特にＮチャ
ネル・オープンドレインあるいはＰチャネル・オープン
ドレインのバッファ回路に関する。
ネル・オープンドレインあるいはＰチャネル・オープン
ドレインのバッファ回路に関する。
【０００２】
【従来技術】従来、この種のオープンドレインバッファ
回路は、図５や図６に示されている構成になっていた。
図５は、従来のＮチャネル・オープンドレインバッファ
回路の構成例である。図において、ＮチャネルＭＯＳト
ランジスタＴ16のゲート電極は入力端子ＩＮと接続さ
れ、ソース電極はGND に接続され、ドレイン電極は出力
端子OUT のみに接続されている。
回路は、図５や図６に示されている構成になっていた。
図５は、従来のＮチャネル・オープンドレインバッファ
回路の構成例である。図において、ＮチャネルＭＯＳト
ランジスタＴ16のゲート電極は入力端子ＩＮと接続さ
れ、ソース電極はGND に接続され、ドレイン電極は出力
端子OUT のみに接続されている。
【０００３】かかる構成のバッファ回路において、入力
端子ＩＮにハイレベルの電圧を印加するとＮチャネル型
のトランジスタＴ16はオン状態になり、出力端子OUT の
電圧は、ローレベルとなる。一方、入力端子ＩＮにロー
レベルの電圧を印加するとトランジスタＴ16はオフ状態
になり、出力端子OUT の状態はハイインピーダンス状態
になる。
端子ＩＮにハイレベルの電圧を印加するとＮチャネル型
のトランジスタＴ16はオン状態になり、出力端子OUT の
電圧は、ローレベルとなる。一方、入力端子ＩＮにロー
レベルの電圧を印加するとトランジスタＴ16はオフ状態
になり、出力端子OUT の状態はハイインピーダンス状態
になる。
【０００４】また、図６は、従来のＰチャネル・オープ
ンドレインバッファ回路の構成例である。図において、
ＰチャネルＭＯＳトランジスタＴ26のゲート電極は入力
端子ＩＮと接続され、ソース電極はＶccに接続され、ド
レイン電極は出力端子OUT のみに接続されている。
ンドレインバッファ回路の構成例である。図において、
ＰチャネルＭＯＳトランジスタＴ26のゲート電極は入力
端子ＩＮと接続され、ソース電極はＶccに接続され、ド
レイン電極は出力端子OUT のみに接続されている。
【０００５】かかる構成のバッファ回路において、入力
端子ＩＮにローレベルの電圧を印加するとＰチャネル型
のトランジスタＴ26はオン状態になり、出力端子OUT の
電圧は、ハイレベルとなる。一方、入力端子ＩＮにハイ
レベルの電圧を印加するとトランジスタＴ26はオフ状態
になり、出力端子OUT の状態はハイインピーダンス状態
になる。
端子ＩＮにローレベルの電圧を印加するとＰチャネル型
のトランジスタＴ26はオン状態になり、出力端子OUT の
電圧は、ハイレベルとなる。一方、入力端子ＩＮにハイ
レベルの電圧を印加するとトランジスタＴ26はオフ状態
になり、出力端子OUT の状態はハイインピーダンス状態
になる。
【０００６】しかし、上述した図５及び図６に示されて
いる従来のバッファ回路では、１本の信号線を複数のデ
バイスが時分割シェアリングする場合、それらのデバイ
スがオープンドレインで構成された従来のバッファ回路
を用いていると、信号の立上り（Ｎチャネル・オープン
ドレインの場合）又は立下り（Ｐチャネル・オープンド
レインの場合）が遅れるという欠点がある。
いる従来のバッファ回路では、１本の信号線を複数のデ
バイスが時分割シェアリングする場合、それらのデバイ
スがオープンドレインで構成された従来のバッファ回路
を用いていると、信号の立上り（Ｎチャネル・オープン
ドレインの場合）又は立下り（Ｐチャネル・オープンド
レインの場合）が遅れるという欠点がある。
【０００７】
【発明の目的】本発明は上述した従来の欠点を解決する
ためになされたものであり、その目的はオープンドレイ
ンの特性を保ちつつ、出力の立上り又は立下りに要する
時間を短縮できるバッファ回路を提供することである。
ためになされたものであり、その目的はオープンドレイ
ンの特性を保ちつつ、出力の立上り又は立下りに要する
時間を短縮できるバッファ回路を提供することである。
【０００８】
【発明の構成】本発明によるバッファ回路は、Ｎチャネ
ル型ＭＯＳトランジスタと、前記ＭＯＳトランジスタの
オンからオフへのゲート駆動入力レベルの遷移に応答し
て出力がハイレベルになり該トランジスタのドレイン出
力における寄生容量を充電するインバータと、この寄生
容量の充電電圧が所定レベルに達したときに前記インバ
ータの入力レベルをローレベルにすることにより該イン
バータの出力をハイレベルに保持する保持回路とを有す
ることを特徴とする。本発明による他のバッファ回路
は、Ｐチャネル型ＭＯＳトランジスタと、前記ＭＯＳト
ランジスタのオンからオフへのゲート駆動入力レベルの
遷移に応答して出力がローレベルになり該トランジスタ
のドレイン出力における寄生容量を放電するインバータ
と、この寄生容量の放電電圧が所定レベルに達したとき
に前記インバータの入力レベルをハイレベルにすること
により該インバータの出力をローレベルに保持する保持
回路とを有することを特徴とする。
ル型ＭＯＳトランジスタと、前記ＭＯＳトランジスタの
オンからオフへのゲート駆動入力レベルの遷移に応答し
て出力がハイレベルになり該トランジスタのドレイン出
力における寄生容量を充電するインバータと、この寄生
容量の充電電圧が所定レベルに達したときに前記インバ
ータの入力レベルをローレベルにすることにより該イン
バータの出力をハイレベルに保持する保持回路とを有す
ることを特徴とする。本発明による他のバッファ回路
は、Ｐチャネル型ＭＯＳトランジスタと、前記ＭＯＳト
ランジスタのオンからオフへのゲート駆動入力レベルの
遷移に応答して出力がローレベルになり該トランジスタ
のドレイン出力における寄生容量を放電するインバータ
と、この寄生容量の放電電圧が所定レベルに達したとき
に前記インバータの入力レベルをハイレベルにすること
により該インバータの出力をローレベルに保持する保持
回路とを有することを特徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明によるバッファ回路の第１の
実施例の構成を示す回路図であり、図５と同等部分は同
一符号により示されている。図において、本実施例のバ
ッファ回路は、４つのＰチャネル型トランジスタＴ11〜
Ｔ13、Ｔ15と２つのＮチャネル型トランジスタＴ14、Ｔ
16とを含んで構成されている。
実施例の構成を示す回路図であり、図５と同等部分は同
一符号により示されている。図において、本実施例のバ
ッファ回路は、４つのＰチャネル型トランジスタＴ11〜
Ｔ13、Ｔ15と２つのＮチャネル型トランジスタＴ14、Ｔ
16とを含んで構成されている。
【００１１】Ｐチャネル型の第１のトランジスタＴ11の
ソース電極は、電源Ｖccに接続されており、そのドレイ
ン電極はＰチャネル型の第２のトランジスタＴ12のソー
ス電極と接続されている。Ｐチャネル型の第２のトラン
ジスタＴ12のドレイン電極はＰチャネル型の第３のトラ
ンジスタＴ13及びＮチャネル型の第４のトランジスタＴ
14のゲート電極と接続されるとともに、プルダウン抵抗
Ｒd を介してGND に接続されている。
ソース電極は、電源Ｖccに接続されており、そのドレイ
ン電極はＰチャネル型の第２のトランジスタＴ12のソー
ス電極と接続されている。Ｐチャネル型の第２のトラン
ジスタＴ12のドレイン電極はＰチャネル型の第３のトラ
ンジスタＴ13及びＮチャネル型の第４のトランジスタＴ
14のゲート電極と接続されるとともに、プルダウン抵抗
Ｒd を介してGND に接続されている。
【００１２】また、Ｐチャネル型の第３のトランジスタ
Ｔ13のソース電極は電源Ｖccに接続され、Ｎチャネル型
の第４のトランジスタＴ14のソース電極はGND に接続さ
れていてる。これら両トランジスタＴ13及びＴ14により
インバータが構成される。
Ｔ13のソース電極は電源Ｖccに接続され、Ｎチャネル型
の第４のトランジスタＴ14のソース電極はGND に接続さ
れていてる。これら両トランジスタＴ13及びＴ14により
インバータが構成される。
【００１３】Ｐチャネル型の第３のトランジスタＴ13の
ドレイン電極及びＮチャネル型の第４のトランジスタＴ
１４のドレイン電極はともにＰチャネル型の第５のトラ
ンジスタＴ15のゲート電極に接続されている。Ｐチャネ
ル型の第５のトランジスタＴ15のソース電極はＶccに接
続されており、ドレイン電極はチャネル型の第６のトラ
ンジスタのドレイン電極とともに出力端子OUT に接続さ
れるとともにＰチャネル型の第１のトランジスタＴ11の
ゲート電極に接続されている。
ドレイン電極及びＮチャネル型の第４のトランジスタＴ
１４のドレイン電極はともにＰチャネル型の第５のトラ
ンジスタＴ15のゲート電極に接続されている。Ｐチャネ
ル型の第５のトランジスタＴ15のソース電極はＶccに接
続されており、ドレイン電極はチャネル型の第６のトラ
ンジスタのドレイン電極とともに出力端子OUT に接続さ
れるとともにＰチャネル型の第１のトランジスタＴ11の
ゲート電極に接続されている。
【００１４】さらにまた、Ｎチャネル型の第６のトラン
ジスタＴ16のソース電極はGND に接続されており、ゲー
ト電極はＰチャネル型の第２のトランジスタＴ12のゲー
ト電極とともに入力端子ＩＮに接続されている。なお、
Ｃ1 は寄生容量である。
ジスタＴ16のソース電極はGND に接続されており、ゲー
ト電極はＰチャネル型の第２のトランジスタＴ12のゲー
ト電極とともに入力端子ＩＮに接続されている。なお、
Ｃ1 は寄生容量である。
【００１５】次に、図２を参照しつつ回路の動作につい
て説明する。
て説明する。
【００１６】入力端子ＩＮの印加電圧がローレベルから
ハイレベルになると、トランジスタＴ12はオフ状態にな
り、トランジスタＴ13及びＴ14で構成されたインバータ
部分の入力はプルダウン抵抗Ｒd によってローレベルに
なり、その出力は反転されてハイレベルになる。その結
果、トランジスタＴ15はオフ状態になるが、同時に入力
端子にハイレベルの電圧が印加されていることからトラ
ンジスタＴ16がオン状態になり、寄生容量Ｃ1 は放電さ
れて出力端子OUT はローレベルとなる。その結果、トラ
ンジスタＴ11はオン状態になる。
ハイレベルになると、トランジスタＴ12はオフ状態にな
り、トランジスタＴ13及びＴ14で構成されたインバータ
部分の入力はプルダウン抵抗Ｒd によってローレベルに
なり、その出力は反転されてハイレベルになる。その結
果、トランジスタＴ15はオフ状態になるが、同時に入力
端子にハイレベルの電圧が印加されていることからトラ
ンジスタＴ16がオン状態になり、寄生容量Ｃ1 は放電さ
れて出力端子OUT はローレベルとなる。その結果、トラ
ンジスタＴ11はオン状態になる。
【００１７】ここで、入力端子ＩＮにローレベルの電圧
が印加されると、まず、トランジスタＴ16はオフ状態に
なり、出力端子OUT はハイインピーダンス状態になる。
それと同時にトランジスタＴ12もオン状態になっている
ので、トランジスタＴ13及びＴ14で構成されたインバー
タ部分の入力がハイレベルとなり、その出力はローレベ
ルになる。その結果、トランジスタＴ15はオン状態にな
り、寄生容量Ｃ1 が充電されて出力端子OUT はハイレベ
ルとなる。
が印加されると、まず、トランジスタＴ16はオフ状態に
なり、出力端子OUT はハイインピーダンス状態になる。
それと同時にトランジスタＴ12もオン状態になっている
ので、トランジスタＴ13及びＴ14で構成されたインバー
タ部分の入力がハイレベルとなり、その出力はローレベ
ルになる。その結果、トランジスタＴ15はオン状態にな
り、寄生容量Ｃ1 が充電されて出力端子OUT はハイレベ
ルとなる。
【００１８】寄生容量Ｃ1 の充電により、出力端子OUT
がハイレベルになると、トランジスタＴ11はオフ状態に
なり、トランジスタＴ13及びトランジスタＴ14で構成さ
れたインバータ部分の入力が再びプルダウン抵抗Ｒd に
よってローレベルとなるため、その出力はハイレベルと
なる。その結果、寄生容量Ｃ1 の充電後にトランジスタ
Ｔ15はオフ状態になり、出力端子OUT はハイインピーダ
ンス状態に保持され、安定する。
がハイレベルになると、トランジスタＴ11はオフ状態に
なり、トランジスタＴ13及びトランジスタＴ14で構成さ
れたインバータ部分の入力が再びプルダウン抵抗Ｒd に
よってローレベルとなるため、その出力はハイレベルと
なる。その結果、寄生容量Ｃ1 の充電後にトランジスタ
Ｔ15はオフ状態になり、出力端子OUT はハイインピーダ
ンス状態に保持され、安定する。
【００１９】このように、入力がハイレベルからローレ
ベルに遷移する際、出力を一度ハイレベル側にドライブ
して寄生容量Ｃ1 を充電した後ハイインピーダンス状態
にするため、出力の立上りに要する時間を短縮すること
ができる。つまり、従来のＮチャネル・オープンドレイ
ンバッファでは、プルアップ抵抗によって出力をハイレ
ベルにしているため立上りが遅れてしまうのに対し、本
実施例回路ではそれより立上り時間が短くなるのであ
る。
ベルに遷移する際、出力を一度ハイレベル側にドライブ
して寄生容量Ｃ1 を充電した後ハイインピーダンス状態
にするため、出力の立上りに要する時間を短縮すること
ができる。つまり、従来のＮチャネル・オープンドレイ
ンバッファでは、プルアップ抵抗によって出力をハイレ
ベルにしているため立上りが遅れてしまうのに対し、本
実施例回路ではそれより立上り時間が短くなるのであ
る。
【００２０】また、図３は本発明によるバッファ回路の
第２の実施例の構成を示す回路図であり、図６と同等部
分は同一符号により示されている。図において、本実施
例のバッファ回路は、４つのＮチャネル型トランジスタ
Ｔ21〜Ｔ23、Ｔ25と、２つのＰチャネル型のトランジス
タＴ24、Ｔ26とを含んで構成されている。
第２の実施例の構成を示す回路図であり、図６と同等部
分は同一符号により示されている。図において、本実施
例のバッファ回路は、４つのＮチャネル型トランジスタ
Ｔ21〜Ｔ23、Ｔ25と、２つのＰチャネル型のトランジス
タＴ24、Ｔ26とを含んで構成されている。
【００２１】Ｎチャネル型の第１のトランジスタＴ21の
ソース電極はGND に接続されており、ドレイン電極はＮ
チャネル型の第２のトランジスタＴ22のソース電極と接
続されている。Ｎチャネル型の第２のトランジスタＴ22
のドレイン電極はＮチャネル型の第３のトランジスタＴ
23及びＰチャネル型の第４のトランジスタＴ24のゲート
電極と接続されるとともに、プルアップ抵抗Ｒu を介し
て電源Ｖccに接続されている。
ソース電極はGND に接続されており、ドレイン電極はＮ
チャネル型の第２のトランジスタＴ22のソース電極と接
続されている。Ｎチャネル型の第２のトランジスタＴ22
のドレイン電極はＮチャネル型の第３のトランジスタＴ
23及びＰチャネル型の第４のトランジスタＴ24のゲート
電極と接続されるとともに、プルアップ抵抗Ｒu を介し
て電源Ｖccに接続されている。
【００２２】また、Ｎチャネル型の第３のトランジスタ
Ｔ23のソース電極はGND に接続され、Ｐチャネル型第４
のトランジスタＴ24のソース電極は電源Ｖccに接続され
ている。これら両トランジスタＴ23及びＴ24によりイン
バータが構成される。
Ｔ23のソース電極はGND に接続され、Ｐチャネル型第４
のトランジスタＴ24のソース電極は電源Ｖccに接続され
ている。これら両トランジスタＴ23及びＴ24によりイン
バータが構成される。
【００２３】Ｎチャネル型の第３のトランジスタＴ23の
ドレイン電極及びＰチャネル型の第４のトランジスタＴ
24のドレイン電極はともにＮチャネル型の第５のトラン
ジスタＴ25のゲート電極に接続されている。Ｎチャネル
型の第５のトランジスタＴ25のソース電極はGND に接続
されており、ドレイン電極はＰチャネル型の第６のトラ
ンジスタのドレイン電極とともに出力端子OUT に接続さ
れるとともにＮチャネル型の第１のトランジスタＴ21の
ゲート電極に接続されている。
ドレイン電極及びＰチャネル型の第４のトランジスタＴ
24のドレイン電極はともにＮチャネル型の第５のトラン
ジスタＴ25のゲート電極に接続されている。Ｎチャネル
型の第５のトランジスタＴ25のソース電極はGND に接続
されており、ドレイン電極はＰチャネル型の第６のトラ
ンジスタのドレイン電極とともに出力端子OUT に接続さ
れるとともにＮチャネル型の第１のトランジスタＴ21の
ゲート電極に接続されている。
【００２４】さらにまた、Ｐチャネル型の第６のトラン
ジスタＴ26のソース電極はＶccに接続されており、ゲー
ト電極はＮチャネル型の第２のトランジスタＴ22のゲー
ト電極とともに入力端子ＩＮに接続されている。なお、
Ｃ2 は、寄生容量である。
ジスタＴ26のソース電極はＶccに接続されており、ゲー
ト電極はＮチャネル型の第２のトランジスタＴ22のゲー
ト電極とともに入力端子ＩＮに接続されている。なお、
Ｃ2 は、寄生容量である。
【００２５】次に、図４を参照しつつ回路の動作につい
て説明する。
て説明する。
【００２６】入力端子ＩＮの印加電圧がハイレベルから
ローレベルになると、トランジスタＴ22はオフ状態にな
り、トランジスタＴ23及びＴ24で構成されたインバータ
部分の入力はプルアップ抵抗Ｒu によってハイレベルに
なり、その出力は反転されてローレベルになる。その結
果、トランジスタＴ25はオフ状態になるが、同時に入力
端子にローレベルの電圧が印加されていることからトラ
ンジスタＴ26がオン状態になり、寄生容量Ｃ2 が充電さ
れて、出力端子OUT は、ハイレベルとなる。その結果、
トランジスタ21はオン状態になる。
ローレベルになると、トランジスタＴ22はオフ状態にな
り、トランジスタＴ23及びＴ24で構成されたインバータ
部分の入力はプルアップ抵抗Ｒu によってハイレベルに
なり、その出力は反転されてローレベルになる。その結
果、トランジスタＴ25はオフ状態になるが、同時に入力
端子にローレベルの電圧が印加されていることからトラ
ンジスタＴ26がオン状態になり、寄生容量Ｃ2 が充電さ
れて、出力端子OUT は、ハイレベルとなる。その結果、
トランジスタ21はオン状態になる。
【００２７】ここで、入力端子ＩＮにハイレベルの電圧
が印加されると、まず、トランジスタＴ26はオフ状態に
なり、出力端子OUT はハイインピーダンス状態になる。
それと同時にトランジスタＴ22もオン状態になっている
ので、トランジスタＴ23及びＴ24で構成されたインバー
タ部分の入力がローレベルとなり、その出力はハイレベ
ルになる。その結果、トランジスタＴ25はオン状態にな
り、寄生容量Ｃ2 が放電されて出力端子OUT はローレベ
ルとなる。
が印加されると、まず、トランジスタＴ26はオフ状態に
なり、出力端子OUT はハイインピーダンス状態になる。
それと同時にトランジスタＴ22もオン状態になっている
ので、トランジスタＴ23及びＴ24で構成されたインバー
タ部分の入力がローレベルとなり、その出力はハイレベ
ルになる。その結果、トランジスタＴ25はオン状態にな
り、寄生容量Ｃ2 が放電されて出力端子OUT はローレベ
ルとなる。
【００２８】寄生容量のＣ2 の放電により、出力端子OU
T がローレベルになると、トランジスタＴ21はオフ状態
になり、トランジスタＴ23及びトランジスタＴ24で構成
されたインバータ部分の入力が再びプルアップ抵抗Ｒu
によってハイレベルとなるため、その出力はローレベル
となる。その結果、寄生容量Ｃ2 の放電後にトランジス
タＴ25はオフ状態になり、出力端子OUT はハイインピー
ダンス状態に保持され、安定する。
T がローレベルになると、トランジスタＴ21はオフ状態
になり、トランジスタＴ23及びトランジスタＴ24で構成
されたインバータ部分の入力が再びプルアップ抵抗Ｒu
によってハイレベルとなるため、その出力はローレベル
となる。その結果、寄生容量Ｃ2 の放電後にトランジス
タＴ25はオフ状態になり、出力端子OUT はハイインピー
ダンス状態に保持され、安定する。
【００２９】このように、入力がローレベルからハイレ
ベルに遷移する際、出力を一度ローレベル側にドライブ
して寄生容量Ｃ2 を放電した後、ハイインピーダンス状
態にするため、出力の立下りに要する時間を短縮するこ
とができる。つまり、従来のＰチャネル・オープンドレ
インバッファでは、プルダウン抵抗によって出力をロー
レベルにしているため立下りが遅れてしまうのに対し、
本実施例回路ではそれより立下り時間が短くなるのであ
る。
ベルに遷移する際、出力を一度ローレベル側にドライブ
して寄生容量Ｃ2 を放電した後、ハイインピーダンス状
態にするため、出力の立下りに要する時間を短縮するこ
とができる。つまり、従来のＰチャネル・オープンドレ
インバッファでは、プルダウン抵抗によって出力をロー
レベルにしているため立下りが遅れてしまうのに対し、
本実施例回路ではそれより立下り時間が短くなるのであ
る。
【００３０】なお、上述の第１及び第２の実施例におい
ては、全てＣＭＯＳトランジスタで回路を構成している
ため、消費電力が少なくて済む。また、上述の実施例の
バッファ回路をファンクションブロックとしてライブラ
リに備えておけば、マスタスライス方式によるＬＳＩ設
計が実現できる。
ては、全てＣＭＯＳトランジスタで回路を構成している
ため、消費電力が少なくて済む。また、上述の実施例の
バッファ回路をファンクションブロックとしてライブラ
リに備えておけば、マスタスライス方式によるＬＳＩ設
計が実現できる。
【００３１】
【発明の効果】以上説明したように本発明は、オープン
ドレインの特性を保ちつつ、入力信号がディセーブル状
態になったときに、一度出力を逆側の電位レベルにドラ
イブして、その後出力をハイインピーダンス状態にする
ことにより、出力の立上り（Ｎチャネル・オープンドレ
インの場合）又は立下り（Ｐチャネル・オープンドレイ
ンの場合）に要する時間を短縮できるという効果があ
る。
ドレインの特性を保ちつつ、入力信号がディセーブル状
態になったときに、一度出力を逆側の電位レベルにドラ
イブして、その後出力をハイインピーダンス状態にする
ことにより、出力の立上り（Ｎチャネル・オープンドレ
インの場合）又は立下り（Ｐチャネル・オープンドレイ
ンの場合）に要する時間を短縮できるという効果があ
る。
【図１】本発明の第１の実施例によるバッファ回路の構
成を示す回路図である。
成を示す回路図である。
【図２】図１の回路の動作を示す波形図である。
【図３】本発明の第２の実施例によるバッファ回路の構
成を示す回路図である。
成を示す回路図である。
【図４】図３の回路の動作を示す波形図である。
【図５】従来のＮチャネル・オープンドレインバッファ
の回路図である。
の回路図である。
【図６】従来のＰチャネル・オープンドレインバッファ
の回路図である。
の回路図である。
Ｔ11〜Ｔ13、Ｔ15、Ｔ24、Ｔ26 Ｐチャネル型トランジ
スタ Ｔ14、Ｔ16、Ｔ21〜Ｔ23、Ｔ25 Ｎチャネル型トランジ
スタ
スタ Ｔ14、Ｔ16、Ｔ21〜Ｔ23、Ｔ25 Ｎチャネル型トランジ
スタ
Claims (2)
- 【請求項１】 Ｎチャネル型ＭＯＳトランジスタと、前
記ＭＯＳトランジスタのオンからオフへのゲート駆動入
力レベルの遷移に応答して出力がハイレベルになり該ト
ランジスタのドレイン出力における寄生容量を充電する
インバータと、この寄生容量の充電電圧が所定レベルに
達したときに前記インバータの入力レベルをローレベル
にすることにより該インバータの出力をハイレベルに保
持する保持回路とを有することを特徴とするバッファ回
路。 - 【請求項２】 Ｐチャネル型ＭＯＳトランジスタと、前
記ＭＯＳトランジスタのオンからオフへのゲート駆動入
力レベルの遷移に応答して出力がローレベルになり該ト
ランジスタのドレイン出力における寄生容量を放電する
インバータと、この寄生容量の放電電圧が所定レベルに
達したときに前記インバータの入力レベルをハイレベル
にすることにより該インバータの出力をローレベルに保
持する保持回路とを有することを特徴とするバッファ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029547A JP2690624B2 (ja) | 1991-01-30 | 1991-01-30 | バッファ回路 |
| US07/827,433 US5323063A (en) | 1991-01-30 | 1992-01-29 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3029547A JP2690624B2 (ja) | 1991-01-30 | 1991-01-30 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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