JP2803448B2 - 出力回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は出力回路に関し、特に電
源の立ち上がり時にハイインピーダンス出力となる出力
回路に関する。
源の立ち上がり時にハイインピーダンス出力となる出力
回路に関する。
【０００２】
【従来の技術】図５に従来の出力回路の回路図を、図６
にその動作を説明するタイミングチャートを示す。
にその動作を説明するタイミングチャートを示す。
【０００３】従来の出力回路は、図５によれば内部回路
の動作電源に接続される出力バッファ駆動部２と出力バ
ッファ駆動部１２を用いて生成される駆動信号３，１５
により、出力バッファのオン，オフを制御していた。
の動作電源に接続される出力バッファ駆動部２と出力バ
ッファ駆動部１２を用いて生成される駆動信号３，１５
により、出力バッファのオン，オフを制御していた。
【０００４】以下、電源電圧の立上り時における従来の
出力回路の動作状態を図５及び図６を用いて説明する。
出力回路の動作状態を図５及び図６を用いて説明する。
【０００５】図５に示す従来の出力回路は、出力信号１
を入力し、駆動信号３を生成する第１の出力バッファ駆
動部２と、駆動信号３をゲートに入力し、ソースを接地
端子９に接続し、ドレインを出力端子６に接続した出力
バッファ５のＮチャネル型絶縁ゲート電界効果トランジ
スタ（以下、ＮＭＯＳトランジスタと称す）５１と出力
信号１１を入力し、駆動信号１５を生成する第２の出力
バッファ駆動部１２と駆動信号１５をゲートに入力し、
ソースを電源端子１０に接続し、ドレインを出力端子６
に接続した出力バッファ５のＰチャネル型絶縁ゲート電
界効果トランジスタ（以下、ＰＭＯＳトランジスタと称
す）５２で構成している。
を入力し、駆動信号３を生成する第１の出力バッファ駆
動部２と、駆動信号３をゲートに入力し、ソースを接地
端子９に接続し、ドレインを出力端子６に接続した出力
バッファ５のＮチャネル型絶縁ゲート電界効果トランジ
スタ（以下、ＮＭＯＳトランジスタと称す）５１と出力
信号１１を入力し、駆動信号１５を生成する第２の出力
バッファ駆動部１２と駆動信号１５をゲートに入力し、
ソースを電源端子１０に接続し、ドレインを出力端子６
に接続した出力バッファ５のＰチャネル型絶縁ゲート電
界効果トランジスタ（以下、ＰＭＯＳトランジスタと称
す）５２で構成している。
【０００６】また、電源端子１０の電位が立ち上がり、
内部回路の安定動作電位に達した時、出力信号１は論理
値“Ｈ”レベル（以下、“Ｈ”と称す）に、出力信号１
１は論理値“Ｌ”レベル（以下、“Ｌ”と称す）に初期
設定されるものとする。
内部回路の安定動作電位に達した時、出力信号１は論理
値“Ｈ”レベル（以下、“Ｈ”と称す）に、出力信号１
１は論理値“Ｌ”レベル（以下、“Ｌ”と称す）に初期
設定されるものとする。
【０００７】以下図６に示すタイミングチャートを用い
て電源端子１０に電圧が供給されたとき、その電位の立
ち上がり時における各部の動作について説明する。電源
端子１０の電位が接地電位から内部動作安定電位に上昇
するまでの間、出力信号１，駆動信号３，出力信号１１
及び駆動信号１５の電位は不定である（図６（ａ）〜
（ｃ））。このため、ＮＭＯＳトランジスタ５１，ＰＭ
ＯＳトランジスタ５２のドレインに接続された出力端子
６の電位も不定となる（図６（ｄ））。
て電源端子１０に電圧が供給されたとき、その電位の立
ち上がり時における各部の動作について説明する。電源
端子１０の電位が接地電位から内部動作安定電位に上昇
するまでの間、出力信号１，駆動信号３，出力信号１１
及び駆動信号１５の電位は不定である（図６（ａ）〜
（ｃ））。このため、ＮＭＯＳトランジスタ５１，ＰＭ
ＯＳトランジスタ５２のドレインに接続された出力端子
６の電位も不定となる（図６（ｄ））。
【０００８】更に、電源端子１０の電位が内部回路の安
定動作電位に達した後は、出力信号１は“Ｈ”及び出力
信号１１は“Ｌ”となることにより、駆動信号３は
“Ｌ”となり（図６（ｄ））、ＮＭＯＳトランジスタ５
１はオフするとともに、駆動信号１５は“Ｈ”となり
（図６（ｂ））、ＰＭＯＳトランジスタ５２もオフす
る。従って、ＮＭＯＳトランジスタ５１，ＰＭＯＳトラ
ンジスタ５２のドレインに接続された出力端子６の電位
状態はハイインピーダンスとなる（図６（ｄ））。
定動作電位に達した後は、出力信号１は“Ｈ”及び出力
信号１１は“Ｌ”となることにより、駆動信号３は
“Ｌ”となり（図６（ｄ））、ＮＭＯＳトランジスタ５
１はオフするとともに、駆動信号１５は“Ｈ”となり
（図６（ｂ））、ＰＭＯＳトランジスタ５２もオフす
る。従って、ＮＭＯＳトランジスタ５１，ＰＭＯＳトラ
ンジスタ５２のドレインに接続された出力端子６の電位
状態はハイインピーダンスとなる（図６（ｄ））。
【０００９】
【発明が解決しようとする課題】この従来の出力回路で
は、出力端子６の電位状態が、電源端子１０の電位の立
ち上げ時における電源立ち上がり開始から内部回路の安
定動作電位に達するまでの間、不安定かつ不定状態とな
った。このことは、出力端子６に内部回路の安定動作電
圧以下で作動する周辺回路を接続する場合、その回路の
動作が不定となると云う問題点を有する。
は、出力端子６の電位状態が、電源端子１０の電位の立
ち上げ時における電源立ち上がり開始から内部回路の安
定動作電位に達するまでの間、不安定かつ不定状態とな
った。このことは、出力端子６に内部回路の安定動作電
圧以下で作動する周辺回路を接続する場合、その回路の
動作が不定となると云う問題点を有する。
【００１０】本発明の目的は、上記の欠点を除去するこ
とにより電源の立ち上がり時においても、出力端子の電
位状態を安定した電位に維持可能な出力回路を得ること
にある。
とにより電源の立ち上がり時においても、出力端子の電
位状態を安定した電位に維持可能な出力回路を得ること
にある。
【００１１】
【課題を解決するための手段】本発明の特徴は、出力信
号を入力し出力バッファの駆動信号を生成する出力バッ
ファ駆動部と、前記出力バッファ駆動部の出力端とゲー
トを接続し、且つソースを第１の電源端子又は第２の電
源端子のいずれかと接続するとともに、ドレインを出力
端子に接続する絶縁ゲート電界効果トランジスタからな
る出力バッファとを有する出力回路において、前記第２
の電源端子の所定の電位を検出するレベル検出回路を含
み、前記第１又は第２の電源端子のいずれかと前記出力
バッファ駆動部との間に絶縁ゲート電界効果トランジス
タを直列接続し、前記絶縁ゲート電界効果トランジスタ
のゲートと前記レベル検出回路の出力端と第１の容量の
一端とを共通接続し、他端を前記第１の電源端子又は第
２の電源端子のいずれかと接続するとともに、前記出力
バッファ駆動部の出力端と第２の容量の一端とを接続
し、他端を前記第１の電源端子又は第２の電源端子のい
ずれかと接続することにある。
号を入力し出力バッファの駆動信号を生成する出力バッ
ファ駆動部と、前記出力バッファ駆動部の出力端とゲー
トを接続し、且つソースを第１の電源端子又は第２の電
源端子のいずれかと接続するとともに、ドレインを出力
端子に接続する絶縁ゲート電界効果トランジスタからな
る出力バッファとを有する出力回路において、前記第２
の電源端子の所定の電位を検出するレベル検出回路を含
み、前記第１又は第２の電源端子のいずれかと前記出力
バッファ駆動部との間に絶縁ゲート電界効果トランジス
タを直列接続し、前記絶縁ゲート電界効果トランジスタ
のゲートと前記レベル検出回路の出力端と第１の容量の
一端とを共通接続し、他端を前記第１の電源端子又は第
２の電源端子のいずれかと接続するとともに、前記出力
バッファ駆動部の出力端と第２の容量の一端とを接続
し、他端を前記第１の電源端子又は第２の電源端子のい
ずれかと接続することにある。
【００１２】前記第１の容量及び第２の容量をそれぞれ
抵抗で構成することができる。
抵抗で構成することができる。
【００１３】本発明の他の特徴は、第１の出力信号を入
力し出力バッファの駆動信号を生成する第１の出力バッ
ファ駆動部と、第２の出力信号を入力し出力バッファの
駆動信号を生成する第２の出力バッファ駆動部と、前記
第１の出力バッファ駆動部の出力端と前記第２の出力バ
ッファ駆動部の出力端とをそれぞれゲートに接続し、且
つソースを第１の電源端子と第２の電源端子とにそれぞ
れ接続するＮチャネル型絶縁ゲート電界効果トランジス
タ及びＰチャネル型絶縁ゲート電界効果トランジスタと
からなる出力バッファとを有し、前記Ｎチャネル型絶縁
ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲー
ト電界効果トランジスタのドレインを出力端子に共通接
続する出力回路において、前記第２の電源端子の所定の
電位を検出する第１のレベル検出回路と第２のレベル検
出回路とを含み、前記第１の電源端子又は第２の電源端
子のいずれかと前記第１の出力バッファ駆動部との間に
第１の絶縁ゲート電界効果トランジスタを直列接続し、
前記第１の絶縁ゲート電界効果トランジスタのゲートと
前記第１のレベル検出回路の出力端と第１の容量の一端
とを共通接続し、他端を前記第１の電源端子又は第２の
電源端子のいずれかと接続するとともに、前記第１の出
力バッファ駆動部の出力端と第２の容量の一端とを接続
し、他端を前記第１の電源端子又は第２の電源端子のい
ずれかと接続し、更に前記第１の電源端子又は第２の電
源端子のいずれかと前記第２の出力バッファ駆動部との
間に第２の絶縁ゲート電界効果トランジスタを直列接続
し、前記第２の絶縁ゲート電界効果トランジスタのゲー
トと前記第２のレベル検出回路の出力端と第３の容量の
一端とを共通接続し、他端を前記第１の電源端子又は第
２の電源端子のいずれかと接続するとともに、前記第２
の出力バッファ駆動部の出力端と第４の容量の一端とを
接続し、他端を前記第１の電源端子又は第２の電源端子
のいずれかと接続することにある。
力し出力バッファの駆動信号を生成する第１の出力バッ
ファ駆動部と、第２の出力信号を入力し出力バッファの
駆動信号を生成する第２の出力バッファ駆動部と、前記
第１の出力バッファ駆動部の出力端と前記第２の出力バ
ッファ駆動部の出力端とをそれぞれゲートに接続し、且
つソースを第１の電源端子と第２の電源端子とにそれぞ
れ接続するＮチャネル型絶縁ゲート電界効果トランジス
タ及びＰチャネル型絶縁ゲート電界効果トランジスタと
からなる出力バッファとを有し、前記Ｎチャネル型絶縁
ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲー
ト電界効果トランジスタのドレインを出力端子に共通接
続する出力回路において、前記第２の電源端子の所定の
電位を検出する第１のレベル検出回路と第２のレベル検
出回路とを含み、前記第１の電源端子又は第２の電源端
子のいずれかと前記第１の出力バッファ駆動部との間に
第１の絶縁ゲート電界効果トランジスタを直列接続し、
前記第１の絶縁ゲート電界効果トランジスタのゲートと
前記第１のレベル検出回路の出力端と第１の容量の一端
とを共通接続し、他端を前記第１の電源端子又は第２の
電源端子のいずれかと接続するとともに、前記第１の出
力バッファ駆動部の出力端と第２の容量の一端とを接続
し、他端を前記第１の電源端子又は第２の電源端子のい
ずれかと接続し、更に前記第１の電源端子又は第２の電
源端子のいずれかと前記第２の出力バッファ駆動部との
間に第２の絶縁ゲート電界効果トランジスタを直列接続
し、前記第２の絶縁ゲート電界効果トランジスタのゲー
トと前記第２のレベル検出回路の出力端と第３の容量の
一端とを共通接続し、他端を前記第１の電源端子又は第
２の電源端子のいずれかと接続するとともに、前記第２
の出力バッファ駆動部の出力端と第４の容量の一端とを
接続し、他端を前記第１の電源端子又は第２の電源端子
のいずれかと接続することにある。
【００１４】前記第３の容量及び第４の容量をそれぞれ
抵抗で構成することができる。
抵抗で構成することができる。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の第１の実施例の出力回路の
回路図を示す図であり、図２はそのタイミングチャート
である。なお、出力バッファのＭＯＳトランジスタと出
力バッファ駆動部と第１の電源端子（以下、接地端子と
称す）又は第２の電源端子（以下、単に電源端子と称
す）間に接続するＭＯＳトランジスタは、それぞれＰチ
ャネル型及びＮチャネル型でも構成できるが、本実施例
ではそれぞれＮチャネル型及びＰチャネル型として説明
する。
回路図を示す図であり、図２はそのタイミングチャート
である。なお、出力バッファのＭＯＳトランジスタと出
力バッファ駆動部と第１の電源端子（以下、接地端子と
称す）又は第２の電源端子（以下、単に電源端子と称
す）間に接続するＭＯＳトランジスタは、それぞれＰチ
ャネル型及びＮチャネル型でも構成できるが、本実施例
ではそれぞれＮチャネル型及びＰチャネル型として説明
する。
【００１７】図１に示す実施例は、出力信号１を入力
し、駆動信号３を生成する第１の出力バッファ駆動部２
と、駆動信号３をゲートに入力し、ソースを第１の電源
端子（以下、接地端子と称す）９に接続し、ドレインを
出力端子６に接続した出力バッファ５のＮＭＯＳトラン
ジスタ５１と、電源端子１０の電位を検出するレベル検
出回路８と、レベル検出回路８の出力信号をゲートに入
力し、ドレインを出力バッファ駆動部２のＰＭＯＳトラ
ンジスタ２１のトランジスタのソースと電源端子１０に
共通接続したＰＭＯＳトランジスタ２１と、レベル検出
回路８の出力端と電源端子１０との間に挿入した容量４
と、駆動信号３と接地端子９との間に挿入した容量７と
から構成されている。
し、駆動信号３を生成する第１の出力バッファ駆動部２
と、駆動信号３をゲートに入力し、ソースを第１の電源
端子（以下、接地端子と称す）９に接続し、ドレインを
出力端子６に接続した出力バッファ５のＮＭＯＳトラン
ジスタ５１と、電源端子１０の電位を検出するレベル検
出回路８と、レベル検出回路８の出力信号をゲートに入
力し、ドレインを出力バッファ駆動部２のＰＭＯＳトラ
ンジスタ２１のトランジスタのソースと電源端子１０に
共通接続したＰＭＯＳトランジスタ２１と、レベル検出
回路８の出力端と電源端子１０との間に挿入した容量４
と、駆動信号３と接地端子９との間に挿入した容量７と
から構成されている。
【００１８】また、電源端子１０の電位が立ち上がり、
内部回路の安定動作電圧に達した時、出力信号１は
“Ｈ”に初期設定されるものとする。本実施例の場合、
レベル検出回路８は図１に示すように、ゲートとソース
と電源端子１０とを共通接続したＮＭＯＳトランジスタ
８３と、ソースを接地端子９に接続しゲートをＮＭＯＳ
トランジスタ８３のドレインと接続したＮＭＯＳトラン
ジスタ８１を用い、ＮＭＯＳトランジスタ８１のドレイ
ンを出力端とし、ＮＭＯＳトランジスタ８１のゲートと
接地端子９との間に容量８２を挿入する。
内部回路の安定動作電圧に達した時、出力信号１は
“Ｈ”に初期設定されるものとする。本実施例の場合、
レベル検出回路８は図１に示すように、ゲートとソース
と電源端子１０とを共通接続したＮＭＯＳトランジスタ
８３と、ソースを接地端子９に接続しゲートをＮＭＯＳ
トランジスタ８３のドレインと接続したＮＭＯＳトラン
ジスタ８１を用い、ＮＭＯＳトランジスタ８１のドレイ
ンを出力端とし、ＮＭＯＳトランジスタ８１のゲートと
接地端子９との間に容量８２を挿入する。
【００１９】以下図２に示すタイミングチャートを用い
て電源端子１０の電位の立ち上がりにおける各部の動作
について説明する。
て電源端子１０の電位の立ち上がりにおける各部の動作
について説明する。
【００２０】レベル検出回路８において、電源端子１０
の電位が接地電位からＮＭＯＳトランジスタ８３のスレ
ッショルド電圧に達するまでの間（図２（ａ））、ＮＭ
ＯＳトランジスタ８３のドレインである節点Ｃの電位は
容量８２により接地電位が保持される（図２（ｃ））。
従って、この間ＮＭＯＳトランジスタ８１はオフするた
め、そのドレインである節点Ｂの電位は容量４により電
源端子１０の電位が保持される（図２（ｃ））。このた
め、ＰＭＯＳトランジスタ２１もオフとなり、そのドレ
インである節点Ａの電位はハイインピーダンスとなる
（図２（ｄ））。一方、出力信号１の電位はこの期間不
定となるが（図２（ｅ））、節点Ａがハイインピーダン
スであるため、駆動信号３の電位は容量７により接地電
位が保持される（図２（ｆ））。この結果、ＮＭＯＳト
ランジスタ５がオフとなり、出力端子６はハイインピー
ダンスとなる（図２（ｇ））。
の電位が接地電位からＮＭＯＳトランジスタ８３のスレ
ッショルド電圧に達するまでの間（図２（ａ））、ＮＭ
ＯＳトランジスタ８３のドレインである節点Ｃの電位は
容量８２により接地電位が保持される（図２（ｃ））。
従って、この間ＮＭＯＳトランジスタ８１はオフするた
め、そのドレインである節点Ｂの電位は容量４により電
源端子１０の電位が保持される（図２（ｃ））。このた
め、ＰＭＯＳトランジスタ２１もオフとなり、そのドレ
インである節点Ａの電位はハイインピーダンスとなる
（図２（ｄ））。一方、出力信号１の電位はこの期間不
定となるが（図２（ｅ））、節点Ａがハイインピーダン
スであるため、駆動信号３の電位は容量７により接地電
位が保持される（図２（ｆ））。この結果、ＮＭＯＳト
ランジスタ５がオフとなり、出力端子６はハイインピー
ダンスとなる（図２（ｇ））。
【００２１】更に、電源端子１０の電位が上昇すると、
節点Ｃは電源端子１０の電位からＮＭＯＳトランジスタ
８３のスレッショルド電圧分だけ低いレベルを維持して
上昇する（図２（ｂ））。やがて電源端子１０の電位が
内部回路の安定動作電圧に達した時（図２（ａ））、出
力信号１は“Ｈ”となり（図２（ｅ））、駆動信号３は
“Ｌ”となるため（図２（ｆ））、ＮＭＯＳトランジス
タ５はオフし、出力端子６はハイインピーダンス状態を
維持する（図２（ｇ））。更に電源端子１０の電位が上
昇し（図２（ａ））、節点Ｃの電位がＮＭＯＳトランジ
スタ８１のスレッショルド電圧を越えると、ＮＭＯＳト
ランジスタ８１がオンし、節点Ｂは“Ｌ”となる（図２
（ｃ））。このためＰＭＯＳトランジスタ２１がオン
し、節点Ａは“Ｈ”となる（図２（ｄ））。しかるに駆
動信号１は“Ｈ”であるため、駆動信号３は“Ｌ”を維
持し（図２（ｆ））、ＮＭＯＳトランジスタ５はオフの
状態を維持し、出力端子６はハイインピーダンス状態を
持続する（図２（ｇ））。よって、出力端子６は電源端
子１０の電位の立ち上がり初期からハイインピーダンス
状態を維持することとなる。
節点Ｃは電源端子１０の電位からＮＭＯＳトランジスタ
８３のスレッショルド電圧分だけ低いレベルを維持して
上昇する（図２（ｂ））。やがて電源端子１０の電位が
内部回路の安定動作電圧に達した時（図２（ａ））、出
力信号１は“Ｈ”となり（図２（ｅ））、駆動信号３は
“Ｌ”となるため（図２（ｆ））、ＮＭＯＳトランジス
タ５はオフし、出力端子６はハイインピーダンス状態を
維持する（図２（ｇ））。更に電源端子１０の電位が上
昇し（図２（ａ））、節点Ｃの電位がＮＭＯＳトランジ
スタ８１のスレッショルド電圧を越えると、ＮＭＯＳト
ランジスタ８１がオンし、節点Ｂは“Ｌ”となる（図２
（ｃ））。このためＰＭＯＳトランジスタ２１がオン
し、節点Ａは“Ｈ”となる（図２（ｄ））。しかるに駆
動信号１は“Ｈ”であるため、駆動信号３は“Ｌ”を維
持し（図２（ｆ））、ＮＭＯＳトランジスタ５はオフの
状態を維持し、出力端子６はハイインピーダンス状態を
持続する（図２（ｇ））。よって、出力端子６は電源端
子１０の電位の立ち上がり初期からハイインピーダンス
状態を維持することとなる。
【００２２】本実施例では、容量４，７を用いて説明し
たが、これを抵抗に置き換えても同様の動作を行なうこ
とは明らかである。すなわち、節点ＣがＮＭＯＳトラン
ジスタ８１のスレッショルド電圧に達するまでは、節点
Ｂは容量４と置き換えた抵抗によりプルアップされ
“Ｈ”となり（図２（ｃ））、ＰＭＯＳトランジスタ２
１はオフし、節点Ａはハイインピーダンスとなる（図２
（ｄ））。よって、駆動信号３も容量７と置き換えた抵
抗によりプルダウンされ“Ｌ”となり（図２（ｆ））、
ＮＭＯＳトランジスタ５はオフし、出力端子６はハイイ
ンピーダンスとなる（図２（ｇ））。以降の動作につい
ては、容量４，７を用いた場合と、同様であるため説明
は省略する。
たが、これを抵抗に置き換えても同様の動作を行なうこ
とは明らかである。すなわち、節点ＣがＮＭＯＳトラン
ジスタ８１のスレッショルド電圧に達するまでは、節点
Ｂは容量４と置き換えた抵抗によりプルアップされ
“Ｈ”となり（図２（ｃ））、ＰＭＯＳトランジスタ２
１はオフし、節点Ａはハイインピーダンスとなる（図２
（ｄ））。よって、駆動信号３も容量７と置き換えた抵
抗によりプルダウンされ“Ｌ”となり（図２（ｆ））、
ＮＭＯＳトランジスタ５はオフし、出力端子６はハイイ
ンピーダンスとなる（図２（ｇ））。以降の動作につい
ては、容量４，７を用いた場合と、同様であるため説明
は省略する。
【００２３】図３は本発明の第２の実施例の出力回路の
回路図を示す図であり、図４はそのタイミングチャート
の図である。
回路図を示す図であり、図４はそのタイミングチャート
の図である。
【００２４】図３に示す実施例は、第１の出力信号１を
入力し、駆動信号３を生成する第１の出力バッファ駆動
部２と、駆動信号３をゲートに入力し、ソースを接地端
子９に接続し、ドレインを出力端子６に接続したＮＭＯ
Ｓトランジスタ５と、電源端子１０の電位を検出する第
１のレベル検出回路８と、第１のレベル検出回路８の出
力をゲートに入力し、ドレインを第１の出力バッファ駆
動部１２の第１のＰＭＯＳトランジスタのソースと接続
するとともに、ソースを電源端子１０に接続した第１の
ＭＯＳトランジスタ（以下単にＰＭＯＳトランジスタと
称す）２１と、第１のレベル検出回路８の出力端と電源
端子１０との間に挿入した第１の容量４と駆動信号３と
接地端子との間に挿入した第２の容量７と、第２の出力
信号１１を入力し、第２の駆動信号１５を生成する第２
の出力バッファ駆動部１２と、駆動信号１５をゲートに
入力し、ソースを電源端子１０に接続し、ドレインを出
力端子６に接続した出力バッファ５のＰＭＯＳトランジ
スタ５２と、電源端子１０の電位を検出する第２のレベ
ル検出回路１４と、第２のレベル検出回路１４の出力を
ゲートに入力し、ドレインを第２の出力バッファ駆動部
１２のＮＭＯＳトランジスタのソースと接続し、ソース
を接地端子９に接続した第２のＭＯＳトランジスタ（以
下単にＮＭＯＳトランジスタと称す）１２１と、第２の
レベル検出回路１４の出力端と接地端子９との間に挿入
した第３の容量１６と、駆動信号１５と電源端子１０と
の間に挿入した第４の容量１３とで構成されている。
入力し、駆動信号３を生成する第１の出力バッファ駆動
部２と、駆動信号３をゲートに入力し、ソースを接地端
子９に接続し、ドレインを出力端子６に接続したＮＭＯ
Ｓトランジスタ５と、電源端子１０の電位を検出する第
１のレベル検出回路８と、第１のレベル検出回路８の出
力をゲートに入力し、ドレインを第１の出力バッファ駆
動部１２の第１のＰＭＯＳトランジスタのソースと接続
するとともに、ソースを電源端子１０に接続した第１の
ＭＯＳトランジスタ（以下単にＰＭＯＳトランジスタと
称す）２１と、第１のレベル検出回路８の出力端と電源
端子１０との間に挿入した第１の容量４と駆動信号３と
接地端子との間に挿入した第２の容量７と、第２の出力
信号１１を入力し、第２の駆動信号１５を生成する第２
の出力バッファ駆動部１２と、駆動信号１５をゲートに
入力し、ソースを電源端子１０に接続し、ドレインを出
力端子６に接続した出力バッファ５のＰＭＯＳトランジ
スタ５２と、電源端子１０の電位を検出する第２のレベ
ル検出回路１４と、第２のレベル検出回路１４の出力を
ゲートに入力し、ドレインを第２の出力バッファ駆動部
１２のＮＭＯＳトランジスタのソースと接続し、ソース
を接地端子９に接続した第２のＭＯＳトランジスタ（以
下単にＮＭＯＳトランジスタと称す）１２１と、第２の
レベル検出回路１４の出力端と接地端子９との間に挿入
した第３の容量１６と、駆動信号１５と電源端子１０と
の間に挿入した第４の容量１３とで構成されている。
【００２５】また、電源端子１０の電位が立ち上がり、
内部回路の安定動作電圧に達した時出力信号１は“Ｈ”
に、出力信号１１は“Ｌ”に初期設定されるものとす
る。本実施例の場合、第１のレベル検出回路８は図３に
示すように、ゲートとソースを共通に電源端子１０に接
続したＮＭＯＳトランジスタ８３とソースを接地端子９
に接続し、ゲートをＮＭＯＳトランジスタ８３のドレイ
ンと接続したＮＭＯＳトランジスタ８１を用い、ＮＭＯ
Ｓトランジスタ８１のドレインを出力端とし、ＮＭＯＳ
トランジスタ８１のゲートと接地端子９との間に容量８
２を挿入している。第２のレベル検出回路１４では、Ｎ
ＭＯＳトランジスタ１４２を用い、ゲートとソースを電
源端子１０に共通接続するとともに、ドレインを出力端
としている。
内部回路の安定動作電圧に達した時出力信号１は“Ｈ”
に、出力信号１１は“Ｌ”に初期設定されるものとす
る。本実施例の場合、第１のレベル検出回路８は図３に
示すように、ゲートとソースを共通に電源端子１０に接
続したＮＭＯＳトランジスタ８３とソースを接地端子９
に接続し、ゲートをＮＭＯＳトランジスタ８３のドレイ
ンと接続したＮＭＯＳトランジスタ８１を用い、ＮＭＯ
Ｓトランジスタ８１のドレインを出力端とし、ＮＭＯＳ
トランジスタ８１のゲートと接地端子９との間に容量８
２を挿入している。第２のレベル検出回路１４では、Ｎ
ＭＯＳトランジスタ１４２を用い、ゲートとソースを電
源端子１０に共通接続するとともに、ドレインを出力端
としている。
【００２６】以下、図３に示す回路図及び図４に示すタ
イミングチャートを用いて、電源端子１０の電位の立ち
上がり時における各部の動作について説明する。第１の
レベル検出回路８，ＰＭＯＳトランジスタ２１，ＮＭＯ
Ｓトランジスタ５の動作は、第１の実施例の出力回路と
全く同一の動作を行い、図２のタイミングチャートに従
う。
イミングチャートを用いて、電源端子１０の電位の立ち
上がり時における各部の動作について説明する。第１の
レベル検出回路８，ＰＭＯＳトランジスタ２１，ＮＭＯ
Ｓトランジスタ５の動作は、第１の実施例の出力回路と
全く同一の動作を行い、図２のタイミングチャートに従
う。
【００２７】第２のレベル検出回路１４では、電源端子
１０の電位が接地電位からＮＭＯＳトランジスタ１４２
のスレッショルド電圧に達するまでの間（図４
（ａ））、ＮＭＯＳトランジスタ１４２のドレインであ
る節点Ｆの電位は、第４の容量１６により接地電位に保
持される（図４（ｂ））。従って、この間ＮＭＯＳトラ
ンジスタ１２１はオフとなり、そのドレインである節点
Ｅはハイインピーダンスとなる（図４（ｃ））。一方、
第２の出力信号１１の電位はこの期間不定となるが（図
４（ｄ））、節点Ｅがハイインピーダンスであるため、
駆動信号１５の電位は第３の容量１３により電源端子１
０の電位が保持される（図４（ｅ））。この結果、ＰＭ
ＯＳトランジスタ１７がオフとなり、出力端子６はハイ
インピーダンスとなる（図４（ｆ））。
１０の電位が接地電位からＮＭＯＳトランジスタ１４２
のスレッショルド電圧に達するまでの間（図４
（ａ））、ＮＭＯＳトランジスタ１４２のドレインであ
る節点Ｆの電位は、第４の容量１６により接地電位に保
持される（図４（ｂ））。従って、この間ＮＭＯＳトラ
ンジスタ１２１はオフとなり、そのドレインである節点
Ｅはハイインピーダンスとなる（図４（ｃ））。一方、
第２の出力信号１１の電位はこの期間不定となるが（図
４（ｄ））、節点Ｅがハイインピーダンスであるため、
駆動信号１５の電位は第３の容量１３により電源端子１
０の電位が保持される（図４（ｅ））。この結果、ＰＭ
ＯＳトランジスタ１７がオフとなり、出力端子６はハイ
インピーダンスとなる（図４（ｆ））。
【００２８】更に、電源端子１０の電位が上昇すると、
節点Ｆは電源端子１０の電位からＮＭＯＳトランジスタ
１４２のスレッショルド電圧分だけ低いレベルを維持し
て上昇する（図４（ｂ））。やがて、電源端子１０の電
位が内部回路の安定動作電圧に達すると、出力信号１１
は“Ｌ”となり（図４（ｄ））、駆動信号１５は“Ｈ”
となるため（図４（ｅ））、やはり、ＰＭＯＳトランジ
スタ１７はオフし、出力端子６はハイインピーダンス状
態を維持する（図４（ｆ））。更に電源端子１０の電位
が上昇し、節点Ｆを電位がＮＭＯＳトランジスタ１２１
のスレッショルド電圧を越えると（図４（ｂ））、ＮＭ
ＯＳトランジスタ１２１がオンし、節点Ｅは“Ｌ”とな
る（図４（ｃ））。しかるに出力信号１１は、“Ｌ”で
あるため（図４（ｄ））、駆動信号１５は“Ｈ”を維持
し（図４（ｅ））、ＰＭＯＳトランジスタ１５はオフし
続け、出力端子６はハイインピーダンス状態を維持する
（図４（ｆ））。よって、出力端子６は電源端子１０の
電位の立ち上がり初期からハイインピーダンス状態を維
持することとなる。
節点Ｆは電源端子１０の電位からＮＭＯＳトランジスタ
１４２のスレッショルド電圧分だけ低いレベルを維持し
て上昇する（図４（ｂ））。やがて、電源端子１０の電
位が内部回路の安定動作電圧に達すると、出力信号１１
は“Ｌ”となり（図４（ｄ））、駆動信号１５は“Ｈ”
となるため（図４（ｅ））、やはり、ＰＭＯＳトランジ
スタ１７はオフし、出力端子６はハイインピーダンス状
態を維持する（図４（ｆ））。更に電源端子１０の電位
が上昇し、節点Ｆを電位がＮＭＯＳトランジスタ１２１
のスレッショルド電圧を越えると（図４（ｂ））、ＮＭ
ＯＳトランジスタ１２１がオンし、節点Ｅは“Ｌ”とな
る（図４（ｃ））。しかるに出力信号１１は、“Ｌ”で
あるため（図４（ｄ））、駆動信号１５は“Ｈ”を維持
し（図４（ｅ））、ＰＭＯＳトランジスタ１５はオフし
続け、出力端子６はハイインピーダンス状態を維持する
（図４（ｆ））。よって、出力端子６は電源端子１０の
電位の立ち上がり初期からハイインピーダンス状態を維
持することとなる。
【００２９】本実施例においても、第１の実施例の場合
と同様に、第１，第２，第３，第４の容量４，７，１
３，１６を各々抵抗に置き換えても同様の動作を行なう
ことが可能となる。
と同様に、第１，第２，第３，第４の容量４，７，１
３，１６を各々抵抗に置き換えても同様の動作を行なう
ことが可能となる。
【００３０】
【発明の効果】以上説明したように、本発明の出力回路
は供給電源の初期投入時において、電源電圧が内部回路
の安定動作電圧に達するまでの間出力信号１は不定状態
にあるが、ＮＭＯＳトランジスタ５１の出力バッファの
場合、第１の出力バッファ駆動部２の出力端に接続され
た容量７によってＮＭＯＳトランジスタ５１はオフとな
り、出力端子６はハイインピーダンスとなる。次に、第
１の出力バッファ駆動部２の電源端子１０側に接続され
たＰＭＯＳトランジスタ２１のゲートと電源端子１０と
の間に挿入された容量４によって、前記ＰＭＯＳトラン
ジスタ２１はオフとなるため、前記出力端子６はハイイ
ンピーダンス状態を持続する。電源電圧が上昇し、レベ
ル検出回路８のＮＭＯＳトランジスタ８１がオンする
と、そのドレインは“Ｌ”になるとともに、前記ＰＭＯ
Ｓトランジスタ２１はオンし、内部回路も安定動作を始
めるため出力信号１も“Ｈ”となり、駆動信号３も
“Ｌ”となって、前記出力端子６のハイインピーダンス
状態は持続する。
は供給電源の初期投入時において、電源電圧が内部回路
の安定動作電圧に達するまでの間出力信号１は不定状態
にあるが、ＮＭＯＳトランジスタ５１の出力バッファの
場合、第１の出力バッファ駆動部２の出力端に接続され
た容量７によってＮＭＯＳトランジスタ５１はオフとな
り、出力端子６はハイインピーダンスとなる。次に、第
１の出力バッファ駆動部２の電源端子１０側に接続され
たＰＭＯＳトランジスタ２１のゲートと電源端子１０と
の間に挿入された容量４によって、前記ＰＭＯＳトラン
ジスタ２１はオフとなるため、前記出力端子６はハイイ
ンピーダンス状態を持続する。電源電圧が上昇し、レベ
ル検出回路８のＮＭＯＳトランジスタ８１がオンする
と、そのドレインは“Ｌ”になるとともに、前記ＰＭＯ
Ｓトランジスタ２１はオンし、内部回路も安定動作を始
めるため出力信号１も“Ｈ”となり、駆動信号３も
“Ｌ”となって、前記出力端子６のハイインピーダンス
状態は持続する。
【００３１】一方、ＰＭＯＳトランジスタ５２の出力バ
ッファの場合、電源電圧が内部回路の安定動作電圧に達
するまでの間は、第２の出力バッファ駆動部１２の出力
端に接続された容量１３によってＮＭＯＳトランジスタ
５２はオフとなり、出力端子６はハイインピーダンスと
なる。次に、第２の出力バッフ駆動部１２の接地端子９
側に接続されたＮＭＯＳトランジスタ１２１のゲートと
接地端子９との間に挿入された容量１６によって、前記
ＮＭＯＳトランジスタ１２１はオフとなるため、前記出
力端子６はハイインピーダンス状態を持続する。電源電
圧の上昇にともないレベル検出回路１４のＮＭＯＳトラ
ンジスタ１４２のドレイン電圧も上昇し、その電位を入
力とする前記ＮＭＯＳトランジスタ１２１がオンする。
同時に内部回路も安定動作を始めるため出力信号１１も
“Ｌ”となり、駆動信号１５も“Ｈ”となって、前記出
力端子６はハイインピーダンス状態を持続する。
ッファの場合、電源電圧が内部回路の安定動作電圧に達
するまでの間は、第２の出力バッファ駆動部１２の出力
端に接続された容量１３によってＮＭＯＳトランジスタ
５２はオフとなり、出力端子６はハイインピーダンスと
なる。次に、第２の出力バッフ駆動部１２の接地端子９
側に接続されたＮＭＯＳトランジスタ１２１のゲートと
接地端子９との間に挿入された容量１６によって、前記
ＮＭＯＳトランジスタ１２１はオフとなるため、前記出
力端子６はハイインピーダンス状態を持続する。電源電
圧の上昇にともないレベル検出回路１４のＮＭＯＳトラ
ンジスタ１４２のドレイン電圧も上昇し、その電位を入
力とする前記ＮＭＯＳトランジスタ１２１がオンする。
同時に内部回路も安定動作を始めるため出力信号１１も
“Ｌ”となり、駆動信号１５も“Ｈ”となって、前記出
力端子６はハイインピーダンス状態を持続する。
【００３２】従って、供給電源の立ち上り時に、出力端
子６の電位状態を安定に保持することにより、内部回路
の安定動作電圧以下でも作動する周辺回路を出力端子６
に接続することが可能となる効果がある。
子６の電位状態を安定に保持することにより、内部回路
の安定動作電圧以下でも作動する周辺回路を出力端子６
に接続することが可能となる効果がある。
【図１】本発明の第１の実施例における出力回路を示す
回路図である。
回路図である。
【図２】本発明の第１の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】本発明の第２の実施例における出力回路を示す
回路図である。
回路図である。
【図４】本発明の第２の実施例の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図５】従来の出力回路の一例を示す回路図である。
【図６】従来の出力回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
１，１１ 第１，第２の出力信号 ２ 第１の出力バッファ駆動部 ２１ 第１の絶縁ゲート電界効果トランジスタ １２ 第２の出力バッファ駆動部 １２１ 第２の絶縁ゲート電界効果トランジスタ ４，７，１３，１６ 第１，第２，第３，第４の容量 ５ 出力バッファ ５１ 出力バッファのＮチャネル型絶縁ゲート電界効
果トランジスタ ５２ 出力バッファのＰチャネル型絶縁ゲート電界効
果トランジスタ ６ 出力端子 ８，１４ 第１，２のレベル検出回路 ９ 第１の電源端子（接地端子） １０ 第２の電源端子（電源端子）
果トランジスタ ５２ 出力バッファのＰチャネル型絶縁ゲート電界効
果トランジスタ ６ 出力端子 ８，１４ 第１，２のレベル検出回路 ９ 第１の電源端子（接地端子） １０ 第２の電源端子（電源端子）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/687 H03K 17/22 H03K 19/0175
Claims (4)
- 【請求項１】 出力信号を入力し出力バッファの駆動信
号を生成する出力バッファ駆動部と、前記出力バッファ
駆動部の出力端とゲートを接続し、且つソースを第１の
電源端子又は第２の電源端子のいずれかと接続するとと
もに、ドレインを出力端子に接続する絶縁ゲート電界効
果トランジスタからなる出力バッファとを有する出力回
路において、 前記第２の電源端子の所定の電位を検出するレベル検出
回路を含み、前記第１又は第２の電源端子のいずれかと
前記出力バッファ駆動部との間に絶縁ゲート電界効果ト
ランジスタを直列接続し、前記絶縁ゲート電界効果トラ
ンジスタのゲートと前記レベル検出回路の出力端と第１
の容量の一端とを共通接続し、他端を前記第１の電源端
子又は第２の電源端子のいずれかと接続するとともに、
前記出力バッファ駆動部の出力端と第２の容量の一端と
を接続し、他端を前記第１の電源端子又は第２の電源端
子のいずれかと接続することを特徴とする出力回路。 - 【請求項２】 前記第１の容量及び第２の容量をそれぞ
れ抵抗で構成することを特徴とする請求項１記載の出力
回路。 - 【請求項３】 第１の出力信号を入力し出力バッファの
駆動信号を形成する第１の出力バッファ駆動部と、第２
の出力信号を入力し出力バッファの駆動信号を生成する
第２の出力バッファ駆動部と、前記第１の出力バッファ
駆動部の出力端と前記第２の出力バッファ駆動部の出力
端とをそれぞれゲートに接続し、且つソースを第１の電
源端子と第２の電源端子とにそれぞれ接続するＮチャネ
ル型絶縁ゲート電界効果トランジスタ及びＰチャネル型
絶縁ゲート電界効果トランジスタとからなる出力バッフ
ァとを有し、前記Ｎチャネル型絶縁ゲート電界効果トラ
ンジスタ及びＰチャネル型絶縁ゲート電界効果トランジ
スタのドレインを出力端子に共通接続する出力回路にお
いて、 前記第２の電源端子の所定の電位を検出する第１のレべ
ル検出回路と第２のレベル検出回路とを含み、前記第１
の電源端子又は第２の電源端子のいずれかと前記第１の
出力バッファ駆動部との間に第１の絶縁ゲート電界効果
トランジスタを直列接続し、前記第１の絶縁ゲート電界
効果トランジスタのゲートと前記第１のレベル検出回路
の出力端の第１の容量の一端とを共通接続し、他端を前
記第１の電源端子又は第２の電源端子のいずれかと接続
するとともに、前記第１の出力バッファ駆動部の出力端
と第２の容量の一端とを接続し、他端を前記第１の電源
端子又は第２の電源端子のいずれかと接続し、更に前記
第１の電源端子又は第２の電源端子のいずれかと前記第
２の出力バッファ駆動部との間に第２の絶縁ゲート電界
効果トランジスタを直列接続し、前記第２の絶縁ゲート
電界効果トランジスタのゲートと前記第２のレベル検出
回路の出力端と第３の容量の一端とを共通接続し、他端
を前記第１の電源端子又は第２の電源端子のいずれかと
接続するとともに、前記第２の出力バッファ駆動部の出
力端と第４の容量の一端とを接続し、他端を前記第１の
電源端子又は第２の電源端子のいずれかと接続すること
を特徴とする出力回路。 - 【請求項４】 前記第３の容量及び第４の容量をそれぞ
れ抵抗で構成することを特徴とする請求項３に記載の出
力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080207A JP2803448B2 (ja) | 1992-04-02 | 1992-04-02 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4080207A JP2803448B2 (ja) | 1992-04-02 | 1992-04-02 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05315921A JPH05315921A (ja) | 1993-11-26 |
| JP2803448B2 true JP2803448B2 (ja) | 1998-09-24 |
Family
ID=13711945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4080207A Expired - Fee Related JP2803448B2 (ja) | 1992-04-02 | 1992-04-02 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2803448B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MXPA02000553A (es) * | 1999-07-16 | 2002-07-02 | Thomson Licensing Sa | Circuito de tres estados para condiciones de encendido. |
| JP4643408B2 (ja) * | 2005-09-30 | 2011-03-02 | 川崎マイクロエレクトロニクス株式会社 | 双方向バッファ回路 |
-
1992
- 1992-04-02 JP JP4080207A patent/JP2803448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05315921A (ja) | 1993-11-26 |
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