JP2601978B2 - Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 - Google Patents

Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路

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JP2601978B2
JP2601978B2 JP5005510A JP551093A JP2601978B2 JP 2601978 B2 JP2601978 B2 JP 2601978B2 JP 5005510 A JP5005510 A JP 5005510A JP 551093 A JP551093 A JP 551093A JP 2601978 B2 JP2601978 B2 JP 2601978B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ論理回路に関
し、より詳しくは低電力ＴＴＬ／ＣＭＯＳレシーバ回路
に関する。
【０００２】
【従来の技術】ＴＴＬ回路は多くの汎用電子回路で広く
使用されているが、複雑な論理／メモリ機能を半導体チ
ップで実施するために、ＣＭＯＳ技術が利用されること
がますます多くなっている。このＣＭＯＳ技術を利用し
た場合の主な問題点は、ＴＴＬ回路における高電圧レベ
ルと低電圧レベルがＣＭＯＳ回路のものとは異なること
である。たとえば、典型的なＴＴＬ回路はそれぞれ約
２．２ボルト及び０．８ボルトの標準の高電圧と低電圧
で動作するが、典型的なＣＭＯＳ回路は、それぞれ約５
ボルト及び０ボルトの高電圧と低電圧で動作する。その
結果、ＴＴＬ回路の出力をＣＭＯＳ回路の入力に結合す
るために、一般に変換回路を使って論理レベルを変化さ
せている。ＴＴＬレベルからＣＭＯＳレベルへの変換
は、通常はＣＭＯＳオンチップ・レシーバを用いて実現
されている。
【０００３】図１に従来型のＴＴＬ／ＣＭＯＳレシーバ
回路１０を示す。図１において、第１段はインバータＩ
Ｏからなり、入力端子１１で受け取った論理入力信号
Ｖ'ｉｎを増幅する。増幅された信号は、ラッチ１２中
でラッチされる。ラッチ１２は、直列に接続された２つ
のインバータＩ１とＩ２から構成され、これらのインバ
ータの入力と出力がそれぞれ相互接続されている。ノー
ドＡ及びＢで補信号位相が生成され、強制的にフルスイ
ング・レベルにされる。最後に、緩衝された真出力信号
Ｖ'outと補出力信号バーＶ'outが、それぞれ反転バッフ
ァＩ３及びＩ４を介して出力端子１３及び１４に伝えら
れる。上記のインバータ及びバッファはすべて、図１に
示すように従来通り１対の相補形ＦＥＴデバイスから構
成される。それらはすべて、第１の供給電圧ＶＨ、通常
はＶＨ＝５ボルトと第２の供給電圧、通常はアース（Ｇ
ＮＤ）の間でバイアスされている。
【０００４】この従来型のＴＴＬ／ＣＭＯＳレシーバ回
路において、入力ＴＴＬ信号が高レベルのとき、高ＤＣ
電流が入力ブランチ中を流れてしまうという問題があ
る。すなわち、図１において、入力信号Ｖ'inがＴＴＬ
高レベル、すなわち約２．２ボルトであって、インバー
タＩＯのＰＦＥＴ Ｐ'Ｏを完全にオフにするほど高く
ないが、ＮＦＥＴ Ｎ'Ｏは飽和される場合、ゲート・
ソース電圧Ｖｇｓ（Ｐ'Ｏ）は約２．８Ｖとなる。その
結果、静止状態で数ｍＡのＤＣ電流が発生し、それがこ
の２つのＦＥＴデバイス中を流れてしまうという問題が
ある。
【０００５】さらに、図１の従来の回路では、入力信号
と出力信号の間で大きな遅延の変動または分散が発生
し、その結果、入力信号の立上りと立下りのどちらの場
合にも出力信号の２つの位相間の信号対称性が悪くなる
という問題がある。
【０００６】
【発明が解決しようとする課題】本発明の主目的は、静
止状態でほとんどＤＣ電流を消費しない、低電力ＴＴＬ
／ＣＭＯＳレシーバ回路を提供することにある。
【０００７】本発明の他の目的は、入力信号と出力信号
の間での遅延の変動が最小の、低電力ＴＴＬ／ＣＭＯＳ
レシーバ回路を提供することにある。
【０００８】
【課題を解決するための手段】本明細書で開示するＴＴ
Ｌ／ＣＭＯＳレシーバ回路は、フィードバック・ループ
を使用して、入力信号が高レベルのときにレシーバ回路
の入力段を流れるＤＣ電流を減少させる。さらに、交流
消費量も改善するが、その程度はそれほどではない。最
後に、入力信号と出力信号の間の遅延の変動を減少さ
せ、したがって、出力信号の真位相と補位相の間の対称
性を改善する。
【０００９】この新規なＴＴＬ／ＣＭＯＳレシーバ回路
は、第１の供給電圧と第２の供給電圧の間でバイアスさ
れる。このレシーバ回路はまず、２つの相補形ＦＥＴ回
路から形成され、その間に中間ＮＦＥＴが結合され、そ
れによって第１及び第２の共通ノードを定義する、標準
のインバータからなる第１の入力段を含む。第２段は、
直列に接続されたＮＦＥＴとＰＦＥＴから形成され、そ
の間に第３の共通出力ノードが結合され、そのＮＦＥＴ
とＰＦＥＴのゲート電極がそれぞれ第１及び第２の共通
ノードの電位によって駆動される。上記第３の共通ノー
ドは、プルダウンＮＦＥＴと直列に取り付けられたプル
アップＰＦＥＴのゲート電極に接続され、したがってこ
のＮＦＥＴとＰＦＥＴの間に第４の共通ノードを定義
し、この第４の共通ノードは、第１のフィードバック・
ループ接続によって入力段中の上記中間ＮＦＥＴのゲー
ト電極に接続されている。上記プルダウンＮＦＥＴのゲ
ートは、第１段の上記インバータの共通ゲートに接続さ
れている。フィードバックＰＦＥＴデバイスは、上記第
３の共通ノードと上記第１の供給電源の間に接続され、
そのゲート電極は上記第４の共通ノードに接続されてい
る。このプルアップＰＦＥＴ、プルダウンＮＦＥＴ、フ
ィードバックＰＦＥＴデバイスが第３段を構成する。
【００１０】このレシーバ回路はさらに、直接に接続さ
れた２つの能動相補形ＦＥＴデバイスからなり、その間
に結合された第５の共通ノードを定義する、プルアップ
回路を含んでいる。能動ＮＦＥＴは、抵抗接続されたＰ
ＦＥＴによって負荷される。そのゲート電極は、第２の
フィードバック・ループを介して上記第３の共通ノード
に接続されている。一方、能動ＰＦＥＴデバイスは、そ
のドレイン領域が上記第１の共通ノードに接続されてい
る。この３個のＦＥＴデバイスが、ＴＴＬ／ＣＭＯＳレ
シーバ回路の第４段を構成する。入力端子で受け取った
入力信号は、上記の能動ＰＦＥＴのゲート電極と、第１
段の上記インバータの共通ゲート電極とに印加される。
【００１１】最後に、反転バッファを、標準通り上記第
３の共通ノード及び第４の共通ノードに接続して、それ
ぞれの出力端子で緩衝された補出力信号と真出力信号を
伝えるようにすることが好ましい。
【００１２】本発明の特徴であると考えられる新規な諸
特徴は、頭記の特許請求の範囲に記載されている。しか
し、本発明自体ならびにその他の目的及び利点は、下記
の例として示した好ましい実施例の詳しい記載を添付の
図面と併せ参照すれば最もよく理解できよう。
【００１３】
【実施例】図２に本発明の新規なＴＴＬ／ＣＭＯＳレシ
ーバ回路１５の概略図を示す。このレシーバ回路は、第
１の供給電圧ＶＨと第２の供給電圧ＧＮＤの間でバイア
スされている。入力段１６は、３個のＦＥＴデバイスＰ
１、Ｎ１、Ｎ２からなる。ＦＥＴデバイスＰ１とＮ１は
インバータを形成し、その間にＮＦＥＴ Ｎ２が結合さ
れ、それによって２つの共通ノードＣとＤを定義してい
る。入力端子１７で受け取った入力信号Ｖｉｎが、上記
インバータの共通ゲート電極に印加される。
【００１４】図２の第２段１８は、直列に接続された２
個のＦＥＴデバイスＰ２とＮ４からなり、その間に共通
ノードＥが結合されている。ＦＥＴデバイスＮ４とＰ２
のゲート電極は、それぞれ上記ノードＣ及びＤに接続さ
れている。
【００１５】図２の第３段１９は、ＦＥＴデバイスＰ
３、Ｐ４、Ｎ５からなる。プルアップＦＥＴデバイスＰ
３とプルダウンＦＥＴデバイスＮ５が直列に接続され、
その間に共通ノードＦが結合されている。ノードＦの電
位が第１のフィードバック・ループ接続２０を介してＮ
ＦＥＴ Ｎ２を制御し、ＮＦＥＴ Ｎ５のゲート電極は
入力端子１７に接続されている。フィードバックＰＦＥ
Ｔ Ｐ４がノードＥとＶＨの間に接続され、そのゲート
電極がノードＦに結合されている。
【００１６】図２のレシーバ回路１５はさらに、プルア
ップ回路２１を含んでいる。このプルアップ回路２１は
レシーバ回路の第４段を形成し、直列と接続されたＦＥ
ＴデバイスＰ５、Ｐ６、Ｎ６からなる。ＮＦＥＴ Ｎ６
は抵抗装着されたＰＦＥＴＰ６によって負荷され、その
ゲート電極が第２のフィードバック・ループ接続２２を
介してノードＥの電位によって駆動される。ＦＥＴデバ
イスＮ６とＰ５の間の共通ノードはＧである。
【００１７】ノードＦとＥで発生した信号が、２個の従
来型ＣＭＯＳインバータＩ６とＩ５を駆動し、これらの
インバータはそれぞれ出力端子２３と２４で出力信号の
緩衝された真位相Ｖｏｕｔと補位相バーＶｏｕｔを伝え
る。
【００１８】次に、図２に示した本発明のＴＴＬ／ＣＭ
ＯＳレシーバ回路の静止状態における動作について説明
する。
【００１９】入力信号Ｖｉｎが低のとき、ＮＦＥＴ Ｎ
１とＮ５はオフされるが、ＰＦＥＴＰ１とＰ５は完全に
オンになる。ＮＦＥＴ Ｎ５がオフされるため、ノード
Ｆの電位は高であり、それによってＮＦＥＴ Ｎ２がフ
ィードバック・ループ２０を介してオンになり、ＮＦＥ
Ｔ Ｎ４を導通させる。その結果、ノードＥの電位は低
になる。ノードＥの低電位によって、フィードバック・
ループ２２を介してＮＦＥＴ Ｎ６がオフされる。した
がって、ノードＣの電位は、ノードＤの電位と等しく、
すなわちＶＨ（ＰＦＥＴ Ｐ１がオン）からＮＦＥＴ
Ｎ２中へのＶＴ降下を引いた差に等しいので、高とな
る。ＰＦＥＴ Ｐ５が導通しているので、ノードＧの電
位はノードＣの電位に等しい。ノードＤの電位によって
ＰＦＥＴＰ２はオフされ、ＮＦＥＴ Ｎ４はノードＥを
ＧＮＤにクランプする。その結果、ＮＦＥＴ Ｎ６がオ
フになり、同時にＰＦＥＴ Ｐ３がオンになり、ノード
Ｆの電位が高になる。
【００２０】次に、入力信号Ｖｉｎが高のときは、ＮＦ
ＥＴ Ｎ１とＮ５がオンになる。したがってノードＣと
ＦはＧＮＤに結合される。この時、ＰＦＥＴ Ｐ４がオ
ンになり、ノードＥを高レベルＶＨに保持する。ＮＦＥ
Ｔ Ｎ６がフィードバック・ループ２２を介してオンに
なり、ＮＦＥＴ Ｎ２がフィードバック・ループ２０を
介してオフになる。したがって、入力段１６のインバー
タはそのノードＣとＤが遮断される。ＰＦＥＴ Ｐ１
は、入力信号Ｖｉｎがそれを完全にオフにするほど高く
ないため導通している。したがって、ノードＤはＰＦＥ
Ｔ Ｐ１を介してＶＨに保持される。第４段２１では、
各ＦＥＴデバイスが導通しているが、ＰＦＥＴ Ｐ５は
ＶｉｎからノードＧの電位を引いた差に等しい低Ｖｇｓ
しかもたず、したがって入力段１６中のＤＣ電流を制限
する。
【００２１】図２の回路１５の動的動作は、図３及び図
４に示す波形を参照すればよりよく理解できよう。図３
及び図４は、それぞれ入力信号Ｖｉｎの立上り及び立下
りの際の様々な内部ノード／端子における電位／信号を
示したものである。
【００２２】図３において、入力信号の立上りが発生し
たとき、ＮＦＥＴ Ｎ１がオンになり、またＰＦＥＴ
Ｐ１は、入力信号の立上り状態においてはそれを完全に
オフにするほど入力信号が高くないため導通しているの
で、ノードＣとＤの電位は低下する。ＰＦＥＴ Ｐ３が
オンであるため、ノードＦの電位はノードＣとＤの電位
よりもゆっくりと低下する。ノードＣとＤの電位が十分
に低くなったとき、ノードＥの電位が上昇して、ＮＦＥ
Ｔ Ｎ６をオンにする。ノードＧの電位は、ＰＦＥＴ
Ｐ５とＮＦＥＴ Ｎ１を介してゆっくり下降し始めてい
たが、ＮＦＥＴＮ６のオンにより、Ｐ６およびＮ６を介
して約３．５ボルトに保持される。その結果、入力信号
が高のときは、ＰＦＥＴ Ｐ５のＶｇｓ電圧（図３中の
ノ−ドＧ電位とＶｉｎとの差）が低となり、それによっ
て第１段のＮＦＥＴ Ｎ１中を流れるＤＣ電流が減少す
る。
【００２３】ノードＥの電位がＶＨ−ＶＴ（Ｐ３）に達
したとき、第３段のＰＦＥＴ Ｐ３がオフになり、それ
によってＮＦＥＴ Ｎ５を介するノードＦの電位は急速
に下降し、入力段のＮＦＥＴ Ｎ２をオフする。その結
果、ノードＤの電位は下降を停止し、ＰＦＥＴ Ｐ１を
介してＶＨ電位になる。したがって、立上りの終わり
に、ＦＥＴデバイスＰ２とＮ４はオフになり、ＰＦＥＴ
Ｐ４はオンであり、それによってノードＥの電位が高
になる。立上りの終わりに、ノードＣとＦの電位は低で
あり、ノードＤとＥの電位は高である。ＰＦＥＴ Ｐ５
はＶＨ−１．５ＶとＧＮＤにあるノードＣとの間でバイ
アスされ、その結果、Ｖｇｓ（Ｐ５）＝１．３Ｖとな
る。これは、上述した従来型のＴＴＬ／ＣＭＯＳレシー
バ回路のＶｇｓ（Ｐ'Ｏ）＝２．８Ｖに比べて十分に小
さいことに留意されたい。
【００２４】次に、図４を参照しながら入力信号の立下
りの場合について説明する。入力信号の立下りが発生し
たとき、まずＮＦＥＴデバイスＮ１とＮ５がオフにな
り、その間ＰＦＥＴ Ｐ５はゆっくりとオンになって、
ノードＣの電位の上昇を助ける。ノードＣの電位が十分
に高くなると、ＰＦＥＴ Ｐ４はノードＥの電位を高レ
ベルに維持するのに十分な働きをしないので、ノードＥ
の電位がＮＦＥＴ Ｎ４を介して下降する。ノードＥの
電位が十分に低くなったとき、ＰＦＥＴ Ｐ３がオンに
なり、それによってノードＦがＶＨに向けてプルアップ
され、その結果ＰＦＥＴ Ｐ４をオフし、それによって
ノードＥの電位の下降が加速される。ノードＦの電位上
昇によってＮＦＥＴ Ｎ２もオンになり、ＰＦＥＴ Ｐ
１を介するノードＣの電位の上昇を助ける。ノードＤの
電位は、少し低電位に下がり過ぎた後、ＮＦＥＴ Ｎ２
がオンになったことにより、ＰＦＥＴ Ｐ１によって高
に保持される。ノードＧの電位はＰＦＥＴ Ｐ５を介し
てノードＣの電位に等しくなる。立下りの終わりにおい
て、ノードＣ、Ｄ、Ｆの電位は高であり、ノードＥの電
位は低である。
【００２５】次に、図１の従来型回路と図２の本願発明
の回路との性能を比較した結果について説明する。
【００２６】図２のレシーバ回路１５は、ＣＭＯＳ独立
型スタティック・ランダム・アクセス・メモリ（ＳＲＡ
Ｍ）チップ用に設計されている。標準のモデルを使った
シミュレーションを行って、先端ＣＭＯＳ技術で実施し
た図１と図２のレシーバ回路の性能を比較した。性能比
較にあたって、各ＦＥＴデバイスについて、寄生ドレイ
ン−基板キャパシタンスと寄生ソース−基板キャパシタ
ンスを加えた。また、出力端子には同じＲＣ構造で負荷
をかけた。ＤＣ電流消費量、ＡＣ電流消費量、及び入力
信号と出力信号の間の遅延に関する比較の結果を、下記
に示す。公称のケースに加えて、最善のケース及び最悪
のケースについても比較した。というのは、後者のケー
スの方が前者（公称）のケースよりも改善が著しいこと
があるためである。
【００２７】それぞれ最善のケース、公称のケース、最
悪のケースのパラメータに関して定義された、下記の動
作条件を採用した。 最善のケース：ＶＨ＝５．５ボルト、温度＝１５℃ 公称のケース：ＶＨ＝５．０ボルト、温度＝５０℃ 最悪のケース：ＶＨ＝４．５ボルト、温度＝８５℃
【００２８】(１）直流消費量と交流消費量の比較 下記の表１に、従来型のレシーバ回路１０及び本発明に
よる新規なレシーバ回路１５に関する、ＡＣ電流Ｉａｃ
とＤＣ電流Ｉｄｃ（単位ｍ／ｇ）を示す。レシーバ回路
が消費するＤＣ電流Ｉｄｃを、最善のケース、公称のケ
ース、最悪のケースで、高レベル（すなわちＶｉｎ＝
２．２Ｖ）の入力信号について測定した。ＡＣ電流Ｉａ
ｃは、その振幅がＴＴＬ標準の低レベル（０．８Ｖ）と
高レベル（２．２Ｖ）の間で変動する、４０ＭＨｚの信
号を用いて測定した。
【表１】 Ｉｄｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース 回路１０ １．８５ ０．９７ ０．４６ 回路１５ ０．２９ ０．０９ ０．００５ Ｉａｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース 回路１０ １．５６ ０．９７ ０．６３ 回路１５ ０．９１ ０．６０ ０．４５
【００２９】表１から、最善のケースの条件で、本願発
明のレシーバ回路１５が最大ＤＣ電流を従来の回路１０
の約１／６に減らすことができることを示している。こ
の値は、公称のケース及び最悪のケースの条件ではさら
に大きくなっている。また、本願発明のレシーバ回路１
５はＡＣ電流の消費量も約３０〜４０％減らすことがで
きる。
【００３０】入力信号Ｖｉｎが低レベル（Ｖｉｎ＝０．
８Ｖ）のときは、２つのレシーバ回路１０及び１５のＤ
Ｃ電流は同じ程度の大きさ、すなわち４０〜８０μＡで
あり、無視できる。
【００３１】(２）遅延変動及び信号対称性の比較 下記の表２に、図１の回路１０と図２の回路１５の遅延
及び信号対称性の比較結果を示す。
【００３２】表２には、入力信号Ｖｉｎの立上り（０．
８Ｖから２．２Ｖへ）時の遅延Ｄｅｌａｙ↑と立下り
（２．２Ｖから０．８Ｖへ）時の遅延Ｄｅｌａｙ↓を示
す。遅延は、入力中間スイング（１．５Ｖ）と、真出力
信号Ｖｏｕｔと補出力信号バーＶｏｕｔの交点との間で
測定した。２つのレシーバ回路１０と１５の違いを強調
するため、交点での電圧の値を立上りと立下りについて
も示した。表２ではこれらをそれぞれＶ（Ｘｐｏｉｎｔ
↑）及びＶ（Ｘｐｏｉｎｔ↓）で示してある。
【表２】 図１の回路１０ 最善のケース 公称のケース 最悪のケース Ｄｅｌａｙ↑ ２．７３ ｎｓ ２．７０ ｎｓ ２．８１ ｎｓ Ｄｅｌａｙ↓ １．６１ ｎｓ ２．３３ ｎｓ ３．４３ ｎｓ Ｖ（Ｘｐｏｉｎｔ↑） ４．２６ Ｖ ３．８２ Ｖ ３．４１ Ｖ Ｖ（Ｘｐｏｉｎｔ↓） １．８８ Ｖ １．５８ Ｖ １．３７ Ｖ 図２の回路１５ 最善のケース 公称のケース 最悪のケース Ｄｅｌａｙ↑ ２．３５ ｎｓ ２．７２ ｎｓ ３．２７ ｎｓ Ｄｅｌａｙ↓ １．５８ ｎｓ ２．１２ ｎｓ ３．３１ ｎｓ Ｖ（Ｘｐｏｉｎｔ↑） １．８８ Ｖ ２．０２ Ｖ ２．１４ Ｖ Ｖ（Ｘｐｏｉｎｔ↓） １．７６ Ｖ ２．６５ Ｖ ２．８２ Ｖ
【００３３】表２から明らかな通り、レシーバ回路１５
は、レシーバ回路１０に比べて立上り遅延と立下り遅延
の間の変動または分散が小さい。レシーバ回路１５は、
遅延の変動が減少し、その最大値が少し改善されてい
る。たとえば、レシーバ回路１０では、最大遅延変動値
は約１．１２ナノ秒であり、レシーバ回路１５では０．
７７ナノ秒である（どちらも最善のケースの条件）。
【００３４】また、表２から明らかな通り、レシーバ回
路１５は、出力位相の対称性も高い。図１の従来型のレ
シーバ回路は、真出力信号と補出力信号の不整合から、
交点での電圧が異なる。最大の差値は、レシーバ回路１
０では最善のケースの条件で２．３６Ｖであり、レシー
バ回路１５では最悪のケースの条件で０．６８Ｖであ
る。交点での電圧値が高いことは、出力信号がオーバー
ラップしていることを示唆し、たとえば、ＳＲＡＭチッ
プにおけるデコーダの選択が多岐にわたって可能とな
る。表２の値から、図３及び４に示すように遷移のタイ
プ（立上りか立下りか）にかかわらず、出力信号の両方
の位相の良好な対称性が確認される。
【００３５】(３）ヒステリシス及びＤＣノイズ・マー
ジンの比較 ２つのレシーバ回路１０及び１５はどちらも、同じよう
なヒステリシス値（約５００ｍＶ）及びＤＣノイズ・マ
ージン（外部条件と入力電圧値に応じて７００〜１２０
０ｍＶ）を示す。図２のレシーバ回路１５は、電圧消費
量の低いことが求められる、メモリ・チップ、ＡＳＩＣ
チップ、またはカスタム・チップにおいて、従来型のＴ
ＴＬ−ＣＭＯＳレシーバの代わりに使用することが有効
である。特に、低電力の応用例でますます使用されるこ
とが多くなってきているＳＲＡＭチップでは、図２のレ
シーバ回路１５を利用して、チップの全ＤＣ電流を減少
させることができる。
【図面の簡単な説明】
【図１】ＴＴＬレベルの入力信号からＣＭＯＳレベルの
真出力信号と補出力信号を生成する、従来型のＴＴＬ／
ＣＭＯＳレシーバ回路を示す図である。
【図２】ＴＴＬレベルの入力信号からＣＭＯＳレベルの
真出力信号と補出力信号を生成する、本発明の新規なＴ
ＴＬ／ＣＭＯＳレシーバ回路を示す図である。
【図３】ＴＴＬ入力信号の入力立上りに関する、図２の
新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／
端子における信号波形を示す図である。
【図４】ＴＴＬ入力信号の入力立下りに関する、図２の
新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／
端子における信号波形を示す図である。
【符号の説明】
１５ ＴＴＬ／ＣＭＯＳレシーバ回路 １６ 第１段（入力段） １７ 入力端子 １８ 第２段 １９ 第３段 ２０ 第１フィードバック・ループ ２１ プルアップ回路 ２２ 第２フィードバック・ループ ２３ 出力端子 ２４ 出力端子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】ＴＴＬ入力信号レベルを変換するために第
    １供給電圧と第２供給電圧の間でバイアスされたＣＭＯ
    Ｓレシーバ回路であって、 共通のゲート電極を有する２個の相補形ＦＥＴデバイス
    （Ｎ１，Ｐ１）と、その間の中間ＮＦＥＴ（Ｎ２）と、
    これら間に形成された第１共通ノード及び第２共通ノー
    ド（Ｃ，Ｄ）を有する、インバータからなる第１の入力
    段（１６）と、 直列に接続されたＮＦＥＴ（Ｎ４）とＰＦＥＴ（Ｐ２）
    から形成され、その間に第３の共通ノード（Ｅ）が結合
    され、上記ＮＦＥＴ及びＰＦＥＴのゲート電極がそれぞ
    れ上記第１及び第２共通ノードの電位によって駆動され
    る、第２段（１８）と、 ＮＦＥＴ（Ｎ５）と直列に接続されたＰＦＥＴ（Ｐ３）
    を備え、その間に第４の共通ノード（Ｆ）が結合され、
    上記第４の共通ノードは第１のフィードバック・ループ
    接続によって、上記第１の入力段中の上記中間ＮＦＥＴ
    （Ｎ２）のゲート電極に接続され、上記ＮＦＥＴ（Ｎ
    ５）のゲートは上記インバータの共通ゲートに接続さ
    れ、上記第３の共通ノードは上記ＰＦＥＴ（Ｐ３）のゲ
    ート電極に接続され、さらに上記第３の共通ノードと上
    記第１の供給電圧の間に接続されたＰＦＥＴ（Ｐ４）を
    備え、そのゲート電極が上記第４の共通ノードに接続さ
    れた、第３段（１９）と、 直列に接続され、第５の共通ノード（Ｇ）を形成する２
    つの能動相補形ＦＥＴデバイス（Ｐ５，Ｎ６）から構成
    され、能動ＮＦＥＴ（Ｎ６）は抵抗接続されたＰＦＥＴ
    （Ｐ６）によって負荷され、そのゲート電極が第２のフ
    ィードバック・ループされて上記第３の共通ノードに接
    続され、能動ＰＦＥＴデバイス（Ｐ５）のドレイン／ソ
    ース領域が上記第１の共通ノードに接続され、またその
    ゲート電極が上記インバータの共通ゲート電極に接続さ
    れた、第４段（２１）と、 上記インバータの共通ゲート電極に接続された、入力信
    号を受け取る入力端子（１７）と、 を含むＣＭＯＳレシーバ回路。
  2. 【請求項２】さらに、上記第３の共通ノード又は第４の
    共通ノードに接続されて、それぞれの出力端子で補出力
    信号又は真出力信号を伝える、反転バッファー（１５，
    １６）を含む、請求項１に記載のＣＭＯＳレシーバ回
    路。
JP5005510A 1992-02-26 1993-01-18 Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 Expired - Lifetime JP2601978B2 (ja)

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