JPH0685656A - Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 - Google Patents
Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路Info
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- JPH0685656A JPH0685656A JP5005510A JP551093A JPH0685656A JP H0685656 A JPH0685656 A JP H0685656A JP 5005510 A JP5005510 A JP 5005510A JP 551093 A JP551093 A JP 551093A JP H0685656 A JPH0685656 A JP H0685656A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
-
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Abstract
(57)【要約】
【目的】レシーバ回路の入力段を流れるＤＣ電流を著し
く減少させ、さらに入力信号と出力信号の間の遅延の変
動を減少させた低電力ＴＴＬ／ＣＭＯＳレシーバ回路を
提供することである。 【構成】 本発明のレシーバ回路は、２つの相補形ＦＥ
Ｔ回路（Ｐ１，Ｎ１）及びその間に設けられたＮＦＥＴ
（Ｎ２）からなる第１の入力段（１６）を含む。さらに
第２段（１８）第３段（１９）及び抵抗接続されたＰＦ
ＥＴ（Ｐ６）によって負荷される直接に接続された２つ
の能動相補形ＦＥＴデバイス（Ｐ５，Ｐ６）からなる、
第４段（２１）の回路を含んでいる。
く減少させ、さらに入力信号と出力信号の間の遅延の変
動を減少させた低電力ＴＴＬ／ＣＭＯＳレシーバ回路を
提供することである。 【構成】 本発明のレシーバ回路は、２つの相補形ＦＥ
Ｔ回路（Ｐ１，Ｎ１）及びその間に設けられたＮＦＥＴ
（Ｎ２）からなる第１の入力段（１６）を含む。さらに
第２段（１８）第３段（１９）及び抵抗接続されたＰＦ
ＥＴ（Ｐ６）によって負荷される直接に接続された２つ
の能動相補形ＦＥＴデバイス（Ｐ５，Ｐ６）からなる、
第４段（２１）の回路を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ論理回路に関
し、より詳しくは低電力ＴＴＬ／ＣＭＯＳレシーバ回路
に関する。
し、より詳しくは低電力ＴＴＬ／ＣＭＯＳレシーバ回路
に関する。
【０００２】
【従来の技術】ＴＴＬ構成要素は標準の電子ボードで広
く使用されているが、複雑な論理／メモリ機能を半導体
チップで実施するためにＣＭＯＳ技術が選ばれることが
ますます多くなっている。主な問題点は、ＴＴＬ回路に
おける高電圧レベルと低電圧レベルがＣＭＯＳ回路のも
のとは異なることである。たとえば、典型的なＴＴＬ回
路はそれぞれ約２．２ボルト及び０．８ボルトの標準の
高電圧と低電圧で動作するが、典型的なＣＭＯＳ回路
は、それぞれ約５ボルト及び０ボルトの高電圧と低電圧
で動作する。その結果、ＴＴＬ回路の出力をＣＭＯＳ回
路の入力に結合するために、一般に変換回路を使って論
理レベルを変化させている。ＴＴＬレベルからＣＭＯＳ
レベルへの変換は、通常はＣＭＯＳオンチップ・レシー
バを用いて実現されている。このＣＭＯＳレシーバ回路
は、入力ＴＴＬ信号が高レベルのとき、高ＤＣ電流が入
力ブランチ中を流れるという欠陥がある。このことにつ
いては、図１に示す従来型のＴＴＬ／ＣＭＯＳレシーバ
回路１０に関して説明する。
く使用されているが、複雑な論理／メモリ機能を半導体
チップで実施するためにＣＭＯＳ技術が選ばれることが
ますます多くなっている。主な問題点は、ＴＴＬ回路に
おける高電圧レベルと低電圧レベルがＣＭＯＳ回路のも
のとは異なることである。たとえば、典型的なＴＴＬ回
路はそれぞれ約２．２ボルト及び０．８ボルトの標準の
高電圧と低電圧で動作するが、典型的なＣＭＯＳ回路
は、それぞれ約５ボルト及び０ボルトの高電圧と低電圧
で動作する。その結果、ＴＴＬ回路の出力をＣＭＯＳ回
路の入力に結合するために、一般に変換回路を使って論
理レベルを変化させている。ＴＴＬレベルからＣＭＯＳ
レベルへの変換は、通常はＣＭＯＳオンチップ・レシー
バを用いて実現されている。このＣＭＯＳレシーバ回路
は、入力ＴＴＬ信号が高レベルのとき、高ＤＣ電流が入
力ブランチ中を流れるという欠陥がある。このことにつ
いては、図１に示す従来型のＴＴＬ／ＣＭＯＳレシーバ
回路１０に関して説明する。
【０００３】図１から明らかなように、第１段はインバ
ータＩＯからなり、これは入力端子１１で受け取った論
理入力信号Ｖ^ｉｎを増幅する。増幅された信号は、ラ
ッチ１２中でラッチされる。ラッチ１２は、直列に接続
された２つのインバータＩ１とＩ２から構成され、これ
らのインバータの入力と出力がそれぞれ標準通り相互接
続されている。ノードＡ及びＢで補信号位相が生成さ
れ、強制的にフルスイング・レベルにされる。最後に、
緩衝された真出力信号Ｖ^outと補出力信号バーＶ^out
が、それぞれ反転バッファＩ３及びＩ４を介して出力端
子１３及び１４に伝えられる。上記のインバータ及びバ
ッファはすべて、図１に示すように従来通り１対の相補
形ＦＥＴデバイスから構成される。それらはすべて、第
１の供給電圧ＶＨ、通常はＶＨ＝５ボルトと第２の供給
電圧、通常はアース（ＧＮＤ）の間でバイアスされてい
る。
ータＩＯからなり、これは入力端子１１で受け取った論
理入力信号Ｖ^ｉｎを増幅する。増幅された信号は、ラ
ッチ１２中でラッチされる。ラッチ１２は、直列に接続
された２つのインバータＩ１とＩ２から構成され、これ
らのインバータの入力と出力がそれぞれ標準通り相互接
続されている。ノードＡ及びＢで補信号位相が生成さ
れ、強制的にフルスイング・レベルにされる。最後に、
緩衝された真出力信号Ｖ^outと補出力信号バーＶ^out
が、それぞれ反転バッファＩ３及びＩ４を介して出力端
子１３及び１４に伝えられる。上記のインバータ及びバ
ッファはすべて、図１に示すように従来通り１対の相補
形ＦＥＴデバイスから構成される。それらはすべて、第
１の供給電圧ＶＨ、通常はＶＨ＝５ボルトと第２の供給
電圧、通常はアース（ＧＮＤ）の間でバイアスされてい
る。
【０００４】この従来の解決策の主な欠点が現れるの
は、入力信号Ｖ^inがＴＴＬ高レベル、すなわち約２．
２ボルトであって、インバータＩＯのＰＦＥＴ Ｐ^Ｏ
を完全にオフにするほど高くなく、ＮＦＥＴ Ｎ^Ｏは
飽和されるときである。この場合、ゲート・ソース電圧
Ｖｇｓ（Ｐ^Ｏ）は約２．８Ｖである。その結果、静止
状態で数ｍＡのＤＣ電流が発生し、それがこの２つのＦ
ＥＴデバイス中を流れる。
は、入力信号Ｖ^inがＴＴＬ高レベル、すなわち約２．
２ボルトであって、インバータＩＯのＰＦＥＴ Ｐ^Ｏ
を完全にオフにするほど高くなく、ＮＦＥＴ Ｎ^Ｏは
飽和されるときである。この場合、ゲート・ソース電圧
Ｖｇｓ（Ｐ^Ｏ）は約２．８Ｖである。その結果、静止
状態で数ｍＡのＤＣ電流が発生し、それがこの２つのＦ
ＥＴデバイス中を流れる。
【０００５】さらに、図１の従来の回路は、入力信号と
出力信号の間で大きな遅延の変動または分散を示し、そ
の結果、入力信号の立上りと立下りのどちらの場合にも
出力信号の２つの位相間の信号対称性が悪くなることが
認識されている。
出力信号の間で大きな遅延の変動または分散を示し、そ
の結果、入力信号の立上りと立下りのどちらの場合にも
出力信号の２つの位相間の信号対称性が悪くなることが
認識されている。
【０００６】
【発明が解決しようとする課題】本発明の主目的は、静
止状態でほとんどＤＣ電流を消費しない、低電力ＴＴＬ
／ＣＭＯＳレシーバ回路を提供することにある。
止状態でほとんどＤＣ電流を消費しない、低電力ＴＴＬ
／ＣＭＯＳレシーバ回路を提供することにある。
【０００７】本発明の他の目的は、入力信号と出力信号
の間での遅延の変動が最小の、低電力ＴＴＬ／ＣＭＯＳ
レシーバ回路を提供することにある。
の間での遅延の変動が最小の、低電力ＴＴＬ／ＣＭＯＳ
レシーバ回路を提供することにある。
【０００８】
【課題を解決するための手段】本明細書で開示するＴＴ
Ｌ／ＣＭＯＳレシーバ回路は、フィードバック・ループ
を使用して、入力信号が高レベルのときにレシーバ回路
の入力段を流れるＤＣ電流を減少させる。さらに、交流
消費量も改善するが、その程度はそれほどではない。最
後に、入力信号と出力信号の間の遅延の変動を減少さ
せ、したがって、出力信号の真位相と補位相の間の対称
性を改善する。
Ｌ／ＣＭＯＳレシーバ回路は、フィードバック・ループ
を使用して、入力信号が高レベルのときにレシーバ回路
の入力段を流れるＤＣ電流を減少させる。さらに、交流
消費量も改善するが、その程度はそれほどではない。最
後に、入力信号と出力信号の間の遅延の変動を減少さ
せ、したがって、出力信号の真位相と補位相の間の対称
性を改善する。
【０００９】この新規なＴＴＬ／ＣＭＯＳレシーバ回路
は、第１の供給電圧と第２の供給電圧の間でバイアスさ
れる。このレシーバ回路はまず、２つの相補形ＦＥＴ回
路から形成され、その間に中間ＮＦＥＴが結合され、そ
れによって第１及び第２の共通ノードを定義する、標準
のインバータからなる第１の入力段を含む。第２段は、
直列に接続されたＮＦＥＴとＰＦＥＴから形成され、そ
の間に第３の共通出力ノードが結合され、そのＮＦＥＴ
とＰＦＥＴのゲート電極がそれぞれ第１及び第２の共通
ノードの電位によって駆動される。上記第３の共通ノー
ドは、プルダウンＮＦＥＴと直列に取り付けられたプル
アップＰＦＥＴのゲート電極に接続され、したがってこ
のＮＦＥＴとＰＦＥＴの間に第４の共通ノードを定義
し、この第４の共通ノードは、第１のフィードバック・
ループ接続によって入力段中の上記中間ＮＦＥＴのゲー
ト電極に接続されている。上記プルダウンＮＦＥＴのゲ
ートは、第１段の上記インバータの共通ゲートに接続さ
れている。フィードバックＰＦＥＴデバイスは、上記第
３の共通ノードと上記第１の供給電源の間に接続され、
そのゲート電極は上記第４の共通ノードに接続されてい
る。このプルアップＰＦＥＴ、プルダウンＮＦＥＴ、フ
ィードバックＰＦＥＴデバイスが第３段を構成する。
は、第１の供給電圧と第２の供給電圧の間でバイアスさ
れる。このレシーバ回路はまず、２つの相補形ＦＥＴ回
路から形成され、その間に中間ＮＦＥＴが結合され、そ
れによって第１及び第２の共通ノードを定義する、標準
のインバータからなる第１の入力段を含む。第２段は、
直列に接続されたＮＦＥＴとＰＦＥＴから形成され、そ
の間に第３の共通出力ノードが結合され、そのＮＦＥＴ
とＰＦＥＴのゲート電極がそれぞれ第１及び第２の共通
ノードの電位によって駆動される。上記第３の共通ノー
ドは、プルダウンＮＦＥＴと直列に取り付けられたプル
アップＰＦＥＴのゲート電極に接続され、したがってこ
のＮＦＥＴとＰＦＥＴの間に第４の共通ノードを定義
し、この第４の共通ノードは、第１のフィードバック・
ループ接続によって入力段中の上記中間ＮＦＥＴのゲー
ト電極に接続されている。上記プルダウンＮＦＥＴのゲ
ートは、第１段の上記インバータの共通ゲートに接続さ
れている。フィードバックＰＦＥＴデバイスは、上記第
３の共通ノードと上記第１の供給電源の間に接続され、
そのゲート電極は上記第４の共通ノードに接続されてい
る。このプルアップＰＦＥＴ、プルダウンＮＦＥＴ、フ
ィードバックＰＦＥＴデバイスが第３段を構成する。
【００１０】このレシーバ回路はさらに、直接に接続さ
れた２つの能動相補形ＦＥＴデバイスからなり、その間
に結合された第５の共通ノードを定義する、プルアップ
回路を含んでいる。能動ＮＦＥＴは、抵抗接続されたＰ
ＦＥＴによって負荷される。そのゲート電極は、第２の
フィードバック・ループを介して上記第３の共通ノード
に接続されている。一方、能動ＰＦＥＴデバイスは、そ
のドレイン領域が上記第１の共通ノードに接続されてい
る。この３個のＦＥＴデバイスが、ＴＴＬ／ＣＭＯＳレ
シーバ回路の第４段を構成する。入力端子で受け取った
入力信号は、上記の能動ＰＦＥＴのゲート電極と、第１
段の上記インバータの共通ゲート電極とに印加される。
れた２つの能動相補形ＦＥＴデバイスからなり、その間
に結合された第５の共通ノードを定義する、プルアップ
回路を含んでいる。能動ＮＦＥＴは、抵抗接続されたＰ
ＦＥＴによって負荷される。そのゲート電極は、第２の
フィードバック・ループを介して上記第３の共通ノード
に接続されている。一方、能動ＰＦＥＴデバイスは、そ
のドレイン領域が上記第１の共通ノードに接続されてい
る。この３個のＦＥＴデバイスが、ＴＴＬ／ＣＭＯＳレ
シーバ回路の第４段を構成する。入力端子で受け取った
入力信号は、上記の能動ＰＦＥＴのゲート電極と、第１
段の上記インバータの共通ゲート電極とに印加される。
【００１１】最後に、反転バッファを、標準通り上記第
３の共通ノード及び第４の共通ノードに接続して、それ
ぞれの出力端子で緩衝された補出力信号と真出力信号を
伝えるようにすることが好ましい。
３の共通ノード及び第４の共通ノードに接続して、それ
ぞれの出力端子で緩衝された補出力信号と真出力信号を
伝えるようにすることが好ましい。
【００１２】本発明の特徴であると考えられる新規な諸
特徴は、頭記の特許請求の範囲に記載されている。しか
し、本発明自体ならびにその他の目的及び利点は、下記
の例として示した好ましい実施例の詳しい記載を添付の
図面と併せ参照すれば最もよく理解できよう。
特徴は、頭記の特許請求の範囲に記載されている。しか
し、本発明自体ならびにその他の目的及び利点は、下記
の例として示した好ましい実施例の詳しい記載を添付の
図面と併せ参照すれば最もよく理解できよう。
【００１３】
【実施例】図２に本発明の新規なＴＴＬ／ＣＭＯＳレシ
ーバ回路１５の概略図を示す。このレシーバ回路は、第
１の供給電圧ＶＨと第２の供給電圧ＧＮＤの間でバイア
スされている。入力段１６は、３個のＦＥＴデバイスＰ
１、Ｎ１、Ｎ２からなる。ＦＥＴデバイスＰ１とＮ１は
インバータを形成し、その間に上記ＮＦＥＴ Ｎ２が結
合され、それによって２つの共通ノードＣとＤを定義し
ている。入力端子１７で受け取った入力信号Ｖｉｎが、
上記インバータの共通ゲート電極に印加される。第２段
１８は、直列に接続された２個のＦＥＴデバイスＰ２と
Ｎ４からなり、その間に共通ノードＥが結合されてい
る。ＦＥＴデバイスＮ４とＰ２のゲート電極は、それぞ
れ上記ノードＣ及びＤに接続されている。第３段１９
は、ＦＥＴデバイスＰ３、Ｐ４、Ｎ５からなる。プルア
ップＦＥＴデバイスＰ３とプルダウンＦＥＴデバイスＮ
５が直列に接続され、その間に共通ノードＦが結合され
ている。ノードＦの電位が第１のフィードバック・ルー
プ接続２０を介してＮＦＥＴＮ２を制御し、ＮＦＥＴ
Ｎ５のゲート電極は入力端子１７に接続されている。フ
ィードバックＰＦＥＴ Ｐ４がノードＥとＶＨの間に接
続され、そのゲート電極がノードＦに結合されている。
レシーバ回路１５はさらに、プルアップ回路２１を含ん
でいる。このプルアップ回路２１はレシーバ回路の第４
段を形成し、直列と接続されたＦＥＴデバイスＰ５、Ｐ
６、Ｎ６からなる。ＮＦＥＴ Ｎ６は抵抗装着されたＰ
ＦＥＴ Ｐ６によって負荷され、そのゲート電極が第２
のフィードバック・ループ接続２２を介してノードＥの
電位によって駆動される。ＦＥＴデバイスＮ６とＰ５の
間の共通ノードはＧである。
ーバ回路１５の概略図を示す。このレシーバ回路は、第
１の供給電圧ＶＨと第２の供給電圧ＧＮＤの間でバイア
スされている。入力段１６は、３個のＦＥＴデバイスＰ
１、Ｎ１、Ｎ２からなる。ＦＥＴデバイスＰ１とＮ１は
インバータを形成し、その間に上記ＮＦＥＴ Ｎ２が結
合され、それによって２つの共通ノードＣとＤを定義し
ている。入力端子１７で受け取った入力信号Ｖｉｎが、
上記インバータの共通ゲート電極に印加される。第２段
１８は、直列に接続された２個のＦＥＴデバイスＰ２と
Ｎ４からなり、その間に共通ノードＥが結合されてい
る。ＦＥＴデバイスＮ４とＰ２のゲート電極は、それぞ
れ上記ノードＣ及びＤに接続されている。第３段１９
は、ＦＥＴデバイスＰ３、Ｐ４、Ｎ５からなる。プルア
ップＦＥＴデバイスＰ３とプルダウンＦＥＴデバイスＮ
５が直列に接続され、その間に共通ノードＦが結合され
ている。ノードＦの電位が第１のフィードバック・ルー
プ接続２０を介してＮＦＥＴＮ２を制御し、ＮＦＥＴ
Ｎ５のゲート電極は入力端子１７に接続されている。フ
ィードバックＰＦＥＴ Ｐ４がノードＥとＶＨの間に接
続され、そのゲート電極がノードＦに結合されている。
レシーバ回路１５はさらに、プルアップ回路２１を含ん
でいる。このプルアップ回路２１はレシーバ回路の第４
段を形成し、直列と接続されたＦＥＴデバイスＰ５、Ｐ
６、Ｎ６からなる。ＮＦＥＴ Ｎ６は抵抗装着されたＰ
ＦＥＴ Ｐ６によって負荷され、そのゲート電極が第２
のフィードバック・ループ接続２２を介してノードＥの
電位によって駆動される。ＦＥＴデバイスＮ６とＰ５の
間の共通ノードはＧである。
【００１４】ノードＦとＥで発生した信号が、２個の従
来型ＣＭＯＳインバータＩ６とＩ５を駆動し、これらの
インバータはそれぞれ出力端子２３と２４で出力信号の
緩衝された真位相Ｖｏｕｔと補位相バーＶｏｕｔを伝え
る。静止状態のとき、図２に示した新規なＴＴＬ／ＣＭ
ＯＳレシーバ回路の動作は次のようになる。
来型ＣＭＯＳインバータＩ６とＩ５を駆動し、これらの
インバータはそれぞれ出力端子２３と２４で出力信号の
緩衝された真位相Ｖｏｕｔと補位相バーＶｏｕｔを伝え
る。静止状態のとき、図２に示した新規なＴＴＬ／ＣＭ
ＯＳレシーバ回路の動作は次のようになる。
【００１５】入力信号Ｖｉｎが低のとき、ＮＦＥＴ Ｎ
１とＮ５はカットオフされるが、ＰＦＥＴ Ｐ１とＰ５
は完全にオンになる。ＮＦＥＴ Ｎ５がカットオフされ
るため、ノードＦの電位は高であり、それによってＮＦ
ＥＴ Ｎ２がフィードバック・ループ２０を介してオン
になり、ＮＦＥＴ Ｎ４を導通させる。その結果、ノー
ドＥの電位は低になる。ノードＥの低電位によって、フ
ィードバック・ループ２２を介してＮＦＥＴ Ｎ６がカ
ットオフされる。したがって、ノードＣの電位は、ノー
ドＤの電位と等しく、すなわちＶＨ（ＰＦＥＴ Ｐ１が
オン）からＮＦＥＴ Ｎ２中へのＶＴ降下を引いた差に
等しいので、高となる。ＰＦＥＴ Ｐ５が導通している
ので、ノードＧの電位はノードＣの電位に等しい。ノー
ドＤの電位によってＰＦＥＴ Ｐ２はカットオフされ、
ＮＦＥＴ Ｎ４はノードＥをＧＮＤにクランプする。こ
れは、ＮＦＥＴ Ｎ６がオフになり、ＰＦＥＴ Ｐ３が
オンになり、上記のようにノードＦの電位が高になるこ
とを示唆している。
１とＮ５はカットオフされるが、ＰＦＥＴ Ｐ１とＰ５
は完全にオンになる。ＮＦＥＴ Ｎ５がカットオフされ
るため、ノードＦの電位は高であり、それによってＮＦ
ＥＴ Ｎ２がフィードバック・ループ２０を介してオン
になり、ＮＦＥＴ Ｎ４を導通させる。その結果、ノー
ドＥの電位は低になる。ノードＥの低電位によって、フ
ィードバック・ループ２２を介してＮＦＥＴ Ｎ６がカ
ットオフされる。したがって、ノードＣの電位は、ノー
ドＤの電位と等しく、すなわちＶＨ（ＰＦＥＴ Ｐ１が
オン）からＮＦＥＴ Ｎ２中へのＶＴ降下を引いた差に
等しいので、高となる。ＰＦＥＴ Ｐ５が導通している
ので、ノードＧの電位はノードＣの電位に等しい。ノー
ドＤの電位によってＰＦＥＴ Ｐ２はカットオフされ、
ＮＦＥＴ Ｎ４はノードＥをＧＮＤにクランプする。こ
れは、ＮＦＥＴ Ｎ６がオフになり、ＰＦＥＴ Ｐ３が
オンになり、上記のようにノードＦの電位が高になるこ
とを示唆している。
【００１６】入力信号Ｖｉｎが高のときは、ＮＦＥＴ
Ｎ１とＮ５がオンになる。したがってノードＣとＦはＧ
ＮＤに結合される。これは、ＰＦＥＴ Ｐ４がオンにな
り、ノードＥを高レベルＶＨに保持することを示唆して
いる。ＮＦＥＴ Ｎ６がフィードバック・ループ２２を
介してオンになり、ＮＦＥＴ Ｎ２がフィードバック・
ループ２０を介してオフになる。したがって、入力段１
６のインバータはそのノードＣとＤが遮断される。ノー
ドＤはＰＦＥＴ Ｐ１を介してＶＨに保持される。ＰＦ
ＥＴ Ｐ１は、入力信号Ｖｉｎがそれを完全にオフにす
るほど高くないため、導通している。第４段２１では、
各ＦＥＴデバイスが導通しているが、ＰＦＥＴ Ｐ５は
ＶｉｎからノードＧの電位を引いた差に等しい低Ｖｇｓ
しかもたず、したがって入力段１６中のＤＣ電流を制限
する。
Ｎ１とＮ５がオンになる。したがってノードＣとＦはＧ
ＮＤに結合される。これは、ＰＦＥＴ Ｐ４がオンにな
り、ノードＥを高レベルＶＨに保持することを示唆して
いる。ＮＦＥＴ Ｎ６がフィードバック・ループ２２を
介してオンになり、ＮＦＥＴ Ｎ２がフィードバック・
ループ２０を介してオフになる。したがって、入力段１
６のインバータはそのノードＣとＤが遮断される。ノー
ドＤはＰＦＥＴ Ｐ１を介してＶＨに保持される。ＰＦ
ＥＴ Ｐ１は、入力信号Ｖｉｎがそれを完全にオフにす
るほど高くないため、導通している。第４段２１では、
各ＦＥＴデバイスが導通しているが、ＰＦＥＴ Ｐ５は
ＶｉｎからノードＧの電位を引いた差に等しい低Ｖｇｓ
しかもたず、したがって入力段１６中のＤＣ電流を制限
する。
【００１７】図２の回路１５の動的動作は、図３及び図
４に示す波形を参照すればよりよく理解できよう。図３
及び図４は、それぞれ入力信号Ｖｉｎの立上り及び立下
りの際の様々な内部ノード／端子における電位／信号を
示したものである。
４に示す波形を参照すればよりよく理解できよう。図３
及び図４は、それぞれ入力信号Ｖｉｎの立上り及び立下
りの際の様々な内部ノード／端子における電位／信号を
示したものである。
【００１８】図３に移ると、入力信号の立上りが発生し
たとき、ＮＦＥＴ Ｎ２がオンになって、（ＮＦＥＴ
Ｎ２）を介してノードＣとＤを放電させる。ＰＦＥＴ
Ｐ３がオンであるため、ノードＦの電位はゆっくりと低
下する。ノードＣとＤの電位が十分に低くなったとき、
ノードＥの電位が上昇して、ＮＦＥＴ Ｎ６をオンにす
る。ノードＧの信号は、ＰＦＥＴ Ｐ５とＮＦＥＴ Ｎ
１を介してゆっくり下降し始めていたが、このときＰＦ
ＥＴ Ｐ６とＮＦＥＴ Ｎ６を介して約３．５ボルトに
保持される。入力信号が高のときは、その結果ＰＦＥＴ
Ｐ５のＶｇｓ電圧が低となり、それによって上記のよ
うに第１段のＮＦＥＴ Ｎ１中のＤＣ電流が減少する。
ノードＥの電位がＶＨ−ＶＴ（Ｐ３）に達したとき、第
３段のＰＦＥＴ Ｐ３がオフになり、それによってＮＦ
ＥＴ Ｎ５を介するノードＦの電位の下降を加速し、入
力段のＮＦＥＴ Ｎ２をカットオフする。その結果、ノ
ードＤの電位は下降を停止し、ＰＦＥＴ Ｐ１を介して
ＶＨに戻る。したがって、立上りの終わりに、ＦＥＴデ
バイスＰ２とＮ４はオフになり、ＰＦＥＴ Ｐ４はオン
であり、それによってノードＥのレベルが高になる。立
上りの終わりに、ノードＣとＦの電位は低であり、ノー
ドＤとＥの電位は高である。ＰＦＥＴ Ｐ５はＶＨ−
１．５ＶとＧＮＤにあるノードＣとの間でバイアスさ
れ、その結果、Ｖｇｓ（Ｐ５）＝１．３Ｖとなることに
留意されたい。これは、上記のＶｇｓ（Ｐ^Ｏ）＝２．
８Ｖと比較される。
たとき、ＮＦＥＴ Ｎ２がオンになって、（ＮＦＥＴ
Ｎ２）を介してノードＣとＤを放電させる。ＰＦＥＴ
Ｐ３がオンであるため、ノードＦの電位はゆっくりと低
下する。ノードＣとＤの電位が十分に低くなったとき、
ノードＥの電位が上昇して、ＮＦＥＴ Ｎ６をオンにす
る。ノードＧの信号は、ＰＦＥＴ Ｐ５とＮＦＥＴ Ｎ
１を介してゆっくり下降し始めていたが、このときＰＦ
ＥＴ Ｐ６とＮＦＥＴ Ｎ６を介して約３．５ボルトに
保持される。入力信号が高のときは、その結果ＰＦＥＴ
Ｐ５のＶｇｓ電圧が低となり、それによって上記のよ
うに第１段のＮＦＥＴ Ｎ１中のＤＣ電流が減少する。
ノードＥの電位がＶＨ−ＶＴ（Ｐ３）に達したとき、第
３段のＰＦＥＴ Ｐ３がオフになり、それによってＮＦ
ＥＴ Ｎ５を介するノードＦの電位の下降を加速し、入
力段のＮＦＥＴ Ｎ２をカットオフする。その結果、ノ
ードＤの電位は下降を停止し、ＰＦＥＴ Ｐ１を介して
ＶＨに戻る。したがって、立上りの終わりに、ＦＥＴデ
バイスＰ２とＮ４はオフになり、ＰＦＥＴ Ｐ４はオン
であり、それによってノードＥのレベルが高になる。立
上りの終わりに、ノードＣとＦの電位は低であり、ノー
ドＤとＥの電位は高である。ＰＦＥＴ Ｐ５はＶＨ−
１．５ＶとＧＮＤにあるノードＣとの間でバイアスさ
れ、その結果、Ｖｇｓ（Ｐ５）＝１．３Ｖとなることに
留意されたい。これは、上記のＶｇｓ（Ｐ^Ｏ）＝２．
８Ｖと比較される。
【００１９】次に、図４に照らして入力信号の立上りの
効果を考える。それが発生したとき、まずＮＦＥＴデバ
イスＮ１とＮ５がオフになり、その間ＰＦＥＴ Ｐ５は
ゆっくりとオンになって、ノードＣの電位の上昇を助け
る。ノードＣの電位が十分に高くなると、ＰＦＥＴ Ｐ
４はノードＥの電位を高レベルに維持するのに十分なほ
ど強くないため、ノードＥの電位がＮＦＥＴ Ｎ４を介
して下降する。ノードＥの電位が十分に低くなったと
き、ＰＦＥＴ Ｐ３がオンになり、それによってノード
ＦがＶＨに向けてプルアップされ、したがってＰＦＥＴ
Ｐ４をカットオフし、それによってノードＥの電位の
下降が加速される。ノードＦの電位上昇によってＮＦＥ
Ｔ Ｎ２もオンになり、ＰＦＥＴ Ｐ１を介するノード
Ｃの電位の上昇を助ける。少し負側に行き過ぎた後、Ｎ
ＦＥＴ Ｎ２がオンになったことにより、ノードＤの電
位がＰＦＥＴ Ｐ１によって高に保持される。ノードＧ
の電位はＰＦＥＴ Ｐ５を介してノードＣの電位に等し
くなる。立上りの終わりに、ノードＣ、Ｄ、Ｆの電位は
高であり、ノードＥの電位は低である。
効果を考える。それが発生したとき、まずＮＦＥＴデバ
イスＮ１とＮ５がオフになり、その間ＰＦＥＴ Ｐ５は
ゆっくりとオンになって、ノードＣの電位の上昇を助け
る。ノードＣの電位が十分に高くなると、ＰＦＥＴ Ｐ
４はノードＥの電位を高レベルに維持するのに十分なほ
ど強くないため、ノードＥの電位がＮＦＥＴ Ｎ４を介
して下降する。ノードＥの電位が十分に低くなったと
き、ＰＦＥＴ Ｐ３がオンになり、それによってノード
ＦがＶＨに向けてプルアップされ、したがってＰＦＥＴ
Ｐ４をカットオフし、それによってノードＥの電位の
下降が加速される。ノードＦの電位上昇によってＮＦＥ
Ｔ Ｎ２もオンになり、ＰＦＥＴ Ｐ１を介するノード
Ｃの電位の上昇を助ける。少し負側に行き過ぎた後、Ｎ
ＦＥＴ Ｎ２がオンになったことにより、ノードＤの電
位がＰＦＥＴ Ｐ１によって高に保持される。ノードＧ
の電位はＰＦＥＴ Ｐ５を介してノードＣの電位に等し
くなる。立上りの終わりに、ノードＣ、Ｄ、Ｆの電位は
高であり、ノードＥの電位は低である。
【００２０】レシーバ回路１５は、ＣＭＯＳ独立型スタ
ティック・ランダム・アクセス・メモリ（ＳＲＡＭ）チ
ップ用に設計されている。標準のモデルを使ったシミュ
レーションを行って、先端ＣＭＯＳ技術で実施した図１
と図２のレシーバ回路の性能を比較した。各ＦＥＴデバ
イスについて、寄生ドレイン−基板キャパシタンスと寄
生ソース−基板キャパシタンスを加えた。出力端子には
同じＲＣ構造で負荷をかけた。ＤＣ電流消費量、ＡＣ電
流消費量、及び入力信号と出力信号の間の遅延に関する
比較の結果を、下記に示す。公称のケースに加えて、最
善のケース及び最悪のケースにも比較を拡張した。とい
うのは、前者のケースの方が後者のケースよりも改善が
著しいことがあるためである。
ティック・ランダム・アクセス・メモリ（ＳＲＡＭ）チ
ップ用に設計されている。標準のモデルを使ったシミュ
レーションを行って、先端ＣＭＯＳ技術で実施した図１
と図２のレシーバ回路の性能を比較した。各ＦＥＴデバ
イスについて、寄生ドレイン−基板キャパシタンスと寄
生ソース−基板キャパシタンスを加えた。出力端子には
同じＲＣ構造で負荷をかけた。ＤＣ電流消費量、ＡＣ電
流消費量、及び入力信号と出力信号の間の遅延に関する
比較の結果を、下記に示す。公称のケースに加えて、最
善のケース及び最悪のケースにも比較を拡張した。とい
うのは、前者のケースの方が後者のケースよりも改善が
著しいことがあるためである。
【００２１】それぞれ最善のケース、公称のケース、最
悪のケースのパラメータに関して定義された、下記の動
作条件を採用した。 最善のケース：ＶＨ＝５．５ボルト、温度＝１５℃ 公称のケース：ＶＨ＝５．０ボルト、温度＝５０℃ 最悪のケース：ＶＨ＝４．５ボルト、温度＝８５℃
悪のケースのパラメータに関して定義された、下記の動
作条件を採用した。 最善のケース：ＶＨ＝５．５ボルト、温度＝１５℃ 公称のケース：ＶＨ＝５．０ボルト、温度＝５０℃ 最悪のケース：ＶＨ＝４．５ボルト、温度＝８５℃
【００２２】１）直流消費量と交流消費量 下記の表１に、従来型のレシーバ回路１０及び本発明に
よる新規なレシーバ回路１５に関する、ＡＣ電流Ｉａｃ
とＤＣ電流Ｉｄｃ（単位ｍ／ｇ）を示す。レシーバ回路
が消費するＤＣ電流Ｉｄｃを、最善のケース、公称のケ
ース、最悪のケースで、高レベル（すなわちＶｉｎ＝
２．２Ｖ）の入力信号について測定した。ＡＣ電流Ｉａ
ｃは、その振幅がＴＴＬ標準の低レベル（０．８Ｖ）と
高レベル（２．２Ｖ）の間で変動する、４０ＭＨｚの信
号を用いて測定した。
よる新規なレシーバ回路１５に関する、ＡＣ電流Ｉａｃ
とＤＣ電流Ｉｄｃ（単位ｍ／ｇ）を示す。レシーバ回路
が消費するＤＣ電流Ｉｄｃを、最善のケース、公称のケ
ース、最悪のケースで、高レベル（すなわちＶｉｎ＝
２．２Ｖ）の入力信号について測定した。ＡＣ電流Ｉａ
ｃは、その振幅がＴＴＬ標準の低レベル（０．８Ｖ）と
高レベル（２．２Ｖ）の間で変動する、４０ＭＨｚの信
号を用いて測定した。
【表１】 Ｉｄｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース 回路１０ １．８５ ０．９７ ０．４６ 回路１５ ０．２９ ０．０９ ０．００５ Ｉａｃ（ｍＡ） 最善のケース 公称のケース 最悪のケース 回路１０ １．５６ ０．９７ ０．６３ 回路１５ ０．９１ ０．６０ ０．４５
【００２３】これらの値は、最善のケースの条件で、レ
シーバ回路１５が最大ＤＣ電流を１／６に減らすことを
示している。この値は、公称のケース及び最悪のケース
の条件ではさらに大きくなる。さらに、レシーバ回路１
５はＡＣ電流の消費量も約３０〜４０％減らす。
シーバ回路１５が最大ＤＣ電流を１／６に減らすことを
示している。この値は、公称のケース及び最悪のケース
の条件ではさらに大きくなる。さらに、レシーバ回路１
５はＡＣ電流の消費量も約３０〜４０％減らす。
【００２４】入力信号Ｖｉｎが低レベル（Ｖｉｎ＝０．
８Ｖ）のときは、２つのレシーバ回路１０及び１５のＤ
Ｃ電流は同じ程度の大きさ、すなわち４０〜８０μＡで
あり、無視できる。
８Ｖ）のときは、２つのレシーバ回路１０及び１５のＤ
Ｃ電流は同じ程度の大きさ、すなわち４０〜８０μＡで
あり、無視できる。
【００２５】２）遅延変動及び信号対称性 下記の表２に、図１の回路１０と図２の回路１５の遅延
及び信号対称性の比較結果を示す。
及び信号対称性の比較結果を示す。
【００２６】表２には、入力信号Ｖｉｎの立上り（０．
８Ｖから２．２Ｖへ）時の遅延Ｄｅｌａｙ↑と立下り
（２．２Ｖから０．８Ｖへ）時の遅延Ｄｅｌａｙ↓を示
す。遅延は、入力中間スイング（１．５Ｖ）と、真出力
信号Ｖｏｕｔと補出力信号バーＶｏｕｔの交点との間で
測定した。２つのレシーバ回路１０と１５の違いを強調
するため、交点での電圧の値を立上りと立下りについて
も示した。表２ではこれらをそれぞれＶ（Ｘｐｏｉｎｔ
↑）及びＶ（Ｘｐｏｉｎｔ↓）で示してある。
８Ｖから２．２Ｖへ）時の遅延Ｄｅｌａｙ↑と立下り
（２．２Ｖから０．８Ｖへ）時の遅延Ｄｅｌａｙ↓を示
す。遅延は、入力中間スイング（１．５Ｖ）と、真出力
信号Ｖｏｕｔと補出力信号バーＶｏｕｔの交点との間で
測定した。２つのレシーバ回路１０と１５の違いを強調
するため、交点での電圧の値を立上りと立下りについて
も示した。表２ではこれらをそれぞれＶ（Ｘｐｏｉｎｔ
↑）及びＶ（Ｘｐｏｉｎｔ↓）で示してある。
【表２】 図１の回路１０ 最善のケース 公称のケース 最悪のケース Ｄｅｌａｙ↑ ２．７３ ｎｓ ２．７０ ｎｓ ２．８１ ｎｓ Ｄｅｌａｙ↓ １．６１ ｎｓ ２．３３ ｎｓ ３．４３ ｎｓ Ｖ（Ｘｐｏｉｎｔ↑） ４．２６ Ｖ ３．８２ Ｖ ３．４１ Ｖ Ｖ（Ｘｐｏｉｎｔ↓） １．８８ Ｖ １．５８ Ｖ １．３７ Ｖ 図２の回路１５ 最善のケース 公称のケース 最悪のケース Ｄｅｌａｙ↑ ２．３５ ｎｓ ２．７２ ｎｓ ３．２７ ｎｓ Ｄｅｌａｙ↓ １．５８ ｎｓ ２．１２ ｎｓ ３．３１ ｎｓ Ｖ（Ｘｐｏｉｎｔ↑） １．８８ Ｖ ２．０２ Ｖ ２．１４ Ｖ Ｖ（Ｘｐｏｉｎｔ↓） １．７６ Ｖ ２．６５ Ｖ ２．８２ Ｖ
【００２７】表２から明らかな通り、レシーバ回路１５
は、レシーバ回路１０に比べて立上り遅延と立下り遅延
の間の変動または分散が小さい。レシーバ回路１５は、
遅延の変動が減少し、その最大値が少し改善されてい
る。たとえば、レシーバ回路１０では、最大遅延変動値
は約１．１２ナノ秒であり、レシーバ回路１５では０．
７７ナノ秒である（どちらも最善のケースの条件）。最
後に、表２から明らかな通り、レシーバ回路１５は、出
力位相の対称性も高い。図１の従来型のレシーバ回路
は、真出力信号と補出力信号の不整合から、交点での電
圧が異なる。最大の差値は、レシーバ回路１０では最善
のケースの条件で２．３６Ｖであり、レシーバ回路１５
では（最悪のケースの条件で）０．６８Ｖである。交点
での電圧値が高いことは、出力信号がオーバーラップし
ていることを示唆し、たとえば、ＳＲＡＭチップにおけ
るデコーダの選択が多岐にわたって可能となる。表２の
値から、図３及び４に示すように遷移のタイプ（立上り
か立下りか）にかかわらず、出力信号の両方の位相の良
好な対称性が確認される。
は、レシーバ回路１０に比べて立上り遅延と立下り遅延
の間の変動または分散が小さい。レシーバ回路１５は、
遅延の変動が減少し、その最大値が少し改善されてい
る。たとえば、レシーバ回路１０では、最大遅延変動値
は約１．１２ナノ秒であり、レシーバ回路１５では０．
７７ナノ秒である（どちらも最善のケースの条件）。最
後に、表２から明らかな通り、レシーバ回路１５は、出
力位相の対称性も高い。図１の従来型のレシーバ回路
は、真出力信号と補出力信号の不整合から、交点での電
圧が異なる。最大の差値は、レシーバ回路１０では最善
のケースの条件で２．３６Ｖであり、レシーバ回路１５
では（最悪のケースの条件で）０．６８Ｖである。交点
での電圧値が高いことは、出力信号がオーバーラップし
ていることを示唆し、たとえば、ＳＲＡＭチップにおけ
るデコーダの選択が多岐にわたって可能となる。表２の
値から、図３及び４に示すように遷移のタイプ（立上り
か立下りか）にかかわらず、出力信号の両方の位相の良
好な対称性が確認される。
【００２８】３）ヒステリシス及びＤＣノイズ・マージ
ン ２つのレシーバ回路１０及び１５はどちらも、同じよう
なヒステリシス値（約５００ｍＶ）及びＤＣノイズ・マ
ージン（外部条件と入力電圧値に応じて７００〜１２０
０ｍＶ）を示す。図２のレシーバ回路１５は、電圧消費
量の低いことが極めて大切な、メモリ・チップ、ＡＳＩ
Ｃチップ、またはカスタム・チップ中で、従来型のＴＴ
Ｌ−ＣＭＯＳレシーバの代わりに使用すると有利であ
る。特に、低電力の応用例でますます使用されることが
多くなってきているＳＲＡＭチップは、図２のレシーバ
回路１５を利用して、チップの全ＤＣ電流を減少させる
ことができる。
ン ２つのレシーバ回路１０及び１５はどちらも、同じよう
なヒステリシス値（約５００ｍＶ）及びＤＣノイズ・マ
ージン（外部条件と入力電圧値に応じて７００〜１２０
０ｍＶ）を示す。図２のレシーバ回路１５は、電圧消費
量の低いことが極めて大切な、メモリ・チップ、ＡＳＩ
Ｃチップ、またはカスタム・チップ中で、従来型のＴＴ
Ｌ−ＣＭＯＳレシーバの代わりに使用すると有利であ
る。特に、低電力の応用例でますます使用されることが
多くなってきているＳＲＡＭチップは、図２のレシーバ
回路１５を利用して、チップの全ＤＣ電流を減少させる
ことができる。
【図１】ＴＴＬレベルの入力信号からＣＭＯＳレベルの
真出力信号と補出力信号を生成する、従来型のＴＴＬ／
ＣＭＯＳレシーバ回路を示す図である。
真出力信号と補出力信号を生成する、従来型のＴＴＬ／
ＣＭＯＳレシーバ回路を示す図である。
【図２】やはりＴＴＬレベルの入力信号からＣＭＯＳレ
ベルの真出力信号と補出力信号を生成する、本発明の新
規なＴＴＬ／ＣＭＯＳレシーバ回路を示す図である。
ベルの真出力信号と補出力信号を生成する、本発明の新
規なＴＴＬ／ＣＭＯＳレシーバ回路を示す図である。
【図３】ＴＴＬ入力信号の入力立上りに関する、図２の
新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／
端子における信号波形を示す図である。
新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／
端子における信号波形を示す図である。
【図４】ＴＴＬ入力信号の入力立下りに関する、図２の
新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／
端子における信号波形を示す図である。
新規なＴＴＬ／ＣＭＯＳレシーバ回路の様々なノード／
端子における信号波形を示す図である。
１５ ＴＴＬ／ＣＭＯＳレシーバ回路 １６ 第１段（入力段） １７ 入力端子 １８ 第２段 １９ 第３段 ２０ 第１フィードバック・ループ ２１ プルアップ回路 ２２ 第２フィードバック・ループ ２３ 出力端子 ２４ 出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9054−4Ｍ Ｈ０１Ｌ 27/08 ３２１ Ｌ (72)発明者 フィリップ・ジラール フランス共和国91100、コルベイユ＝エッ ソン、リュー・ドフィーユ71、エイ２号
Claims (2)
- 【請求項１】ＴＴＬ入力信号レベルを変換するために第
１供給電圧と第２供給電圧の間でバイアスされたＣＭＯ
Ｓレシーバ回路であって、 共通のゲート電極を有する２個の相補形ＦＥＴデバイス
（Ｎ１，Ｐ１）と、その間の中間ＮＦＥＴ（Ｎ２）と、
これら間に形成された第１共通ノード及び第２共通ノー
ド（Ｃ，Ｄ）を有する、インバータからなる第１の入力
段（１６）と、 直列に接続されたＮＦＥＴ（Ｎ４）とＰＦＥＴ（Ｐ２）
から形成され、その間に第３の共通ノード（Ｅ）が結合
され、上記ＮＦＥＴ及びＰＦＥＴのゲート電極がそれぞ
れ上記第１及び第２共通ノードの電位によって駆動され
る、第２段（１８）と、 ＮＦＥＴ（Ｎ５）と直列に接続されたＰＦＥＴ（Ｐ３）
を備え、その間に第４の共通ノード（Ｆ）が結合され、
上記第４の共通ノードは第１のフィードバック・ループ
接続によって、上記第１の入力段中の上記中間ＮＦＥＴ
（Ｎ２）のゲート電極に接続され、上記ＮＦＥＴ（Ｎ
５）のゲートは上記インバータの共通ゲートに接続さ
れ、上記第３の共通ノードは上記ＰＦＥＴ（Ｐ３）のゲ
ート電極に接続され、さらに上記第３の共通ノードと上
記第１の供給電圧の間に接続されたＰＦＥＴ（Ｐ４）を
備え、そのゲート電極が上記第４の共通ノードに接続さ
れた、第３段（１９）と、 直列に接続され、第５の共通ノード（Ｇ）を形成する２
つの能動相補形ＦＥＴデバイス（Ｐ５，Ｎ６）から構成
され、能動ＮＦＥＴ（Ｎ６）は抵抗接続されたＰＦＥＴ
（Ｐ６）によって負荷され、そのゲート電極が第２のフ
ィードバック・ループされて上記第３の共通ノードに接
続され、能動ＰＦＥＴデバイス（Ｐ５）のドレイン／ソ
ース領域が上記第１の共通ノードに接続され、またその
ゲート電極が上記インバータの共通ゲート電極に接続さ
れた、第４段（２１）と、 上記インバータの共通ゲート電極に接続された、入力信
号を受け取る入力端子（１７）とを含む上記レシーバ回
路。 - 【請求項２】さらに、上記第３の共通ノード又は第４の
共通ノードに接続されて、それぞれの出力端子で補出力
信号又は真出力信号を伝える、反転バッファー（１５，
１６）を含む、請求項１に記載のレシーバ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP92480029A EP0557668A1 (en) | 1992-02-26 | 1992-02-26 | Low power TTL/CMOS receiver circuit |
| FR92480029.5 | 1992-02-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0685656A true JPH0685656A (ja) | 1994-03-25 |
| JP2601978B2 JP2601978B2 (ja) | 1997-04-23 |
Family
ID=8211781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5005510A Expired - Lifetime JP2601978B2 (ja) | 1992-02-26 | 1993-01-18 | Ｔｔｌ入力信号レベルを変換するためのｃｍｏｓレシーバ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5319262A (ja) |
| EP (1) | EP0557668A1 (ja) |
| JP (1) | JP2601978B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3143277B2 (ja) * | 1993-07-21 | 2001-03-07 | 株式会社日立製作所 | 差動型ｍｏｓ伝送回路 |
| JP3769310B2 (ja) * | 1995-04-10 | 2006-04-26 | 日本テキサス・インスツルメンツ株式会社 | 入力回路 |
| US9741452B2 (en) * | 2015-02-23 | 2017-08-22 | Qualcomm Incorporated | Read-assist circuits for memory bit cells employing a P-type field-effect transistor (PFET) read port(s), and related memory systems and methods |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656373A (en) * | 1984-11-26 | 1987-04-07 | Rca Corporation | High-speed voltage level shift circuit |
| US4672243A (en) * | 1985-05-28 | 1987-06-09 | American Telephone And Telegraph Company, At&T Bell Laboratories | Zero standby current TTL to CMOS input buffer |
| US4791323A (en) * | 1986-10-23 | 1988-12-13 | Silicon Systems, Inc. | Level translation circuit |
| KR900001817B1 (ko) * | 1987-08-01 | 1990-03-24 | 삼성전자 주식회사 | 저항 수단을 이용한 씨 모스 티티엘 인푸트 버퍼 |
| US4916337A (en) * | 1989-03-07 | 1990-04-10 | Integrated Device Technology, Inc. | TTL to CMOS logic level translator |
| US5021684A (en) * | 1989-11-09 | 1991-06-04 | Intel Corporation | Process, supply, temperature compensating CMOS output buffer |
-
1992
- 1992-02-26 EP EP92480029A patent/EP0557668A1/en not_active Ceased
-
1993
- 1993-01-18 JP JP5005510A patent/JP2601978B2/ja not_active Expired - Lifetime
- 1993-02-10 US US08/015,193 patent/US5319262A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2601978B2 (ja) | 1997-04-23 |
| US5319262A (en) | 1994-06-07 |
| EP0557668A1 (en) | 1993-09-01 |
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