JPH06177744A - レベル変換回路 - Google Patents
レベル変換回路Info
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- JPH06177744A JPH06177744A JP4325117A JP32511792A JPH06177744A JP H06177744 A JPH06177744 A JP H06177744A JP 4325117 A JP4325117 A JP 4325117A JP 32511792 A JP32511792 A JP 32511792A JP H06177744 A JPH06177744 A JP H06177744A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】回路規模を縮小し、消費電力を低減するレベル
変換回路を提供する。 【構成】本発明のレベル変換回路は、ソースに高電位側
の電源電圧ＶDDが供給され、ゲートが入力端子５１に接
続されて、ドレインが節点Ｄに接続されるＰＭＯＳトラ
ンジスタ１と、ドレインが前記節点Ｄに接続され、ゲー
トに高電位側の電源電圧ＶDDが供給されて、ソースが入
力端子５２に接続されるＮＭＯＳトラジスタ３と、ソー
スに高電位側の電源電圧ＶDDが供給され、ゲートが入力
端子５２に接続されて、ドレインが節点Ｃに接続される
ＰＭＯＳトランジスタ２と、ドレインが前記節点Ｃに接
続され、ゲートに高電位側の電源電圧ＶDDが供給され
て、ソースが入力端子５１に接続されるＮＭＯＳトラン
ジスタ４と、入力端が前記節点Ｃに接続され、出力端が
出力端子５３に接続されるＣＭＯＳインバータ回路５
と、入力端が前記節点Ｄに接続され、出力端が出力端子
５４に接続されるＣＭＯＳインバータ回路６とを備えて
いる。
変換回路を提供する。 【構成】本発明のレベル変換回路は、ソースに高電位側
の電源電圧ＶDDが供給され、ゲートが入力端子５１に接
続されて、ドレインが節点Ｄに接続されるＰＭＯＳトラ
ンジスタ１と、ドレインが前記節点Ｄに接続され、ゲー
トに高電位側の電源電圧ＶDDが供給されて、ソースが入
力端子５２に接続されるＮＭＯＳトラジスタ３と、ソー
スに高電位側の電源電圧ＶDDが供給され、ゲートが入力
端子５２に接続されて、ドレインが節点Ｃに接続される
ＰＭＯＳトランジスタ２と、ドレインが前記節点Ｃに接
続され、ゲートに高電位側の電源電圧ＶDDが供給され
て、ソースが入力端子５１に接続されるＮＭＯＳトラン
ジスタ４と、入力端が前記節点Ｃに接続され、出力端が
出力端子５３に接続されるＣＭＯＳインバータ回路５
と、入力端が前記節点Ｄに接続され、出力端が出力端子
５４に接続されるＣＭＯＳインバータ回路６とを備えて
いる。
Description
【０００１】
【産業上の利用分野】本発明はレベル変換回路に関し、
特に小振幅の高速相補信号をＣＭＯＳ論理レベルに変換
するために用いられるレベル変換回路に関する。
特に小振幅の高速相補信号をＣＭＯＳ論理レベルに変換
するために用いられるレベル変換回路に関する。
【０００２】
【従来の技術】従来のレベル変換回路は、図５に一例が
示されるように、振幅０．８Ｖ（振幅の中心合電圧：
１．３Ｖ程度）程度の相補信号を受けて、ＣＭＯＳの論
理レベル変換する回路として構成される。図５に示され
るように、従来のレベル変換回路は、入力端子５１、５
２および出力端子５３、５４に対応して、ＰＭＯＳトラ
ンジスタ８および９、ＮＭＯＳトランジスタ１０および
１１、ＣＭＯＳインバータ回路１２より成るシングルエ
ンド・レベル変換回路７と、ＮＭＯＳトランジスタ１４
および１５、ＰＭＯＳトランジスタ１６および１７、Ｃ
ＭＯＳインバータ回路１８より成るシングルエンド・レ
ベル変換回路１３とを備えて構成される。また、図６
（ａ）、（ｂ）および（ｃ）は、図５に示される本従来
例の各節点Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦにおける各動作
波形を示す図である。
示されるように、振幅０．８Ｖ（振幅の中心合電圧：
１．３Ｖ程度）程度の相補信号を受けて、ＣＭＯＳの論
理レベル変換する回路として構成される。図５に示され
るように、従来のレベル変換回路は、入力端子５１、５
２および出力端子５３、５４に対応して、ＰＭＯＳトラ
ンジスタ８および９、ＮＭＯＳトランジスタ１０および
１１、ＣＭＯＳインバータ回路１２より成るシングルエ
ンド・レベル変換回路７と、ＮＭＯＳトランジスタ１４
および１５、ＰＭＯＳトランジスタ１６および１７、Ｃ
ＭＯＳインバータ回路１８より成るシングルエンド・レ
ベル変換回路１３とを備えて構成される。また、図６
（ａ）、（ｂ）および（ｃ）は、図５に示される本従来
例の各節点Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦにおける各動作
波形を示す図である。
【０００３】始めにシングルエンド・レベル変換回路７
の動作について説明する。図５において、入力端子５１
および５２に入力される相補入力信号に対応して、シン
グルエンド・レベル変換回路７における節点Ａが“Ｈ”
レベル（１．７Ｖ程度）、節点Ｂが“Ｌ”レベル（０．
９Ｖ程度）の時には、ＰＭＯＳトランジスタ８のソース
には電源電圧ＶDDが供給されており、ゲート電位が
“Ｈ”レベルになるためにＰＭＯＳトランジスタ８のオ
ン抵抗値は高くなり、またＮＭＯＳトランジスタ１０に
おいては、ゲートがドレインに接続されており、ソース
電位が“Ｌ”レベルになるためにＮＭＯＳトランジスタ
１０のオン抵抗値が低下して、節点Ｄの電位は２Ｖ程度
に下がる。一方において、ＰＭＯＳトランジスタ９は、
ソースに電源電圧ＶDDが供給されており、ゲート電位が
“Ｌ”レベルになるためにＰＭＯＳトランジスタ９のオ
ン抵抗値は低下し、ＮＭＯＳトランジスタ１１において
は、ゲートが節点Ｄに接続されており、ソース電位が
“Ｈ”レベルになるためにＮＭＯＳトランジスタ１１の
オン抵抗値が高くなり、節点Ｃの電位は４Ｖ程度に上昇
する。従って、出力端子５３（節点Ｆの電位）における
出力の電位は、ＣＭＯＳインバータ回路１２により反転
されて、接地電位として出力される。
の動作について説明する。図５において、入力端子５１
および５２に入力される相補入力信号に対応して、シン
グルエンド・レベル変換回路７における節点Ａが“Ｈ”
レベル（１．７Ｖ程度）、節点Ｂが“Ｌ”レベル（０．
９Ｖ程度）の時には、ＰＭＯＳトランジスタ８のソース
には電源電圧ＶDDが供給されており、ゲート電位が
“Ｈ”レベルになるためにＰＭＯＳトランジスタ８のオ
ン抵抗値は高くなり、またＮＭＯＳトランジスタ１０に
おいては、ゲートがドレインに接続されており、ソース
電位が“Ｌ”レベルになるためにＮＭＯＳトランジスタ
１０のオン抵抗値が低下して、節点Ｄの電位は２Ｖ程度
に下がる。一方において、ＰＭＯＳトランジスタ９は、
ソースに電源電圧ＶDDが供給されており、ゲート電位が
“Ｌ”レベルになるためにＰＭＯＳトランジスタ９のオ
ン抵抗値は低下し、ＮＭＯＳトランジスタ１１において
は、ゲートが節点Ｄに接続されており、ソース電位が
“Ｈ”レベルになるためにＮＭＯＳトランジスタ１１の
オン抵抗値が高くなり、節点Ｃの電位は４Ｖ程度に上昇
する。従って、出力端子５３（節点Ｆの電位）における
出力の電位は、ＣＭＯＳインバータ回路１２により反転
されて、接地電位として出力される。
【０００４】また、入力端子５１および５２に入力され
る相補入力信号に対応して、節点Ａの電位が“Ｌ”レベ
ルで、節点Ｂの電位が“Ｈ”レベルの時には、ＰＭＯＳ
トランジスタ８のソースには電源電圧ＶDDが供給されて
おり、ゲート電位が“Ｌ”レベルになるためにＰＭＯＳ
トランジスタ８のオン抵抗値が低下し、またＮＭＯＳト
ランジスタ１０においては、ゲートがドレインに接続さ
れており、ソース電位が“Ｈ”レベルになるためにＮＭ
ＯＳトランジスタ１０のオン抵抗値が高くなり、節点Ｄ
の電位は３Ｖ程度に上昇する。他方において、ＰＭＯＳ
トランジスタ９は、ソースに電源電圧ＶDDが供給されて
おり、ゲート電位が“Ｈ”レベルになるためにＰＭＯＳ
トランジスタ９のオン抵抗値は高くなり、ＮＭＯＳトラ
ンジスタ１１においては、ゲートが節点Ｄに接続されて
おり、ソース電位が“Ｌ”レベルになるためにＮＭＯＳ
トランジスタ１１のオン抵抗値が低下し、節点Ｃの電位
は１Ｖ程度に下がる。従って、出力端子５３における出
力の電位（節点Ｆの電位）は、ＣＭＯＳインバータ回路
１２により反転されて、電源電位（５Ｖ）として出力さ
れる。
る相補入力信号に対応して、節点Ａの電位が“Ｌ”レベ
ルで、節点Ｂの電位が“Ｈ”レベルの時には、ＰＭＯＳ
トランジスタ８のソースには電源電圧ＶDDが供給されて
おり、ゲート電位が“Ｌ”レベルになるためにＰＭＯＳ
トランジスタ８のオン抵抗値が低下し、またＮＭＯＳト
ランジスタ１０においては、ゲートがドレインに接続さ
れており、ソース電位が“Ｈ”レベルになるためにＮＭ
ＯＳトランジスタ１０のオン抵抗値が高くなり、節点Ｄ
の電位は３Ｖ程度に上昇する。他方において、ＰＭＯＳ
トランジスタ９は、ソースに電源電圧ＶDDが供給されて
おり、ゲート電位が“Ｈ”レベルになるためにＰＭＯＳ
トランジスタ９のオン抵抗値は高くなり、ＮＭＯＳトラ
ンジスタ１１においては、ゲートが節点Ｄに接続されて
おり、ソース電位が“Ｌ”レベルになるためにＮＭＯＳ
トランジスタ１１のオン抵抗値が低下し、節点Ｃの電位
は１Ｖ程度に下がる。従って、出力端子５３における出
力の電位（節点Ｆの電位）は、ＣＭＯＳインバータ回路
１２により反転されて、電源電位（５Ｖ）として出力さ
れる。
【０００５】また、シングルエンド・レベル変換回路１
３の動作についても、上述のシングルエンド・レベル変
換回路７の場合と同様であるが、入力が、シングルエン
ド・レベル変換回路７とは逆の接続となっているため
に、出力端子５４（節点Ｅ）からは、出力端子５３の出
力に対して逆相の信号が出力される。従って、０．８Ｖ
程度の振幅の相補入力信号が０／５ＶのＣＭＯＳレベル
の相補信号に変換されて出力される。
３の動作についても、上述のシングルエンド・レベル変
換回路７の場合と同様であるが、入力が、シングルエン
ド・レベル変換回路７とは逆の接続となっているため
に、出力端子５４（節点Ｅ）からは、出力端子５３の出
力に対して逆相の信号が出力される。従って、０．８Ｖ
程度の振幅の相補入力信号が０／５ＶのＣＭＯＳレベル
の相補信号に変換されて出力される。
【０００６】
【発明が解決しようとする課題】上述した従来のレベル
変換回路においては、シングルエンド・レベル変換回路
を二つ用いているために、回路規模としてＭＯＳトラン
ジスタを１２個程度も必要する程に大きくなるという欠
点があり、且つ、そのために要する消費電力も増大する
という欠点がある。
変換回路においては、シングルエンド・レベル変換回路
を二つ用いているために、回路規模としてＭＯＳトラン
ジスタを１２個程度も必要する程に大きくなるという欠
点があり、且つ、そのために要する消費電力も増大する
という欠点がある。
【０００７】
【課題を解決するための手段】第１の発明のレベル変換
回路は、ソースに高電位側の電源が供給され、ゲートが
第１の入力端子に接続されて、ドレインが所定の節点Ｄ
に接続される第１のＰＭＯＳトランジスタと、ドレイン
が前記節点Ｄに接続され、ゲートに高電位側の電源が供
給されて、ソースが第２の入力端子に接続される第１の
ＮＭＯＳトランジスタと、ソースに高電位側の電源が供
給され、ゲートが前記第２の入力端子に接続されて、ド
レインが所定の節点Ｃに接続される第２のＰＭＯＳトラ
ンジスタと、ドレインが前記節点Ｃに接続され、ゲート
に高電位側の電源が供給されて、ソースが前記第１の入
力端子に接続される第２のＮＭＯＳトランジスタと、入
力端が前記節点Ｃに接続され、出力端が第１の出力端子
に接続される第１のＣＭＯＳバッファ回路と、入力端が
前記節点Ｄに接続され、出力端が第２の出力端子に接続
される第２のＣＭＯＳバッファ回路と、を備えることを
特徴としている。
回路は、ソースに高電位側の電源が供給され、ゲートが
第１の入力端子に接続されて、ドレインが所定の節点Ｄ
に接続される第１のＰＭＯＳトランジスタと、ドレイン
が前記節点Ｄに接続され、ゲートに高電位側の電源が供
給されて、ソースが第２の入力端子に接続される第１の
ＮＭＯＳトランジスタと、ソースに高電位側の電源が供
給され、ゲートが前記第２の入力端子に接続されて、ド
レインが所定の節点Ｃに接続される第２のＰＭＯＳトラ
ンジスタと、ドレインが前記節点Ｃに接続され、ゲート
に高電位側の電源が供給されて、ソースが前記第１の入
力端子に接続される第２のＮＭＯＳトランジスタと、入
力端が前記節点Ｃに接続され、出力端が第１の出力端子
に接続される第１のＣＭＯＳバッファ回路と、入力端が
前記節点Ｄに接続され、出力端が第２の出力端子に接続
される第２のＣＭＯＳバッファ回路と、を備えることを
特徴としている。
【０００８】また、第２の発明のレベル変換回路は、ソ
ースに低電位側の電源が供給され、ゲートが第１の入力
端子に接続されて、ドレインが所定の節点Ｄに接続され
る第１のＮＭＯＳトランジスタと、ドレインが前記節点
Ｎに接続され、ゲートに低電位側の電源が供給されて、
ソースが第２の入力端子に接続される第１のＰＭＯＳト
ランジスタと、ソースに低電位側の電源が供給され、ゲ
ートが前記第２の入力端子に接続されて、ドレインが所
定の節点Ｃに接続される第２のＮＭＯＳトランジスタ
と、ドレインが前記節点Ｃに接続され、ゲートに低電位
側の電源が供給されて、ソースが前記第１の入力端子に
接続される第２のＰＭＯＳトランジスタと、入力端が前
記節点Ｃに接続され、出力端が第１の出力端子に接続さ
れる第１のＣＭＯＳバッファ回路と、入力端が前記節点
Ｄに接続され、出力端が第２の出力端子に接続される第
２のＣＭＯＳバッファ回路と、を備えることを特徴とし
ている。
ースに低電位側の電源が供給され、ゲートが第１の入力
端子に接続されて、ドレインが所定の節点Ｄに接続され
る第１のＮＭＯＳトランジスタと、ドレインが前記節点
Ｎに接続され、ゲートに低電位側の電源が供給されて、
ソースが第２の入力端子に接続される第１のＰＭＯＳト
ランジスタと、ソースに低電位側の電源が供給され、ゲ
ートが前記第２の入力端子に接続されて、ドレインが所
定の節点Ｃに接続される第２のＮＭＯＳトランジスタ
と、ドレインが前記節点Ｃに接続され、ゲートに低電位
側の電源が供給されて、ソースが前記第１の入力端子に
接続される第２のＰＭＯＳトランジスタと、入力端が前
記節点Ｃに接続され、出力端が第１の出力端子に接続さ
れる第１のＣＭＯＳバッファ回路と、入力端が前記節点
Ｄに接続され、出力端が第２の出力端子に接続される第
２のＣＭＯＳバッファ回路と、を備えることを特徴とし
ている。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、入力端子
５１、５２および出力端子５３、５４に対応して、ＰＭ
ＯＳトランジスタ１および２と、ＮＭＯＳトランジスタ
３および４と、ＣＭＯＳインバータ回路５および６とを
備えて構成される。また、図２（ａ）、（ｂ）および
（ｃ）は、図１に示される本実施例の各節点Ａ、Ｂ、
Ｃ、Ｄ、ＥおよびＦにおける各動作波形を示す図であ
る。
である。図１に示されるように、本実施例は、入力端子
５１、５２および出力端子５３、５４に対応して、ＰＭ
ＯＳトランジスタ１および２と、ＮＭＯＳトランジスタ
３および４と、ＣＭＯＳインバータ回路５および６とを
備えて構成される。また、図２（ａ）、（ｂ）および
（ｃ）は、図１に示される本実施例の各節点Ａ、Ｂ、
Ｃ、Ｄ、ＥおよびＦにおける各動作波形を示す図であ
る。
【００１１】以下、図１および図２を参照して本実施例
の動作について説明する。
の動作について説明する。
【００１２】図１において、入力端子５１および５２に
入力される相補入力信号に対応して、節点Ａが“Ｈ”レ
ベル（１．７Ｖ程度）、節点Ｂが“Ｌ”レベル（０．９
Ｖ程度）の時には（図２（ａ）参照）、ＰＭＯＳトラン
ジスタ１のソースには電源電圧ＶDD（５Ｖ）が供給され
ており、ゲート電位が“Ｈ”レベルになるためにＰＭＯ
Ｓトランジスタ１のオン抵抗値は高くなり、またＮＭＯ
Ｓトランジスタ３においては、ゲートに電源電圧Ｖ
DD（５Ｖ）が供給されており、ソース電位が“Ｌ”レベ
ルになるためにＮＭＯＳトランジスタ３のオン抵抗値が
低下して、節点Ｄの電位は１．５Ｖ程度に下がり（図２
（ｂ）参照）、出力端子５４（節点Ｅ）における出力電
位は、ＣＭＯＳインバータ回路６により反転されて、電
源電圧（５Ｖ）として出力される（図２（ｃ）参照）。
一方において、ＰＭＯＳトランジスタ２は、ソースに電
源電圧ＶDD（５Ｖ）が供給されており、ゲート電位が
“Ｌ”レベルになるためにＰＭＯＳトランジスタ２のオ
ン抵抗値は低下し、ＮＭＯＳトランジスタ３において
は、ゲートに電源電圧ＶDD（５Ｖ）が供給されており、
ソース電位が“Ｈ”レベルになるためにＮＭＯＳトラン
ジスタ４のオン抵抗値が高くなって、節点Ｃの電位は
３．５Ｖ程度に上昇し（図２（ｂ）参照）、出力端子５
３（節点Ｆ）における出力電位は、ＣＭＯＳインバータ
回路５により反転されて、接地電位（０Ｖ）として出力
される（図２（ｃ）参照）。
入力される相補入力信号に対応して、節点Ａが“Ｈ”レ
ベル（１．７Ｖ程度）、節点Ｂが“Ｌ”レベル（０．９
Ｖ程度）の時には（図２（ａ）参照）、ＰＭＯＳトラン
ジスタ１のソースには電源電圧ＶDD（５Ｖ）が供給され
ており、ゲート電位が“Ｈ”レベルになるためにＰＭＯ
Ｓトランジスタ１のオン抵抗値は高くなり、またＮＭＯ
Ｓトランジスタ３においては、ゲートに電源電圧Ｖ
DD（５Ｖ）が供給されており、ソース電位が“Ｌ”レベ
ルになるためにＮＭＯＳトランジスタ３のオン抵抗値が
低下して、節点Ｄの電位は１．５Ｖ程度に下がり（図２
（ｂ）参照）、出力端子５４（節点Ｅ）における出力電
位は、ＣＭＯＳインバータ回路６により反転されて、電
源電圧（５Ｖ）として出力される（図２（ｃ）参照）。
一方において、ＰＭＯＳトランジスタ２は、ソースに電
源電圧ＶDD（５Ｖ）が供給されており、ゲート電位が
“Ｌ”レベルになるためにＰＭＯＳトランジスタ２のオ
ン抵抗値は低下し、ＮＭＯＳトランジスタ３において
は、ゲートに電源電圧ＶDD（５Ｖ）が供給されており、
ソース電位が“Ｈ”レベルになるためにＮＭＯＳトラン
ジスタ４のオン抵抗値が高くなって、節点Ｃの電位は
３．５Ｖ程度に上昇し（図２（ｂ）参照）、出力端子５
３（節点Ｆ）における出力電位は、ＣＭＯＳインバータ
回路５により反転されて、接地電位（０Ｖ）として出力
される（図２（ｃ）参照）。
【００１３】また、入力端子５１および５２に入力され
る相補入力信号に対応して、節点Ａの電位が“Ｌ”レベ
ルで、節点Ｂの電位が“Ｈ”レベルの時には（図２
（ａ）参照）、ＰＭＯＳトランジスタ１のソースには電
源電圧ＶDD（５Ｖ）が供給されており、ゲート電位が
“Ｌ”レベルになるためにＰＭＯＳトランジスタ１のオ
ン抵抗値が低下し、またＮＭＯＳトランジスタ３におい
ては、ゲートに電源電圧ＶDD（５Ｖ）が供給されてお
り、ソース電位が“Ｈ”レベルになるためにＮＭＯＳト
ランジスタ３のオン抵抗値が高くなって、節点Ｄの電位
は３．５Ｖ程度に上昇し（図２（ｂ）参照）、出力端子
５４（節点Ｅ）における出力電位は、ＣＭＯＳインバー
タ回路６により反転されて、接地電位（０Ｖ）として出
力される（図２（ｃ）参照）。一方、ＰＭＯＳトランジ
スタ２は、ソースに電源電圧ＶDD（５Ｖ）が供給されて
おり、ゲート電位が“Ｈ”レベルになるためにＰＭＯＳ
トランジスタ２のオン抵抗値は高くなり、ＮＭＯＳトラ
ンジスタ４においては、ゲートに電源電圧ＶDD（５Ｖ）
が供給されており、ソース電位が“Ｌ”レベルになるた
めにＮＭＯＳトランジスタ４のオン抵抗値が低下して、
節点Ｃの電位は１．５Ｖ程度に低下し（図２（ｂ）参
照）、出力端子５３（節点Ｆ）における出力電位は、Ｃ
ＭＯＳインバータ回路５により反転されて、電源電位
（５Ｖ）として出力される（図２（ｃ）参照）。
る相補入力信号に対応して、節点Ａの電位が“Ｌ”レベ
ルで、節点Ｂの電位が“Ｈ”レベルの時には（図２
（ａ）参照）、ＰＭＯＳトランジスタ１のソースには電
源電圧ＶDD（５Ｖ）が供給されており、ゲート電位が
“Ｌ”レベルになるためにＰＭＯＳトランジスタ１のオ
ン抵抗値が低下し、またＮＭＯＳトランジスタ３におい
ては、ゲートに電源電圧ＶDD（５Ｖ）が供給されてお
り、ソース電位が“Ｈ”レベルになるためにＮＭＯＳト
ランジスタ３のオン抵抗値が高くなって、節点Ｄの電位
は３．５Ｖ程度に上昇し（図２（ｂ）参照）、出力端子
５４（節点Ｅ）における出力電位は、ＣＭＯＳインバー
タ回路６により反転されて、接地電位（０Ｖ）として出
力される（図２（ｃ）参照）。一方、ＰＭＯＳトランジ
スタ２は、ソースに電源電圧ＶDD（５Ｖ）が供給されて
おり、ゲート電位が“Ｈ”レベルになるためにＰＭＯＳ
トランジスタ２のオン抵抗値は高くなり、ＮＭＯＳトラ
ンジスタ４においては、ゲートに電源電圧ＶDD（５Ｖ）
が供給されており、ソース電位が“Ｌ”レベルになるた
めにＮＭＯＳトランジスタ４のオン抵抗値が低下して、
節点Ｃの電位は１．５Ｖ程度に低下し（図２（ｂ）参
照）、出力端子５３（節点Ｆ）における出力電位は、Ｃ
ＭＯＳインバータ回路５により反転されて、電源電位
（５Ｖ）として出力される（図２（ｃ）参照）。
【００１４】従って、０．８Ｖ程度の振幅の相補入力信
号が０Ｖ／５ＶのＣＭＯＳレベルの相補信号に変換され
て出力される。
号が０Ｖ／５ＶのＣＭＯＳレベルの相補信号に変換され
て出力される。
【００１５】次に、本発明の第２の実施例について説明
する。図３は本実施例を示す回路図である。図３に示さ
れるように、本実施例は、入力端子５１、５２および出
力端子５３、５４に対応して、ＰＭＯＳトランジスタ１
および２と、ＮＭＯＳトランジスタ３および４と、ＣＭ
ＯＳインバータ回路５および６とを備えて構成される。
また、図４（ａ）、（ｂ）および（ｃ）は、図１に示さ
れる本実施例の各節点Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦにお
ける各動作波形を示す図である。
する。図３は本実施例を示す回路図である。図３に示さ
れるように、本実施例は、入力端子５１、５２および出
力端子５３、５４に対応して、ＰＭＯＳトランジスタ１
および２と、ＮＭＯＳトランジスタ３および４と、ＣＭ
ＯＳインバータ回路５および６とを備えて構成される。
また、図４（ａ）、（ｂ）および（ｃ）は、図１に示さ
れる本実施例の各節点Ａ、Ｂ、Ｃ、Ｄ、ＥおよびＦにお
ける各動作波形を示す図である。
【００１６】以下、図３および図４を参照して本実施例
の動作について説明する。
の動作について説明する。
【００１７】図３において、入力端子５１および５２に
入力される相補入力信号に対応して、節点Ａが“Ｈ”レ
ベル、節点Ｂが“Ｌ”レベルの時には（図４（ａ）参
照）、ＮＭＯＳトランジスタ３のソースには低電位電源
電圧ＶSS（−５Ｖ）が供給されており、ゲート電位が
“Ｈ”レベルになるためにＮＭＯＳトランジスタ３のオ
ン抵抗値は低下し、またＰＭＯＳトランジスタ１におい
ては、ゲートに低電位電源電圧ＶSS（−５Ｖ）が供給さ
れており、ソース電位が“Ｌ”レベルになるためにＮＭ
ＯＳトランジスタ１のオン抵抗値が高くなって節点Ｄの
電位が低下し（図４（ｂ）参照）、出力端子５４（節点
Ｅ）における出力電位は、ＣＭＯＳインバータ回路６に
より反転されて、接地電位（０Ｖ）として出力される。
一方において、ＮＭＯＳトランジスタ４は、ソースに低
電位電源電圧ＶSS（−５Ｖ）が供給されており、ゲート
電位が“Ｌ”レベルになるためにＮＭＯＳトランジスタ
４のオン抵抗値は高くなり、またＰＭＯＳトランジスタ
２においては、ゲートに低電位電源電圧ＶSS（−５Ｖ）
が供給されており、ソース電位が“Ｈ”レベルになるた
めにＰＭＯＳトランジスタ２のオン抵抗値が低下して節
点Ｃの電位が上昇し（図２（ｂ）参照）、出力端子５３
（節点Ｆ）における出力電位は、ＣＭＯＳインバータ回
路５により反転されて、低電位電源電位（−５Ｖ）とし
て出力される。
入力される相補入力信号に対応して、節点Ａが“Ｈ”レ
ベル、節点Ｂが“Ｌ”レベルの時には（図４（ａ）参
照）、ＮＭＯＳトランジスタ３のソースには低電位電源
電圧ＶSS（−５Ｖ）が供給されており、ゲート電位が
“Ｈ”レベルになるためにＮＭＯＳトランジスタ３のオ
ン抵抗値は低下し、またＰＭＯＳトランジスタ１におい
ては、ゲートに低電位電源電圧ＶSS（−５Ｖ）が供給さ
れており、ソース電位が“Ｌ”レベルになるためにＮＭ
ＯＳトランジスタ１のオン抵抗値が高くなって節点Ｄの
電位が低下し（図４（ｂ）参照）、出力端子５４（節点
Ｅ）における出力電位は、ＣＭＯＳインバータ回路６に
より反転されて、接地電位（０Ｖ）として出力される。
一方において、ＮＭＯＳトランジスタ４は、ソースに低
電位電源電圧ＶSS（−５Ｖ）が供給されており、ゲート
電位が“Ｌ”レベルになるためにＮＭＯＳトランジスタ
４のオン抵抗値は高くなり、またＰＭＯＳトランジスタ
２においては、ゲートに低電位電源電圧ＶSS（−５Ｖ）
が供給されており、ソース電位が“Ｈ”レベルになるた
めにＰＭＯＳトランジスタ２のオン抵抗値が低下して節
点Ｃの電位が上昇し（図２（ｂ）参照）、出力端子５３
（節点Ｆ）における出力電位は、ＣＭＯＳインバータ回
路５により反転されて、低電位電源電位（−５Ｖ）とし
て出力される。
【００１８】また、入力端子５１および５２に入力され
る相補入力信号に対応して、節点Ａの電位が“Ｌ”レベ
ルで、節点Ｂの電位が“Ｈ”レベルの時には（図４
（ａ）参照）、ＮＭＯＳトランジスタ３のソースには低
電位電源電圧ＶSS（−５Ｖ）が供給されており、ゲート
電位が“Ｌ”レベルになるためにＮＭＯＳトランジスタ
３のオン抵抗値が高くなり、またＰＭＯＳトランジスタ
１においては、ゲートに低電位電源電圧ＶSS（−５Ｖ）
が供給されており、ソース電位が“Ｈ”レベルになるた
めにＮＭＯＳトランジスタ１のオン抵抗値が低下して節
点Ｄの電位が上昇し（図４（ｂ）参照）、出力端子５４
（節点Ｅ）における出力電位は、ＣＭＯＳインバータ回
路６により反転されて、低電位電源電位（−５Ｖ）とし
て出力される。一方、ＮＭＯＳトランジスタ４は、ソー
スに低電位電源電圧ＶSS（−５Ｖ）が供給されており、
ゲート電位が“Ｈ”レベルになるためにＮＭＯＳトラン
ジスタ４のオン抵抗値が低下し、またＰＭＯＳトランジ
スタ２においては、ゲートに低電位電源電圧ＶSS（−５
Ｖ）が供給されており、ソース電位が“Ｌ”レベルにな
るためにＰＭＯＳトランジスタ２のオン抵抗値が高くな
って節点Ｃの電位が低下し（図４（ｂ）参照）、出力端
子５３（節点Ｆ）における出力電位は、ＣＭＯＳインバ
ータ回路５により反転されて、接地電位（０Ｖ）として
出力される。
る相補入力信号に対応して、節点Ａの電位が“Ｌ”レベ
ルで、節点Ｂの電位が“Ｈ”レベルの時には（図４
（ａ）参照）、ＮＭＯＳトランジスタ３のソースには低
電位電源電圧ＶSS（−５Ｖ）が供給されており、ゲート
電位が“Ｌ”レベルになるためにＮＭＯＳトランジスタ
３のオン抵抗値が高くなり、またＰＭＯＳトランジスタ
１においては、ゲートに低電位電源電圧ＶSS（−５Ｖ）
が供給されており、ソース電位が“Ｈ”レベルになるた
めにＮＭＯＳトランジスタ１のオン抵抗値が低下して節
点Ｄの電位が上昇し（図４（ｂ）参照）、出力端子５４
（節点Ｅ）における出力電位は、ＣＭＯＳインバータ回
路６により反転されて、低電位電源電位（−５Ｖ）とし
て出力される。一方、ＮＭＯＳトランジスタ４は、ソー
スに低電位電源電圧ＶSS（−５Ｖ）が供給されており、
ゲート電位が“Ｈ”レベルになるためにＮＭＯＳトラン
ジスタ４のオン抵抗値が低下し、またＰＭＯＳトランジ
スタ２においては、ゲートに低電位電源電圧ＶSS（−５
Ｖ）が供給されており、ソース電位が“Ｌ”レベルにな
るためにＰＭＯＳトランジスタ２のオン抵抗値が高くな
って節点Ｃの電位が低下し（図４（ｂ）参照）、出力端
子５３（節点Ｆ）における出力電位は、ＣＭＯＳインバ
ータ回路５により反転されて、接地電位（０Ｖ）として
出力される。
【００１９】従って、０．８Ｖ程度の振幅の相補入力信
号が０Ｖ／−５ＶのＣＭＯＳレベルの相補信号に変換さ
れて出力される。
号が０Ｖ／−５ＶのＣＭＯＳレベルの相補信号に変換さ
れて出力される。
【００２０】
【発明の効果】以上説明したように、本発明は、より少
ない数のＭＯＳトランジスタを用いて相補信号のレベル
を変換する回路を実現することができるという効果があ
り、且つ、これにより相補型レベル変換回路の消費電力
を削減することできるという効果がある。
ない数のＭＯＳトランジスタを用いて相補信号のレベル
を変換する回路を実現することができるという効果があ
り、且つ、これにより相補型レベル変換回路の消費電力
を削減することできるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】第１の実施例の各節点における動作波形を示す
図である。
図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】第２の実施例の各節点における動作波形を示す
図である。
図である。
【図５】従来例を示す回路図である。
【図６】従来例の各節点における動作波形を示す図であ
る。
る。
１、２、８、９、１６、１７ ＰＭＯＳトランジスタ ３、４、１０、１１、１４、１５ ＮＭＯＳトランジ
スタ ５、６、１２、１８ ＣＭＯＳインバータ回路 ７、１３ シングルエンド・レベル変換回路
スタ ５、６、１２、１８ ＣＭＯＳインバータ回路 ７、１３ シングルエンド・レベル変換回路
Claims (2)
- 【請求項１】 ソースに高電位側の電源が供給され、ゲ
ートが第１の入力端子に接続されて、ドレインが所定の
節点Ｄに接続される第１のＰＭＯＳトランジスタと、 ドレインが前記節点Ｄに接続され、ゲートに高電位側の
電源が供給されて、ソースが第２の入力端子に接続され
る第１のＮＭＯＳトランジスタと、 ソースに高電位側の電源が供給され、ゲートが前記第２
の入力端子に接続されて、ドレインが所定の節点Ｃに接
続される第２のＰＭＯＳトランジスタと、 ドレインが前記節点Ｃに接続され、ゲートに高電位側の
電源が供給されて、ソースが前記第１の入力端子に接続
される第２のＮＭＯＳトランジスタと、 入力端が前記節点Ｃに接続され、出力端が第１の出力端
子に接続される第１のＣＭＯＳバッファ回路と、 入力端が前記節点Ｄに接続され、出力端が第２の出力端
子に接続される第２のＣＭＯＳバッファ回路と、 を備えることを特徴とするレベル変換回路。 - 【請求項２】 ソースに低電位側の電源が供給され、ゲ
ートが第１の入力端子に接続されて、ドレインが所定の
節点Ｄに接続される第１のＮＭＯＳトランジスタと、 ドレインが前記節点Ｎに接続され、ゲートに低電位側の
電源が供給されて、ソースが第２の入力端子に接続され
る第１のＰＭＯＳトランジスタと、 ソースに低電位側の電源が供給され、ゲートが前記第２
の入力端子に接続されて、ドレインが所定の節点Ｃに接
続される第２のＮＭＯＳトランジスタと、 ドレインが前記節点Ｃに接続され、ゲートに低電位側の
電源が供給されて、ソースが前記第１の入力端子に接続
される第２のＰＭＯＳトランジスタと、 入力端が前記節点Ｃに接続され、出力端が第１の出力端
子に接続される第１のＣＭＯＳバッファ回路と、 入力端が前記節点Ｄに接続され、出力端が第２の出力端
子に接続される第２のＣＭＯＳバッファ回路と、 を備えることを特徴とするレベル変換回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325117A JP2836412B2 (ja) | 1992-12-04 | 1992-12-04 | レベル変換回路 |
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| DE69314753T DE69314753T2 (de) | 1992-12-04 | 1993-12-02 | Pegelschieberschaltung |
| CA002110570A CA2110570C (en) | 1992-12-04 | 1993-12-02 | High-speed level shifter with simple circuit arrangement |
| US08/161,753 US5387828A (en) | 1992-12-04 | 1993-12-03 | High-speed level shifter with simple circuit arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4325117A JP2836412B2 (ja) | 1992-12-04 | 1992-12-04 | レベル変換回路 |
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| Publication Number | Publication Date |
|---|---|
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| JP2836412B2 JP2836412B2 (ja) | 1998-12-14 |
Family
ID=18173287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4325117A Expired - Lifetime JP2836412B2 (ja) | 1992-12-04 | 1992-12-04 | レベル変換回路 |
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| EP (1) | EP0600734B1 (ja) |
| JP (1) | JP2836412B2 (ja) |
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| JP2000224024A (ja) * | 1999-02-01 | 2000-08-11 | Sony Corp | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
| WO2003007477A1 (fr) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Circuit convertisseur de niveau |
| US7400320B2 (en) | 1998-12-21 | 2008-07-15 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
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|---|---|---|---|---|
| DE19633723C1 (de) * | 1996-08-21 | 1997-10-02 | Siemens Ag | Verzögerungsarmer Pegelumsetzer mit Schutzschaltung |
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| TWI285024B (en) * | 2003-03-17 | 2007-08-01 | Au Optronics Corp | Level shifting circuit |
| KR100587689B1 (ko) * | 2004-08-09 | 2006-06-08 | 삼성전자주식회사 | 반도체 장치에 적합한 레벨 시프트 회로 |
| JP2006054886A (ja) * | 2004-08-09 | 2006-02-23 | Samsung Electronics Co Ltd | ロー漏洩電流を持つレベルシフタ |
| JP4289410B2 (ja) * | 2007-03-12 | 2009-07-01 | セイコーエプソン株式会社 | レベルシフト回路、電気光学装置、およびレベルシフト方法 |
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| US4575648A (en) * | 1983-12-23 | 1986-03-11 | At&T Bell Laboratories | Complementary field effect transistor EXCLUSIVE OR logic gates |
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| US5089722A (en) * | 1990-04-02 | 1992-02-18 | Motorola, Inc. | High speed output buffer circuit with overlap current control |
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-
1992
- 1992-12-04 JP JP4325117A patent/JP2836412B2/ja not_active Expired - Lifetime
-
1993
- 1993-12-02 EP EP93309653A patent/EP0600734B1/en not_active Expired - Lifetime
- 1993-12-02 CA CA002110570A patent/CA2110570C/en not_active Expired - Fee Related
- 1993-12-02 DE DE69314753T patent/DE69314753T2/de not_active Expired - Fee Related
- 1993-12-03 US US08/161,753 patent/US5387828A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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| DE69314753T2 (de) | 1998-02-19 |
| DE69314753D1 (de) | 1997-11-27 |
| US5387828A (en) | 1995-02-07 |
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| EP0600734B1 (en) | 1997-10-22 |
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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