JP2000224024A - レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 - Google Patents
レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置Info
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- JP2000224024A JP2000224024A JP11023382A JP2338299A JP2000224024A JP 2000224024 A JP2000224024 A JP 2000224024A JP 11023382 A JP11023382 A JP 11023382A JP 2338299 A JP2338299 A JP 2338299A JP 2000224024 A JP2000224024 A JP 2000224024A
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Abstract
(57)【要約】
【課題】 ＣＭＯＳラッチセルを基本構成とするレベル
シフト回路において、閾値Ｖｔｈが大きいデバイスを用
いた場合、ＣＭＯＳラッチセルを構成する各トランジス
タをオンさせるために十分な振幅の信号を入力する必要
がある。 【解決手段】 ＣＭＯＳラッチセル１０の２つの入力部
（ＣＭＯＳインバータ１１，１２の各入力端）と２つの
入力信号源（入力信号ｉｎ１，ｉｎ２が入力される２つ
の回路入力端子１３，１４）との間に抵抗素子Ｒ１１，
Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ２をＤＣシフト
してＣＭＯＳラッチセル１０の２つの入力部に与えると
ともに、ＣＭＯＳインバータ１１，１２の各入力端と電
源ＶＤＤとの間に抵抗素子Ｒ１３，Ｒ１４を接続し、ノ
ード，をバイアスすることにより、ＣＭＯＳインバ
ータ１１，１２の動作点をより明確にする。
シフト回路において、閾値Ｖｔｈが大きいデバイスを用
いた場合、ＣＭＯＳラッチセルを構成する各トランジス
タをオンさせるために十分な振幅の信号を入力する必要
がある。 【解決手段】 ＣＭＯＳラッチセル１０の２つの入力部
（ＣＭＯＳインバータ１１，１２の各入力端）と２つの
入力信号源（入力信号ｉｎ１，ｉｎ２が入力される２つ
の回路入力端子１３，１４）との間に抵抗素子Ｒ１１，
Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ２をＤＣシフト
してＣＭＯＳラッチセル１０の２つの入力部に与えると
ともに、ＣＭＯＳインバータ１１，１２の各入力端と電
源ＶＤＤとの間に抵抗素子Ｒ１３，Ｒ１４を接続し、ノ
ード，をバイアスすることにより、ＣＭＯＳインバ
ータ１１，１２の動作点をより明確にする。
Description
【０００１】
【発明の属する技術分野】本発明は、レベルシフト回
路、これを用いたシフトレジスタおよびこれを搭載した
液晶表示装置に関し、特にＣＭＯＳラッチセルを基本構
成とするレベルシフト回路、このレベルシフト回路を各
転送段のクロック信号のレベルシフトに用いたシフトレ
ジスタ、およびこのレベルシフト回路もしくはシフトレ
ジスタを走査系の構成回路の一つとして搭載したいわゆ
る駆動回路一体型液晶表示装置に関する。
路、これを用いたシフトレジスタおよびこれを搭載した
液晶表示装置に関し、特にＣＭＯＳラッチセルを基本構
成とするレベルシフト回路、このレベルシフト回路を各
転送段のクロック信号のレベルシフトに用いたシフトレ
ジスタ、およびこのレベルシフト回路もしくはシフトレ
ジスタを走査系の構成回路の一つとして搭載したいわゆ
る駆動回路一体型液晶表示装置に関する。
【０００２】
【従来の技術】ＣＭＯＳで構成されるレベルシフト回路
の従来例１を図１３に示す。この従来例１に係るレベル
シフト回路は、入力信号ｉｎ１をゲート入力とし、ソー
スがグランドに接続されたＮチャネルＭＯＳ（以下、単
にＮＭＯＳと記す）トランジスタＱｎ１０１と、入力信
号ｉｎ２をゲート入力とし、ソースがグランドに接続さ
れたＮＭＯＳトランジスタＱｎ１０２と、ＮＭＯＳトラ
ンジスタＱｎ１０１のドレインと電源ＶＤＤとの間に接
続され、ゲートがＮＭＯＳトランジスタＱｎ１０２のド
レインに接続されたＰチャネルＭＯＳ（以下、単にＰＭ
ＯＳと記す）トランジスタＱｐ１０１と、ＮＭＯＳトラ
ンジスタＱｎ１０２のドレインと電源ＶＤＤとの間に接
続され、ゲートがＮＭＯＳトランジスタＱｎ１０１のド
レインに接続されたＰＭＯＳトランジスタＱｐ１０２と
を有するＣＭＯＳラッチセル１０１を基本構成としてい
る。
の従来例１を図１３に示す。この従来例１に係るレベル
シフト回路は、入力信号ｉｎ１をゲート入力とし、ソー
スがグランドに接続されたＮチャネルＭＯＳ（以下、単
にＮＭＯＳと記す）トランジスタＱｎ１０１と、入力信
号ｉｎ２をゲート入力とし、ソースがグランドに接続さ
れたＮＭＯＳトランジスタＱｎ１０２と、ＮＭＯＳトラ
ンジスタＱｎ１０１のドレインと電源ＶＤＤとの間に接
続され、ゲートがＮＭＯＳトランジスタＱｎ１０２のド
レインに接続されたＰチャネルＭＯＳ（以下、単にＰＭ
ＯＳと記す）トランジスタＱｐ１０１と、ＮＭＯＳトラ
ンジスタＱｎ１０２のドレインと電源ＶＤＤとの間に接
続され、ゲートがＮＭＯＳトランジスタＱｎ１０１のド
レインに接続されたＰＭＯＳトランジスタＱｐ１０２と
を有するＣＭＯＳラッチセル１０１を基本構成としてい
る。
【０００３】上記構成の従来例１に係るレベルシフト回
路において、ｉｎ１として例えば３Ｖの低電圧振幅の信
号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号
が入力されるものとする。この３Ｖの低電圧振幅の入力
信号ｉｎ１，ｉｎ２は、回路の電源電圧ＶＤＤを振幅と
する信号としてＮＭＯＳトランジスタＱｎ１０１，Ｑｎ
１０２の各ドレインに現れる。そして、ＮＭＯＳトラン
ジスタＱｎ１０１，Ｑｎ１０２の各ドレイン出力が、イ
ンバータ１０２を経て出力信号ｏｕｔおよびインバータ
１０３を経て出力信号ｏｕｔの反転信号ｘｏｕｔとして
導出される。これにより、例えば３Ｖの低電圧振幅の信
号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの高電圧振幅の信
号ｏｕｔ，ｘｏｕｔにレベルシフトされる。
路において、ｉｎ１として例えば３Ｖの低電圧振幅の信
号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号
が入力されるものとする。この３Ｖの低電圧振幅の入力
信号ｉｎ１，ｉｎ２は、回路の電源電圧ＶＤＤを振幅と
する信号としてＮＭＯＳトランジスタＱｎ１０１，Ｑｎ
１０２の各ドレインに現れる。そして、ＮＭＯＳトラン
ジスタＱｎ１０１，Ｑｎ１０２の各ドレイン出力が、イ
ンバータ１０２を経て出力信号ｏｕｔおよびインバータ
１０３を経て出力信号ｏｕｔの反転信号ｘｏｕｔとして
導出される。これにより、例えば３Ｖの低電圧振幅の信
号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤの高電圧振幅の信
号ｏｕｔ，ｘｏｕｔにレベルシフトされる。
【０００４】図１４に、レベルシフト回路の従来例２を
示す。この従来例２に係るレベルシフト回路は、入力信
号ｉｎ１をゲート入力とし、ソースがグランドに接続さ
れたＮＭＯＳトランジスタＱｎ２０１と、入力信号ｉｎ
２をゲート入力とし、ソースがグランドに接続されたＮ
ＭＯＳトランジスタＱｎ２０２と、ＮＭＯＳトランジス
タＱｎ２０１のドレインと電源ＶＤＤとの間に接続され
たダイオード接続のＰＭＯＳトランジスタＱｐ２０１
と、ＮＭＯＳトランジスタＱｎ２０２のドレインと電源
ＶＤＤとの間に接続され、ＰＭＯＳトランジスタＱｐ２
０１とゲートが共通に接続されたＰＭＯＳトランジスタ
Ｑｐ２０２とを有する差動アンプ構成のＣＭＯＳラッチ
セル２０１を基本構成としている。
示す。この従来例２に係るレベルシフト回路は、入力信
号ｉｎ１をゲート入力とし、ソースがグランドに接続さ
れたＮＭＯＳトランジスタＱｎ２０１と、入力信号ｉｎ
２をゲート入力とし、ソースがグランドに接続されたＮ
ＭＯＳトランジスタＱｎ２０２と、ＮＭＯＳトランジス
タＱｎ２０１のドレインと電源ＶＤＤとの間に接続され
たダイオード接続のＰＭＯＳトランジスタＱｐ２０１
と、ＮＭＯＳトランジスタＱｎ２０２のドレインと電源
ＶＤＤとの間に接続され、ＰＭＯＳトランジスタＱｐ２
０１とゲートが共通に接続されたＰＭＯＳトランジスタ
Ｑｐ２０２とを有する差動アンプ構成のＣＭＯＳラッチ
セル２０１を基本構成としている。
【０００５】上記構成の従来例２に係るレベルシフト回
路において、ｉｎ１として例えば３Ｖの低電圧振幅の信
号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号
が入力されるものとする。この３Ｖの低電圧振幅の入力
信号ｉｎ１は、回路の電源電圧ＶＤＤを振幅とする信号
としてＮＭＯＳトランジスタＱｎ２０２のドレインに現
れる。そして、ＮＭＯＳトランジスタＱｎ２０２のドレ
イン出力が、インバータ２０２を経て出力信号ｏｕｔと
して導出される。これにより、例えば３Ｖの低電圧振幅
の信号ｉｎ１が、電源電圧ＶＤＤの高電圧振幅の信号ｏ
ｕｔにレベルシフトされる。
路において、ｉｎ１として例えば３Ｖの低電圧振幅の信
号が入力され、ｉｎ２として入力信号ｉｎ１の反転信号
が入力されるものとする。この３Ｖの低電圧振幅の入力
信号ｉｎ１は、回路の電源電圧ＶＤＤを振幅とする信号
としてＮＭＯＳトランジスタＱｎ２０２のドレインに現
れる。そして、ＮＭＯＳトランジスタＱｎ２０２のドレ
イン出力が、インバータ２０２を経て出力信号ｏｕｔと
して導出される。これにより、例えば３Ｖの低電圧振幅
の信号ｉｎ１が、電源電圧ＶＤＤの高電圧振幅の信号ｏ
ｕｔにレベルシフトされる。
【０００６】
【発明が解決しようとする課題】しかしながら、上述し
た従来例１，２に係るレベルシフト回路では、入力信号
ｉｎ１，ｉｎ２の振幅として、ＮＭＯＳトランジスタＱ
ｎ１０１，Ｑｎ２０１もしくはＮＭＯＳトランジスタＱ
ｎ１０２，Ｑｎ２０２をオンさせるために十分な電圧、
即ちこれらトランジスタの閾値Ｖｔｈ以上であることが
要求され、この条件が得られない場合には、レベルシフ
ト回路が動作しないことになる。したがって、例えば３
Ｖ程度のＣＭＯＳ‐ＬＳＩの出力信号を、閾値Ｖｔｈの
大きなＴＦＴ（thin film transistor；薄膜トランジス
タ）を用いて構成されたレベルシフト回路の入力とし、
当該回路で必要とされる高電圧にレベルシフトしようと
する際に、安定したレベルシフト動作を行えない場合が
生ずるという問題がある。
た従来例１，２に係るレベルシフト回路では、入力信号
ｉｎ１，ｉｎ２の振幅として、ＮＭＯＳトランジスタＱ
ｎ１０１，Ｑｎ２０１もしくはＮＭＯＳトランジスタＱ
ｎ１０２，Ｑｎ２０２をオンさせるために十分な電圧、
即ちこれらトランジスタの閾値Ｖｔｈ以上であることが
要求され、この条件が得られない場合には、レベルシフ
ト回路が動作しないことになる。したがって、例えば３
Ｖ程度のＣＭＯＳ‐ＬＳＩの出力信号を、閾値Ｖｔｈの
大きなＴＦＴ（thin film transistor；薄膜トランジス
タ）を用いて構成されたレベルシフト回路の入力とし、
当該回路で必要とされる高電圧にレベルシフトしようと
する際に、安定したレベルシフト動作を行えない場合が
生ずるという問題がある。
【０００７】また、従来例２に係るレベルシフト回路
は、従来例１に係るレベルシフト回路に比べて、小面積
で構成できかつ動作が高速であるという利点を持つ反
面、ＰＭＯＳトランジスタＱｐ２０１，Ｑｐ２０２がカ
レントミラー回路を構成していることから、ＮＭＯＳト
ランジスタＱｎ２０２がオンしたときにＰＭＯＳトラン
ジスタＱｐ２０１，Ｑｐ２０２に共に電流が流れること
になるため、消費電流が大きいという欠点を有してい
る。
は、従来例１に係るレベルシフト回路に比べて、小面積
で構成できかつ動作が高速であるという利点を持つ反
面、ＰＭＯＳトランジスタＱｐ２０１，Ｑｐ２０２がカ
レントミラー回路を構成していることから、ＮＭＯＳト
ランジスタＱｎ２０２がオンしたときにＰＭＯＳトラン
ジスタＱｐ２０１，Ｑｐ２０２に共に電流が流れること
になるため、消費電流が大きいという欠点を有してい
る。
【０００８】ＴＦＴによるレベルシフト回路としては、
上記の問題を解決するために、図１５に示す回路構成の
ものが提案されている。この従来例３に係るレベルシフ
ト回路は、ＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０
２およびＰＭＯＳトランジスタＱｐ３０１，Ｑｐ３０２
からなる差動アンプ構成のＣＭＯＳラッチセル３０１を
基本構成とし、入力信号ｉｎ１，ｉｎ２をそのままＣＭ
ＯＳラッチセル（差動アンプ）３０１のＮＭＯＳトラン
ジスタＱｎ３０１，Ｑｎ３０２のゲート入力とせず、こ
れらトランジスタの閾値Ｖｔｈ以上にＤＣシフトさせて
からゲート入力とする構成を採っている。
上記の問題を解決するために、図１５に示す回路構成の
ものが提案されている。この従来例３に係るレベルシフ
ト回路は、ＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０
２およびＰＭＯＳトランジスタＱｐ３０１，Ｑｐ３０２
からなる差動アンプ構成のＣＭＯＳラッチセル３０１を
基本構成とし、入力信号ｉｎ１，ｉｎ２をそのままＣＭ
ＯＳラッチセル（差動アンプ）３０１のＮＭＯＳトラン
ジスタＱｎ３０１，Ｑｎ３０２のゲート入力とせず、こ
れらトランジスタの閾値Ｖｔｈ以上にＤＣシフトさせて
からゲート入力とする構成を採っている。
【０００９】すなわち、入力信号ｉｎ１，ｉｎ２は、Ｎ
ＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４を介してＮ
ＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ゲート
に入力されるようになっている。また同時に、入力信号
ｉｎ１，ｉｎ２の確実な比較を行うために、ＮＭＯＳト
ランジスタＱｎ３０１，Ｑｎ３０２の各ソースに、それ
らのゲート入力と逆極性の信号、即ち入力信号ｉｎ２，
ｉｎ１を入力するようにしている。ＮＭＯＳトランジス
タＱｎ３０３，Ｑｎ３０４は、ダイオード接続のＮＭＯ
ＳトランジスタＱｎ３０５とゲートが共通に接続される
ことによってカレントミラー回路を構成している。
ＭＯＳトランジスタＱｎ３０３，Ｑｎ３０４を介してＮ
ＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２の各ゲート
に入力されるようになっている。また同時に、入力信号
ｉｎ１，ｉｎ２の確実な比較を行うために、ＮＭＯＳト
ランジスタＱｎ３０１，Ｑｎ３０２の各ソースに、それ
らのゲート入力と逆極性の信号、即ち入力信号ｉｎ２，
ｉｎ１を入力するようにしている。ＮＭＯＳトランジス
タＱｎ３０３，Ｑｎ３０４は、ダイオード接続のＮＭＯ
ＳトランジスタＱｎ３０５とゲートが共通に接続される
ことによってカレントミラー回路を構成している。
【００１０】また、ＮＭＯＳトランジスタＱｎ３０３，
Ｑｎ３０４，Ｑｎ３０５の各ドレインと電源ＶＤＤとの
間には、ＰＭＯＳトランジスタＱｐ３０３，Ｑｐ３０
４，Ｑｐ３０５が接続されている。これらＰＭＯＳトラ
ンジスタＱｐ３０３，Ｑｐ３０４，Ｑｐ３０５は、ダイ
オード接続のＰＭＯＳトランジスタＱｐ３０６とゲート
が共通に接続されることによってカレントミラー回路を
構成している。ＮＭＯＳトランジスタＱｎ３０５のソー
スは直接グランドに接続され、ＰＭＯＳトランジスタＱ
ｐ３０６は電流源Ｉを介してグランドに接続されてい
る。
Ｑｎ３０４，Ｑｎ３０５の各ドレインと電源ＶＤＤとの
間には、ＰＭＯＳトランジスタＱｐ３０３，Ｑｐ３０
４，Ｑｐ３０５が接続されている。これらＰＭＯＳトラ
ンジスタＱｐ３０３，Ｑｐ３０４，Ｑｐ３０５は、ダイ
オード接続のＰＭＯＳトランジスタＱｐ３０６とゲート
が共通に接続されることによってカレントミラー回路を
構成している。ＮＭＯＳトランジスタＱｎ３０５のソー
スは直接グランドに接続され、ＰＭＯＳトランジスタＱ
ｐ３０６は電流源Ｉを介してグランドに接続されてい
る。
【００１１】上述したように、従来例３に係るレベルシ
フト回路では、入力信号ｉｎ１，ｉｎ２をＤＣシフトさ
せてからＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２
の各ゲート入力とすることにより、閾値Ｖｔｈの大きい
ＴＦＴによるレベルシフト回路においても、入力信号ｉ
ｎ１，ｉｎ２の振幅がＮＭＯＳトランジスタＱｎ３０
１，Ｑｎ３０２をオンさせるために十分な電圧であるこ
と、という条件を満たすことができるため、安定したレ
ベルシフト動作を実現できる。しかしながらその反面、
回路のダイナミックレンジを確保するために電源電圧Ｖ
ＤＤを下げるのが難しく、結果として、ＴＦＴ回路シス
テムの低消費電力化が困難になるという問題がある。
フト回路では、入力信号ｉｎ１，ｉｎ２をＤＣシフトさ
せてからＮＭＯＳトランジスタＱｎ３０１，Ｑｎ３０２
の各ゲート入力とすることにより、閾値Ｖｔｈの大きい
ＴＦＴによるレベルシフト回路においても、入力信号ｉ
ｎ１，ｉｎ２の振幅がＮＭＯＳトランジスタＱｎ３０
１，Ｑｎ３０２をオンさせるために十分な電圧であるこ
と、という条件を満たすことができるため、安定したレ
ベルシフト動作を実現できる。しかしながらその反面、
回路のダイナミックレンジを確保するために電源電圧Ｖ
ＤＤを下げるのが難しく、結果として、ＴＦＴ回路シス
テムの低消費電力化が困難になるという問題がある。
【００１２】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、閾値Ｖｔｈが大きい
デバイスを用いた回路であっても、安定したレベルシフ
ト動作を高速にて実現できるとともに、低消費電力化お
よび小面積化が可能なレベルシフト回路、これを用いた
シフトレジスタおよびこれを搭載した液晶表示装置を提
供することにある。
であり、その目的とするところは、閾値Ｖｔｈが大きい
デバイスを用いた回路であっても、安定したレベルシフ
ト動作を高速にて実現できるとともに、低消費電力化お
よび小面積化が可能なレベルシフト回路、これを用いた
シフトレジスタおよびこれを搭載した液晶表示装置を提
供することにある。
【００１３】
【課題を解決するための手段】本発明によるレベルシフ
ト回路は、ＣＭＯＳラッチセルを基本構成とし、低電圧
振幅の信号を高電圧振幅の信号に変換するレベルシフト
回路であって、ＣＭＯＳラッチセルの２つの入力部と２
つの入力信号源との間にそれぞれ抵抗素子を挿入した構
成となっている。
ト回路は、ＣＭＯＳラッチセルを基本構成とし、低電圧
振幅の信号を高電圧振幅の信号に変換するレベルシフト
回路であって、ＣＭＯＳラッチセルの２つの入力部と２
つの入力信号源との間にそれぞれ抵抗素子を挿入した構
成となっている。
【００１４】本発明によるシフトレジスタは、複数段の
転送段からなり、スタート信号をレベルシフトして初段
の転送段に供給する第１のレベルシフト回路と、クロッ
ク信号をレベルシフトして各段の転送段に供給する第２
のレベルシフト回路とを有するシフトレジスタであっ
て、第１，第２のレベルシフト回路として、上記構成の
レベルシフト回路を用いている。
転送段からなり、スタート信号をレベルシフトして初段
の転送段に供給する第１のレベルシフト回路と、クロッ
ク信号をレベルシフトして各段の転送段に供給する第２
のレベルシフト回路とを有するシフトレジスタであっ
て、第１，第２のレベルシフト回路として、上記構成の
レベルシフト回路を用いている。
【００１５】本発明による液晶表示装置は、走査系を含
む駆動回路を画素部と同一基板上に一体形成してなる駆
動回路一体型液晶表示装置であって、走査系の構成回路
の一つを、上記構成のレベルシフト回路もしくはシフト
レジスタを用いて構成している。
む駆動回路を画素部と同一基板上に一体形成してなる駆
動回路一体型液晶表示装置であって、走査系の構成回路
の一つを、上記構成のレベルシフト回路もしくはシフト
レジスタを用いて構成している。
【００１６】上記構成のレベルシフト回路、これを用い
たシフトレジスタおよびこれを搭載した液晶表示装置に
おいて、ＣＭＯＳラッチセルの２つの入力部と２つの入
力信号源との間にそれぞれ挿入された抵抗素子は、２つ
の入力信号をそれぞれＤＣシフトしてＣＭＯＳラッチセ
ルの２つの入力部に与える。このＤＣシフトにより、Ｃ
ＭＯＳラッチセルを構成する各トランジスタをオンさせ
るのに十分な電圧が得られる。したがって、閾値Ｖｔｈ
が大きなデバイスを用いた回路にも対応可能となる。
たシフトレジスタおよびこれを搭載した液晶表示装置に
おいて、ＣＭＯＳラッチセルの２つの入力部と２つの入
力信号源との間にそれぞれ挿入された抵抗素子は、２つ
の入力信号をそれぞれＤＣシフトしてＣＭＯＳラッチセ
ルの２つの入力部に与える。このＤＣシフトにより、Ｃ
ＭＯＳラッチセルを構成する各トランジスタをオンさせ
るのに十分な電圧が得られる。したがって、閾値Ｖｔｈ
が大きなデバイスを用いた回路にも対応可能となる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しつつ詳細に説明する。
て図面を参照しつつ詳細に説明する。
【００１８】図１は、本発明の第１実施形態に係るレベ
ルシフト回路の構成の一例を示す回路図である。この第
１実施形態に係るレベルシフト回路は、各々のゲートお
よびドレインがそれぞれ共通に接続されたＮＭＯＳトラ
ンジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１
からなるＣＭＯＳインバータ１１と、各々のゲートおよ
びドレインがそれぞれ共通に接続されたＮＭＯＳトラン
ジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２か
らなるＣＭＯＳインバータ１２とが、電源ＶＤＤとグラ
ンドとの間に互いに並列に接続されてなるＣＭＯＳラッ
チセル１０を基本構成としている。
ルシフト回路の構成の一例を示す回路図である。この第
１実施形態に係るレベルシフト回路は、各々のゲートお
よびドレインがそれぞれ共通に接続されたＮＭＯＳトラ
ンジスタＱｎ１１およびＰＭＯＳトランジスタＱｐ１１
からなるＣＭＯＳインバータ１１と、各々のゲートおよ
びドレインがそれぞれ共通に接続されたＮＭＯＳトラン
ジスタＱｎ１２およびＰＭＯＳトランジスタＱｐ１２か
らなるＣＭＯＳインバータ１２とが、電源ＶＤＤとグラ
ンドとの間に互いに並列に接続されてなるＣＭＯＳラッ
チセル１０を基本構成としている。
【００１９】このＣＭＯＳラッチセル１０において、Ｃ
ＭＯＳインバータ１１の入力端、即ちＭＯＳトランジス
タＱｎ１１，Ｑｐ１１のゲート共通接続点と、ＣＭＯＳ
インバータ１２の出力端、即ちＭＯＳトランジスタＱｎ
１２，Ｑｐ１２のドレイン共通接続点とが接続され、さ
らにＣＭＯＳインバータ１２の入力端、即ちＭＯＳトラ
ンジスタＱｎ１２，Ｑｐ１２のゲート共通接続点とＣＭ
ＯＳインバータ１１の出力端、即ちＭＯＳトランジスタ
Ｑｎ１１，Ｑｐ１１のドレイン共通接続点とが接続され
ている。
ＭＯＳインバータ１１の入力端、即ちＭＯＳトランジス
タＱｎ１１，Ｑｐ１１のゲート共通接続点と、ＣＭＯＳ
インバータ１２の出力端、即ちＭＯＳトランジスタＱｎ
１２，Ｑｐ１２のドレイン共通接続点とが接続され、さ
らにＣＭＯＳインバータ１２の入力端、即ちＭＯＳトラ
ンジスタＱｎ１２，Ｑｐ１２のゲート共通接続点とＣＭ
ＯＳインバータ１１の出力端、即ちＭＯＳトランジスタ
Ｑｎ１１，Ｑｐ１１のドレイン共通接続点とが接続され
ている。
【００２０】また、ＣＭＯＳインバータ１１の入力端と
第１回路入力端子１３との間に抵抗素子Ｒ１１が、ＣＭ
ＯＳインバータ１２の入力端と第２回路入力端子１４と
の間に抵抗素子Ｒ１２がそれぞれ接続されている。さら
に、ＣＭＯＳインバータ１１の入力端と電源ＶＤＤとの
間に抵抗素子Ｒ１３が、ＣＭＯＳインバータ１２の入力
端と電源ＶＤＤとの間に抵抗素子Ｒ１４がそれぞれ接続
されている。また、抵抗素子Ｒ１２，Ｒ１４の共通接続
点であるノードと第１回路出力端子１５との間にイン
バータ１７が、抵抗素子Ｒ１１，Ｒ１２の共通接続点で
あるノードと第２回路出力端子１６との間にインバー
タ１８がそれぞれ接続されている。
第１回路入力端子１３との間に抵抗素子Ｒ１１が、ＣＭ
ＯＳインバータ１２の入力端と第２回路入力端子１４と
の間に抵抗素子Ｒ１２がそれぞれ接続されている。さら
に、ＣＭＯＳインバータ１１の入力端と電源ＶＤＤとの
間に抵抗素子Ｒ１３が、ＣＭＯＳインバータ１２の入力
端と電源ＶＤＤとの間に抵抗素子Ｒ１４がそれぞれ接続
されている。また、抵抗素子Ｒ１２，Ｒ１４の共通接続
点であるノードと第１回路出力端子１５との間にイン
バータ１７が、抵抗素子Ｒ１１，Ｒ１２の共通接続点で
あるノードと第２回路出力端子１６との間にインバー
タ１８がそれぞれ接続されている。
【００２１】上記構成の第１実施形態に係るレベルシフ
ト回路において、第１回路入力端子１３には例えば３Ｖ
程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力
端子１４には入力信号ｉｎ１の反転の信号ｉｎ２が入力
されるものとする。
ト回路において、第１回路入力端子１３には例えば３Ｖ
程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力
端子１４には入力信号ｉｎ１の反転の信号ｉｎ２が入力
されるものとする。
【００２２】ここで、例えば、入力信号ｉｎ１が論理
“１”（＝Ｖｐ）、入力信号ｉｎ２が論理“０”（＝０
Ｖ）の場合の回路動作を例にとって図２のタイミングを
用いて説明すると、ＣＭＯＳラッチセル１０において、
ＮＭＯＳトランジスタＱｎ１１がオン状態となるため、
電源ＶＤＤ→抵抗素子Ｒ１４→ノード→ＮＭＯＳトラ
ンジスタＱｎ１１→グランドの経路で電流が流れ、同時
にＰＭＯＳトランジスタＱｐ１２がオン状態となるた
め、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ１２→ノー
ド→抵抗素子Ｒ１１→第２回路入力端子１３の経路で
電流が流れる。
“１”（＝Ｖｐ）、入力信号ｉｎ２が論理“０”（＝０
Ｖ）の場合の回路動作を例にとって図２のタイミングを
用いて説明すると、ＣＭＯＳラッチセル１０において、
ＮＭＯＳトランジスタＱｎ１１がオン状態となるため、
電源ＶＤＤ→抵抗素子Ｒ１４→ノード→ＮＭＯＳトラ
ンジスタＱｎ１１→グランドの経路で電流が流れ、同時
にＰＭＯＳトランジスタＱｐ１２がオン状態となるた
め、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ１２→ノー
ド→抵抗素子Ｒ１１→第２回路入力端子１３の経路で
電流が流れる。
【００２３】このとき、抵抗素子Ｒ１１，Ｒ１４で電圧
降下が生じ、その電圧降下分だけノード，の電位が
上昇する。すなわち、ノード，の電位は、ＤＣシフ
トする。ここで、ノードの方がノードよりもシフト
量が大きいため、ノード，では入力信号ｉｎ１，ｉ
ｎ２の振幅差よりも大きな振幅差が得られることにな
る。
降下が生じ、その電圧降下分だけノード，の電位が
上昇する。すなわち、ノード，の電位は、ＤＣシフ
トする。ここで、ノードの方がノードよりもシフト
量が大きいため、ノード，では入力信号ｉｎ１，ｉ
ｎ２の振幅差よりも大きな振幅差が得られることにな
る。
【００２４】また、抵抗素子Ｒ１３，Ｒ１４は、ノード
，をバイアスすることにより、ＣＭＯＳインバータ
１１，１２の動作点をより明確にする作用をなす。そし
て、ノードの電位はインバータ１７で反転されて第１
回路出力端子１５からＶＤＤの振幅の出力信号ｏｕｔと
して導出され、ノードの電位はインバータ１８で反転
されて第２回路出力端子１６から出力信号ｏｕｔの反転
信号ｘｏｕｔとして導出される。
，をバイアスすることにより、ＣＭＯＳインバータ
１１，１２の動作点をより明確にする作用をなす。そし
て、ノードの電位はインバータ１７で反転されて第１
回路出力端子１５からＶＤＤの振幅の出力信号ｏｕｔと
して導出され、ノードの電位はインバータ１８で反転
されて第２回路出力端子１６から出力信号ｏｕｔの反転
信号ｘｏｕｔとして導出される。
【００２５】上述した回路動作によって、振幅Ｖｐが例
えば３Ｖの入力信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤ
の振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされ
て導出されることになる。また、入力信号ｉｎ１が論理
“０”、入力信号ｉｎ２が論理“０”のときには、上述
した動作と全く逆の動作によってレベルシフト動作が行
われることになる。
えば３Ｖの入力信号ｉｎ１，ｉｎ２が、電源電圧ＶＤＤ
の振幅の出力信号ｏｕｔ，ｘｏｕｔにレベルシフトされ
て導出されることになる。また、入力信号ｉｎ１が論理
“０”、入力信号ｉｎ２が論理“０”のときには、上述
した動作と全く逆の動作によってレベルシフト動作が行
われることになる。
【００２６】このように、ＣＭＯＳラッチセル１０の２
つの入力部、即ちＣＭＯＳインバータ１１，１２の各入
力端と２つの入力信号源、即ち入力信号ｉｎ１，ｉｎ２
が入力される２つの回路入力端子１３，１４との間に抵
抗素子Ｒ１１，Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ
２をＤＣシフトしてＣＭＯＳラッチセル１０の２つの入
力部に与えるようにしたことにより、ＣＭＯＳラッチセ
ル１０を構成する各トランジスタをオンさせるのに十分
な電圧を得ることができるため、閾値Ｖｔｈが大きいデ
バイス、例えばＴＦＴを用いた回路であっても、安定し
たレベルシフト動作を高速にて実現できる。
つの入力部、即ちＣＭＯＳインバータ１１，１２の各入
力端と２つの入力信号源、即ち入力信号ｉｎ１，ｉｎ２
が入力される２つの回路入力端子１３，１４との間に抵
抗素子Ｒ１１，Ｒ１２を接続し、入力信号ｉｎ１，ｉｎ
２をＤＣシフトしてＣＭＯＳラッチセル１０の２つの入
力部に与えるようにしたことにより、ＣＭＯＳラッチセ
ル１０を構成する各トランジスタをオンさせるのに十分
な電圧を得ることができるため、閾値Ｖｔｈが大きいデ
バイス、例えばＴＦＴを用いた回路であっても、安定し
たレベルシフト動作を高速にて実現できる。
【００２７】しかも、ＣＭＯＳラッチセル１０の基本回
路に対して抵抗素子を付加するのみで良いため小面積で
実現できるとともに、電源電圧ＶＤＤを下げてもレベル
シフト動作を確実に行うことができるため低消費電力化
を図ることができる。さらには、ＣＭＯＳラッチセル１
０の２つの入力部と電源ＶＤＤとの間にも抵抗素子Ｒ１
３，Ｒ１４を接続し、ノード，をバイアスするよう
にしたことにより、ＣＭＯＳインバータ１１，１２の動
作点をより明確にすることができるので、より安定した
レベルシフト動作を実現できる。
路に対して抵抗素子を付加するのみで良いため小面積で
実現できるとともに、電源電圧ＶＤＤを下げてもレベル
シフト動作を確実に行うことができるため低消費電力化
を図ることができる。さらには、ＣＭＯＳラッチセル１
０の２つの入力部と電源ＶＤＤとの間にも抵抗素子Ｒ１
３，Ｒ１４を接続し、ノード，をバイアスするよう
にしたことにより、ＣＭＯＳインバータ１１，１２の動
作点をより明確にすることができるので、より安定した
レベルシフト動作を実現できる。
【００２８】なお、第１実施形態に係るレベルシフト回
路では、入力信号ｉｎ２として、入力信号ｉｎ１の反転
信号を入力とするとしたが、入力信号ｉｎ１の論理を判
別することができれば良い訳であるから、必ずしも反転
信号である必要はなく、０Ｖから電源電圧ＶＤＤまでの
範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅ
ｆとして用いるようにすることも可能である。図３に、
入力信号ｉｎ２として基準電圧Ｖｒｅｆ（０≦Ｖｒｅｆ
≦ＶＤＤ）を入力した場合のタイミングチャートを示
す。
路では、入力信号ｉｎ２として、入力信号ｉｎ１の反転
信号を入力とするとしたが、入力信号ｉｎ１の論理を判
別することができれば良い訳であるから、必ずしも反転
信号である必要はなく、０Ｖから電源電圧ＶＤＤまでの
範囲内の任意の直流電圧を、その判別の基準電圧Ｖｒｅ
ｆとして用いるようにすることも可能である。図３に、
入力信号ｉｎ２として基準電圧Ｖｒｅｆ（０≦Ｖｒｅｆ
≦ＶＤＤ）を入力した場合のタイミングチャートを示
す。
【００２９】また、図１の回路例では、非反転と反転の
２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっ
ているが、いずれか一方の出力信号のみを導出する構成
であっても良い。この場合には、２つのインバータ１
７，１８のうちの一方が不要になる。
２つの出力信号ｏｕｔ，ｘｏｕｔを導出する構成となっ
ているが、いずれか一方の出力信号のみを導出する構成
であっても良い。この場合には、２つのインバータ１
７，１８のうちの一方が不要になる。
【００３０】図４は、第１実施形態に係るレベルシフト
回路の変形例を示す回路図であり、図中、図１と同等部
分には同一符号を付して示している。この変形例に係る
レベルシフト回路では、図１の抵抗素子Ｒ１１，Ｒ１２
として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳト
ランジスタＱｎ１３，Ｑｎ１４を用い、抵抗素子Ｒ１
３，Ｒ１４として、各ゲートがグランドに接続されたＰ
ＭＯＳトランジスタＱｐ１３，Ｑｐ１４を用いた構成と
なっている。
回路の変形例を示す回路図であり、図中、図１と同等部
分には同一符号を付して示している。この変形例に係る
レベルシフト回路では、図１の抵抗素子Ｒ１１，Ｒ１２
として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳト
ランジスタＱｎ１３，Ｑｎ１４を用い、抵抗素子Ｒ１
３，Ｒ１４として、各ゲートがグランドに接続されたＰ
ＭＯＳトランジスタＱｐ１３，Ｑｐ１４を用いた構成と
なっている。
【００３１】このように、抵抗素子Ｒ１１〜Ｒ１４をト
ランジスタで実現した場合にも、その回路の動作は図１
の回路の場合と同じである。また、タイミング例につい
ても図２および図３と同じである。なお、本変形例で
は、抵抗素子Ｒ１１，Ｒ１２をＮＭＯＳで、抵抗素子Ｒ
１３，Ｒ１４をＰＭＯＳで実現しているが、これら抵抗
素子と等価な形になるようにトランジスタを配置すれ
ば、各トランジスタの極性はどちらでも構わない。
ランジスタで実現した場合にも、その回路の動作は図１
の回路の場合と同じである。また、タイミング例につい
ても図２および図３と同じである。なお、本変形例で
は、抵抗素子Ｒ１１，Ｒ１２をＮＭＯＳで、抵抗素子Ｒ
１３，Ｒ１４をＰＭＯＳで実現しているが、これら抵抗
素子と等価な形になるようにトランジスタを配置すれ
ば、各トランジスタの極性はどちらでも構わない。
【００３２】図５は、第１実施形態に係るレベルシフト
回路の他の変形例を示す回路図であり、図４と同等部分
には同一符号を付して示している。この変形例に係るレ
ベルシフト回路では、図４の回路において、ＮＭＯＳト
ランジスタＱｎ１３，Ｑｎ１４およびＰＭＯＳトランジ
スタＱｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬ
によってスイッチングする構成となっている。すなわ
ち、図示せぬ制御回路から制御端子２０に入力されるア
クティブ“Ｈ”のコントロール信号ＣＮＴＬが、ＮＭＯ
ＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートに印加さ
れるとともに、インバータ１９で反転されてＰＭＯＳト
ランジスタＱｐ１３，Ｑｐ１４の各ゲートに印加される
ようになっている。
回路の他の変形例を示す回路図であり、図４と同等部分
には同一符号を付して示している。この変形例に係るレ
ベルシフト回路では、図４の回路において、ＮＭＯＳト
ランジスタＱｎ１３，Ｑｎ１４およびＰＭＯＳトランジ
スタＱｐ１３，Ｑｐ１４を、コントロール信号ＣＮＴＬ
によってスイッチングする構成となっている。すなわ
ち、図示せぬ制御回路から制御端子２０に入力されるア
クティブ“Ｈ”のコントロール信号ＣＮＴＬが、ＮＭＯ
ＳトランジスタＱｎ１３，Ｑｎ１４の各ゲートに印加さ
れるとともに、インバータ１９で反転されてＰＭＯＳト
ランジスタＱｐ１３，Ｑｐ１４の各ゲートに印加される
ようになっている。
【００３３】このように、ＣＭＯＳラッチセル１０の各
トランジスタＱｎ１３，Ｑｎ１４，Ｑｐ１３，Ｑｐ１４
を、コントロール信号ＣＮＴＬによってスイッチングす
る構成をとることで、本レベルシフト回路をレベルシフ
トの必要なときにのみアクティブにし、レベルシフトの
必要のないときにはデータ、即ち入力信号ｉｎ１，１ｎ
２の論理状態を保持する、いわゆるラッチ兼用型のレベ
ルシフト回路を実現できることになる。
トランジスタＱｎ１３，Ｑｎ１４，Ｑｐ１３，Ｑｐ１４
を、コントロール信号ＣＮＴＬによってスイッチングす
る構成をとることで、本レベルシフト回路をレベルシフ
トの必要なときにのみアクティブにし、レベルシフトの
必要のないときにはデータ、即ち入力信号ｉｎ１，１ｎ
２の論理状態を保持する、いわゆるラッチ兼用型のレベ
ルシフト回路を実現できることになる。
【００３４】なお、本例では、抵抗素子Ｒ１１〜Ｒ１４
をトランジスタで実現した場合において、これらトラン
ジスタをスイッチング制御するとしたが、抵抗素子Ｒ１
１〜Ｒ１４として有限の抵抗値を持つスイッチを用い、
これらスイッチをスイッチング制御するようにしても、
同様の作用効果を得ることができる。
をトランジスタで実現した場合において、これらトラン
ジスタをスイッチング制御するとしたが、抵抗素子Ｒ１
１〜Ｒ１４として有限の抵抗値を持つスイッチを用い、
これらスイッチをスイッチング制御するようにしても、
同様の作用効果を得ることができる。
【００３５】図６は、第１実施形態に係るレベルシフト
回路のさらに他の変形例を示す回路図であり、図５と同
等部分には同一符号を付して示している。この変形例に
係るレベルシフト回路では、図５の回路にさらにＣＭＯ
Ｓラッチセル１０の初期値を決めるためのリセット回路
を付加した構成となっている。すなわち、電源ＶＤＤと
ノードとの間にＰＭＯＳトランジスタＱｐ１５が接続
され、そのゲートがリセット端子２１に接続されること
で、リセット回路２２を構成している。
回路のさらに他の変形例を示す回路図であり、図５と同
等部分には同一符号を付して示している。この変形例に
係るレベルシフト回路では、図５の回路にさらにＣＭＯ
Ｓラッチセル１０の初期値を決めるためのリセット回路
を付加した構成となっている。すなわち、電源ＶＤＤと
ノードとの間にＰＭＯＳトランジスタＱｐ１５が接続
され、そのゲートがリセット端子２１に接続されること
で、リセット回路２２を構成している。
【００３６】そして、リセット端子２１には、リセット
信号Ｒｅｓｅｔが与えられるようになっている。ここ
で、リセット信号Ｒｅｓｅｔとしては、図７のタイミン
グチャートに示すように、電源電圧ＶＤＤよりも遅れた
タイミングで立ち上がる信号を用いるようにする。この
リセット信号Ｒｅｓｅｔは、例えば図８に示すように、
電源電圧ＶＤＤをＲＣ積分回路２３で積分することによ
って簡単に生成することが可能である。
信号Ｒｅｓｅｔが与えられるようになっている。ここ
で、リセット信号Ｒｅｓｅｔとしては、図７のタイミン
グチャートに示すように、電源電圧ＶＤＤよりも遅れた
タイミングで立ち上がる信号を用いるようにする。この
リセット信号Ｒｅｓｅｔは、例えば図８に示すように、
電源電圧ＶＤＤをＲＣ積分回路２３で積分することによ
って簡単に生成することが可能である。
【００３７】このように、図５の回路にさらにリセット
回路２２を付加し、このリセット回路２２に対して電源
電圧ＶＤＤよりも遅れたタイミングで立ち上がるリセッ
ト信号Ｒｅｓｅｔを与えるようにすることにより、電源
立ち上げ時のＣＭＯＳラッチセル１０内の初期値を決定
することができる。このリセット動作により、本例の場
合は、図７のタイミングチャートから明らかなように、
電源立ち上げ時の初期状態でノードの電位が“Ｈ”レ
ベルとなり、出力信号ｏｕｔが“Ｌ”レベルとなる。
回路２２を付加し、このリセット回路２２に対して電源
電圧ＶＤＤよりも遅れたタイミングで立ち上がるリセッ
ト信号Ｒｅｓｅｔを与えるようにすることにより、電源
立ち上げ時のＣＭＯＳラッチセル１０内の初期値を決定
することができる。このリセット動作により、本例の場
合は、図７のタイミングチャートから明らかなように、
電源立ち上げ時の初期状態でノードの電位が“Ｈ”レ
ベルとなり、出力信号ｏｕｔが“Ｌ”レベルとなる。
【００３８】図９は、本発明の第２実施形態に係るレベ
ルシフト回路の構成の一例を示す回路図である。この第
２実施形態に係るレベルシフト回路は、各々のゲートお
よびドレインが共通に接続されたＮＭＯＳトランジスタ
Ｑｎ３１およびＰＭＯＳトランジスタＱｐ３１からなる
ＣＭＯＳインバータ３１と、各々のゲートおよびドレイ
ンが共通に接続されたＮＭＯＳトランジスタＱｎ３２お
よびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯＳイ
ンバータ３２とが、電源ＶＤＤとグランドとの間に互い
に並列に接続されてなるＣＭＯＳラッチセル３０を基本
回路とした構成となっている。
ルシフト回路の構成の一例を示す回路図である。この第
２実施形態に係るレベルシフト回路は、各々のゲートお
よびドレインが共通に接続されたＮＭＯＳトランジスタ
Ｑｎ３１およびＰＭＯＳトランジスタＱｐ３１からなる
ＣＭＯＳインバータ３１と、各々のゲートおよびドレイ
ンが共通に接続されたＮＭＯＳトランジスタＱｎ３２お
よびＰＭＯＳトランジスタＱｐ３２からなるＣＭＯＳイ
ンバータ３２とが、電源ＶＤＤとグランドとの間に互い
に並列に接続されてなるＣＭＯＳラッチセル３０を基本
回路とした構成となっている。
【００３９】このＣＭＯＳラッチセル３０において、Ｃ
ＭＯＳインバータ３１の入力端、即ちＭＯＳトランジス
タＱｎ３１，Ｑｐ３１のゲート共通接続点と、ＣＭＯＳ
インバータ３２の出力端、即ちＭＯＳトランジスタＱｎ
３２，Ｑｐ３２のドレイン共通接続点とが接続され、さ
らにＣＭＯＳインバータ３２の入力端、即ちＭＯＳトラ
ンジスタＱｎ３２，Ｑｐ３２のゲート共通接続点とＣＭ
ＯＳインバータ３１の出力端、即ちＭＯＳトランジスタ
Ｑｎ３１，Ｑｐ３１のドレイン共通接続点とが接続され
ている。
ＭＯＳインバータ３１の入力端、即ちＭＯＳトランジス
タＱｎ３１，Ｑｐ３１のゲート共通接続点と、ＣＭＯＳ
インバータ３２の出力端、即ちＭＯＳトランジスタＱｎ
３２，Ｑｐ３２のドレイン共通接続点とが接続され、さ
らにＣＭＯＳインバータ３２の入力端、即ちＭＯＳトラ
ンジスタＱｎ３２，Ｑｐ３２のゲート共通接続点とＣＭ
ＯＳインバータ３１の出力端、即ちＭＯＳトランジスタ
Ｑｎ３１，Ｑｐ３１のドレイン共通接続点とが接続され
ている。
【００４０】また、ＣＭＯＳインバータ３１の入力端と
第１回路入力端子３３との間に抵抗素子Ｒ３１が、ＣＭ
ＯＳインバータ３２の入力端と第２回路入力端子３４と
の間に抵抗素子Ｒ３２がそれぞれ接続されている。ＣＭ
ＯＳインバータ３２の入力端と第１回路出力端子３５と
の間にインバータ３７が、ＣＭＯＳインバータ３１の入
力端と第２回路出力端子３６との間にインバータ３８が
それぞれ接続されている。
第１回路入力端子３３との間に抵抗素子Ｒ３１が、ＣＭ
ＯＳインバータ３２の入力端と第２回路入力端子３４と
の間に抵抗素子Ｒ３２がそれぞれ接続されている。ＣＭ
ＯＳインバータ３２の入力端と第１回路出力端子３５と
の間にインバータ３７が、ＣＭＯＳインバータ３１の入
力端と第２回路出力端子３６との間にインバータ３８が
それぞれ接続されている。
【００４１】上記構成の第２実施形態に係るレベルシフ
ト回路において、第１回路入力端子３３には例えば３Ｖ
程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力
端子３４には入力信号ｉｎ１の反転の信号ｉｎ２が入力
されるものとする。
ト回路において、第１回路入力端子３３には例えば３Ｖ
程度の振幅Ｖｐの信号ｉｎ１が入力され、第２回路入力
端子３４には入力信号ｉｎ１の反転の信号ｉｎ２が入力
されるものとする。
【００４２】ここで、例えば、入力信号ｉｎ１が論理
“１”、入力信号ｉｎ２が論理“０”の場合の回路動作
を例にとると、ＣＭＯＳラッチセル３０において、ＮＭ
ＯＳトランジスタＱｎ３１がオン状態となるため、電源
ＶＤＤ→ＰＭＯＳトランジスタＱｐ３１→ＮＭＯＳトラ
ンジスタＱｎ３１→グランドの経路で電流が流れ、同時
にＰＭＯＳトランジスタＱｐ３２がオン状態となるた
め、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ３２→抵抗
素子Ｒ３１→第２回路入力端子３３の経路で電流が流れ
る。
“１”、入力信号ｉｎ２が論理“０”の場合の回路動作
を例にとると、ＣＭＯＳラッチセル３０において、ＮＭ
ＯＳトランジスタＱｎ３１がオン状態となるため、電源
ＶＤＤ→ＰＭＯＳトランジスタＱｐ３１→ＮＭＯＳトラ
ンジスタＱｎ３１→グランドの経路で電流が流れ、同時
にＰＭＯＳトランジスタＱｐ３２がオン状態となるた
め、電源ＶＤＤ→ＰＭＯＳトランジスタＱｐ３２→抵抗
素子Ｒ３１→第２回路入力端子３３の経路で電流が流れ
る。
【００４３】このとき、抵抗素子Ｒ３１で電圧降下が生
じ、その電圧降下分だけＣＭＯＳインバータ３１の入力
端の電位が上昇する。すなわち、ＣＭＯＳインバータ３
１の入力電位は、大きくＤＣシフトする。一方、ＣＭＯ
Ｓインバータ３２の入力電位は、ＰＭＯＳトランジスタ
Ｑｐ３１から流れ出る電流が少ないため、ほとんどＤＣ
シフトしない。
じ、その電圧降下分だけＣＭＯＳインバータ３１の入力
端の電位が上昇する。すなわち、ＣＭＯＳインバータ３
１の入力電位は、大きくＤＣシフトする。一方、ＣＭＯ
Ｓインバータ３２の入力電位は、ＰＭＯＳトランジスタ
Ｑｐ３１から流れ出る電流が少ないため、ほとんどＤＣ
シフトしない。
【００４４】これにより、ＣＭＯＳインバータ３１，３
２の各入力端では入力信号ｉｎ１，ｉｎ２の振幅差より
も大きな振幅差が得られることになる。そして、ＣＭＯ
Ｓインバータ３２の入力端の電位はインバータ３７で反
転されて第１回路出力端子３５からＶＤＤの振幅の出力
信号ｏｕｔとして導出され、ＣＭＯＳインバータ３１の
入力端の電位はインバータ３８で反転されて第２回路出
力端子３６から出力信号ｏｕｔの反転信号ｘｏｕｔとし
て導出される。
２の各入力端では入力信号ｉｎ１，ｉｎ２の振幅差より
も大きな振幅差が得られることになる。そして、ＣＭＯ
Ｓインバータ３２の入力端の電位はインバータ３７で反
転されて第１回路出力端子３５からＶＤＤの振幅の出力
信号ｏｕｔとして導出され、ＣＭＯＳインバータ３１の
入力端の電位はインバータ３８で反転されて第２回路出
力端子３６から出力信号ｏｕｔの反転信号ｘｏｕｔとし
て導出される。
【００４５】上述した回路動作により、第１実施形態に
係るレベルシフトレジスタ回路の回路動作の場合と同様
に、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が
電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレ
ベルシフトされて導出されることになる。また、入力信
号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”の
ときには、上述した動作と全く逆の動作によってレベル
シフトが行われることになる。
係るレベルシフトレジスタ回路の回路動作の場合と同様
に、振幅Ｖｐが例えば３Ｖの入力信号ｉｎ１，ｉｎ２が
電源電圧ＶＤＤの振幅の出力信号ｏｕｔ，ｘｏｕｔにレ
ベルシフトされて導出されることになる。また、入力信
号ｉｎ１が論理“０”、入力信号ｉｎ２が論理“０”の
ときには、上述した動作と全く逆の動作によってレベル
シフトが行われることになる。
【００４６】なお、第２実施形態に係るレベルシフト回
路の場合にも、入力信号ｉｎ２の代わりに、０Ｖから電
源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判
別の基準電圧Ｖｒｅｆとして用いることが可能であり、
また非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔの
うちのいずれか一方のみを導出する構成とすることが可
能である。
路の場合にも、入力信号ｉｎ２の代わりに、０Ｖから電
源電圧ＶＤＤまでの範囲内の任意の直流電圧を、その判
別の基準電圧Ｖｒｅｆとして用いることが可能であり、
また非反転と反転の２つの出力信号ｏｕｔ，ｘｏｕｔの
うちのいずれか一方のみを導出する構成とすることが可
能である。
【００４７】図１０は、第２実施形態に係るレベルシフ
ト回路の変形例を示す回路図であり、図中、図９と同等
部分には同一符号を付して示している。この変形例に係
るレベルシフト回路では、図９の抵抗素子Ｒ３１，Ｒ３
２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳ
トランジスタＱｎ３３，Ｑｎ３４を用いた構成となって
いる。このように、抵抗素子Ｒ３１，Ｒ３２をトランジ
スタで実現した場合にも、その回路の動作は図９の回路
の場合と同じである。また、この図１０の回路について
も、図５や図６の変形例と同様の変形が可能である。
ト回路の変形例を示す回路図であり、図中、図９と同等
部分には同一符号を付して示している。この変形例に係
るレベルシフト回路では、図９の抵抗素子Ｒ３１，Ｒ３
２として、各ゲートが電源ＶＤＤに接続されたＮＭＯＳ
トランジスタＱｎ３３，Ｑｎ３４を用いた構成となって
いる。このように、抵抗素子Ｒ３１，Ｒ３２をトランジ
スタで実現した場合にも、その回路の動作は図９の回路
の場合と同じである。また、この図１０の回路について
も、図５や図６の変形例と同様の変形が可能である。
【００４８】図１１は、本発明に係るシフトレジスタの
構成を示すブロック図である。ここでは、簡単のため
に、転送段が３段のシフトレジスタの例を示している。
すなわち、３個のＤ‐ＦＦ（フリップフロップ）４１，
４２，４３が縦続接続されている。そして、初段のＤ‐
ＦＦ４１のＤ（データ）入力側にレベルシフト回路４４
が設けられ、また各段のＤ‐ＦＦ４１，４２，４３の各
ＣＫ（クロック）入力側にそれぞれレベルシフト回路４
５，４６，４７が設けられている。
構成を示すブロック図である。ここでは、簡単のため
に、転送段が３段のシフトレジスタの例を示している。
すなわち、３個のＤ‐ＦＦ（フリップフロップ）４１，
４２，４３が縦続接続されている。そして、初段のＤ‐
ＦＦ４１のＤ（データ）入力側にレベルシフト回路４４
が設けられ、また各段のＤ‐ＦＦ４１，４２，４３の各
ＣＫ（クロック）入力側にそれぞれレベルシフト回路４
５，４６，４７が設けられている。
【００４９】レベルシフト回路４４は、例えば３Ｖ程度
の振幅の互いに逆相のスタート信号ＳＴ，ＸＳＴを電源
電圧ＶＤＤの振幅の信号にレベルシフトし、これを初段
のＤ‐ＦＦ４１のＤ入力として与えるためのものであ
る。レベルシフト回路４６，４７，４８は、例えば３Ｖ
程度の振幅の互いに逆相のクロック信号ＣＫ，ＸＣＫを
電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを
各段のＤ‐ＦＦ４１，４２，４３の各ＣＫ入力として与
えるためのものである。
の振幅の互いに逆相のスタート信号ＳＴ，ＸＳＴを電源
電圧ＶＤＤの振幅の信号にレベルシフトし、これを初段
のＤ‐ＦＦ４１のＤ入力として与えるためのものであ
る。レベルシフト回路４６，４７，４８は、例えば３Ｖ
程度の振幅の互いに逆相のクロック信号ＣＫ，ＸＣＫを
電源電圧ＶＤＤの振幅の信号にレベルシフトし、これを
各段のＤ‐ＦＦ４１，４２，４３の各ＣＫ入力として与
えるためのものである。
【００５０】上記構成のシフトレジスタにおいて、レベ
ルシフト回路４４，４５，４６，４７として、例えば図
５に示した構成のレベルシフト回路を用いている。そし
て、レベルシフト回路４４には、スタート信号ＳＴ，Ｘ
ＳＴが入力信号ｉｎ１，ｉｎ２として入力され、電源電
圧ＶＤＤがコントロール信号ＣＮＴＬとして入力され
る。すなわち、レベルシフト回路４４は、コントロール
信号ＣＮＴＬが電源電圧ＶＤＤであることにより、当該
回路は常時アクティブの状態にあるため、レベルシフタ
としてのみ機能することになる。
ルシフト回路４４，４５，４６，４７として、例えば図
５に示した構成のレベルシフト回路を用いている。そし
て、レベルシフト回路４４には、スタート信号ＳＴ，Ｘ
ＳＴが入力信号ｉｎ１，ｉｎ２として入力され、電源電
圧ＶＤＤがコントロール信号ＣＮＴＬとして入力され
る。すなわち、レベルシフト回路４４は、コントロール
信号ＣＮＴＬが電源電圧ＶＤＤであることにより、当該
回路は常時アクティブの状態にあるため、レベルシフタ
としてのみ機能することになる。
【００５１】一方、レベルシフト回路４５，４６，４７
には、クロック信号ＣＫ，ＸＣＫが入力信号ｉｎ１，ｉ
ｎ２として入力され、自段のシフトパルス（Ｑ出力）と
前段のシフトパルス（自段のＤ入力）を２入力とするＯ
Ｒゲート４８，４９，５０の各出力がコントロール信号
ＣＮＴＬとして入力される。すなわち、レベルシフト回
路４５，４６，４７は、自段のＤ‐ＦＦ４１，４２，４
３がシフト動作を行うときにのみ、即ち低電圧振幅のク
ロック信号ＣＫ，ＸＣＫを転送に必要なときにのみレベ
ルシフトを行い、それ以外のときにはクロック信号Ｃ
Ｋ，ＸＣＫをラッチして転送させないようにするラッチ
兼用型として機能することになる。
には、クロック信号ＣＫ，ＸＣＫが入力信号ｉｎ１，ｉ
ｎ２として入力され、自段のシフトパルス（Ｑ出力）と
前段のシフトパルス（自段のＤ入力）を２入力とするＯ
Ｒゲート４８，４９，５０の各出力がコントロール信号
ＣＮＴＬとして入力される。すなわち、レベルシフト回
路４５，４６，４７は、自段のＤ‐ＦＦ４１，４２，４
３がシフト動作を行うときにのみ、即ち低電圧振幅のク
ロック信号ＣＫ，ＸＣＫを転送に必要なときにのみレベ
ルシフトを行い、それ以外のときにはクロック信号Ｃ
Ｋ，ＸＣＫをラッチして転送させないようにするラッチ
兼用型として機能することになる。
【００５２】このように、シフトレジスタにおいて、レ
ベルシフト回路４４，４５，４６，４７として、図５に
示した構成のレベルシフト回路を用いることにより、当
該レベルシフト回路は低電圧振幅のスタート信号ＳＴ，
ＸＳＴやクロック信号ＣＫ，ＸＣＫに対して安定したレ
ベルシフト動作を高速にて実現できるため、Ｄ‐ＦＦ４
１，４２，４３を閾値Ｖｔｈが大きいデバイス、例えば
ＴＦＴを用いた場合であっても、安定した高速転送動作
を実現できることになる。
ベルシフト回路４４，４５，４６，４７として、図５に
示した構成のレベルシフト回路を用いることにより、当
該レベルシフト回路は低電圧振幅のスタート信号ＳＴ，
ＸＳＴやクロック信号ＣＫ，ＸＣＫに対して安定したレ
ベルシフト動作を高速にて実現できるため、Ｄ‐ＦＦ４
１，４２，４３を閾値Ｖｔｈが大きいデバイス、例えば
ＴＦＴを用いた場合であっても、安定した高速転送動作
を実現できることになる。
【００５３】なお、本例では、レベルシフト回路４４，
４５，４６，４７として、図５に示した構成のレベルシ
フト回路を用いるとしたが、これに限られるものではな
く、図１、図４、図６、図９および図１０に示した構成
のレベルシフト回路を用いることも可能であり、上記の
場合と同様の作用効果を得ることができる。
４５，４６，４７として、図５に示した構成のレベルシ
フト回路を用いるとしたが、これに限られるものではな
く、図１、図４、図６、図９および図１０に示した構成
のレベルシフト回路を用いることも可能であり、上記の
場合と同様の作用効果を得ることができる。
【００５４】以上説明した本発明に係るシフトレジスタ
は、例えば、各画素のスイッチング素子としてポリシリ
コンＴＦＴが２次元マトリクス状に配置されたガラス基
板上に、デジタルインターフェース駆動回路をポリシリ
コンＴＦＴで画素部と一体形成してなるいわゆる駆動回
路一体型液晶表示装置において、その水平駆動系の水平
シフトレジスタとして用いられる。図１２に、駆動回路
一体型液晶表示装置の構成の一例を示す。
は、例えば、各画素のスイッチング素子としてポリシリ
コンＴＦＴが２次元マトリクス状に配置されたガラス基
板上に、デジタルインターフェース駆動回路をポリシリ
コンＴＦＴで画素部と一体形成してなるいわゆる駆動回
路一体型液晶表示装置において、その水平駆動系の水平
シフトレジスタとして用いられる。図１２に、駆動回路
一体型液晶表示装置の構成の一例を示す。
【００５５】図１２において、画素が２次元マトリクス
状に配置されてなる有効画素領域５１の例えば上側に水
平駆動系５２が配され、また例えば左側に垂直駆動系５
３が配され、ポリシリコンＴＦＴで有効画素領域５１と
共にガラス基板上に一体形成された構成となっている。
水平駆動系５２は、水平シフトレジスタ５２１、サンプ
リング＆第１ラッチ回路５２２、第２ラッチ回路５２３
およびＤＡ（デジタルアナログ）コンバータ５２４によ
って構成されている。垂直駆動系５３は、シフトレジス
タを含む垂直ドライバ５３１によって構成されている。
状に配置されてなる有効画素領域５１の例えば上側に水
平駆動系５２が配され、また例えば左側に垂直駆動系５
３が配され、ポリシリコンＴＦＴで有効画素領域５１と
共にガラス基板上に一体形成された構成となっている。
水平駆動系５２は、水平シフトレジスタ５２１、サンプ
リング＆第１ラッチ回路５２２、第２ラッチ回路５２３
およびＤＡ（デジタルアナログ）コンバータ５２４によ
って構成されている。垂直駆動系５３は、シフトレジス
タを含む垂直ドライバ５３１によって構成されている。
【００５６】水平駆動系５２において、水平シフトレジ
スタ５２１には、水平転送パルスとして水平スタートパ
ルスＨＳＴおよび水平クロックパルスＨＣＫが与えられ
る。すると、水平シフトレジスタ５２１は、水平スター
トパルスＨＳＴに応答して水平クロックパルスＨＣＫの
周期で各段から順次シフトパルスを出力することによっ
て水平走査を行う。サンプリング＆第１ラッチ回路５２
２は、水平シフトレジスタ５２１から出力されるシフト
パルスに応答してデジタルデータを順次サンプリング
し、さらにサンプリングしたデータを有効画素領域５１
の各コラム線ごとにラッチする。
スタ５２１には、水平転送パルスとして水平スタートパ
ルスＨＳＴおよび水平クロックパルスＨＣＫが与えられ
る。すると、水平シフトレジスタ５２１は、水平スター
トパルスＨＳＴに応答して水平クロックパルスＨＣＫの
周期で各段から順次シフトパルスを出力することによっ
て水平走査を行う。サンプリング＆第１ラッチ回路５２
２は、水平シフトレジスタ５２１から出力されるシフト
パルスに応答してデジタルデータを順次サンプリング
し、さらにサンプリングしたデータを有効画素領域５１
の各コラム線ごとにラッチする。
【００５７】第２ラッチ回路５２３は、サンプリング＆
第１ラッチ回路５２２でラッチされたコラム線に対応す
るラッチデータを、１Ｈ（Ｈは水平走査期間）周期で与
えられるラッチ信号に応答して１Ｈごとに再ラッチす
る。ＤＡコンバータ５２４は、第２ラッチ回路５２３に
再ラッチされたデジタルデータを各コラム線ごとにアナ
ログ信号に変換し、このアナログ信号を対応するコラム
線に供給する。
第１ラッチ回路５２２でラッチされたコラム線に対応す
るラッチデータを、１Ｈ（Ｈは水平走査期間）周期で与
えられるラッチ信号に応答して１Ｈごとに再ラッチす
る。ＤＡコンバータ５２４は、第２ラッチ回路５２３に
再ラッチされたデジタルデータを各コラム線ごとにアナ
ログ信号に変換し、このアナログ信号を対応するコラム
線に供給する。
【００５８】上記構成の駆動回路一体型液晶表示装置に
おいて、水平駆動系５２の水平シフトレジスタ５２１と
して、図１１に示した構成のシフトレジスタが用いられ
るのである。このように、小面積で実現でき、低消費電
力のシフトレジスタを搭載することにより、当該シフト
レジスタを含む水平駆動系５２や垂直駆動系５３などの
駆動回路を、有効画素領域５１と同一基板上に作成する
際に、当該駆動回路を配する有効画素領域５１の周辺領
域（額縁）を狭くできるとともに、低消費電力の駆動回
路一体型液晶表示装置を実現できることになる。
おいて、水平駆動系５２の水平シフトレジスタ５２１と
して、図１１に示した構成のシフトレジスタが用いられ
るのである。このように、小面積で実現でき、低消費電
力のシフトレジスタを搭載することにより、当該シフト
レジスタを含む水平駆動系５２や垂直駆動系５３などの
駆動回路を、有効画素領域５１と同一基板上に作成する
際に、当該駆動回路を配する有効画素領域５１の周辺領
域（額縁）を狭くできるとともに、低消費電力の駆動回
路一体型液晶表示装置を実現できることになる。
【００５９】また、このシフトレジスタは、先述したこ
とから明らかなように、閾値Ｖｔｈが大きいデバイス、
例えばＴＦＴを用いた回路であっても、安定した高速転
送動作を実現できるため、デジタルインターフェース駆
動回路をＴＦＴで有効画素領域５１と一体形成した駆動
回路一体型液晶表示装置において、その水平駆動系５２
の水平シフトレジスタ５２１として用いて有用なものと
なる。
とから明らかなように、閾値Ｖｔｈが大きいデバイス、
例えばＴＦＴを用いた回路であっても、安定した高速転
送動作を実現できるため、デジタルインターフェース駆
動回路をＴＦＴで有効画素領域５１と一体形成した駆動
回路一体型液晶表示装置において、その水平駆動系５２
の水平シフトレジスタ５２１として用いて有用なものと
なる。
【００６０】なお、本例では、本発明に係るレベルシフ
ト回路をシフトレジスタに、またこのシフトレジスタ
を、駆動回路一体型液晶表示装置における水平駆動系の
水平シフトレジスタとして用いた場合を例にとって説明
したが、これに限られるものではなく、本発明に係るレ
ベルシフト回路を液晶表示装置におけるシフトレジスタ
以外の単独のレベルシフト回路として用いることも可能
であり、シリコン基板上に形成されたＴＦＴを用いた回
路、さらにはＴＦＴに限らず閾値Ｔｔｈの大きなデバイ
スを用いた回路全般に対して適用可能である。
ト回路をシフトレジスタに、またこのシフトレジスタ
を、駆動回路一体型液晶表示装置における水平駆動系の
水平シフトレジスタとして用いた場合を例にとって説明
したが、これに限られるものではなく、本発明に係るレ
ベルシフト回路を液晶表示装置におけるシフトレジスタ
以外の単独のレベルシフト回路として用いることも可能
であり、シリコン基板上に形成されたＴＦＴを用いた回
路、さらにはＴＦＴに限らず閾値Ｔｔｈの大きなデバイ
スを用いた回路全般に対して適用可能である。
【００６１】
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源
との間にそれぞれ抵抗素子を挿入し、この抵抗素子によ
って２つの入力信号をＤＣシフトさせてＣＭＯＳラッチ
セルの２つの入力部に与えるようにしたことにより、Ｃ
ＭＯＳラッチセルを構成する各トランジスタをオンさせ
るのに十分な電圧が得られるため、閾値Ｖｔｈが大きい
デバイスを用いた場合であっても、小面積、低消費電力
にて安定したレベルシフト動作を実現できることにな
る。
ＣＭＯＳラッチセルの２つの入力部と２つの入力信号源
との間にそれぞれ抵抗素子を挿入し、この抵抗素子によ
って２つの入力信号をＤＣシフトさせてＣＭＯＳラッチ
セルの２つの入力部に与えるようにしたことにより、Ｃ
ＭＯＳラッチセルを構成する各トランジスタをオンさせ
るのに十分な電圧が得られるため、閾値Ｖｔｈが大きい
デバイスを用いた場合であっても、小面積、低消費電力
にて安定したレベルシフト動作を実現できることにな
る。
【図１】本発明の第１実施形態に係るレベルシフト回路
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
【図２】本発明の第１実施形態に係るレベルシフト回路
の回路動作を説明するためのタイミングチャートであ
る。
の回路動作を説明するためのタイミングチャートであ
る。
【図３】直流電圧を基準電圧とした場合のタイミングチ
ャートである。
ャートである。
【図４】本発明の第１実施形態に係るレベルシフト回路
の変形例を示す回路図である。
の変形例を示す回路図である。
【図５】本発明の第１実施形態に係るレベルシフト回路
の他の変形例を示す回路図である。
の他の変形例を示す回路図である。
【図６】本発明の第１実施形態に係るレベルシフト回路
のさらに他の変形例を示す回路図である。
のさらに他の変形例を示す回路図である。
【図７】リセット回路を付加した場合の回路動作を説明
するためのタイミングチャートである。
するためのタイミングチャートである。
【図８】リセット信号を生成する回路例を示す回路図で
ある。
ある。
【図９】本発明の第２実施形態に係るレベルシフト回路
の構成の一例を示す回路図である。
の構成の一例を示す回路図である。
【図１０】本発明の第２実施形態に係るレベルシフト回
路の変形例を示す回路図である。
路の変形例を示す回路図である。
【図１１】本発明に係るシフトレジスタの構成を示すブ
ロック図である。
ロック図である。
【図１２】本発明に係る駆動回路一体型液晶表示装置の
構成の一例を示すブロック図である。
構成の一例を示すブロック図である。
【図１３】従来例１の回路図である。
【図１４】従来例２の回路図である。
【図１５】従来例５の回路図である。
１０，３０…ＣＭＯＳラッチセル、１１，１２，３１，
３２…ＣＭＯＳインバータ、２２…リセット回路、２３
…ＲＣ積分回路、Ｒ１１〜Ｒ１４、Ｒ３１，Ｒ３２…抵
抗素子、４１〜４３…Ｄ‐ＦＦ（フリップフロップ）、
４４〜４７…レベルシフト回路、５１…有効画素領域、
５２…水平駆動系、５３…垂直駆動系、５２１…水平シ
フトレジスタ
３２…ＣＭＯＳインバータ、２２…リセット回路、２３
…ＲＣ積分回路、Ｒ１１〜Ｒ１４、Ｒ３１，Ｒ３２…抵
抗素子、４１〜４３…Ｄ‐ＦＦ（フリップフロップ）、
４４〜４７…レベルシフト回路、５１…有効画素領域、
５２…水平駆動系、５３…垂直駆動系、５２１…水平シ
フトレジスタ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C006 AA16 AF83 BB11 BC03 BF03 BF04 BF06 BF11 BF26 BF34 BF46 FA14 FA41 FA47 5C080 AA10 BB05 DD08 DD22 DD26 EE29 FF03 FF09 JJ02 JJ03 JJ04 5J039 CC04 CC06 KK09 KK10 KK14 KK17 KK34 MM03 MM04 NN02 5J056 AA00 AA32 BB07 BB17 BB57 CC02 CC14 CC18 CC21 DD13 DD29 EE03 FF07 FF09 KK00
Claims (30)
- 【請求項１】 ＣＭＯＳラッチセルを基本構成とし、低
電圧振幅の信号を高電圧振幅の信号に変換するレベルシ
フト回路であって、 前記ＣＭＯＳラッチセルの２つの入力部と２つの入力信
号源との間にそれぞれ第１の抵抗素子を挿入してなるこ
とを特徴とするレベルシフト回路。 - 【請求項２】 前記第１の抵抗素子がトランジスタによ
って実現されていることを特徴とする請求項１記載のレ
ベルシフト回路。 - 【請求項３】 前記ＣＭＯＳラッチセルの２つの入力部
と電源との間にそれぞれ第２の抵抗素子を挿入してなる
ことを特徴とする請求項１記載のレベルシフト回路。 - 【請求項４】 前記第１，第２の抵抗素子がトランジス
タによって実現されていることを特徴とする請求項３記
載のレベルシフト回路。 - 【請求項５】 前記第１，第２の抵抗素子として有限の
抵抗値を持つスイッチを用い、前記スイッチがオン状態
のときにのみレベルシフト動作を行い、それ以外のとき
にはラッチ動作を行うことを特徴とする請求項３記載の
レベルシフト回路。 - 【請求項６】 前記スイッチを必要なときのみオン状態
する制御回路を有することを特徴とする請求項５記載の
レベルシフト回路。 - 【請求項７】 前記ＣＭＯＳラッチセルの初期状態を決
めるリセット回路を有することを特徴とする請求項５記
載のレベルシフト回路。 - 【請求項８】 複数段の転送段からなり、スタート信号
をレベルシフトして初段の転送段に供給する第１のレベ
ルシフト回路と、クロック信号をレベルシフトして各段
の転送段に供給する第２のレベルシフト回路とを有する
シフトレジスタであって、 前記第１，第２のレベルシフト回路は、ＣＭＯＳラッチ
セルを基本構成とし、前記ＣＭＯＳラッチセルの２つの
入力部と２つの入力信号源との間にそれぞれ第１の抵抗
素子を挿入してなることを特徴とするシフトレジスタ。 - 【請求項９】 前記第１の抵抗素子がトランジスタによ
って実現されていることを特徴とする請求項８記載のシ
フトレジスタ。 - 【請求項１０】 前記ＣＭＯＳラッチセルの２つの入力
部と電源との間にそれぞれ第２の抵抗素子を挿入してな
ることを特徴とする請求項８記載のシフトレジスタ。 - 【請求項１１】 前記第１，第２の抵抗素子がトランジ
スタによって実現されていることを特徴とする請求項１
０記載のシフトレジスタ。 - 【請求項１２】 前記第１，第２の抵抗素子として有限
の抵抗値を持つスイッチを用い、前記スイッチがオン状
態のときにのみレベルシフト動作を行い、それ以外のと
きにはラッチ動作を行うことを特徴とする請求項１０記
載のシフトレジスタ。 - 【請求項１３】 前記スイッチを必要なときのみオン状
態とする制御回路を有することを特徴とする請求項１２
記載のシフトレジスタ。 - 【請求項１４】 前記ＣＭＯＳラッチセルの初期状態を
決めるリセット回路を有することを特徴とする請求項１
２記載のシフトレジスタ。 - 【請求項１５】 ガラス基板上に形成された薄膜トラン
ジスタを用いて作成されていることを特徴とする請求項
８記載のシフトレジスタ。 - 【請求項１６】 シリコン基板上に形成された薄膜トラ
ンジスタを用いて作成されていることを特徴とする請求
項８記載のシフトレジスタ。 - 【請求項１７】 走査系を含む駆動回路を画素部と同一
基板上に一体形成してなる液晶表示装置であって、 前記走査系を、複数段の転送段からなり、スタート信号
をレベルシフトして初段の転送段に供給する第１のレベ
ルシフト回路と、クロック信号をレベルシフトして各段
の転送段に供給する第２のレベルシフト回路とを有する
とともに、前記第１，第２のレベルシフト回路が、ＣＭ
ＯＳラッチセルを基本構成とし、前記ＣＭＯＳラッチセ
ルの２つの入力部と２つの入力信号源との間にそれぞれ
第１の抵抗素子を挿入してなるシフトレジスタを用いて
構成したことを特徴とする液晶表示装置。 - 【請求項１８】 前記第１の抵抗素子がトランジスタに
よって実現されていることを特徴とする請求項１７記載
の液晶表示装置。 - 【請求項１９】 前記ＣＭＯＳラッチセルの２つの入力
部と電源との間にそれぞれ第２の抵抗素子を挿入してな
ることを特徴とする請求項１７記載の液晶表示装置。 - 【請求項２０】 前記第１，第２の抵抗素子がトランジ
スタによって実現されていることを特徴とする請求項１
９記載の液晶表示装置。 - 【請求項２１】 前記第１，第２の抵抗素子として有限
の抵抗値を持つスイッチを用い、前記スイッチがオン状
態のときにのみレベルシフト動作を行い、それ以外のと
きにはラッチ動作を行うことを特徴とする請求項１９記
載の液晶表示装置。 - 【請求項２２】 前記スイッチを必要なときのみオン状
態とする制御回路を有することを特徴とする請求項２１
記載の液晶表示装置。 - 【請求項２３】 前記ＣＭＯＳラッチセルの初期状態を
決めるリセット回路を有することを特徴とする請求項２
１記載の液晶表示装置。 - 【請求項２４】 ＣＭＯＳラッチセルを基本構成とし、
前記ＣＭＯＳラッチセルの２つの入力部と２つの入力信
号源との間にそれぞれ第１の抵抗素子を挿入してなり、
低電圧振幅の信号を高電圧振幅の信号に変換するレベル
シフト回路を有することを特徴とする液晶表示装置。 - 【請求項２５】 前記第１の抵抗素子がトランジスタに
よって実現されていることを特徴とする請求項２４記載
の液晶表示装置。 - 【請求項２６】 前記ＣＭＯＳラッチセルの２つの入力
部と電源との間にそれぞれ第２の抵抗素子を挿入してな
ることを特徴とする請求項２４記載の液晶表示装置。 - 【請求項２７】 前記第１，第２の抵抗素子がトランジ
スタによって実現されていることを特徴とする請求項２
６記載の液晶表示装置。 - 【請求項２８】 前記第１，第２の抵抗素子として有限
の抵抗値を持つスイッチを用い、前記スイッチがオン状
態のときにのみレベルシフト動作を行い、それ以外のと
きにはラッチ動作を行うことを特徴とする請求項２６記
載の液晶表示装置。 - 【請求項２９】 前記スイッチを必要なときのみオン状
態する制御回路を有することを特徴とする請求項２８記
載の液晶表示装置。 - 【請求項３０】 前記ＣＭＯＳラッチセルの初期状態を
決めるリセット回路を有することを特徴とする請求項２
８記載の液晶表示装置。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02338299A JP4120082B2 (ja) | 1999-02-01 | 1999-02-01 | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
| TW088122345A TW461180B (en) | 1998-12-21 | 1999-12-18 | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| US09/466,969 US6664943B1 (en) | 1998-12-21 | 1999-12-20 | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| KR1019990059871A KR100750975B1 (ko) | 1998-12-21 | 1999-12-21 | 디지털/아날로그 변환기 회로를 포함하는 액정 표시 장치 |
| EP99403241A EP1014334A3 (en) | 1998-12-21 | 1999-12-21 | Data driver comprising a digital/analog converter for a liquid crystal display device |
| EP08169767A EP2026322A3 (en) | 1998-12-21 | 1999-12-21 | Level shift circuit, shift register, sampling latch circuit, latch circuit and liquid crystal display device |
| US10/734,300 US7400320B2 (en) | 1998-12-21 | 2003-12-15 | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
| KR1020060084225A KR100726264B1 (ko) | 1998-12-21 | 2006-09-01 | 레벨 시프트 회로, 레벨 시프트 회로를 사용하는 시프트 레지스터, 및 이들을 탑재한 액정 표시 장치 |
| KR1020060138539A KR100743214B1 (ko) | 1998-12-21 | 2006-12-29 | 샘플링 래치 회로 및 이를 탑재한 액정 표시 장치 |
| KR1020070044527A KR100746572B1 (ko) | 1998-12-21 | 2007-05-08 | 래치 회로 및 이를 탑재한 액정 표시 장치 |
| US12/081,269 US8031188B2 (en) | 1998-12-21 | 2008-04-14 | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, and liquid crystal display device incorporating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02338299A JP4120082B2 (ja) | 1999-02-01 | 1999-02-01 | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000224024A true JP2000224024A (ja) | 2000-08-11 |
| JP4120082B2 JP4120082B2 (ja) | 2008-07-16 |
Family
ID=12108986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02338299A Expired - Fee Related JP4120082B2 (ja) | 1998-12-21 | 1999-02-01 | レベルシフト回路、これを用いたシフトレジスタおよびこれを搭載した液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4120082B2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000339985A (ja) * | 1999-05-28 | 2000-12-08 | Sharp Corp | シフトレジスタ、および、それを用いた画像表示装置 |
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