JP2000010533A - 液晶表示装置 - Google Patents
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- G09G3/3685—Details of drivers for data electrodes
Abstract
(57)【要約】
【課題】 高速動作が可能な、かつ、トランジスタ容量
の小さいレベル変換回路を有する液晶表示装置を提供す
ることにある。 【解決手段】 液晶表示装置において、表示部の画素を
駆動する信号回路と走査回路にレベル変換回路を設け、
レベル変換回路は、ゲート電極を第１のバイアス電圧源
に接続した第１、第２のトランジスタ１１１，１１２
と、ゲート電極を第２のバイアス電圧源に、ソース電極
を電源に接続した第３、第４のトランジスタ１２１，１
２２から構成し、第１、第２のトランジスタのドレイン
電極と第３、第４のトランジスタのドレイン電極を互い
に接続し、第１、第２のトランジスタのソース電極に互
いに極性の異なる低振幅の信号を入力し、第１、第２の
トランジスタのドレイン電極から互いに極性の異なる高
振幅の信号を取り出す。
の小さいレベル変換回路を有する液晶表示装置を提供す
ることにある。 【解決手段】 液晶表示装置において、表示部の画素を
駆動する信号回路と走査回路にレベル変換回路を設け、
レベル変換回路は、ゲート電極を第１のバイアス電圧源
に接続した第１、第２のトランジスタ１１１，１１２
と、ゲート電極を第２のバイアス電圧源に、ソース電極
を電源に接続した第３、第４のトランジスタ１２１，１
２２から構成し、第１、第２のトランジスタのドレイン
電極と第３、第４のトランジスタのドレイン電極を互い
に接続し、第１、第２のトランジスタのソース電極に互
いに極性の異なる低振幅の信号を入力し、第１、第２の
トランジスタのドレイン電極から互いに極性の異なる高
振幅の信号を取り出す。
Description
【０００１】
【発明の属する技術分野】本発明は、低い電圧振幅の信
号を高い電圧振幅に変換するレベル変換回路を有する液
晶表示装置に係り、特に、薄膜トランジスタを用いた液
晶表示装置のクロック及びデータインターフェースにお
けるレベル変換技術に関する。
号を高い電圧振幅に変換するレベル変換回路を有する液
晶表示装置に係り、特に、薄膜トランジスタを用いた液
晶表示装置のクロック及びデータインターフェースにお
けるレベル変換技術に関する。
【０００２】
【従来の技術】液晶表示装置のクロック及びデータイン
ターフェースに用いられるレベル変換回路は、特開平６
−２１６７５３号公報、特開平６−２８３９７９号公報
などに記載されている。これらに記載されているレベル
変換回路は、多結晶シリコンの薄膜トランジスタ（ＴＦ
Ｔ：Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）やシ
リコン単結晶上のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｔｏｒ）トランジスタが用いられ、低
い電圧振幅の入力信号を液晶表示装置の駆動回路に使用
する高い電圧振幅の出力信号に変換する機能を有してい
る。この入力信号は、例えば汎用ＬＳＩに使用されてい
る５Ｖまたは３．３Ｖの電圧振幅であり、出力信号は、
例えば内蔵回路の電源電圧に対応する１２Ｖまたは１５
Ｖの電圧振幅である。このレベル変換回路には、互いに
逆相の信号を入力する差動入力型と独立した信号を入力
する単相入力型があり、差動入力型は比較的高速動作の
クロックインターフェースに、単相入力型はデータイン
ターフェースに用いられる。
ターフェースに用いられるレベル変換回路は、特開平６
−２１６７５３号公報、特開平６−２８３９７９号公報
などに記載されている。これらに記載されているレベル
変換回路は、多結晶シリコンの薄膜トランジスタ（ＴＦ
Ｔ：Ｔｈｉｎ−Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）やシ
リコン単結晶上のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓ
ｅｍｉｃｏｎｄｕｔｏｒ）トランジスタが用いられ、低
い電圧振幅の入力信号を液晶表示装置の駆動回路に使用
する高い電圧振幅の出力信号に変換する機能を有してい
る。この入力信号は、例えば汎用ＬＳＩに使用されてい
る５Ｖまたは３．３Ｖの電圧振幅であり、出力信号は、
例えば内蔵回路の電源電圧に対応する１２Ｖまたは１５
Ｖの電圧振幅である。このレベル変換回路には、互いに
逆相の信号を入力する差動入力型と独立した信号を入力
する単相入力型があり、差動入力型は比較的高速動作の
クロックインターフェースに、単相入力型はデータイン
ターフェースに用いられる。
【０００３】図９に、特開平６−２１６７５３号公報に
記載されている差動入力型のレベル変換回路の一例を示
す。このレベル変換回路８００は、１対の入力トランジ
スタ８１１、８１２、１対の負荷トランジスタ８１３、
８１４、１対の定電流源８１５、８１６、１対のレベル
シフトトランジスタ８１７、８１８で構成される。ここ
で、各入力トランジスタ８１１、８１２とレベルシフト
トランジスタ８１７、８１８はＮ型のＴＦＴであり、各
負荷トランジスタ８１３、８１４はＰ型のＴＦＴであ
る。レベルシフトトランジスタ８１７、８１８は、ドレ
イン電極とゲート電極を互いに接続し、それぞれのソー
ス電極を入力端子ＶＩＮ１、ＶＩＮ２に接続している。
更に、ドレイン電極とゲート電極の接続点には、定電流
源８１５、８１６と入力トランジスタ８１１、８１２の
ゲート電極を接続している。入力トランジスタ８１１、
８１２の各ソース電極は接地し、各ドレイン電極はそれ
ぞれ出力端子ＶＯＵＴ１、ＶＯＵＴ２に接続している。
また、負荷トランジスタ８１３、８１４の各ドレイン電
極はそれぞれ出力端子ＶＯＵＴ１、ＶＯＵＴ２に、各ゲ
ート電極はそれぞれ出力端子ＶＯＵＴ２、ＶＯＵＴ１
に、各ソース電極は電源ＶＤＤに接続している。この様
に接続されたレベル変換回路８００には、互いに逆相の
信号ＶＩＮ１、ＶＩＮ２が供給される。ここで、レベル
変換回路の動作状態の一例として、入力端子ＶＩＮ１、
ＶＩＮ２に入力される電圧をそれぞれ３．３Ｖ、０Ｖと
し、電源ＶＤＤの電圧を１５Ｖとして、各Ｎ型トランジ
スタのしきい値電圧を２Ｖと仮定する。レベルシフトト
ランジスタ８１７、８１８は入力信号ＶＩＮ１、ＶＩＮ
２をそれぞれしきい値電圧分だけ高くするよう動作する
ので、入力トランジスタ８１１、８１２のゲート電極に
はそれぞれ、５．３Ｖ、２Ｖの電圧が印加される。この
結果、入力トランジスタ８１１、８１２はそれぞれ導
通、非導通の状態をとり、出力端子ＶＯＵＴ１は０Ｖと
なる。この出力端子ＶＯＵＴ１は負荷トランジスタ８１
４のゲート電極に接続されるので、負荷トランジスタ８
１４は導通状態になり、出力端子ＶＯＵＴ２の電圧は１
５Ｖとなる。さらに、この出力端子ＶＯＵＴ２にゲート
電極を接続している負荷トランジスタ８１４は非導通状
態となるので、出力端子ＶＯＵＴ１は０Ｖを維持する。
次に、上述の状態から入力端子ＶＩＮ１、ＶＩＮ２の電
圧がそれぞれ０Ｖ、３．３Ｖに変化するときの動作を詳
しく説明する。入力端子ＶＩＮ１、ＶＩＮ２の電圧がそ
れぞれ０Ｖ、３．３Ｖに変化すると、入力トランジスタ
８１１、８１２はそれぞれ非導通、導通の状態をとる。
このとき、導通状態になる入力トランジスタ８１２のド
レインに接続されている負荷トランジスタ８１４は導通
状態にあるので、入力トランジスタ８１２と負荷トラン
ジスタ８１４の導通状態の抵抗をそれぞれＲＯＮ２、Ｒ
ＯＮ４とすると、入力端子の電圧が変化した時点の出力
端子ＶＯＵＴ２の電圧ＶＯＵＴ２は次式となる。 ＶＯＵＴ２＝ＲＯＮ２／（ＲＯＮ２＋ＲＯＮ４）×ＶＤＤ … (１) この式から分かるように、入力端子の電圧が変化した時
点のＶＯＵＴ２の電圧はＲＯＮ２とＲＯＮ４の分圧比で
決定される。この電圧で、負荷トランジスタ８１３が導
通状態になり、出力端子ＶＯＵＴ１が１５Ｖに変化して
いく。この出力端子ＶＯＵＴ１が１５Ｖに変化していく
ことにより、負荷トランジスタ８１４の抵抗が増加し、
最終的に非導通状態になる。この結果、出力端子ＶＯＵ
Ｔ２の電圧は０Ｖになる。ここで、入力トランジスタ８
１２が導通状態になってから出力端子ＶＯＵＴ２が０Ｖ
になるまでの時間を短くするには、(１)式のＲＯＮ２を
小さくしてＶＯＵＴ２を可能な限り０Ｖに近づけること
が必要になる。
記載されている差動入力型のレベル変換回路の一例を示
す。このレベル変換回路８００は、１対の入力トランジ
スタ８１１、８１２、１対の負荷トランジスタ８１３、
８１４、１対の定電流源８１５、８１６、１対のレベル
シフトトランジスタ８１７、８１８で構成される。ここ
で、各入力トランジスタ８１１、８１２とレベルシフト
トランジスタ８１７、８１８はＮ型のＴＦＴであり、各
負荷トランジスタ８１３、８１４はＰ型のＴＦＴであ
る。レベルシフトトランジスタ８１７、８１８は、ドレ
イン電極とゲート電極を互いに接続し、それぞれのソー
ス電極を入力端子ＶＩＮ１、ＶＩＮ２に接続している。
更に、ドレイン電極とゲート電極の接続点には、定電流
源８１５、８１６と入力トランジスタ８１１、８１２の
ゲート電極を接続している。入力トランジスタ８１１、
８１２の各ソース電極は接地し、各ドレイン電極はそれ
ぞれ出力端子ＶＯＵＴ１、ＶＯＵＴ２に接続している。
また、負荷トランジスタ８１３、８１４の各ドレイン電
極はそれぞれ出力端子ＶＯＵＴ１、ＶＯＵＴ２に、各ゲ
ート電極はそれぞれ出力端子ＶＯＵＴ２、ＶＯＵＴ１
に、各ソース電極は電源ＶＤＤに接続している。この様
に接続されたレベル変換回路８００には、互いに逆相の
信号ＶＩＮ１、ＶＩＮ２が供給される。ここで、レベル
変換回路の動作状態の一例として、入力端子ＶＩＮ１、
ＶＩＮ２に入力される電圧をそれぞれ３．３Ｖ、０Ｖと
し、電源ＶＤＤの電圧を１５Ｖとして、各Ｎ型トランジ
スタのしきい値電圧を２Ｖと仮定する。レベルシフトト
ランジスタ８１７、８１８は入力信号ＶＩＮ１、ＶＩＮ
２をそれぞれしきい値電圧分だけ高くするよう動作する
ので、入力トランジスタ８１１、８１２のゲート電極に
はそれぞれ、５．３Ｖ、２Ｖの電圧が印加される。この
結果、入力トランジスタ８１１、８１２はそれぞれ導
通、非導通の状態をとり、出力端子ＶＯＵＴ１は０Ｖと
なる。この出力端子ＶＯＵＴ１は負荷トランジスタ８１
４のゲート電極に接続されるので、負荷トランジスタ８
１４は導通状態になり、出力端子ＶＯＵＴ２の電圧は１
５Ｖとなる。さらに、この出力端子ＶＯＵＴ２にゲート
電極を接続している負荷トランジスタ８１４は非導通状
態となるので、出力端子ＶＯＵＴ１は０Ｖを維持する。
次に、上述の状態から入力端子ＶＩＮ１、ＶＩＮ２の電
圧がそれぞれ０Ｖ、３．３Ｖに変化するときの動作を詳
しく説明する。入力端子ＶＩＮ１、ＶＩＮ２の電圧がそ
れぞれ０Ｖ、３．３Ｖに変化すると、入力トランジスタ
８１１、８１２はそれぞれ非導通、導通の状態をとる。
このとき、導通状態になる入力トランジスタ８１２のド
レインに接続されている負荷トランジスタ８１４は導通
状態にあるので、入力トランジスタ８１２と負荷トラン
ジスタ８１４の導通状態の抵抗をそれぞれＲＯＮ２、Ｒ
ＯＮ４とすると、入力端子の電圧が変化した時点の出力
端子ＶＯＵＴ２の電圧ＶＯＵＴ２は次式となる。 ＶＯＵＴ２＝ＲＯＮ２／（ＲＯＮ２＋ＲＯＮ４）×ＶＤＤ … (１) この式から分かるように、入力端子の電圧が変化した時
点のＶＯＵＴ２の電圧はＲＯＮ２とＲＯＮ４の分圧比で
決定される。この電圧で、負荷トランジスタ８１３が導
通状態になり、出力端子ＶＯＵＴ１が１５Ｖに変化して
いく。この出力端子ＶＯＵＴ１が１５Ｖに変化していく
ことにより、負荷トランジスタ８１４の抵抗が増加し、
最終的に非導通状態になる。この結果、出力端子ＶＯＵ
Ｔ２の電圧は０Ｖになる。ここで、入力トランジスタ８
１２が導通状態になってから出力端子ＶＯＵＴ２が０Ｖ
になるまでの時間を短くするには、(１)式のＲＯＮ２を
小さくしてＶＯＵＴ２を可能な限り０Ｖに近づけること
が必要になる。
【０００４】一方、単相入力型のレベル変換回路は、上
記に説明した差動入力型のレベル変換回路を用い、一方
の入力端子に単相信号を入力し、他方の入力端子に単相
入力振幅の１／２の電圧を供給する方法や、他方の入力
端子に単相信号を反転して供給する方法が採られてい
る。
記に説明した差動入力型のレベル変換回路を用い、一方
の入力端子に単相信号を入力し、他方の入力端子に単相
入力振幅の１／２の電圧を供給する方法や、他方の入力
端子に単相信号を反転して供給する方法が採られてい
る。
【０００５】
【発明が解決しようとする課題】ドレイン・ソース間の
電圧を一定にしたとき、ＴＦＴまたはＭＯＳトランジス
タのドレイン電流は、ゲート電圧としきい値電圧Ｖｔｈ
の差で示される実効ゲート電圧ＶＥの二乗に比例して変
化する。前記の導通状態の抵抗ＲＯＮは、このドレイン
電流に反比例するので、ゲート電圧がしきい値電圧の近
傍で急激に増加する。前述に示すレベル変換回路の場
合、入力トランジスタ８１１、８１２のゲート電圧の駆
動条件は、ゲート・ソース間電圧Ｖｇ１が２Ｖ、Ｖｇ２
が５．３Ｖに相当する。この５．３Ｖで必要な導通状態
の抵抗を得るのには入力トランジスタのサイズを大きく
することが必要であった。入力トランジスタのサイズを
大きくすると、入力端子の容量が増加するだけでなく、
ゲート・ドレイン間の容量も増加する。更に、図９に示
すレベル変換回路の入力トランジスタ８１１、８１２は
ソース接地型の増幅回路を構成するので、ゲート・ドレ
イン間の容量はミラー効果によって等価的に増幅率の倍
率分だけ大きくなる。この等価的な負荷容量の増加は、
高速動作の大きな妨げとなっていた。また、従来の単相
入力型のレベル変換回路は、差動入力型のレベル変換回
路よりも複雑になる。これは、例えば、単相入力型のレ
ベル変換回路を、ディジタル信号の映像信号で動作する
ディジタル型の液晶表示装置に適用する場合、大きな障
害となる。この映像をディジタル信号で送る場合、その
データ数は映像信号の階調数、液晶表示装置の画素数、
フレーム周波数、レベル変換回路の動作周波数に依存す
る。例えば、階調数を８ビット、画素数を１２８０×１
０２４、フレーム周波数を６０Ｈｚ、動作周波数を２０
ＭＨｚとすると、入力データ数は約３２本にもなる。
電圧を一定にしたとき、ＴＦＴまたはＭＯＳトランジス
タのドレイン電流は、ゲート電圧としきい値電圧Ｖｔｈ
の差で示される実効ゲート電圧ＶＥの二乗に比例して変
化する。前記の導通状態の抵抗ＲＯＮは、このドレイン
電流に反比例するので、ゲート電圧がしきい値電圧の近
傍で急激に増加する。前述に示すレベル変換回路の場
合、入力トランジスタ８１１、８１２のゲート電圧の駆
動条件は、ゲート・ソース間電圧Ｖｇ１が２Ｖ、Ｖｇ２
が５．３Ｖに相当する。この５．３Ｖで必要な導通状態
の抵抗を得るのには入力トランジスタのサイズを大きく
することが必要であった。入力トランジスタのサイズを
大きくすると、入力端子の容量が増加するだけでなく、
ゲート・ドレイン間の容量も増加する。更に、図９に示
すレベル変換回路の入力トランジスタ８１１、８１２は
ソース接地型の増幅回路を構成するので、ゲート・ドレ
イン間の容量はミラー効果によって等価的に増幅率の倍
率分だけ大きくなる。この等価的な負荷容量の増加は、
高速動作の大きな妨げとなっていた。また、従来の単相
入力型のレベル変換回路は、差動入力型のレベル変換回
路よりも複雑になる。これは、例えば、単相入力型のレ
ベル変換回路を、ディジタル信号の映像信号で動作する
ディジタル型の液晶表示装置に適用する場合、大きな障
害となる。この映像をディジタル信号で送る場合、その
データ数は映像信号の階調数、液晶表示装置の画素数、
フレーム周波数、レベル変換回路の動作周波数に依存す
る。例えば、階調数を８ビット、画素数を１２８０×１
０２４、フレーム周波数を６０Ｈｚ、動作周波数を２０
ＭＨｚとすると、入力データ数は約３２本にもなる。
【０００６】本発明の課題は、上記した点に鑑み、高速
動作が可能な、かつ、トランジスタ容量の小さいレベル
変換回路を有する液晶表示装置を提供することにある。
動作が可能な、かつ、トランジスタ容量の小さいレベル
変換回路を有する液晶表示装置を提供することにある。
【０００７】
【課題を解決するための手段】上記課題は、液晶表示装
置において、表示部の画素を駆動する信号回路と走査回
路にレベル変換回路を設け、レベル変換回路は、ゲート
電極を第１のバイアス電圧源に接続した第１、第２のト
ランジスタと、ゲート電極を第２のバイアス電圧源に、
ソース電極を電源に接続した第３、第４のトランジスタ
から構成し、第１、第２のトランジスタのドレイン電極
と第３、第４のトランジスタのドレイン電極を互いに接
続し、第１、第２のトランジスタのソース電極に互いに
極性の異なる低振幅の信号を入力し、第１、第２のトラ
ンジスタのドレイン電極から互いに極性の異なる高振幅
の信号を取り出すことにより、解決される。
置において、表示部の画素を駆動する信号回路と走査回
路にレベル変換回路を設け、レベル変換回路は、ゲート
電極を第１のバイアス電圧源に接続した第１、第２のト
ランジスタと、ゲート電極を第２のバイアス電圧源に、
ソース電極を電源に接続した第３、第４のトランジスタ
から構成し、第１、第２のトランジスタのドレイン電極
と第３、第４のトランジスタのドレイン電極を互いに接
続し、第１、第２のトランジスタのソース電極に互いに
極性の異なる低振幅の信号を入力し、第１、第２のトラ
ンジスタのドレイン電極から互いに極性の異なる高振幅
の信号を取り出すことにより、解決される。
【０００８】本発明では、ゲート電極を第１のバイアス
電圧源でバイアスした第１、第２のトランジスタと、ゲ
ート電極を第２のバイアス電圧源でバイアスした第３、
第４のトランジスタのドレイン・ソース間の抵抗の比率
で出力電圧が決定される。ここで、第３、第４の抵抗は
動作速度の許す範囲で大きく出来る。また、第１、第２
のトランジスタのゲート電極は固定電位にバイアスする
ため、ドレイン・ソース間の容量は第１、第２の増幅率
に依存しない。このため、本発明のレベル変換回路は高
速に動作するとともに、トランジスタのサイズを低減す
ることが可能になる。
電圧源でバイアスした第１、第２のトランジスタと、ゲ
ート電極を第２のバイアス電圧源でバイアスした第３、
第４のトランジスタのドレイン・ソース間の抵抗の比率
で出力電圧が決定される。ここで、第３、第４の抵抗は
動作速度の許す範囲で大きく出来る。また、第１、第２
のトランジスタのゲート電極は固定電位にバイアスする
ため、ドレイン・ソース間の容量は第１、第２の増幅率
に依存しない。このため、本発明のレベル変換回路は高
速に動作するとともに、トランジスタのサイズを低減す
ることが可能になる。
【０００９】
【発明の実施の形態】以下、本発明の実施形態を図面を
用いて説明する。図１は、本発明の液晶表示装置におけ
るレベル変換回路の第１の実施形態を示す。本実施形態
はレベル変換部１００と波形整形部２００から構成す
る。レベル変換部１００は、入力トランジスタ１１１、
１１２と負荷トランジスタ１２１、１２２、バイアス用
トランジスタ１３１、１３２で構成する。入力トランジ
スタ１１１、１１２は、各トランジスタのゲート電極を
バイアス電源ＶＢＩＡＳに、各ソース電極を入力端子Ｖ
ＩＮ１、ＶＩＮ２に、各ドレイン電極を出力Ｖｏ１、Ｖ
ｏ２に接続する。負荷トランジスタ１２１、１２２はゲ
ート電極を共通にしてバイアス用トランジスタ１３２
に、ソース電極を電源ＶＤＤに、各ドレイン電極を出力
Ｖｏ１、Ｖｏ２に接続する。バイアス用トランジスタ１
３１は、ゲート電極をバイアス電源ＶＢＩＡＳに、ソー
ス電極を接地点に、ドレイン電極をバイアス用トランジ
スタ１３２のゲート電極とドレイン電極に接続する。こ
こで、バイアス用トランジスタ１３２と負荷トランジス
タ１２１、１２２はいわゆるカレントミラー回路を構成
している。一方、波形整形部２００は、入力トランジス
タ２１３、２１４と負荷トランジスタ２１１、２１２で
構成する。入力トランジスタ２１３、２１４はＰ型、負
荷トランジスタはＮ型のトランジスタを用いる。この構
成は、従来例で示したレベル変換回路８００に対してト
ランジスタの導電型が逆になっている点と入力が高い電
圧振幅である点が異なるが、等価である。
用いて説明する。図１は、本発明の液晶表示装置におけ
るレベル変換回路の第１の実施形態を示す。本実施形態
はレベル変換部１００と波形整形部２００から構成す
る。レベル変換部１００は、入力トランジスタ１１１、
１１２と負荷トランジスタ１２１、１２２、バイアス用
トランジスタ１３１、１３２で構成する。入力トランジ
スタ１１１、１１２は、各トランジスタのゲート電極を
バイアス電源ＶＢＩＡＳに、各ソース電極を入力端子Ｖ
ＩＮ１、ＶＩＮ２に、各ドレイン電極を出力Ｖｏ１、Ｖ
ｏ２に接続する。負荷トランジスタ１２１、１２２はゲ
ート電極を共通にしてバイアス用トランジスタ１３２
に、ソース電極を電源ＶＤＤに、各ドレイン電極を出力
Ｖｏ１、Ｖｏ２に接続する。バイアス用トランジスタ１
３１は、ゲート電極をバイアス電源ＶＢＩＡＳに、ソー
ス電極を接地点に、ドレイン電極をバイアス用トランジ
スタ１３２のゲート電極とドレイン電極に接続する。こ
こで、バイアス用トランジスタ１３２と負荷トランジス
タ１２１、１２２はいわゆるカレントミラー回路を構成
している。一方、波形整形部２００は、入力トランジス
タ２１３、２１４と負荷トランジスタ２１１、２１２で
構成する。入力トランジスタ２１３、２１４はＰ型、負
荷トランジスタはＮ型のトランジスタを用いる。この構
成は、従来例で示したレベル変換回路８００に対してト
ランジスタの導電型が逆になっている点と入力が高い電
圧振幅である点が異なるが、等価である。
【００１０】このように接続されたレベル変換部１００
の１対の入力トランジスタ１１１、１１２のゲート電極
には互いに逆相の信号ＶＩＮ１、ＶＩＮ２が供給され
る。この信号ＶＩＮ１、ＶＩＮ２の信号レベルは例えば
０Ｖ、３．３Ｖの低振幅の電圧であり、電源ＶＤＤの電
圧は１５Ｖ、バイアス電源ＶＢＩＡＳの電圧はＶＩＮ
１、ＶＩＮ２の最大電圧を超える電圧であり、例えば
５．３Ｖである。この条件における動作を図２を用いて
説明する。ここでは、入力信号ＶＩＮ１に対する出力Ｖ
ｏ１の応答を示す。入力信号ＶＩＮ１が０Ｖと３．３Ｖ
のとき、入力トランジスタ１１１のゲート・ソース間の
電圧ＶｇｓＬ、ＶｇｓＨはそれぞれ５．３Ｖ、２Ｖとな
る。これらの電圧に対応する入力トランジスタ１１１の
ドレイン・ソース間の抵抗値ＲｄｓＬ、ＲｄｓＨは、Ｒ
ｄｓＬ＜ＲｄｓＨとなるので、出力電圧Ｖｏ１は入力信
号ＶＩＮ１と同相の関係となる。このときの出力電圧Ｖ
ｏ１のハイレベルの出力電圧ＶＯＨ（入力トランジスタ
１１１は非導通状態）とローレベルの出力電圧ＶＯＬ
（入力トランジスタ１１１は導通状態）は、負荷トラン
ジスタ１２１のソース・ドレイン間の抵抗をＲＬ１、入
力トランジスタ１１１のドレイン・ソース間の抵抗値Ｒ
ｄｓＬまたはＲｄｓＨとの分圧になるので、図２に示す
ように電源電圧ＶＤＤまたは０Ｖから若干ずれる。入力
信号ＶＩＮ２に対するＶｏ２の応答は図示しないが、Ｖ
ＩＮ１の応答と逆相の関係となる。すなわち、レベル変
換部１００の入力ＶＩＮ１、ＶＩＮ２と出力Ｖｏ１、Ｖ
ｏ２の関係は同相となり、その出力電圧は電源電圧ＶＤ
Ｄまたは０Ｖから若干ずれる。
の１対の入力トランジスタ１１１、１１２のゲート電極
には互いに逆相の信号ＶＩＮ１、ＶＩＮ２が供給され
る。この信号ＶＩＮ１、ＶＩＮ２の信号レベルは例えば
０Ｖ、３．３Ｖの低振幅の電圧であり、電源ＶＤＤの電
圧は１５Ｖ、バイアス電源ＶＢＩＡＳの電圧はＶＩＮ
１、ＶＩＮ２の最大電圧を超える電圧であり、例えば
５．３Ｖである。この条件における動作を図２を用いて
説明する。ここでは、入力信号ＶＩＮ１に対する出力Ｖ
ｏ１の応答を示す。入力信号ＶＩＮ１が０Ｖと３．３Ｖ
のとき、入力トランジスタ１１１のゲート・ソース間の
電圧ＶｇｓＬ、ＶｇｓＨはそれぞれ５．３Ｖ、２Ｖとな
る。これらの電圧に対応する入力トランジスタ１１１の
ドレイン・ソース間の抵抗値ＲｄｓＬ、ＲｄｓＨは、Ｒ
ｄｓＬ＜ＲｄｓＨとなるので、出力電圧Ｖｏ１は入力信
号ＶＩＮ１と同相の関係となる。このときの出力電圧Ｖ
ｏ１のハイレベルの出力電圧ＶＯＨ（入力トランジスタ
１１１は非導通状態）とローレベルの出力電圧ＶＯＬ
（入力トランジスタ１１１は導通状態）は、負荷トラン
ジスタ１２１のソース・ドレイン間の抵抗をＲＬ１、入
力トランジスタ１１１のドレイン・ソース間の抵抗値Ｒ
ｄｓＬまたはＲｄｓＨとの分圧になるので、図２に示す
ように電源電圧ＶＤＤまたは０Ｖから若干ずれる。入力
信号ＶＩＮ２に対するＶｏ２の応答は図示しないが、Ｖ
ＩＮ１の応答と逆相の関係となる。すなわち、レベル変
換部１００の入力ＶＩＮ１、ＶＩＮ２と出力Ｖｏ１、Ｖ
ｏ２の関係は同相となり、その出力電圧は電源電圧ＶＤ
Ｄまたは０Ｖから若干ずれる。
【００１１】次に、波形整形部２００は、前述したよう
に入力トランジスタ２１３、２１４と負荷トランジスタ
２１１、２１２で構成する。入力トランジスタ２１３、
２１４はＰ型のＴＦＴであり、負荷トランジスタ２１
１、２１２はＮ型のＴＦＴである。入力トランジスタ２
１３、２１４の各ゲート電極はそれぞれレベル変換部１
００の出力端子Ｖｏ１、Ｖｏ２に、各ドレイン電極はそ
れぞれ出力端子ＶＯＵＴ１、ＶＯＵＴ２に、各ソース電
極は電源ＶＤＤに接続する。また、負荷トランジスタ２
１１、２１２の各ドレイン電極はそれぞれ出力端子ＶＯ
ＵＴ１、ＶＯＵＴ２に、各ゲート電極はそれぞれ出力端
子ＶＯＵＴ２、ＶＯＵＴ１に、各ソース電極は接地点に
接続する。この様に接続された波形整形部２００は、図
９に示す従来例の入力トランジスタ８１１、８１２と負
荷トランジスタ８１３、８１４で構成する回路とトラン
ジスタの導電型は異なるものの等価である。図９に示す
従来例と異なるのは、入力信号がレベル変換部１００で
増幅され、ほぼ電源電圧に等しい振幅となる点である。
このため、従来例の課題であった入力トランジスタのサ
イズは、大きくする必要がなくなるり、高速動作が可能
となる。
に入力トランジスタ２１３、２１４と負荷トランジスタ
２１１、２１２で構成する。入力トランジスタ２１３、
２１４はＰ型のＴＦＴであり、負荷トランジスタ２１
１、２１２はＮ型のＴＦＴである。入力トランジスタ２
１３、２１４の各ゲート電極はそれぞれレベル変換部１
００の出力端子Ｖｏ１、Ｖｏ２に、各ドレイン電極はそ
れぞれ出力端子ＶＯＵＴ１、ＶＯＵＴ２に、各ソース電
極は電源ＶＤＤに接続する。また、負荷トランジスタ２
１１、２１２の各ドレイン電極はそれぞれ出力端子ＶＯ
ＵＴ１、ＶＯＵＴ２に、各ゲート電極はそれぞれ出力端
子ＶＯＵＴ２、ＶＯＵＴ１に、各ソース電極は接地点に
接続する。この様に接続された波形整形部２００は、図
９に示す従来例の入力トランジスタ８１１、８１２と負
荷トランジスタ８１３、８１４で構成する回路とトラン
ジスタの導電型は異なるものの等価である。図９に示す
従来例と異なるのは、入力信号がレベル変換部１００で
増幅され、ほぼ電源電圧に等しい振幅となる点である。
このため、従来例の課題であった入力トランジスタのサ
イズは、大きくする必要がなくなるり、高速動作が可能
となる。
【００１２】本実施形態のレベル変換回路では、バイア
ス電源ＶＢＩＡＳの電圧で入力トランジスタ１１１、１
１２に印加するゲート電圧を制御する。このため、バイ
アス電源ＶＢＩＡＳで入力トランジスタ１１１、１１２
及び負荷トランジスタ１２１、１１２のドレイン電流動
作点を高電流にすることができ、高速動作が可能とな
る。また、入力と出力の関係は同相となるので、ミラー
効果による容量の増加を防ぐことができる。この点で
も、高速な動作が可能となる。さらに、本実施形態で
は、レベル変換回路をトランジスタだけで構成するの
で、製造する上で作り易いという利点がある。また、本
実施形態では、バイアス用トランジスタ１３１と入力ト
ランジスタ１１１、１１２は共にＮ型トランジスタで構
成するとともに、負荷トランジスタ１２１、１２２の電
流をバイアス用トランジスタ１３２で制御し、この電流
と入力トランジスタ１１１、１１２の抵抗で出力電圧を
発生するため、トランジスタの特性の変動に対する出力
電圧の変動を抑えることができ、製造する上で歩留まり
を高めるられる利点がある。
ス電源ＶＢＩＡＳの電圧で入力トランジスタ１１１、１
１２に印加するゲート電圧を制御する。このため、バイ
アス電源ＶＢＩＡＳで入力トランジスタ１１１、１１２
及び負荷トランジスタ１２１、１１２のドレイン電流動
作点を高電流にすることができ、高速動作が可能とな
る。また、入力と出力の関係は同相となるので、ミラー
効果による容量の増加を防ぐことができる。この点で
も、高速な動作が可能となる。さらに、本実施形態で
は、レベル変換回路をトランジスタだけで構成するの
で、製造する上で作り易いという利点がある。また、本
実施形態では、バイアス用トランジスタ１３１と入力ト
ランジスタ１１１、１１２は共にＮ型トランジスタで構
成するとともに、負荷トランジスタ１２１、１２２の電
流をバイアス用トランジスタ１３２で制御し、この電流
と入力トランジスタ１１１、１１２の抵抗で出力電圧を
発生するため、トランジスタの特性の変動に対する出力
電圧の変動を抑えることができ、製造する上で歩留まり
を高めるられる利点がある。
【００１３】図３は、本発明の第２の実施形態を示す。
本実施形態が図１に示す第１の実施形態と異なるのは、
波形整形部２００の構成である。本実施形態の波形整形
部２００は、Ｎ型の負荷トランジスタ２２１、２２２と
Ｐ型の入力トランジスタ２２３、２２４で構成する。Ｎ
型トランジスタ２２１、２２２はソース電極を接地し、
各ゲート電極を入力端子ＶＩＮ１、ＶＩＮ２に、各ドレ
イン電極をＰ型トランジスタ２２３、２２４のドレイン
電極にそれぞれ接続する。Ｐ型トランジスタ２２３、２
２４はソース電極を電源ＶＤＤに、ゲート電極をレベル
変換部１００の出力Ｖｏ１、Ｖｏ２に接続する。
本実施形態が図１に示す第１の実施形態と異なるのは、
波形整形部２００の構成である。本実施形態の波形整形
部２００は、Ｎ型の負荷トランジスタ２２１、２２２と
Ｐ型の入力トランジスタ２２３、２２４で構成する。Ｎ
型トランジスタ２２１、２２２はソース電極を接地し、
各ゲート電極を入力端子ＶＩＮ１、ＶＩＮ２に、各ドレ
イン電極をＰ型トランジスタ２２３、２２４のドレイン
電極にそれぞれ接続する。Ｐ型トランジスタ２２３、２
２４はソース電極を電源ＶＤＤに、ゲート電極をレベル
変換部１００の出力Ｖｏ１、Ｖｏ２に接続する。
【００１４】以上のように構成した波形整形部２００の
動作を説明する。動作条件の一例として、入力端子ＶＩ
Ｎ１、ＶＩＮ２の電圧がそれそれ３．３Ｖ、０Ｖ、電源
ＶＤＤが１５Ｖ、バイアス電源の電圧が５．３Ｖとした
とき、Ｎ型トランジスタ２２１、２２２のゲート電極に
はそれぞれ３．３Ｖ、０Ｖが印加される。このとき、各
トランジスタはそれぞれ導通と非導通の状態となる。一
方、レベル変換部１００の出力が入力されるＰ型トラン
ジスタ２２３、２２４のゲート電極にはそれぞれほぼ１
５Ｖの電圧とほぼ０Ｖの電圧が入力されるので、各トラ
ンジスタはそれぞれ非導通と導通の状態となる。この結
果、出力端子ＶＯＵＴ１、ＶＯＵＴ２はそれぞれ０Ｖ、
１５Ｖとなり、３．３Ｖ、０Ｖの低振幅の電圧信号を０
Ｖ、１５Ｖの大振幅の電圧信号に変換する。本実施形態
では、波形整形部２００のＮ型の負荷トランジスタとＰ
型の入力トランジスタのゲート電極をそれぞれ０Ｖ、１
５Ｖを基準にして独立に制御するので、電源電圧ＶＤＤ
の変動に対しても安定に動作する利点がある。
動作を説明する。動作条件の一例として、入力端子ＶＩ
Ｎ１、ＶＩＮ２の電圧がそれそれ３．３Ｖ、０Ｖ、電源
ＶＤＤが１５Ｖ、バイアス電源の電圧が５．３Ｖとした
とき、Ｎ型トランジスタ２２１、２２２のゲート電極に
はそれぞれ３．３Ｖ、０Ｖが印加される。このとき、各
トランジスタはそれぞれ導通と非導通の状態となる。一
方、レベル変換部１００の出力が入力されるＰ型トラン
ジスタ２２３、２２４のゲート電極にはそれぞれほぼ１
５Ｖの電圧とほぼ０Ｖの電圧が入力されるので、各トラ
ンジスタはそれぞれ非導通と導通の状態となる。この結
果、出力端子ＶＯＵＴ１、ＶＯＵＴ２はそれぞれ０Ｖ、
１５Ｖとなり、３．３Ｖ、０Ｖの低振幅の電圧信号を０
Ｖ、１５Ｖの大振幅の電圧信号に変換する。本実施形態
では、波形整形部２００のＮ型の負荷トランジスタとＰ
型の入力トランジスタのゲート電極をそれぞれ０Ｖ、１
５Ｖを基準にして独立に制御するので、電源電圧ＶＤＤ
の変動に対しても安定に動作する利点がある。
【００１５】図４は、本発明の第３の実施形態を示す。
本実施形態が図１に示す第１の実施形態と異なるのは、
波形整形部２００の構成である。本実施形態の波形整形
部２００はＮ型の負荷トランジスタ２３１、２３２とＰ
型の入力トランジスタ２３３、２３４で構成する。Ｎ型
の負荷トランジスタ２３１とＰ型の入力トランジスタ２
３３及びＮ型の負荷トランジスタ２３２とＰ型の入力ト
ランジスタ２３４はインバータ回路を構成する。以上の
ように構成した波形整形部２００の動作を説明する。動
作条件の一例として、入力端子ＶＩＮ１、ＶＩＮ２の電
圧がそれぞれ３．３Ｖ、０Ｖ、電源ＶＤＤが１５Ｖ、バ
イアス電源の電圧が５．３Ｖとしたとき、入力トランジ
スタ１１１、１１２はそれぞれ非導通状態、導通状態と
なるので、レベル変換部１００の出力Ｖｏ１、Ｖｏ２
は、それぞれほぼ１５Ｖ、ほぼ０Ｖとなる。これらの電
圧はインバータ回路で波形整形され、増幅されるので、
出力端子ＶＯＵＴ１、ＶＯＵＴ２は、それぞれ０Ｖ、１
５Ｖとなる。本実施形態においても、入力端子に供給さ
れる３．３Ｖ、０Ｖの低振幅の電圧信号を０Ｖ、１５Ｖ
の大振幅の電圧信号に変換することができる。
本実施形態が図１に示す第１の実施形態と異なるのは、
波形整形部２００の構成である。本実施形態の波形整形
部２００はＮ型の負荷トランジスタ２３１、２３２とＰ
型の入力トランジスタ２３３、２３４で構成する。Ｎ型
の負荷トランジスタ２３１とＰ型の入力トランジスタ２
３３及びＮ型の負荷トランジスタ２３２とＰ型の入力ト
ランジスタ２３４はインバータ回路を構成する。以上の
ように構成した波形整形部２００の動作を説明する。動
作条件の一例として、入力端子ＶＩＮ１、ＶＩＮ２の電
圧がそれぞれ３．３Ｖ、０Ｖ、電源ＶＤＤが１５Ｖ、バ
イアス電源の電圧が５．３Ｖとしたとき、入力トランジ
スタ１１１、１１２はそれぞれ非導通状態、導通状態と
なるので、レベル変換部１００の出力Ｖｏ１、Ｖｏ２
は、それぞれほぼ１５Ｖ、ほぼ０Ｖとなる。これらの電
圧はインバータ回路で波形整形され、増幅されるので、
出力端子ＶＯＵＴ１、ＶＯＵＴ２は、それぞれ０Ｖ、１
５Ｖとなる。本実施形態においても、入力端子に供給さ
れる３．３Ｖ、０Ｖの低振幅の電圧信号を０Ｖ、１５Ｖ
の大振幅の電圧信号に変換することができる。
【００１６】図５は、本発明の第４の実施形態を示す。
本実施形態が図１に示す第１の実施形態と異なるのは、
レベル変換部１００の構成である。本実施形態のレベル
変換部１００は、図１に示す第１の実施形態に対し、負
荷トランジスタ１２１、１２２を抵抗体１４１、１４２
で構成した点である。本実施形態のレベル変換部１００
の動作を説明する。動作条件の一例として、入力端子Ｖ
ＩＮ１、ＶＩＮ２の電圧がそれぞれ３．３Ｖ、０Ｖ、電
源ＶＤＤが１５Ｖ、バイアス電源の電圧が５．３Ｖとし
たとき、入力トランジスタ１１１、１１２はそれぞれ非
導通状態、導通状態となる。この結果、レベル変換部１
００の出力Ｖｏ１、Ｖｏ２は、それぞれほぼ１５Ｖ、ほ
ぼ０Ｖとなる。これらの電圧は波形整形部２００で波形
整形されるので、出力端子ＶＯＵＴ１、ＶＯＵＴ２は、
それぞれ０Ｖ、１５Ｖとなる。本実施形態においても、
入力端子に供給される３．３Ｖ、０Ｖの低振幅の電圧信
号を０Ｖ、１５Ｖの大振幅の電圧信号に変換することが
できる。
本実施形態が図１に示す第１の実施形態と異なるのは、
レベル変換部１００の構成である。本実施形態のレベル
変換部１００は、図１に示す第１の実施形態に対し、負
荷トランジスタ１２１、１２２を抵抗体１４１、１４２
で構成した点である。本実施形態のレベル変換部１００
の動作を説明する。動作条件の一例として、入力端子Ｖ
ＩＮ１、ＶＩＮ２の電圧がそれぞれ３．３Ｖ、０Ｖ、電
源ＶＤＤが１５Ｖ、バイアス電源の電圧が５．３Ｖとし
たとき、入力トランジスタ１１１、１１２はそれぞれ非
導通状態、導通状態となる。この結果、レベル変換部１
００の出力Ｖｏ１、Ｖｏ２は、それぞれほぼ１５Ｖ、ほ
ぼ０Ｖとなる。これらの電圧は波形整形部２００で波形
整形されるので、出力端子ＶＯＵＴ１、ＶＯＵＴ２は、
それぞれ０Ｖ、１５Ｖとなる。本実施形態においても、
入力端子に供給される３．３Ｖ、０Ｖの低振幅の電圧信
号を０Ｖ、１５Ｖの大振幅の電圧信号に変換することが
できる。
【００１７】図６は、本発明の第５の実施形態であり、
多入力型のレベル変換回路を示す。本実施形態は図３に
示すレベル変換部を多入力型にしたものである。本実施
形態のレベル変換回路５００は、Ｎ個の入力トランジス
タ５１１〜５１Ｎ、Ｎ個の負荷トランジスタ５２１〜５
２Ｎ、バイアス用トランジスタ５３１、５４１で構成す
る。入力トランジスタ５１１〜５１Ｎの各ソース電極は
Ｎ個の入力端子ＶＩ１〜ＶＩ（Ｎ）に、各ドレイン電極
はＮ個の負荷トランジスタ５２１〜５２Ｎの各ドレイン
電極に、この点をＮ個の出力端子ＶＯ１〜Ｖｏ（Ｎ）に
接続する。本実施形態では、入力トランジスタと負荷ト
ランジスタの２個のトランジスタを追加することで、入
力数を増やすことができる効果がある。
多入力型のレベル変換回路を示す。本実施形態は図３に
示すレベル変換部を多入力型にしたものである。本実施
形態のレベル変換回路５００は、Ｎ個の入力トランジス
タ５１１〜５１Ｎ、Ｎ個の負荷トランジスタ５２１〜５
２Ｎ、バイアス用トランジスタ５３１、５４１で構成す
る。入力トランジスタ５１１〜５１Ｎの各ソース電極は
Ｎ個の入力端子ＶＩ１〜ＶＩ（Ｎ）に、各ドレイン電極
はＮ個の負荷トランジスタ５２１〜５２Ｎの各ドレイン
電極に、この点をＮ個の出力端子ＶＯ１〜Ｖｏ（Ｎ）に
接続する。本実施形態では、入力トランジスタと負荷ト
ランジスタの２個のトランジスタを追加することで、入
力数を増やすことができる効果がある。
【００１８】図７は、本発明のレベル変換回路を適用し
たロジック入力回路の一実施形態を示す。本実施形態は
差動入力型のレベル変換回路１００と多入力型のレベル
変換回路５００、Ｎ個のラッチ回路６１１〜６１Ｎから
なるラッチ回路部６００で構成する。ここで、差動入力
型のレベル変換回路１００は、低い電圧振幅の差動クロ
ック信号ＣＫ１、ＣＫ２を入力し、高い電圧振幅に変換
した差動クロック信号をラッチ回路６１１〜６１Ｎに出
力する。多入力型のレベル変換回路５００はＮ個の低い
電圧振幅のデータ信号Ｄ１〜Ｄ（Ｎ）を入力し、高い電
圧振幅に変換したデータ信号を各ラッチ回路６１１〜６
１Ｎに出力する。ラッチ回路部６００の各ラッチ回路で
は高い電圧振幅のクロック信号とデータ信号を入力して
動作し、Ｎ個のラッチデータＯ１〜Ｏ（Ｎ）を出力す
る。
たロジック入力回路の一実施形態を示す。本実施形態は
差動入力型のレベル変換回路１００と多入力型のレベル
変換回路５００、Ｎ個のラッチ回路６１１〜６１Ｎから
なるラッチ回路部６００で構成する。ここで、差動入力
型のレベル変換回路１００は、低い電圧振幅の差動クロ
ック信号ＣＫ１、ＣＫ２を入力し、高い電圧振幅に変換
した差動クロック信号をラッチ回路６１１〜６１Ｎに出
力する。多入力型のレベル変換回路５００はＮ個の低い
電圧振幅のデータ信号Ｄ１〜Ｄ（Ｎ）を入力し、高い電
圧振幅に変換したデータ信号を各ラッチ回路６１１〜６
１Ｎに出力する。ラッチ回路部６００の各ラッチ回路で
は高い電圧振幅のクロック信号とデータ信号を入力して
動作し、Ｎ個のラッチデータＯ１〜Ｏ（Ｎ）を出力す
る。
【００１９】図８は、本発明の液晶表示装置の一実施形
態を示すシステム構成例である。本システムは、映像信
号発生装置８０、映像信号処理回路６０、タイミング制
御回路７０、液晶表示パネル１０から構成する。ここ
で、液晶表示パネル１０は、マトリクス状に配置した複
数の画素からなる表示部２０、これらの画素を駆動する
信号回路３０と走査回路４０、差動入力型レベル変換回
路７００、多入力型レベル変換回路５００ａ、５００
ｂ、データラッチ回路６００で構成する。この中で、差
動型レベル変換回路７００は、第１〜第４の実施形態と
して説明したレベル変換部１００と波形整形部２００で
構成し、多入力型レベル変換回路５００ａ、５００ｂは
第５の実施形態として説明した多入力型レベル変換回路
５００に、データラッチ回路６００は第７図に示したラ
ッチ回路部６００に対応する。
態を示すシステム構成例である。本システムは、映像信
号発生装置８０、映像信号処理回路６０、タイミング制
御回路７０、液晶表示パネル１０から構成する。ここ
で、液晶表示パネル１０は、マトリクス状に配置した複
数の画素からなる表示部２０、これらの画素を駆動する
信号回路３０と走査回路４０、差動入力型レベル変換回
路７００、多入力型レベル変換回路５００ａ、５００
ｂ、データラッチ回路６００で構成する。この中で、差
動型レベル変換回路７００は、第１〜第４の実施形態と
して説明したレベル変換部１００と波形整形部２００で
構成し、多入力型レベル変換回路５００ａ、５００ｂは
第５の実施形態として説明した多入力型レベル変換回路
５００に、データラッチ回路６００は第７図に示したラ
ッチ回路部６００に対応する。
【００２０】以上の様に構成した本システムの動作を説
明する。映像信号発生装置８０は、映像信号８１を映像
信号変換回路６０に、クロック信号８５、水平同期信号
８６、垂直同期信号８７をタイミング制御回路７０にそ
れぞれ出力する。映像信号処理回路６０は入力した映像
信号８１をシリアル−パラレル変換処理により信号周波
数を下げて、ｎ並列の映像信号Ｄ１〜Ｄｎを液晶表示パ
ネル１０の多入力型レベル変換回路５００ａへ出力す
る。この映像信号Ｄ１〜Ｄｎは多入力型レベル変換回路
５００ａにより高振幅の信号に変換されるとともに、デ
ータラッチ回路６００に格納される。データラッチ回路
６００はこの格納された高振幅の映像信号ＨＤ１〜ＨＤ
ｎを信号回路３０へ出力する。一方、タイミング制御回
路７０は、入力したクロック信号８５、水平同期信号８
６、垂直同期信号８７から、映像信号Ｄ１〜Ｄｎを取り
込むためのクロック信号７１を液晶表示パネル１０の差
動入力型レベル変換回路７００へ出力し、信号回路３０
と走査回路４０を駆動するための制御信号７２〜７５を
液晶表示パネルの多入力型レベル変換回路５００ｂへ出
力する。差動入力型レベル変換回路７００はクロック信
号７１を高振幅のクロック信号に変換し、データラッチ
回路６００へ出力する。多入力型レベル変換回路５００
ｂは制御信号７２〜７５を高振幅の信号に変換し、信号
回路３０を制御するクロック信号ＨＣＫ、スタート信号
ＨＳＴと、走査回路４０を制御するクロック信号ＶＣ
Ｋ、スタート信号ＶＳＴを出力する。表示部２０は信号
回路２０と走査回路４０の出力によって制御され、映像
信号Ｄ１〜Ｄｎに対応した映像を表示する。
明する。映像信号発生装置８０は、映像信号８１を映像
信号変換回路６０に、クロック信号８５、水平同期信号
８６、垂直同期信号８７をタイミング制御回路７０にそ
れぞれ出力する。映像信号処理回路６０は入力した映像
信号８１をシリアル−パラレル変換処理により信号周波
数を下げて、ｎ並列の映像信号Ｄ１〜Ｄｎを液晶表示パ
ネル１０の多入力型レベル変換回路５００ａへ出力す
る。この映像信号Ｄ１〜Ｄｎは多入力型レベル変換回路
５００ａにより高振幅の信号に変換されるとともに、デ
ータラッチ回路６００に格納される。データラッチ回路
６００はこの格納された高振幅の映像信号ＨＤ１〜ＨＤ
ｎを信号回路３０へ出力する。一方、タイミング制御回
路７０は、入力したクロック信号８５、水平同期信号８
６、垂直同期信号８７から、映像信号Ｄ１〜Ｄｎを取り
込むためのクロック信号７１を液晶表示パネル１０の差
動入力型レベル変換回路７００へ出力し、信号回路３０
と走査回路４０を駆動するための制御信号７２〜７５を
液晶表示パネルの多入力型レベル変換回路５００ｂへ出
力する。差動入力型レベル変換回路７００はクロック信
号７１を高振幅のクロック信号に変換し、データラッチ
回路６００へ出力する。多入力型レベル変換回路５００
ｂは制御信号７２〜７５を高振幅の信号に変換し、信号
回路３０を制御するクロック信号ＨＣＫ、スタート信号
ＨＳＴと、走査回路４０を制御するクロック信号ＶＣ
Ｋ、スタート信号ＶＳＴを出力する。表示部２０は信号
回路２０と走査回路４０の出力によって制御され、映像
信号Ｄ１〜Ｄｎに対応した映像を表示する。
【００２１】以上のように構成された液晶表示装置で
は、第１〜第４の実施形態として示したレベル変換部１
００と波形整形部２００からなるレベル変換回路と、第
５の実施形態として示した多入力型レベル変換回路５０
０を用いることによって、液晶表示パネルの入力を低振
幅にできるので、映像信号処理回路６０及びタイミング
制御回路７０の出力回路を簡単に構成することができる
とともに、電磁波の不要輻射を低減することができる。
は、第１〜第４の実施形態として示したレベル変換部１
００と波形整形部２００からなるレベル変換回路と、第
５の実施形態として示した多入力型レベル変換回路５０
０を用いることによって、液晶表示パネルの入力を低振
幅にできるので、映像信号処理回路６０及びタイミング
制御回路７０の出力回路を簡単に構成することができる
とともに、電磁波の不要輻射を低減することができる。
【００２２】なお、本発明の実施形態はＴＦＴを用いた
例で示したが、これらは、単結晶シリコンのＭＯＳトラ
ンジスタを用いても同様の効果を得ることが可能であ
る。また、本発明のトランジスタはＮ、Ｐの導電型を逆
転しても同じ効果を得ることができる。
例で示したが、これらは、単結晶シリコンのＭＯＳトラ
ンジスタを用いても同様の効果を得ることが可能であ
る。また、本発明のトランジスタはＮ、Ｐの導電型を逆
転しても同じ効果を得ることができる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
液晶表示装置に低振幅の入力電圧信号を大振幅の出力電
圧信号に変換するレベル変換回路を用いることによっ
て、液晶表示パネルの入力を低振幅にすることができ、
これに伴い、液晶表示パネルの入力信号を出力する映像
信号処理回路及びタイミング制御回路等の出力回路を簡
単に構成することができるとともに、電磁波の不要輻射
を低減することができる。また、レベル変換回路のバイ
アス電源により入力トランジスタ及び負荷トランジスタ
のドレイン電流動作点を高電流にすることができるた
め、高速動作を可能とするとともに、トランジスタのサ
イズを低減することが可能になる。さらに、レベル変換
回路をトランジスタだけで構成するので、製造する上で
作り易く、また、負荷トランジスタの電流をバイアス用
トランジスタで制御し、この電流と入力トランジスタの
抵抗で出力電圧を発生するため、トランジスタの特性の
変動に対する出力電圧の変動を抑えることができ、製造
する上で歩留まりを高めることができる。
液晶表示装置に低振幅の入力電圧信号を大振幅の出力電
圧信号に変換するレベル変換回路を用いることによっ
て、液晶表示パネルの入力を低振幅にすることができ、
これに伴い、液晶表示パネルの入力信号を出力する映像
信号処理回路及びタイミング制御回路等の出力回路を簡
単に構成することができるとともに、電磁波の不要輻射
を低減することができる。また、レベル変換回路のバイ
アス電源により入力トランジスタ及び負荷トランジスタ
のドレイン電流動作点を高電流にすることができるた
め、高速動作を可能とするとともに、トランジスタのサ
イズを低減することが可能になる。さらに、レベル変換
回路をトランジスタだけで構成するので、製造する上で
作り易く、また、負荷トランジスタの電流をバイアス用
トランジスタで制御し、この電流と入力トランジスタの
抵抗で出力電圧を発生するため、トランジスタの特性の
変動に対する出力電圧の変動を抑えることができ、製造
する上で歩留まりを高めることができる。
【図１】本発明の液晶表示装置におけるレベル変換回路
の第１の実施形態
の第１の実施形態
【図２】本発明のレベル変換回路の動作を示す説明図
【図３】本発明の液晶表示装置におけるレベル変換回路
の第２の実施形態
の第２の実施形態
【図４】本発明の液晶表示装置におけるレベル変換回路
の第３の実施形態
の第３の実施形態
【図５】本発明の液晶表示装置におけるレベル変換回路
の第４の実施形態
の第４の実施形態
【図６】本発明の多入力型のレベル変換回路の第５の実
施形態
施形態
【図７】本発明のレベル変換回路を適用したロジック入
力回路の一実施形態
力回路の一実施形態
【図８】本発明の液晶表示装置の一実施形態
【図９】従来例の差動入力型のレベル変換回路を示す回
路構成図
路構成図
【符号の説明】 １０…液晶表示パネル、２０…表示部、３０…信号回
路、４０…走査回路、６０…映像信号処理回路、７０…
タイミング制御回路、８０…映像信号発生装置、５００
ａ、５００ｂ…多入力型レベル変換回路、６００…デー
タラッチ回路、７００…差動入力型レベル変換回路 １００…レベル変換部、２００…波形整形部、１１１、
１１２…入力トランジスタ、１２１、１２２…負荷トラ
ンジスタ、ＶＢＩＡＳ…バイアス電源、１４１、１４２
…抵抗、２１１、２１２…負荷トランジスタ、２１３、
２１４…入力トランジスタ、１３１、１３２…バイアス
用トランジスタ、５００…多入力型レベル変換部
路、４０…走査回路、６０…映像信号処理回路、７０…
タイミング制御回路、８０…映像信号発生装置、５００
ａ、５００ｂ…多入力型レベル変換回路、６００…デー
タラッチ回路、７００…差動入力型レベル変換回路 １００…レベル変換部、２００…波形整形部、１１１、
１１２…入力トランジスタ、１２１、１２２…負荷トラ
ンジスタ、ＶＢＩＡＳ…バイアス電源、１４１、１４２
…抵抗、２１１、２１２…負荷トランジスタ、２１３、
２１４…入力トランジスタ、１３１、１３２…バイアス
用トランジスタ、５００…多入力型レベル変換部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 景山 寛 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 大久保 竜也 茨城県ひたちなか市稲田1410番地 株式会 社日立製作所映像情報メディア事業部内 Ｆターム(参考） 2H093 NA16 NC09 NC11 NC13 NC16 NC21 NC33 NC34 ND40 ND49 ND53 5C006 BB16 BC20 BF16 BF25 BF34 BF46 EB04 FA11 FA32 FA41
Claims (8)
- 【請求項１】マトリクス状に配置した複数の画素からな
る表示部と、これらの画素を駆動する信号回路と走査回
路によって構成される液晶表示装置において、前記信号
回路と前記走査回路にレベル変換回路を設け、該レベル
変換回路は、ゲート電極を第１のバイアス電圧源に接続
した第１、第２のトランジスタと、前記第１、第２のト
ランジスタの各ドレイン電極と電源との間に接続した第
１、第２の抵抗から構成し、前記第１、第２のトランジ
スタのソース電極に互いに極性の異なる低振幅の画素駆
動信号を入力し、前記第１、第２のトランジスタのドレ
イン電極から互いに極性の異なる高振幅の画素駆動信号
を出力することを特徴とする液晶表示装置。 - 【請求項２】 請求項１において、前記第１または第２
の抵抗としてゲート電極を固定電圧にバイアスされた第
３、第４のトランジスタのソース電極とドレイン電極間
の抵抗を用いることを特徴とする液晶表示装置。 - 【請求項３】 請求項１または請求項２において、前記
レベル変換回路に波形整形部を設け、ゲート電極を前記
第１、第２のトランジスタの各ドレイン電極に接続した
第５、第６のトランジスタと、前記第５、第６のトラン
ジスタの各ドレイン電極と接地との間に接続した第７、
第８のトランジスタから構成し、前記第７、第８のトラ
ンジスタの各ゲート電極に互いに各ドレイン電極を接続
することを特徴とする液晶表示装置。 - 【請求項４】 請求項１または請求項２において、前記
レベル変換回路に波形整形部を設け、ゲート電極を前記
第１、第２のトランジスタの各ドレイン電極に接続した
第５、第６のトランジスタと、前記第５、第６のトラン
ジスタの各ドレイン電極と接地との間に接続した第７、
第８のトランジスタから構成し、前記第７、第８のトラ
ンジスタの各ゲート電極を前記第１、第２のトランジス
タの各ソース電極に接続することを特徴とする液晶表示
装置。 - 【請求項５】 請求項１または請求項２において、前記
レベル変換回路に波形整形部を設け、ゲート電極を前記
第１、第２のトランジスタの各ドレイン電極に接続した
第５、第６のトランジスタと、前記第５、第６のトラン
ジスタの各ドレイン電極と接地との間に接続した第７、
第８のトランジスタから構成し、前記第７、第８のトラ
ンジスタの各ゲート電極を前記第５、第６のトランジス
タの各ゲート電極に接続することを特徴とする液晶表示
装置。 - 【請求項６】 マトリクス状に配置した複数の画素から
なる表示部と、これらの画素を駆動する信号回路と走査
回路によって構成される液晶表示装置において、前記信
号回路と前記走査回路にレベル変換回路を設け、該レベ
ル変換回路は、ゲート電極をバイアス電圧源に接続した
複数のトランジスタと、複数のトランジスタの各ドレイ
ン電極と電源との間に接続した複数の抵抗から構成し、
前記複数のトランジスタのソース電極に低振幅の複数の
画素駆動信号を入力し、前記複数のトランジスタのドレ
イン電極から高振幅の複数の画素駆動信号を出力するこ
とを特徴とする液晶表示装置。 - 【請求項７】 請求項６において、前記複数の抵抗とし
てゲート電極を固定電圧にバイアスされた複数のトラン
ジスタのソース電極とドレイン電極間の抵抗を用いるこ
とを特徴とする液晶表示装置。 - 【請求項８】 請求項１から請求項７のいずれかにおい
て、前記バイアス電源の電圧を前記低振幅の画素駆動信
号のピーク電圧と前記レベル変換回路を構成するトラン
ジスタのしきい値電圧との和に相当する電圧に設定する
ことを特徴する液晶表示装置。
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|---|---|---|---|
| JP19238998A JP3412131B2 (ja) | 1998-06-23 | 1998-06-23 | 液晶表示装置 |
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| US09/337,260 US6392625B1 (en) | 1998-06-23 | 1999-06-22 | Liquid crystal display apparatus having level conversion circuit |
| KR1019990023372A KR100563169B1 (ko) | 1998-06-23 | 1999-06-22 | 레벨 변환 회로를 갖는 액정 표시 장치 |
| US10/150,952 US6714184B2 (en) | 1998-06-23 | 2002-05-21 | Liquid crystal display apparatus having level conversion circuit |
| US10/797,013 US6919873B2 (en) | 1998-06-23 | 2004-03-11 | Liquid crystal display apparatus having level conversion circuit |
| US11/148,260 US7460100B2 (en) | 1998-06-23 | 2005-06-09 | Liquid crystal display apparatus having level conversion circuit |
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|---|---|
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| US7400320B2 (en) | 1998-12-21 | 2008-07-15 | Sony Corporation | Digital/analog converter circuit, level shift circuit, shift register utilizing level shift circuit, sampling latch circuit, latch circuit and liquid crystal display device incorporating the same |
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-
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-
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- 2002-05-21 US US10/150,952 patent/US6714184B2/en not_active Expired - Lifetime
-
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- 2004-03-11 US US10/797,013 patent/US6919873B2/en not_active Expired - Fee Related
-
2005
- 2005-06-09 US US11/148,260 patent/US7460100B2/en not_active Expired - Fee Related
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