JP2018042077A - レベルシフト回路および半導体装置 - Google Patents

Abstract

【課題】レベルシフト動作を行える電源電位範囲を拡大することが可能なレベルシフト回路および半導体装置を提供する。【解決手段】レベルシフト回路は、振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１と、サブレベルシフト回路ＳＬＳＣ１とを有する。振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１は、基準電源電位ＧＮＤおよび外部電源電位ＶＤＤ２が供給され、内部電源電圧振幅（ＶＤＤ１（＜ＶＤＤ２）振幅）の入力信号（ＩＮＴ，ＩＮＢ）を受けて、ＶＤＤ１振幅よりも大きく外部電源電圧振幅（ＶＤＤ２振幅）よりも小さい振幅の信号ＳＮＤ１，ＳＮＤ２を出力する。サブレベルシフト回路ＳＬＳＣ１は、基準電源電位ＧＮＤおよび外部電源電位ＶＤＤ２が供給され、信号ＳＮＤ１，ＳＮＤ２を受けて、ＶＤＤ２振幅の出力信号（ＯＵＴ，ＯＵＴＢ）を出力する。【選択図】図２Ａ

Description

本発明は、レベルシフト回路および半導体装置に関し、例えば、信号の電圧振幅を小さい振幅から大きい振幅に変換するレベルシフト回路およびそれを備える半導体装置に関する。

例えば、特許文献１には、信号の立下がり時間と立上がり時間とを互いに略等しくするためのレベルコンバータが示される。当該レベルコンバータは、一対のｐＭＯＳトランジスタと、一対のｎＭＯＳトランジスタとからなる基本回路部と、当該ｎＭＯＳトランジスタと並列に接続される付加回路部とを備える。付加回路部は、ｎＭＯＳトランジスタと、当該ｎＭＯＳトランジスタの並列接続状態／並列接続解除状態を選択するスイッチ素子とを備える。

特開平０７−１５４２１７号公報

半導体装置に使用されるトランジスタは、年々、微細化が進んでおり、主に装置内部で使用される薄膜トランジスタは、性能や電力密度を考慮しながらスケーリングされている。このようなプロセスの微細化・低消費電力化に伴い、薄膜トランジスタ（言い換えれば内部トランジスタ）の電源電位（明細書では、内部電源電位と称す）は、低下している。一方、例えば、外部とのインタフェース用途となる厚膜トランジスタ（言い換えれば外部トランジスタ）の電源電位（明細書では、外部電源電位と称す）は、主に装置間のインタフェース規格によって制約され、微細化に関わらず不変となる。その結果、内部電源電位と外部電源電位との電位差は、年々、拡大する傾向にある。

半導体装置には、このような内部電源電位の振幅レベルを持つ信号を外部電源電位の振幅レベルを持つ信号に変換するため、例えば、特許文献１に示されるようなレベルシフト回路が設けられる。しかし、このようなレベルシフト回路では、内部電源電位と外部電源電位との電位差が拡大するにつれて、所定の性能を満たしつつレベルシフト動作を行うことが困難となる場合がある。その結果、レベルシフト動作を行える電源電位範囲が小さくなる恐れがある。

後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

一実施の形態によるレベルシフト回路は、基準電源電位と、基準電源電位よりも高電位である第１電源電位との間で遷移する第１電源電圧振幅の入力信号が入力され、基準電源電位と、第１電源電位よりも高電位である第２電源電位との間で遷移する第２電源電圧振幅の出力信号を出力ノードへ出力する。当該レベルシフト回路は、振幅増幅回路と、サブレベルシフト回路とを有する。振幅増幅回路は、基準電源電位および第２電源電位が供給され、第１電源電圧振幅の入力信号を受けて、第１電源電圧振幅よりも大きく第２電源電圧振幅よりも小さい第１振幅の第１信号を出力する。サブレベルシフト回路は、基準電源電位および第２電源電位が供給され、第１振幅の第１信号を受けて、第２電源電圧振幅の出力信号を出力する。

前記一実施の形態によれば、レベルシフト動作を行える電源電位範囲を拡大することが可能になる。

本発明の実施の形態１による半導体装置の構成例を示す概略図である。 本発明の実施の形態１によるレベルシフト回路の構成例を示す回路図である。 図２Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。 図２Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。 図２Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 図２Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 本発明の実施の形態２によるレベルシフト回路の構成例を示す回路図である。 図３Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。 図３Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 図３Ｃとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 本発明の実施の形態３によるレベルシフト回路の構成例を示す回路図である。 図４Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。 図４Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。 図４Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 図４Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 本発明の実施の形態４によるレベルシフト回路の構成例を示す回路図である。 図５Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。 図５Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 図５Ｃとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 本発明の実施の形態５によるレベルシフト回路の構成例を示す回路図である。 図６Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。 図６Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。 図６Ｃに続く遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。 図６Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 図６Ｅとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 本発明の実施の形態６によるレベルシフト回路の構成例を示す回路図である。 図７Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。 図７Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。 図７Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 図７Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 本発明の実施の形態７によるレベルシフト回路の構成例を示す回路図である。 図８Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。 図８Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。 図８Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 図８Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。 本発明の比較例となるレベルシフト回路の構成例および主要な動作例を示す回路図である。 明細書で使用する各信号の電位と、各トランジスタの動作状態とを定義する図である。 図９のレベルシフト回路における問題点の一例をより具体的に説明する図である。 本発明の一実施の形態によるレベルシフト回路の変形例を示す回路図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（Complementary MOS）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。

また、実施の形態では、ｎチャネル型のＭＯＳトランジスタをＮＭＯＳトランジスタと呼び、ｐチャネル型のＭＯＳトランジスタをＰＭＯＳトランジスタと呼ぶ。図面には各ＭＯＳトランジスタの基板電位の結合は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その結合方法は特に限定しない。代表的には、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの基板電位は、共にソース電位に結合される。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《半導体装置の構成》
図１は、本発明の実施の形態１による半導体装置の構成例を示す概略図である。図１には、半導体装置全体のレイアウト構成例と、その一部の領域に形成される回路例とが示される。図１に示す半導体装置は、１個の半導体チップＣＰで構成され、特に限定はされないが、代表的には、マイクロコントローラ（ＭＣＵ：Micro Control Unit）等である。半導体チップＣＰの外周部には、チップ外部との結合端子となる複数のパッドＰＤが配置される。半導体チップＣＰの内部には、コア領域ＡＲ＿ＣＲが設けられ、コア領域ＡＲ＿ＣＲと複数のパッドＰＤの配置領域との間にはＩＯ（Input/Output）領域ＡＲ＿ＩＯが設けられる。

コア領域ＡＲ＿ＣＲには、例えば、ＣＰＵ（Central Processing Unit）や、ＧＰＩＯ（General Purpose Input/Output）の各種レジスタ等を代表とする内部ロジック回路ＩＬＯＧが形成される。内部ロジック回路ＩＬＯＧは、基準電源電位ＧＮＤと、それよりも高電位である内部電源電位ＶＤＤ１とが供給される。ＩＯ領域ＡＲ＿ＩＯには、インバータ回路ＩＶと、レベルシフト回路ＬＳＣと、ドライバ回路ＤＶとが形成される。インバータ回路ＩＶには、基準電源電位ＧＮＤと内部電源電位ＶＤＤ１とが供給され、レベルシフト回路ＬＳＣおよびドライバ回路ＤＶには、基準電源電位ＧＮＤと、内部電源電位ＶＤＤ１よりも高電位である外部電源電位ＶＤＤ２とが供給される。

内部ロジック回路ＩＬＯＧは、所定の処理を実行し、その中で、レベルシフト回路ＬＳＣの入力ノードＩＮＴに、基準電源電位ＧＮＤと内部電源電位ＶＤＤ１との間で遷移する内部電源電圧振幅（明細書では、ＶＤＤ１振幅と称す）の入力信号（ＩＮＴ）を出力する。インバータ回路ＩＶは、レベルシフト回路ＬＳＣの反転入力ノードＩＮＴに、入力信号（ＩＮＴ）の逆極性となる反転入力信号（ＩＮＢ）を出力する。

レベルシフト回路ＬＳＣは、入力ノードＩＮＴまたは反転入力ノードＩＮＢのＶＤＤ１振幅の入力信号（ＩＮＴ）または反転入力信号（ＩＮＢ）を、基準電源電位ＧＮＤと外部電源電位ＶＤＤ２との間で遷移する外部電源電圧振幅（明細書では、ＶＤＤ２振幅と称す）の出力信号（ＯＵＴ）に変換し、出力ノードＯＵＴへ出力する。ドライバ回路ＤＶは、当該出力信号（ＯＵＴ）を、所定の駆動能力でパッドＰＤへ出力する。

特に限定はされないが、代表的には、内部電源電位ＶＤＤ１は、１．２Ｖ等であり、外部電源電位ＶＤＤ２は、３．３Ｖや５．０Ｖ等である。ただし、内部電源電圧ＶＤＤ１は、プロセスの微細化・低消費電力化に伴い、例えば、１．８Ｖ→１．２Ｖ→１．０Ｖ→…等と年々低下している。一方、外部電源電圧ＶＤＤ２は、微細化とは無関係に、例えば、ＧＰＩＯやＩ^２Ｃ（Inter Integrated Circuit）等といった外部インタフェースの仕様・規格に基づく固定値となる。

《レベルシフト回路（比較例）の構成および問題点》
図９は、本発明の比較例となるレベルシフト回路の構成例および主要な動作例を示す回路図である。図９に示すレベルシフト回路は、入力ノードＩＮＴおよび反転入力ノードＩＮＢと、出力ノードＯＵＴおよび反転出力ノードＯＵＴＢと、一対のＮＭＯＳトランジスタＭＮ０’，ＭＮ１’と、一対のＰＭＯＳトランジスタＭＰ０’，ＭＰ１’とを備える。入力ノードＩＮＴおよび反転入力ノードＩＮＢには、それぞれ、入力信号（ＩＮＴ）およびその逆極性となる反転入力信号（ＩＮＢ）が入力され、出力ノードＯＵＴおよび反転出力ノードＯＵＴＢは、それぞれ、出力信号（ＯＵＴ）およびその逆極性となる反転出力信号（ＯＵＴＢ）を出力する。

ＮＭＯＳトランジスタＭＮ０’は、反転出力ノードＯＵＴＢと基準電源電位ＧＮＤとの間に設けられ、入力信号（ＩＮＴ）で駆動される。ＮＭＯＳトランジスタＭＮ１’は、出力ノードＯＵＴと基準電源電位ＧＮＤとの間に設けられ、反転入力信号（ＩＮＢ）で駆動される。ＰＭＯＳトランジスタＭＰ０’は、外部電源電位ＶＤＤ２と反転出力ノードＯＵＴＢとの間に設けられ、出力信号（ＯＵＴ）で駆動される。ＰＭＯＳトランジスタＭＰ１’は、外部電源電位ＶＤＤ２と出力ノードＯＵＴとの間に設けられ、反転出力信号（ＯＵＴＢ）で駆動される。

図１０は、明細書で使用する各信号の電位と、各トランジスタの動作状態とを定義する図である。図１０に示すように、明細書では、信号の電位が基準電源電位ＧＮＤである場合を‘Ｌ’と称し、外部電源電位ＶＤＤ２である場合を‘Ｈ’と称し、内部電源電位ＶＤＤ１である場合を‘Ｈｌ’と称す。また、ＰＭＯＳトランジスタのしきい値電圧をＶｔｐとして、信号の電位が“ＶＤＤ２−Ｖｔｐ”である場合を‘Ｈｄ’と称す。

例えば、図９を参照して、ソースに外部電源電位ＶＤＤ２が印加される各ＰＭＯＳトランジスタは、ゲートに‘Ｈｄ’が印加される場合（すなわちゲート・ソース間電圧（Ｖｇｓと称す）が｜Ｖｔｐ｜の場合）にオンとオフの境界状態となる。また、各ＰＭＯＳトランジスタは、ゲートに‘Ｈｄ’〜‘Ｈ’が印加される場合にオフ状態となり、‘Ｌ’〜‘Ｈｄ’が印加される場合にオン状態となる。一方、ソースに基準電源電位ＧＮＤが印加される各ＮＭＯＳトランジスタは、しきい値電圧をＶｔｎとして、ゲートにＶｔｎが印加される場合（Ｖｇｓ＝Ｖｔｎの場合）にオンとオフの境界状態となり、‘Ｌ’〜Ｖｔｎが印加される場合にオフ状態となり、Ｖｔｎ〜‘Ｈ’が印加される場合にオン状態となる。

また、図９を参照して、外部電源電位ＶＤＤ２と基準電源電位ＧＮＤとの間に直列に結合されるＰＭＯＳトランジスタ（例えばＭＰ０’）およびＮＭＯＳトランジスタ（ＭＮ０’）が共にオンとなる場合を仮定する。この際のＰＭＯＳトランジスタのドレイン・ソース間電圧ＶｄｓをＶｄｒｏｐ（｜Ｖｔｐ｜＜Ｖｄｒｏｐ＜ＶＤＤ２）として、“ＶＤＤ２−Ｖｄｒｏｐ”を‘Ｌｄ’と称す。すなわち、‘Ｌｄ’の電位は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの駆動能力（オン抵抗）の比率によって定まり、０＜Ｌｄ＜Ｈｄとなる。詳細は後述するが、ＶＲＥＦは、０＜ＶＲＥＦ＜Ｈｄの範囲に設定される固定電位であり、‘Ｘ’は、‘Ｌ’〜‘Ｈ’の範囲を採り得る不定電位である。

図９の上図には、入力ノードＩＮＴが‘Ｈｌ’、反転入力ノードＩＮＢが‘Ｌ’である場合の定常時の回路状態が示される。この場合、ＮＭＯＳトランジスタＭＮ０’およびＰＭＯＳトランジスタＭＰ１’がオンであり、ＮＭＯＳトランジスタＭＮ１’およびＰＭＯＳトランジスタＭＰ０’がオフである。そして、出力ノードＯＵＴは‘Ｈ’となり、反転出力ノードＯＵＴＢは‘Ｌ’となる。

この状態を起点として、図９の下図には、入力ノードＩＮＴが‘Ｈｌ’から‘Ｌ’へ遷移（反転入力ノードＩＮＢが‘Ｌ’から‘Ｈｌ’へ遷移）する場合の回路状態が示される。ＮＭＯＳトランジスタＭＮ１’は、反転入力ノードＩＮＢの遷移に応じてオフからオンに遷移し、ＮＭＯＳトランジスタＭＮ０’は、入力ノードＩＮＴの遷移に応じてオンからオフに遷移する。

これにより、理想的には、ＮＭＯＳトランジスタＭＮ１’は、出力ノードＯＵＴを‘Ｈ’から‘Ｈｄ’よりも小さい電位に遷移させ、これによってＰＭＯＳトランジスタＭＰ０’をオフからオンに遷移させる。ＰＭＯＳトランジスタＭＰ０’がオンに遷移すると、反転出力ノードＯＵＴＢは、‘Ｈ’に向けて遷移し、ＰＭＯＳトランジスタＭＰ１’はオフに向けて遷移する。ＮＭＯＳトランジスタＭＮ１’は、このＰＭＯＳトランジスタＭＰ１’の遷移に伴い、出力ノードＯＵＴを容易に‘Ｌ’に遷移させることができる。

しかし、実際には、ＮＭＯＳトランジスタＭＮ１’が、出力ノードＯＵＴを‘Ｈ’から‘Ｈｄ’よりも小さい電位に遷移させようとする際に、ＰＭＯＳトランジスタＭＰ１’のゲートには、フローティング状態の反転出力ノードＯＵＴＢによって‘Ｌ’が印加されている。これにより、ＰＭＯＳトランジスタＭＰ１’は、ＶｇｓがＶＤＤ２レベルであるため、大きいドレイン・ソース間電流（以降、Ｉｄｓと称す）を流せる状態でオンとなっている。

ここで、仮に、ＮＭＯＳトランジスタＭＮ１’が流せるＩｄｓがＰＭＯＳトランジスタＭＰ１’が流せるＩｄｓよりも小さい場合、ＮＭＯＳトランジスタＭＮ１’は、出力ノードＯＵＴを‘Ｈｄ’よりも小さい電位に遷移させることが困難となり得る。ここで、トランジスタのＩｄｓは、Ｖｇｓに依存する。ＮＭＯＳトランジスタＭＮ１’のＶｇｓがＶＤＤ１レベルであるのに対して、ＰＭＯＳトランジスタＭＰ１’のＶｇｓはＶＤＤ２レベルである。その結果、外部電源電位ＶＤＤ２と内部電源電位ＶＤＤ１との電位差が拡大する（例えば、ＶＤＤ１が相対的に低下する）につれて、出力ノードＯＵＴが遷移し難くなり、結果的に、レベルシフト動作を行える電源電位範囲が限られる恐れがある。

図１１は、図９のレベルシフト回路における問題点の一例をより具体的に説明する図である。図９で正常なレベルシフト動作を実現するための方法として、ＮＭＯＳトランジスタ（例えばＭＮ１’）の駆動能力（言い換えればトランジスタサイズ）をＰＭＯＳトランジスタ（ＭＰ１’）の駆動能力よりも十分に高くする方法が挙げられる。図１１は、ＶＤＤ２＝５．０Ｖ、ＰＭＯＳトランジスタＭＰ０’，ＭＰ１’のしきい値電圧を１．０Ｖとした場合で、正常なレベルシフト動作（正常な出力信号（ＯＵＴ）の遷移）を実現するために必要なＰＭＯＳトランジスタＭＰ１’に対するＮＭＯＳトランジスタＭＮ１’のサイズ比の一例を示す図である。

例えば、内部電源電圧ＶＤＤ１（＝ＮＭＯＳトランジスタＭＮ１’のＶｇｓ）が１．５Ｖの場合、ＰＭＯＳトランジスタＭＰ１’に対してＮＭＯＳトランジスタＭＮ１’を２．５倍以上のサイズに定めれば、正常なレベルシフト動作を実現できる。一方、内部電源電圧ＶＤＤ１が１．０Ｖでは、ＮＭＯＳトランジスタＭＮ１’を１３倍以上のサイズに定める必要があり、０．９Ｖ、０．８Ｖでは、それぞれ、２４倍以上、６３倍以上に定める必要がある。その結果、外部電源電位ＶＤＤ２と内部電源電位ＶＤＤ１との電位差が拡大するほど、回路面積の増大が生じ得る。

さらに、回路面積の増大が生じると、動作速度にも影響を及ぼす。例えば図９において、出力ノードＯＵＴに見える容量のうちＰＭＯＳトランジスタＭＰ１’およびＮＭＯＳトランジスタＭＮ１’の拡散容量（ドレイン容量）に着目する。内部電源電圧ＶＤＤ１が１．５Ｖの場合の拡散容量は、ＰＭＯＳトランジスタＭＰ１’とＮＭＯＳトランジスタＭＮ１’のサイズを合計して３．５（＝１＋２．５）となり、内部電源電圧ＶＤＤ１が１．０Ｖの場合の拡散容量は、同様にして１４（＝１＋１３）となる。その結果、内部電源電圧ＶＤＤ１が１．０Ｖの場合の拡散容量は、内部電源電圧ＶＤＤ１が１．５Ｖの場合と比べて４倍となる。

このように容量が増加すると、出力信号（ＯＵＴ）の遷移時の充放電に要する時間が増大し、動作速度が低下する恐れがある。また、動作速度の向上を図る方法として、駆動電流を増やすことが考えられるが、この方法が制約される恐れもある。具体的には、例えば、駆動電流を増やすため、ＰＭＯＳトランジスタＭＰ１’のトランジスタサイズを大きくする場合を想定する。この場合、前述したように、外部電源電位ＶＤＤ２と内部電源電位ＶＤＤ１との電位差が拡大するにつれて、より大きな出力容量がＮＭＯＳトランジスタＭＮ１’によって付加されてしまい、動作速度の向上を阻害する。このため、駆動電流によって動作速度の向上を図るためには、外部電源電位ＶＤＤ２と内部電源電位ＶＤＤ１との電位差がある程度小さいことが必要となり得る。

以上のように、図９のレベルシフト回路では、外部電源電位ＶＤＤ２と内部電源電位ＶＤＤ１との電位差が拡大する（例えば、ＶＤＤ１が相対的に低下する）につれて、所定の性能を満たしつつレベルシフト動作を行うことが困難となり得る。具体的には、例えば、回路面積の低減や動作速度の向上を図りつつ、レベルシフト動作を行うことが困難となり得る。その結果、実使用上の観点で、レベルシフト動作を行える電源電位範囲が小さくなる恐れがある。

《レベルシフト回路（実施の形態１）の構成》
図２Ａは、本発明の実施の形態１によるレベルシフト回路の構成例を示す回路図である。図２Ａに示すレベルシフト回路は、図９の場合と同様の入力ノードＩＮＴ、反転入力ノードＩＮＢ、出力ノードＯＵＴおよび反転出力ノードＯＵＴＢに加えて、振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１と、サブレベルシフト回路ＳＬＳＣ１とを備える。振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１およびサブレベルシフト回路ＳＬＳＣ１には、共に、基準電源電位ＧＮＤおよび外部電源電位ＶＤＤ２が供給される。

振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１は、入力ノードＩＮＴおよび反転入力ノードＩＮＢからのＶＤＤ１振幅の入力信号（ＩＮＴ）および反転入力信号（ＩＮＢ）を受けて、ノードＮＤ１，ＮＤ２に、ＶＤＤ１振幅よりも大きくＶＤＤ２振幅よりも小さい電圧振幅の信号ＳＮＤ１，ＳＮＤ２をそれぞれ出力する。サブレベルシフト回路ＳＬＳＣ１は、振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１からの信号ＳＮＤ１，ＳＮＤ２を受けて、出力ノードＯＵＴおよび反転出力ノードＯＵＴＢに、ＶＤＤ２振幅の出力信号（ＯＵＴ）および反転出力信号（ＯＵＴＢ）を出力する。

具体的には、振幅増幅回路ＡＭＰｔ１は、ＮＭＯＳトランジスタＭＮ０と、負荷回路ＬＤｔ１とを有する。ＮＭＯＳトランジスタＭＮ０は、ノードＮＤ１と基準電源電位ＧＮＤとの間にドレイン・ソース経路が設けられ、入力信号（ＩＮＴ）によってゲートが駆動される。負荷回路ＬＤｔ１は、外部電源電位ＶＤＤ２とノードＮＤ１との間に設けられ、ＮＭＯＳトランジスタＭＮ０に流れる電流に応じた信号ＳＮＤ１をノードＮＤ１へ出力する。負荷回路ＬＤｔ１は、ここでは、外部電源電位ＶＤＤ２とノードＮＤ１との間にソース・ドレイン経路が設けられ、ノードＮＤ１の信号ＳＮＤ１によってゲートが駆動されるＰＭＯＳトランジスタＭＰ０によって構成される。

同様に、振幅増幅回路ＡＭＰｂ１は、ＮＭＯＳトランジスタＭＮ３と、負荷回路ＬＤｂ１とを有する。ＮＭＯＳトランジスタＭＮ３は、ノードＮＤ２と基準電源電位ＧＮＤとの間にドレイン・ソース経路が設けられ、反転入力信号（ＩＮＢ）によってゲートが駆動される。負荷回路ＬＤｂ１は、外部電源電位ＶＤＤ２とノードＮＤ２との間に設けられ、ＮＭＯＳトランジスタＭＮ３に流れる電流に応じた信号ＳＮＤ２をノードＮＤ２へ出力する。負荷回路ＬＤｂ１は、ここでは、外部電源電位ＶＤＤ２とノードＮＤ２との間にソース・ドレイン経路が設けられ、ノードＮＤ２の信号ＳＮＤ２によってゲートが駆動されるＰＭＯＳトランジスタＭＰ３によって構成される。

サブレベルシフト回路ＳＬＳＣ１は、一対のＮＭＯＳトランジスタＭＮ１，ＭＮ２と、一対のＰＭＯＳトランジスタＭＰ１，ＭＰ２とを有する。ＮＭＯＳトランジスタＭＮ１は、出力ノードＯＵＴと基準電源電位ＧＮＤとの間にドレイン・ソース経路が設けられ、反転出力信号（ＯＵＴＢ）によってゲートが駆動される。ＮＭＯＳトランジスタＭＮ２は、反転出力ノードＯＵＴＢと基準電源電位ＧＮＤとの間にドレイン・ソース経路が設けられ、出力信号（ＯＵＴ）によってゲートが駆動される。

ＰＭＯＳトランジスタＭＰ１は、外部電源電位ＶＤＤ２と出力ノードＯＵＴとの間にソース・ドレイン経路が設けられ、ノードＮＤ１の信号ＳＮＤ１によってゲートが駆動される。ＰＭＯＳトランジスタＭＰ２は、外部電源電位ＶＤＤ２と反転出力ノードＯＵＴＢとの間にソース・ドレイン経路が設けられ、ノードＮＤ２の信号ＳＮＤ２によってゲートが駆動される。

ここで、サブレベルシフト回路ＳＬＳＣ１は、図９の回路と比較して、一対のＮＭＯＳトランジスタと一対のＰＭＯＳトランジスタとを入れ替えたような構成を備える。その結果、図９の回路が基準電源電位ＧＮＤを基準として信号の電圧振幅を変換するのに対して、サブレベルシフト回路ＳＬＳＣ１は、外部電源電位ＶＤＤ２を基準として信号の電圧振幅を変換することになる。このような違いを除いて、両者の基本的な動作はほぼ同様である。

ただし、大きな相違点として、サブレベルシフト回路ＳＬＳＣ１は、図９の回路と異なり、振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１からのＶＤＤ１振幅よりも大きくＶＤＤ２振幅よりも小さい電圧振幅の信号ＳＮＤ１，ＳＮＤ２を受けてレベルシフト動作を行う点が挙げられる。また、振幅増幅回路ＡＭＰｔ１，ＡＭＰｂ１の特徴として、ＰＭＯＳトランジスタＭＰ０，ＭＰ３は、ＶＤＤ２振幅よりも小さい電圧振幅でオンに駆動される点が挙げられる。

《レベルシフト回路（実施の形態１）の動作》
図２Ｂは、図２Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図であり、図２Ｃは、図２Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。図２Ｄは、図２Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図であり、図２Ｅは、図２Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。

図２Ｄの遷移図に示す各期間（Ｔｉｍｅ）は、状態遷移の観点で便宜的に区切られており、同じ長さとは限らない。また、当該遷移図で用いる各電位の意味は、図１０に示した通りである。加えて、当該遷移図では、ノードの電位が引き上がっている状態を“Ｘ↑”で表し、引き下がっている状態を“Ｘ↓”で表している。また、トランジスタの状態である“［ＯＦＦ］”は、完全な“ＯＦＦ”ではなく、オンとオフの境界状態であることを表す。これらの事項は、図２Ｅの遷移図や、以降の実施の形態で用いる各遷移図においても同様である。

まず、入力ノードＩＮＴが‘Ｈｌ’（＝ＶＤＤ１）から‘Ｌ’へ遷移し、これに応じて、出力ノードＯＵＴが‘Ｈ’（＝ＶＤＤ２）から‘Ｌ’へ遷移する場合について説明する。図２Ｄの初期期間（Ｔｉｍｅ＝０）（言い換えれば定常状態）では、各ノードおよび各トランジスタは、図２Ｂに示されるような状態となっている。図２Ｄの“Ｔｉｍｅ＝０”および図２Ｂにおいて、入力ノードＩＮＴは‘Ｈｌ’であり、反転入力ノードＩＮＢは‘Ｌ’である。これに応じて、ＮＭＯＳトランジスタＭＮ０はオンであり、ＮＭＯＳトランジスタＭＮ３はオフである。

ノードＮＤ１は、ＮＭＯＳトランジスタＭＮ０のオンに伴い‘Ｌｄ’（＝ＶＤＤ２−Ｖｄｒｏｐ）である。Ｖｄｒｏｐは、図１０で述べたように、共にオン状態となるＰＭＯＳトランジスタＭＰ０およびＮＭＯＳトランジスタＭＮ０のＩｄｓが釣り合う際に、ＰＭＯＳトランジスタＭＰ０に印加されるドレイン・ソース間電圧Ｖｄｓ（＝Ｖｇｓ）である。ＰＭＯＳトランジスタＭＰ１は、ノードＮＤ１の‘Ｌｄ’に伴いオンである。

ノードＮＤ２は、ＮＭＯＳトランジスタＭＮ３のオフに伴い‘Ｈｄ’（＝ＶＤＤ２−｜Ｖｔｐ｜）である。これに伴い、ＰＭＯＳトランジスタＭＰ３，ＭＰ２は、オンとオフの境界状態となる。出力ノードＯＵＴは、‘Ｈ’であり、反転出力ノードＯＵＴＢは‘Ｌ’である。これに伴い、ＮＭＯＳトランジスタＭＮ２は、オンであり、ＮＭＯＳトランジスタＭＮ１は、オフである。

次に、図２Ｄの“Ｔｉｍｅ＝１〜４”について説明する。この“Ｔｉｍｅ＝１〜４”にほぼ対応する期間での状態遷移は、図２Ｃに示される。図２Ｄの“Ｔｉｍｅ＝１”で入力ノードＩＮＴが‘Ｈｌ’から‘Ｌ’へ遷移すると、“Ｔｉｍｅ＝２”でＮＭＯＳトランジスタＭＮ０はオンからオフへ遷移する。ノードＮＤ１は、ＮＭＯＳトランジスタＭＮ０がオフに遷移することで、“Ｔｉｍｅ＝３”以降‘Ｌｄ’から‘Ｈｄ’へ遷移する。これに応じて、ＰＭＯＳトランジスタＭＰ０，ＭＰ１は、オンから境界状態へ遷移する。

一方、図２Ｄの“Ｔｉｍｅ＝１”で反転入力ノードＩＮＢが‘Ｌ’から‘Ｈｌ’へ遷移すると“Ｔｉｍｅ＝２”でＮＭＯＳトランジスタＭＮ３はオフからオンへ遷移する。この遷移の時点で、ノードＮＤ２は‘Ｈｄ’であり、ＰＭＯＳトランジスタＭＰ３のＶｇｓはＶｔｐである。Ｖｇｓ＝Ｖｔｐでは、ＰＭＯＳトランジスタＭＰ３のＩｄｓは、理想的には０である。したがって、“Ｔｉｍｅ＝３”以降、ＮＭＯＳトランジスタＭＮ３は、Ｖｇｓ＝‘Ｈｌ’（＝ＶＤＤ１）に伴いＩｄｓが小さい状態でも、ノードＮＤ２の電位を容易に引き下げることができる。

すなわち、ＰＭＯＳトランジスタＭＰ３は、図９の場合のようにＶＤＤ２振幅でオンに駆動されるトランジスタではなく、ＶＤＤ２振幅よりも小さい電圧振幅でオンに駆動されるトランジスタである。その結果、ＮＭＯＳトランジスタＭＮ３は、当該ＰＭＯＳトランジスタＭＰ３のドレイン電位（ノードＮＤ２の電位）を、図９の場合よりも容易に引き下げることができる。

ノードＮＤ２の電位が引き下がると、ＰＭＯＳトランジスタＭＰ３，ＭＰ２は共に境界状態からオンへ遷移し、ノードＮＤ２は、‘Ｌｄ’となる。また、ＰＭＯＳトランジスタＭＰ２がオンに遷移することで、反転出力ノードＯＵＴＢは‘Ｌ’から引き上げられる。ただし、この時点では、図２Ｃに示されるように、出力ノードＯＵＴの‘Ｈ’（＝ＶＤＤ２）に伴いＮＭＯＳトランジスタＭＮ２もオンであるため、図９の場合と同様の理由で、反転出力ノードＯＵＴＢの引き上げ能力が問題となり得る。

ここで、図９の場合には、ＶＤＤ２振幅でオンに駆動されているＰＭＯＳトランジスタＭＰ１’のドレイン電位を、ＶＤＤ１振幅でオンに駆動されるＮＭＯＳトランジスタＭＮ１’で引き下げている。一方、図２Ｃの場合には、ＶＤＤ２振幅でオンに駆動されているＮＭＯＳトランジスタＭＮ２のドレイン電位を、｜Ｖｄｒｏｐ｜振幅でオンに駆動されるＰＭＯＳトランジスタＭＰ２で引き上げている。この際に、振幅増幅回路ＡＭＰｂ１は、ＶＤＤ１振幅の反転入力信号（ＩＮＢ）を、ＶＤＤ１振幅よりも大きくＶＤＤ２振幅よりも小さい｜Ｖｄｒｏｐ｜振幅の信号ＳＮＤ２へ増幅した上でサブレベルシフト回路ＳＬＳＣ１へ出力する役目を担う。このようにして、サブレベルシフト回路ＳＬＳＣ１の入力電圧振幅をＶＤＤ１振幅ではなく｜Ｖｄｒｏｐ｜振幅とすることで、反転出力ノードＯＵＴＢの引き上げ能力を十分に確保することが可能になる。

図２Ｄの“Ｔｉｍｅ＝５”で反転出力ノードＯＵＴＢが‘Ｌ’からＶｔｎ以上に引き上がると、“Ｔｉｍｅ＝６”でＮＭＯＳトランジスタＭＮ１がオフからオンに遷移し、出力ノードＯＵＴは、‘Ｈ’から引き下がる。出力ノードＯＵＴがＶｔｎ未満に引き下がると、“Ｔｉｍｅ＝７”でＮＭＯＳトランジスタＭＮ２は、オンからオフへ遷移し、これに伴い反転出力ノードＯＵＴＢは‘Ｈ’に収束する。また、“Ｔｉｍｅ＝８”では、オン状態のＮＭＯＳトランジスタＭＮ１を介して出力ノードＯＵＴは‘Ｌ’に収束し、Ｔｉｍｅ＝９”で、入力信号ＩＮＴが‘Ｌ’時の定常状態となる。

入力信号ＩＮＴが‘Ｌ’時の定常状態では、図２Ｂにおいて、対称関係となる片側の状態と、もう片側の状態とを入れ替えたような状態となる。具体的には、ＩＮＴ，ＯＵＴ，ＮＤ１，ＭＮ０，ＭＮ１，ＭＰ０，ＭＰ１と、ＩＮＢ，ＯＵＴＢ，ＮＤ２，ＭＮ３，ＭＮ２，ＭＰ３，ＭＰ２とをそれぞれ入れ替えたような状態となる。また、図２Ｅの“Ｔｉｍｅ＝１０〜１９”には、図２Ｄの“Ｔｉｍｅ＝０〜９”とは逆に、入力ノードＩＮＴが‘Ｌ’から‘Ｈｌ’へ遷移する場合の遷移状態が示される。図２Ｅの遷移状態も、図２Ｄの遷移状態に対して、対称関係となる片側の状態と、もう片側の状態とを入れ替えたような状態となる。

すなわち、例えば、図２Ｅの入力ノードＩＮＴの状態は、図２Ｄの反転入力ノードＩＮＢの状態となり、図２Ｅの反転入力ノードＩＮＢの状態は、図２Ｄの入力ノードＩＮＴの状態となる。また、図２ＥのＮＭＯＳトランジスタＭＮ０の状態は、図２ＤのＮＭＯＳトランジスタＭＮ３の状態となり、図２ＥのＮＭＯＳトランジスタＭＮ３の状態は、図２ＤのＮＭＯＳトランジスタＭＮ０の状態となる。

《実施の形態１の主要な効果》
以上、実施の形態１では、図９の場合と異なり、ＶＤＤ１振幅でオンに駆動されるＭＯＳトランジスタ（例えばＭＮ３）を用いて、オン状態である対向側のＭＯＳトランジスタ（ＭＰ３）のドレイン電位を遷移させる際に、当該対向側のＭＯＳトランジスタのＶｇｓを｜ＶＤＤ２｜よりも小さい値に定めることができる。また、オン状態であるＭＯＳトランジスタ（例えばＭＮ２）のドレイン電位を対向側のＭＯＳトランジスタ（ＭＰ２）を用いて遷移させる際に、当該対向側のＭＯＳトランジスタのＶｇｓをＶＤＤ１振幅よりも大きい電圧振幅に定めることができる。

これらにより、外部電源電位ＶＤＤ２と内部電源電位ＶＤＤ１との電位差が拡大した場合であっても、所定の性能を満たしつつレベルシフト動作を行うことが可能になる。具体的には、例えば、図２Ａの構成例と図９の構成例とで同じ電源電位範囲でレベルシフト動作を行う場合、図２Ａでは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのサイズ比を図９の場合よりも小さく設定することができ、回路面積の低減や、寄生容量の低減（ひいては動作速度の向上）が図れる。また、図９の構成例が、ある動作速度をある電源電位範囲で実現できる場合、図２Ａの構成例は、同じ動作速度を図９よりも広い電源電位範囲で実現できる。これらの結果、レベルシフト動作を行える電源電位範囲を拡大することが可能になる。

（実施の形態２）
《レベルシフト回路（実施の形態２）の構成》
図３Ａは、本発明の実施の形態２によるレベルシフト回路の構成例を示す回路図である。図３Ａに示すレベルシフト回路は、図２Ａのレベルシフト回路と比較して、振幅増幅回路ＡＭＰｔ２，ＡＭＰｂ２内の負荷回路ＬＤｔ２，ＬＤｂ２の構成が異なっている。図２Ａの場合と同様に、負荷回路ＬＤｔ２は、外部電源電位ＶＤＤ２とノードＮＤ１との間にソース・ドレイン経路が設けられるＰＭＯＳトランジスタＭＰ０によって構成され、負荷回路ＬＤｂ２は、外部電源電位ＶＤＤ２とノードＮＤ２との間にソース・ドレイン経路が設けられるＰＭＯＳトランジスタＭＰ３によって構成される。だだし、ＰＭＯＳトランジスタＭＰ０，ＭＰ３のそれぞれは、図２Ａの場合と異なり、予め設定された固定電位ＶＲＥＦによってオンに駆動される。

固定電位ＶＲＥＦは、図示しない電位生成回路によって生成され、図１０に示したように、０＜ＶＲＥＦ＜（ＶＤＤ２−｜Ｖｔｐ｜）の範囲の中のいずれかの電位に設定される。ここで、固定電位ＶＲＥＦは、実施の形態１の場合と同様に、主に２つの役割を担う。１つ目の役割は、ＰＭＯＳトランジスタＭＰ０，ＭＰ３のＩｄｓを十分に小さい値（Ｉｄｓ≠０）に定め、ＮＭＯＳトランジスタＭＮ０，ＭＮ３によってノードＮＤ１，ＮＤ２の電位を容易に引き下げられるようにすることである。

２つ目の役割は、信号ＳＮＤ１，ＳＮＤ２の電圧振幅をＶＤＤ１振幅よりも大きくＶＤＤ２振幅よりも小さい振幅に定めることである。この際には、サブレベルシフト回路ＳＬＳＣ１の入力電圧振幅は大きい方が望ましいため、信号ＳＮＤ１，ＳＮＤ２の電圧振幅は、ＶＤＤ２振幅に近い方が望ましい。この観点から、固定電位ＶＲＥＦの値は、図１０の“ＶＤＤ２−｜Ｖｔｐ｜”により近い方が望ましい。この場合、ＰＭＯＳトランジスタＭＰ０，ＭＰ３のそれぞれは、高抵抗の定電流負荷として機能する。

《レベルシフト回路（実施の形態２）の動作》
図３Ｂは、図３Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。図３Ｃは、図３Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図であり、図３Ｄは、図３Ｃとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。

図３Ｂおよび図３Ｃの“Ｔｉｍｅ＝０”には、入力ノードＩＮＴが‘Ｈｌ’時の定常状態における各ノードおよび各トランジスタの状態が示される。図３Ｂの状態は、図２Ｂの状態と比較して、ＰＭＯＳトランジスタＭＰ０，ＭＰ３が固定電位ＶＲＥＦによって常時オンに駆動される点と、これに伴いノードＮＤ２が‘Ｈｄ’ではなく‘Ｈ’となる点と、この‘Ｈ’に応じてＰＭＯＳトランジスタＭＰ２が境界状態ではなくオフとなる点とが異なっている。

これらの相違点はあるものの、図３Ｃおよび図３Ｄの状態遷移は、基本的には、前述した図２Ｄおよび図２Ｅの状態遷移と同じである。すなわち、図２Ｄおよび図２Ｅにおいて、ＰＭＯＳトランジスタＭＰ０，ＭＰ３の状態を常にオンとして、‘Ｈｄ’の箇所を‘Ｈ’に置き換え、“［ＯＦＦ］”の箇所を“ＯＦＦ”に置き換えれば、図３Ｃおよび図３Ｄの状態遷移が得られる。

《実施の形態２の主要な効果》
以上、実施の形態２のレベルシフト回路を用いることでも、実施の形態１の場合と同様の効果が得られる。さらに、実施の形態２のレベルシフト回路は、実施の形態１の場合と比較して、固定電位ＶＲＥＦの生成回路が必要とされるものの、ＰＭＯＳトランジスタＭＰ０，ＭＰ３のＶｇｓが固定されることから、信号ＳＮＤ１，ＳＮＤ２の｜Ｖｄｒｏｐ｜振幅を、理論上、より拡大することが可能である。すなわち、実施の形態１の構成では、ＰＭＯＳトランジスタＭＰ０，ＭＰ３の｜Ｖｄｒｏｐ｜（＝ドレイン・ソース間電圧Ｖｄｓ）はＶｇｓにも等しくなるため、｜Ｖｄｒｏｐ｜が拡大するにつれて、ＰＭＯＳトランジスタＭＰ０，ＭＰ３のオン抵抗が低下し、｜Ｖｄｒｏｐ｜の拡大を阻害することになる。実施の形態２の構成では、このような事態は生じない。

なお、このようなＰＭＯＳトランジスタＭＰ０，ＭＰ３の役割から判るように、ＰＭＯＳトランジスタＭＰ０，ＭＰ３は、場合によっては、高抵抗素子等に置き換えることも可能である。また、以降の各実施の形態で示すレベルシフト回路は、便宜上、実施の形態１の負荷回路ＬＤｔ１，ＬＤｂ１を備えるが、当該負荷回路ＬＤｔ１，ＬＤｂ１の代わりに実施の形態２の負荷回路ＬＤｔ２，ＬＤｂ２や、場合によっては高抵抗素子等を備えてもよい。

（実施の形態３）
《レベルシフト回路（実施の形態３）の構成》
図４Ａは、本発明の実施の形態３によるレベルシフト回路の構成例を示す回路図である。図４Ａに示すレベルシフト回路は、図２Ａのレベルシフト回路とは異なる振幅増幅回路ＡＭＰｔ３，ＡＭＰｂ３を備える。振幅増幅回路ＡＭＰｔ３には、ＮＭＯＳトランジスタＭＮ４が追加され、振幅増幅回路ＡＭＰｂ３には、ＮＭＯＳトランジスタＭＮ５が追加される。ＮＭＯＳトランジスタＭＮ４は、ノードＮＤ１とＮＭＯＳトランジスタＭＮ０との間にドレイン・ソース経路が設けられ、反転出力信号（ＯＵＴＢ）でゲートが駆動される。一方、ＮＭＯＳトランジスタＭＮ５は、ノードＮＤ２とＮＭＯＳトランジスタＭＮ３との間にドレイン・ソース経路が設けられ、出力信号（ＯＵＴ）でゲートが駆動される。

ここで、ＮＭＯＳトランジスタＭＮ４，ＭＮ５は、振幅増幅回路ＡＭＰｔ３，ＡＭＰｂ３で生じる消費電力を低減する役目を担う。すなわち、前述した図２Ａや図３Ａの各振幅増幅回路では、定常状態で貫通電流が発生する。具体例として、図２Ａの振幅増幅回路ＡＭＰｔ１では、入力ノードＩＮＴが‘Ｈｌ’となる定常状態で貫通電流が発生する。ＮＭＯＳトランジスタＭＮ４，ＭＮ５は、この定常状態での貫通電流を防止するスイッチとして機能する。

ＮＭＯＳトランジスタＭＮ４をスイッチとして見た場合、当該スイッチは、反転出力信号（ＯＵＴＢ）の‘Ｈ’への遷移または出力信号（ＯＵＴ）の‘Ｌ’への遷移に応じてオンに制御される。同様に、ＮＭＯＳトランジスタＭＮ５をスイッチとして見た場合、当該スイッチは、出力信号（ＯＵＴ）の‘Ｈ’への遷移または反転出力信号（ＯＵＴＢ）の‘Ｌ’への遷移に応じてオンに制御される。

なお、極性を整合させれば、場合によっては、ＮＭＯＳトランジスタＭＮ４，ＭＮ５のそれぞれをＰＭＯＳトランジスタに置き換えることも可能である。例えば、ＮＭＯＳトランジスタＭＮ４をＰＭＯＳトランジスタに置き換えた場合、当該ＰＭＯＳトランジスタのゲートを出力信号（ＯＵＴ）で駆動すればよい。ただし、この場合、例えば、ＮＭＯＳトランジスタＭＮ０と当該ＰＭＯＳトランジスタが共にオンの場合のノードＮＤ１の電位を｜Ｖｔｐ｜以下にはできないため、この観点では、ＮＭＯＳトランジスタを用いる方が望ましい。

《レベルシフト回路（実施の形態３）の動作》
図４Ｂは、図４Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図であり、図４Ｃは、図４Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。図４Ｄは、図４Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図であり、図４Ｅは、図４Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。

図４Ｄの初期期間（Ｔｉｍｅ＝０）（言い換えれば定常状態）では、図４Ｂに示されるように、入力ノードＩＮＴは‘Ｈｌ’であり、反転入力ノードＩＮＢは‘Ｌ’である。これに応じて、ＮＭＯＳトランジスタＭＮ０はオンであり、ＮＭＯＳトランジスタＭＮ３はオフである。また、出力ノードＯＵＴは、‘Ｈ’であり、反転出力ノードＯＵＴＢは‘Ｌ’である。これに応じて、ＮＭＯＳトランジスタＭＮ２，ＭＮ５はオンであり、ＮＭＯＳトランジスタＭＮ１，ＭＮ４はオフである。ノードＮＤ３は、ＮＭＯＳトランジスタＭＮ０のオンおよびＮＭＯＳトランジスタＭＮ４のオフに伴い‘Ｌ’である。ノードＮＤ４は、ＮＭＯＳトランジスタＭＮ５のオンに伴い‘Ｈｄ’である。

ここで、ノードＮＤ４の‘Ｈｄ’は、厳密には、ＶｔｐとＶｔｎの大小関係に依存する電位となる。すなわち、‘Ｈｄ’は、Ｖｔｐ＞Ｖｔｎの場合には図１０のように“ＶＤＤ２−Ｖｔｐ”であるが、Ｖｔｐ＜Ｖｔｎの場合には“ＶＤＤ２−Ｖｔｎ”となる。ただし、ノードＮＤ４の‘Ｈｄ’は、図４Ａの中のいずれのＭＯＳトランジスタのゲートにも入力されないため、ＶｔｐとＶｔｎの大小関係がいずれであっても動作には影響しない。

ノードＮＤ１は、ＮＭＯＳトランジスタＭＮ４のオフに伴い‘Ｈｄ’である。これに伴い、ＰＭＯＳトランジスタＭＰ０，ＭＰ１は、共に境界状態となる。ノードＮＤ２も、ＮＭＯＳトランジスタＭＮ３のオフに伴い‘Ｈｄ’である。これに伴い、ＰＭＯＳトランジスタＭＰ２，ＭＰ３も、共に境界状態となる。

次に、図４Ｄの“Ｔｉｍｅ＝１〜４”について説明する。この“Ｔｉｍｅ＝１〜４”にほぼ対応する期間での状態遷移は、図４Ｃの上図に示される。“Ｔｉｍｅ＝１”で入力ノードＩＮＴが‘Ｈｌ’から‘Ｌ’へ遷移すると、“Ｔｉｍｅ＝２”でＮＭＯＳトランジスタＭＮ０はオンからオフへ遷移する。この際に、ＮＭＯＳトランジスタＭＮ４はオフであるため、ノードＮＤ３は‘Ｌ’を維持する。

一方、“Ｔｉｍｅ＝１”で反転入力ノードＩＮＢが‘Ｌ’から‘Ｈｌ’へ遷移すると、“Ｔｉｍｅ＝２”でＮＭＯＳトランジスタＭＮ３はオフからオンへ遷移する。このＮＭＯＳトランジスタＭＮ３がオンに遷移した時点で、ノードＮＤ２は‘Ｈｄ’であり、ＮＭＯＳトランジスタＭＮ５はオンである。このため、ＮＭＯＳトランジスタＭＮ３は、実施の形態１の場合と同様に、ノードＮＤ２の電位をＮＭＯＳトランジスタＭＮ５を介して十分に引き下げることができる。

ノードＮＤ２，ＮＤ４の電位が‘Ｈｄ’から‘Ｌｄ’へ遷移すると、ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、境界状態からオンへ遷移する。この際に、ＰＭＯＳトランジスタＭＰ２は、実施の形態１の場合と同様に、ＶＤＤ１振幅よりも大きい｜Ｖｄｒｏｐ｜振幅でオンに駆動されるため、反転出力ノードＯＵＴＢの電位を十分に引き上げることができる。

続いて、図４Ｄの“Ｔｉｍｅ＝５〜８”について説明する。この“Ｔｉｍｅ＝５〜８”にほぼ対応する期間での状態遷移は、図４Ｃの下図に示される。“Ｔｉｍｅ＝５”で、反転出力ノードＯＵＴＢは、‘Ｌ’から引き上がり、その電位がＶｔｎ以上になると、“Ｔｉｍｅ＝６”でＮＭＯＳトランジスタＭＮ１がオフからオンへ遷移し、出力ノードＯＵＴも‘Ｈ’から引き下がる。また、“Ｔｉｍｅ＝６”でのＮＭＯＳトランジスタＭＮ１の遷移タイミングと同等のタイミングで、ＮＭＯＳトランジスタＭＮ４もオフからオンへ遷移する。

ここで、ＮＭＯＳトランジスタＭＮ４をオンに遷移させる理由は、貫通電流とは関係なく、入力信号ＩＮＴが‘Ｌ’から‘Ｈｌ’へ遷移する際のＮＭＯＳトランジスタＭＮ４の状態を、“Ｔｉｍｅ＝１〜４”で説明したＮＭＯＳトランジスタＭＮ５と同様の状態にしておく必要があるためである。すなわち、ＮＭＯＳトランジスタＭＮ０がオフとなる定常状態では、ＮＭＯＳトランジスタＭＮ４はオンである必要があり、そうでないと、ＮＭＯＳトランジスタＭＮ０がオフからオンに遷移した際にノードＮＤ１の電位を引き下げることができなくなる。

ＮＭＯＳトランジスタＭＮ４がオンに遷移すると、ノードＮＤ３とノードＮＤ１は導通する。この導通の時点で、ノードＮＤ１は‘Ｈｄ’、ノードＮＤ３は‘Ｌ’であるため、ノードＮＤ３の電位は引き上げられ、ノードＮＤ１の電位は、一時的に引き下げられる。このノードＮＤ１の電位の引き下がりに伴い、ＰＭＯＳトランジスタＭＰ０，ＭＰ１も、一時的に境界状態からオンへ遷移する。その結果、ＰＭＯＳトランジスタＭＰ１がＮＭＯＳトランジスタＭＮ１による出力ノードＯＵＴの引き下げ動作を妨げることが懸念される。

ただし、ノードＮＤ１の電位は、ノードＮＤ３の充電電荷に相当する分だけ引き下げられるため、その引き下げ幅は十分に小さい。また、ノードＮＤ１の電位は、‘Ｈｄ’から一時的に引き下がったのち、再び‘Ｈｄ’に戻ることになるため、その引き下げ時間も十分に短い。このため、この一時的な期間でも、ＮＭＯＳトランジスタＭＮ１のＩｄｓがＰＭＯＳトランジスタＭＰ１のＩｄｓよりも大きい状態を維持でき、出力ノードＯＵＴの引き下げ動作の妨げは、大きな問題とはならない。

“Ｔｉｍｅ＝７”で出力ノードＯＵＴがＶｔｎよりも引き下がると、ＮＭＯＳトランジスタＭＮ２がオンからオフへ遷移し、反転出力ノードＯＵＴＢは‘Ｈ’に収束する。また、出力ノードＯＵＴがＶｔｎよりも引き下がるタイミングで、ＮＭＯＳトランジスタＭＮ５もオンからオフへ遷移する。その結果、ノードＮＤ２とノードＮＤ４が遮断され、振幅増幅回路ＡＭＰｂ３の貫通電流も遮断される。その後、“Ｔｉｍｅ＝８”で出力ノードＯＵＴが‘Ｌ’に収束し、出力ノードＯＵＴおよび反転出力ノードＯＵＴＢの遷移動作が完了する。

また、“Ｔｉｍｅ＝７”でのＮＭＯＳトランジスタＭＮ５のオフに応じて、“Ｔｉｍｅ＝８”では、ノードＮＤ４はＮＭＯＳトランジスタＭＮ３のオンに伴い‘Ｌｄ’から‘Ｌ’へ遷移し、ノードＮＤ２は‘Ｌｄ’から‘Ｈｄ’へ遷移する。ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、当該ノードＮＤ２の遷移に伴いオンから境界状態へ遷移する。ここで、ＮＭＯＳトランジスタＭＮ２はオフであるため、ＰＭＯＳトランジスタＭＰ２が境界状態へ遷移しても、反転出力ノードＯＵＴＢの‘Ｈ’は維持される。

これらの遷移を経て、“Ｔｉｍｅ＝９”では、入力信号ＩＮＴが‘Ｌ’時の定常状態となる。入力信号ＩＮＴが‘Ｌ’時の定常状態では、実施の形態１の場合と同様に、図４Ｂにおいて、対称関係となる片側の状態と、もう片側の状態とを入れ替えたような状態となる。この際に、今回追加されたＮＭＯＳトランジスタＭＮ４の状態は、ＮＭＯＳトランジスタＭＮ５の状態と入れ替えられる。また、図４Ｅの“Ｔｉｍｅ＝１０〜１９”には、図４Ｄの“Ｔｉｍｅ＝０〜９”とは逆に、入力ノードＩＮＴが‘Ｌ’から‘Ｈｌ’へ遷移する場合の遷移状態が示される。図４Ｅの遷移状態も、図４Ｄの遷移状態に対して、対称関係となる片側の状態と、もう片側の状態とを入れ替えたような状態となる。

《実施の形態３の主要な効果》
以上のように、実施の形態３のレベルシフト回路は、次のような動作を行うスイッチを備える。まず、定常状態では、オン状態の入力トランジスタ（例えば、図４ＢのＭＮ０）に結合されるスイッチ（ＭＮ４）はオフとなり、オフ状態の入力トランジスタ（ＭＮ３）に結合されるスイッチ（ＭＮ５）はオンとなる。そして、オフ状態の入力トランジスタ（ＭＮ３）がオンに遷移すると、それに結合されるスイッチ（ＭＮ５）は、その後に出力信号（ＯＵＴ，ＯＵＴＢ）が遷移した段階でオフに遷移する。一方、オン状態の入力トランジスタ（ＭＮ０）がオフに遷移すると、それに結合されるスイッチ（ＭＮ４）は、その後に出力信号（ＯＵＴ，ＯＵＴＢ）が遷移した段階でオンに遷移する。

このようなスイッチを備えたレベルシフト回路を用いることで、実施の形態１の場合と同様の効果が得られることに加えて、定常状態における消費電力を低減することが可能になる。これにより、内部電源電位ＶＤＤ１を下げることで、図１の内部ロジック回路ＩＬＯＧの消費電力を低減できると共に、レベルシフト回路においても、所定の性能でのレベルシフト動作を低消費電力で行えるようになる。

（実施の形態４）
《レベルシフト回路（実施の形態４）の構成》
図５Ａは、本発明の実施の形態４によるレベルシフト回路の構成例を示す回路図である。図５Ａに示すレベルシフト回路は、図４Ａのレベルシフト回路とは異なるサブレベルシフト回路ＳＬＳＣ２を備える。サブレベルシフト回路ＳＬＳＣ２には、ＰＭＯＳトランジスタＭＰ４，ＭＰ５が追加される。ＰＭＯＳトランジスタＭＰ４は、ＰＭＯＳトランジスタＭＰ１と並列に結合され、反転出力信号（ＯＵＴＢ）によってゲートが駆動される。ＰＭＯＳトランジスタＭＰ５は、ＰＭＯＳトランジスタＭＰ２と並列に結合され、出力信号（ＯＵＴ）によってゲートが駆動される。

また、ＰＭＯＳトランジスタＭＰ４は、ＮＭＯＳトランジスタＭＮ１とＣＭＯＳインバータ回路を構成し、反転出力信号（ＯＵＴＢ）を受けて出力信号（ＯＵＴ）を出力する。一方、ＰＭＯＳトランジスタＭＰ５は、ＮＭＯＳトランジスタＭＮ２とＣＭＯＳインバータ回路を構成し、出力信号（ＯＵＴ）を受けて反転出力信号（ＯＵＴＢ）を出力する。

ここで、前述した実施の形態３の構成では、動作状態が不安定となる場合がある。具体的には、例えば、定常状態において、図４Ｂに示したように、出力ノードＯＵＴの‘Ｈ’は、境界状態のＰＭＯＳトランジスタＭＰ１とオフ状態のＮＭＯＳトランジスタＭＮ１で保持され、フローティングに近い形で保持される。その結果、出力ノードＯＵＴ（反転出力ノードＯＵＴＢ）の電位の安定性を十分に保てない恐れがある。

また、例えば、遷移期間において、図４Ｃに示したように、ＰＭＯＳトランジスタＭＰ２は、境界状態→オン、オン→境界状態と遷移し、主に、このオンの期間で反転出力ノードＯＵＴＢを‘Ｈ’に遷移させる。ここで、仮に、このオンの期間が短くなると（例えば、出力ノードＯＵＴの‘Ｌ’への遷移が早くなると）、反転出力ノードＯＵＴＢの‘Ｈ’への遷移に時間を要する恐れがある。そこで、ＰＭＯＳトランジスタＭＰ４，ＭＰ５が設けられる。

《レベルシフト回路（実施の形態４）の動作》
図５Ｂは、図５Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。図５Ｃは、図５Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図であり、図５Ｄは、図５Ｃとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。

図５Ｂおよび図５Ｃの“Ｔｉｍｅ＝０”には、入力ノードＩＮＴが‘Ｈｌ’時の定常状態における各ノードおよび各トランジスタの状態が示される。図５Ｂの状態は、図４Ｂの状態と比較して、追加されたＰＭＯＳトランジスタＭＰ４がオンである点と、追加されたＰＭＯＳトランジスタＭＰ５がオフである点とが異なっている。また、図５Ｃおよび図５Ｄに示す状態遷移も、ＰＭＯＳトランジスタＭＰ４，ＭＰ５の状態が追加される点を除いて、図４Ｄおよび図４Ｅに示した状態遷移と同様である。

簡単に説明すると、図５Ｄの“Ｔｉｍｅ＝１〜４”では、図４Ｄの“Ｔｉｍｅ＝１〜４”および図４Ｃの上図の場合と同様にして、反転出力ノードＯＵＴＢが引き上げられる。これに応じて、図５Ｃの“Ｔｉｍｅ＝６”では、ＮＭＯＳトランジスタＭＮ１はオフからオンへ遷移し、逆に、ＰＭＯＳトランジスタＭＰ４はオンからオフへ遷移する。その結果、出力ノードＯＵＴは、ＮＭＯＳトランジスタＭＮ１を介して引き下げられる。

出力ノードＯＵＴが引き下げられると、図５Ｃの“Ｔｉｍｅ＝７”において、ＮＭＯＳトランジスタＭＮ２はオンからオフへ遷移し、逆に、ＰＭＯＳトランジスタＭＰ５はオフからオンへ遷移する。その結果、反転出力ノードＯＵＴＢは、既にオンであるＰＭＯＳトランジスタＭＰ２に加えて、ＰＭＯＳトランジスタＭＰ５を介して引き上げられ、‘Ｈ’に収束する。したがって、その後に、図４Ｃの下図の場合と同様にして、図５Ｃの“Ｔｉｍｅ＝８”でＰＭＯＳトランジスタＭＰ２がオンから境界状態へ遷移した場合であっても、反転出力ノードＯＵＴＢの‘Ｈ’は、ＰＭＯＳトランジスタＭＰ５によって安定的に保持される。

《実施の形態４の主要な効果》
以上、実施の形態４のレベルシフト回路を用いることで、実施の形態３の場合と同様の効果が得られることに加えて、実施の形態３の場合と比較して動作状態を安定化することが可能になる。具体的には、例えば、定常状態において、出力ノードＯＵＴまたは反転出力ノードの‘Ｈ’を、ＰＭＯＳトランジスタＭＰ４またはＰＭＯＳトランジスタＭＰ５で安定的に保持することができる。

また、ＮＭＯＳトランジスタＭＮ１，ＭＮ２およびＰＭＯＳトランジスタＭＰ４，ＭＰ５は、言うなれば、ＣＭＯＳ型のセンスアンプ回路として機能する。このため、例えば、図５Ｂにおいて反転出力ノードＩＮＢが‘Ｈｌ’へ遷移した場合、ＰＭＯＳトランジスタＭＰ２がＮＭＯＳトランジスタＭＮ１を一旦オンに駆動すれば、センスアンプ回路の働きにより、出力ノードＯＵＴおよび反転出力ノードＯＵＴＢは、それぞれ、‘Ｌ’および‘Ｈ’へ迅速かつ安定的に遷移する。

（実施の形態５）
《レベルシフト回路（実施の形態５）の構成》
図６Ａは、本発明の実施の形態５によるレベルシフト回路の構成例を示す回路図である。図６Ａに示すレベルシフト回路は、図５Ａのレベルシフト回路とは異なる振幅増幅回路ＡＭＰｔ４，ＡＭＰｂ４を備える。振幅増幅回路ＡＭＰｔ４には、ＰＭＯＳトランジスタＭＰ６および遅延回路ＤＬＹ０が追加され、振幅増幅回路ＡＭＰｂ４には、ＰＭＯＳトランジスタＭＰ７および遅延回路ＤＬＹ１が追加される。

遅延回路ＤＬＹ０，ＤＬＹ１には、外部電源電位ＶＤＤ２および基準電源電位ＧＮＤが供給される。遅延回路ＤＬＹ０，ＤＬＹ１は、出力信号（ＯＵＴ）を遅延させた制御信号（ノードＮＤ６の信号）と、当該制御信号の逆極性となる反転制御信号（ノードＮＤ５の信号）とを出力する。この例では、反転出力信号（ＯＵＴＢ）を遅延させて反転制御信号（ノードＮＤ５の信号）を出力する遅延回路ＤＬＹ０と、出力信号（ＯＵＴ）を遅延させて制御信号（ノードＮＤ６の信号）を出力する遅延回路ＤＬＹ１とが設けられる。遅延回路ＤＬＹ０，ＤＬＹ１は、代表的には、複数段のＣＭＯＳインバータ回路等によって構成される。ただし、遅延回路は、特に、このような構成に限定されず、ＶＤＤ２振幅の制御信号および反転制御信号を出力できる構成であればよい。

ＰＭＯＳトランジスタＭＰ６は、ＰＭＯＳトランジスタＭＰ０と並列に結合され、反転制御信号（ノードＮＤ５の信号）によってゲートが駆動される。ＰＭＯＳトランジスタＭＰ７は、ＰＭＯＳトランジスタＭＰ３と並列に結合され、制御信号（ノードＮＤ６の信号）によってゲートが駆動される。遅延回路ＤＬＹ０は、ＮＭＯＳトランジスタＭＮ４のオンまたはオフへの遷移を受けて、所定の期間経過後にＰＭＯＳトランジスタＭＰ６をオフまたはオンに遷移させる役割を担う。同様に、遅延回路ＤＬＹ１は、ＮＭＯＳトランジスタＭＮ５のオンまたはオフへの遷移を受けて、所定の期間経過後にＰＭＯＳトランジスタＭＰ７をオフまたはオンに遷移させる役割を担う。

《レベルシフト回路（実施の形態５）の動作》
図６Ｂは、図６Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図である。図６Ｃは、図６Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図であり、図６Ｄは、図６Ｃに続く遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。図６Ｅは、図６Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図であり、図６Ｆは、図６Ｅとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。

図６Ｅの初期期間（Ｔｉｍｅ＝０）（言い換えれば定常状態）では、図６Ｂに示されるように、入力ノードＩＮＴは‘Ｈｌ’であり、反転入力ノードＩＮＢは‘Ｌ’であり、出力ノードＯＵＴは‘Ｈ’であり、反転出力ノードＯＵＴＢは‘Ｌ’である。これに応じて、図５Ｂの場合と同様に、ＮＭＯＳトランジスタＭＮ０，ＭＮ２，ＭＮ５はオンであり、ＮＭＯＳトランジスタＭＮ３，ＭＮ１，ＭＮ４はオフであり、ＰＭＯＳトランジスタＭＰ４はオンであり、ＰＭＯＳトランジスタＭＰ５はオフである。さらに、ここでは、追加されたＰＭＯＳトランジスタＭＰ６は、ノードＮＤ５の‘Ｌ’に伴いオンとなり、追加されたＰＭＯＳトランジスタＭＰ７は、ノードＮＤ６の‘Ｈ’に伴いオフとなる。

このオン状態のＰＭＯＳトランジスタＭＰ６とオフ状態のＮＭＯＳトランジスタＭＮ４に伴い、ノードＮＤ１は‘Ｈ’となり、ＰＭＯＳトランジスタＭＰ０，ＭＰ１は、図５Ｂの場合と異なり、境界状態ではなくオフとなる。一方、ノードＮＤ２は、ＰＭＯＳトランジスタＭＰ７がオフであるため、図５Ｂの場合と同様に、‘Ｈｄ’となり、ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、境界状態となる。また、図５Ｂの場合と同様に、ノードＮＤ３は‘Ｌ’であり、ノードＮＤ４は‘Ｈｄ’である。

次に、図６Ｅの“Ｔｉｍｅ＝１〜４”について説明する。この“Ｔｉｍｅ＝１〜４”にほぼ対応する期間での状態遷移は、図６Ｃの上図に示される。“Ｔｉｍｅ＝１”で入力ノードＩＮＴが‘Ｈｌ’から‘Ｌ’へ遷移すると、“Ｔｉｍｅ＝２”でＮＭＯＳトランジスタＭＮ０はオンからオフへ遷移する。この際に、ＮＭＯＳトランジスタＭＮ４はオフであるため、ノードＮＤ３は‘Ｌ’を維持し、ノードＮＤ１は、オン状態のＰＭＯＳトランジスタＭＰ６を介して‘Ｈ’を維持する。

一方、“Ｔｉｍｅ＝１”で反転入力ノードＩＮＢが‘Ｌ’から‘Ｈｌ’へ遷移すると、ＮＭＯＳトランジスタＭＮ３は、“Ｔｉｍｅ＝２”でオフからオンへ遷移する。このＮＭＯＳトランジスタＭＮ３がオンに遷移した時点で、ノードＮＤ２は‘Ｈｄ’であり、ＮＭＯＳトランジスタＭＮ５はオンである。さらに、ＰＭＯＳトランジスタＭＰ７はオフである。このため、ＮＭＯＳトランジスタＭＮ３は、実施の形態１の場合と同様に、ノードＮＤ２の電位をＮＭＯＳトランジスタＭＮ５を介して十分に引き下げることができる。

ノードＮＤ２，ＮＤ４の電位が‘Ｈｄ’から‘Ｌｄ’へ遷移すると、ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、境界状態からオンへ遷移する。この際に、ＰＭＯＳトランジスタＭＰ２は、実施の形態１の場合と同様に、ＶＤＤ１振幅よりも大きい｜Ｖｄｒｏｐ｜振幅でオンに駆動されるため、反転出力ノードＯＵＴＢの電位を十分に引き上げることができる。

続いて、図６Ｅの“Ｔｉｍｅ＝５〜８”について説明する。この“Ｔｉｍｅ＝５〜８”にほぼ対応する期間での状態遷移は、図６Ｃの下図に示される。“Ｔｉｍｅ＝５”で、反転出力ノードＯＵＴＢは、‘Ｌ’から引き上がり、Ｖｔｎならびに‘Ｈｄ’を超えて上昇する。これに応じて、“Ｔｉｍｅ＝６”でＮＭＯＳトランジスタＭＮ１がオフからオンへ遷移すると共にＰＭＯＳトランジスタＭＰ４はオンからオフへ遷移し、出力ノードＯＵＴは‘Ｈ’から引き下がる。また、“Ｔｉｍｅ＝６”でのＮＭＯＳトランジスタＭＮ１の遷移タイミングと同等のタイミングで、ＮＭＯＳトランジスタＭＮ４もオフからオンへ遷移する。

ＮＭＯＳトランジスタＭＮ４がオンに遷移すると、ノードＮＤ３とノードＮＤ１は導通する。この導通の時点で、ノードＮＤ１は‘Ｈ’、ノードＮＤ３は‘Ｌ’であるため、ノードＮＤ３の電位は引き上げられる。ただし、ここでは、前述した図４Ｃの下図の場合と異なり、ノードＮＤ１は、ＰＭＯＳトランジスタＭＰ６のオンに伴い‘Ｈ’を維持する。これにより、図４Ｃの下図に示したようなノードＮＤ１の電位の一時的な引き下がりを防止でき、ＰＭＯＳトランジスタＭＰ０，ＭＰ１の一時的なオン（すなわち、出力ノードＯＵＴの引き下げ動作に対する妨げの発生）を防止できる。

“Ｔｉｍｅ＝７”で出力ノードＯＵＴが‘Ｈｄ’を経てＶｔｎよりも引き下がると、ＰＭＯＳトランジスタＭＰ５はオフからオンへ遷移すると共にＮＭＯＳトランジスタＭＮ２はオンからオフへ遷移する。その結果、反転出力ノードＯＵＴＢは‘Ｈ’に収束する。また、出力ノードＯＵＴがＶｔｎよりも引き下がるタイミングで、ＮＭＯＳトランジスタＭＮ５もオンからオフへ遷移する。その結果、ノードＮＤ２とノードＮＤ４が遮断され、振幅増幅回路ＡＭＰｂ４の貫通電流も遮断される。その後、“Ｔｉｍｅ＝８”で出力ノードＯＵＴが‘Ｌ’に収束し、出力ノードＯＵＴおよび反転出力ノードＯＵＴＢの遷移動作が完了する。

また、“Ｔｉｍｅ＝７”でのＮＭＯＳトランジスタＭＮ５のオフに応じて、“Ｔｉｍｅ＝８”では、ノードＮＤ４はＮＭＯＳトランジスタＭＮ３のオンに伴い‘Ｌｄ’から‘Ｌ’へ遷移し、ノードＮＤ２は‘Ｌｄ’から‘Ｈｄ’へ遷移する。ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、当該ノードＮＤ２の遷移に伴いオンから境界状態へ遷移する。ここで、ＰＭＯＳトランジスタＭＰ５はオン、ＮＭＯＳトランジスタＭＮ２はオフであるため、ＰＭＯＳトランジスタＭＰ２が境界状態へ遷移しても、反転出力ノードＯＵＴＢの‘Ｈ’は維持される。

続いて、図６Ｅの“Ｔｉｍｅ＝８，９”について説明する。この“Ｔｉｍｅ＝８，９”にほぼ対応する期間での状態遷移は、図６Ｄに示される。図６Ｄの上図には、図６Ｃの下図の最終状態が示される。この状態を起点として、図６Ｄの下図では、ＰＭＯＳトランジスタＭＰ６は、遅延回路ＤＬＹ０を介してオンからオフへ遷移し（“Ｔｉｍｅ＝８”）、ＰＭＯＳトランジスタＭＰ７は、遅延回路ＤＬＹ１を介してオフからオンへ遷移する（“Ｔｉｍｅ＝９”）。

ＰＭＯＳトランジスタＭＰ６がオフに遷移すると、ノードＮＤ１は、フローティングとなり、そのまま‘Ｈ’を保持するか、または、リーク等によって‘Ｈｄ’に低下する。‘Ｈｄ’に低下すると、ＰＭＯＳトランジスタＭＰ０，ＭＰ１がオフから境界状態へ遷移するため、ノードＮＤ１は、‘Ｈｄ’よりは下がらない。図６Ｅの“Ｔｉｍｅ＝８”では、ノードＮＤ１は‘Ｈｄ’となっているが、‘Ｈｄ’ではなく‘Ｈ’であっても、特に動作に影響はない。すなわち、これは、例えば、図６Ｄの下図において、その後に入力ノードＩＮＴが‘Ｈｌ’に遷移した時点で、ＮＭＯＳトランジスタＭＮ０の負荷回路となるＰＭＯＳトランジスタＭＰ０が境界状態であるかオフであるかの違いとなる。そのいずれであっても、ＮＭＯＳトランジスタＭＮ０は、ノードＮＤ１の電位を容易に引き下げることができる。

一方、ＰＭＯＳトランジスタＭＰ７がオンに遷移すると、“Ｔｉｍｅ＝９”で、ノードＮＤ２は、‘Ｈｄ’から‘Ｈ’へ遷移する。これに応じて、ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、境界状態からオフへ遷移する。これらの遷移を経て、“Ｔｉｍｅ＝１０”では、入力信号ＩＮＴが‘Ｌ’時の定常状態となる。この図６Ｄの最終状態となる定常状態と、図６Ｂに示した定常状態とは、対称関係である。

図６Ｆの“Ｔｉｍｅ＝１１〜２１”には、図６Ｅの“Ｔｉｍｅ＝０〜１０”とは逆に、入力ノードＩＮＴが‘Ｌ’から‘Ｈｌ’へ遷移する場合の遷移状態が示される。図６Ｆの遷移状態は、これまでの実施の形態と同様に、図６Ｅの遷移状態に対して、対称関係となる片側の状態と、もう片側の状態とを入れ替えたような状態となる。この際に、今回追加されたノードＮＤ５およびＰＭＯＳトランジスタＭＰ６の状態は、ノードＮＤ６およびＰＭＯＳトランジスタＭＰ７の状態と入れ替えられる。

《実施の形態５の主要な効果》
前述した各実施の形態１〜４では、ＰＭＯＳトランジスタＭＰ０，ＭＰ３の駆動能力をある程度低く定める（言い換えれば、オン抵抗をある程度大きく設定する）必要がある。これは、実施の形態１等で述べたように、ＮＭＯＳトランジスタＭＮ０，ＭＮ３によるノードＮＤ１，ＮＤ２の電位の引き下げを容易化し、また、ノードＮＤ１，ＮＤ２の電圧振幅をＶＤＤ１振幅よりも大きい振幅に定めるためである。

ただし、その副作用として、ノードＮＤ１，ＮＤ２の電位が低い状態から‘Ｈｄ’に戻る際に時間を要する恐れがある。一例として、高速な入力信号（ＩＮＢ）に伴い、図４Ｃの下図において、ノードＮＤ２が‘Ｌｄ’から‘Ｈｄ’に戻る前に（これに伴いＰＭＯＳトランジスタＭＰ２がオンの状態で）、入力ノードＩＮＴが‘Ｈｌ’に遷移した場合を想定する。この場合、反転出力ノードＯＵＴＢの‘Ｌ’への遷移が遅延するため、動作状態が不安定となり、例えば、入力信号（ＩＮＴ）のデータパターンに依存したジッタ等が生じる場合がある。

そこで、実施の形態５のレベルシフト回路を用いると、図６Ｄの下図に示したように、出力信号（ＯＵＴ）が遷移したのち、ＶＤＤ２振幅のＰＭＯＳトランジスタＭＰ７によってノードＮＤ２を高速に‘Ｈ’に戻すことが可能になる。また、図６Ｃの下図で述べたように、遅延回路ＤＬＹ０およびＰＭＯＳトランジスタＭＰ６によって、ノードＮＤ１の電位の一時的な引き下がりを防止することも可能となる。

さらに、遅延回路ＤＬＹ１によって、例えば、図６Ｃの上図の状態で、ＰＭＯＳトランジスタＭＰ７がオンとなるような事態を確実に防止できる。すなわち、遅延回路ＤＬＹ１が無い場合、出力信号（ＯＵＴ）に応じてＰＭＯＳトランジスタＭＰ７がオンしたのちＮＭＯＳトランジスタＭＮ５がオフする可能性がある。そうすると、両方のトランジスタ（ＭＮ５，ＭＰ７）がオンの期間で、ＮＭＯＳトランジスタＭＮ３によるノードＮＤ２の電位の引き下げ動作が大きく妨げられることになる。一方、遅延回路ＤＬＹ１を設けると、ＮＭＯＳトランジスタＭＮ３が引き下げ動作を行う際の負荷回路は、常に、ＰＭＯＳトランジスタＭＰ３のみとなる。

以上のようなことから、実施の形態５のレベルシフト回路を用いることで、実施の形態４の場合と同様の効果が得られることに加えて、実施の形態４の場合と比較して動作状態を更に安定化することが可能になる。その結果として、特に、動作速度の向上が図れる。

（実施の形態６）
《レベルシフト回路（実施の形態６）の構成》
図７Ａは、本発明の実施の形態６によるレベルシフト回路の構成例を示す回路図である。図７Ａに示すレベルシフト回路は、図６Ａのレベルシフト回路とは異なるサブレベルシフト回路ＳＬＳＣ３を備える。サブレベルシフト回路ＳＬＳＣ３には、ＮＭＯＳトランジスタＭＮ６，ＭＮ７が追加される。ＮＭＯＳトランジスタＭＮ６は、ＮＭＯＳトランジスタＭＮ１と基準電源電位ＧＮＤとの間にドレイン・ソース経路が設けられ、ＮＭＯＳトランジスタＭＮ７は、ＮＭＯＳトランジスタＭＮ２と基準電源電位ＧＮＤとの間にドレイン・ソース経路が設けられる。

ここで、前述した実施の形態１〜５では、例えば、図６Ｃの上図において、ＰＭＯＳトランジスタＭＰ２が反転出力ノードＯＵＴＢの電位を引き上げる際に、ＮＭＯＳトランジスタＭＮ２は、ＶＤＤ２振幅でオンに駆動されていた。前述したように、ＰＭＯＳトランジスタＭＰ２は、ＶＤＤ１振幅よりも大きい電圧振幅でオンに駆動されるため、反転出力ノードＯＵＴＢの電位を十分に引き上げることが可能である。ただし、この際には、加えてＮＭＯＳトランジスタＭＮ２の駆動能力を低くすると、反転出力ノードＯＵＴＢの電位を更に容易に引き上げることが可能になる。そこで、ＮＭＯＳトランジスタＭＮ６，ＭＮ７が設けられる。

図７Ａの例では、ＮＭＯＳトランジスタＭＮ６は、ノードＮＤ１によってゲートが駆動され、ＮＭＯＳトランジスタＭＮ７は、ノードＮＤ２によってゲートが駆動される。これにより、概略的には、ＰＭＯＳトランジスタＭＰ２が反転出力信号（ＯＵＴＢ）を外部電源電位ＶＤＤ２へ遷移させる期間で、ＮＭＯＳトランジスタＭＮ７は、ＶＤＤ２振幅よりも小さい電圧振幅でオンに駆動されるかまたはオフに駆動され、ＮＭＯＳトランジスタＭＮ６は、オンに駆動される。逆に、ＰＭＯＳトランジスタＭＰ１が出力信号（ＯＵＴ）を外部電源電位ＶＤＤ２へ遷移させる期間で、ＮＭＯＳトランジスタＭＮ６は、外部電源電位ＶＤＤ２よりも小さい電圧振幅でオンに駆動されるかまたはオフに駆動され、ＮＭＯＳトランジスタＭＮ７は、オンに駆動される。

《レベルシフト回路（実施の形態６）の動作》
図７Ｂは、図７Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図であり、図７Ｃは、図７Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。図７Ｄは、図７Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図であり、図７Ｅは、図７Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。

図７Ｂおよび図７Ｄの“Ｔｉｍｅ＝０”には、入力ノードＩＮＴが‘Ｈｌ’である場合の定常状態が示される。図７Ｂの状態は、図６Ｂの状態と同様であり、それにＮＭＯＳトランジスタＭＮ６，ＭＮ７の状態と、ノードＮＤ７，ＮＤ８の状態とが加わったものとなっている。ノードＮＤ７は、ＮＭＯＳトランジスタＭＮ１とＮＭＯＳトランジスタＭＮ６の結合ノードであり、ノードＮＤ８は、ＮＭＯＳトランジスタＭＮ２とＮＭＯＳトランジスタＭＮ７の結合ノードである。

図７Ｂに示すように、ＮＭＯＳトランジスタＭＮ６は、ノードＮＤ１の‘Ｈ’に伴いＶＤＤ２振幅でオンに駆動される。一方、ＮＭＯＳトランジスタＭＮ７は、ノードＮＤ２の‘Ｈｄ’に伴い“ＶＤＤ２−｜Ｖｔｐ｜”振幅でオンに駆動される。また、ノードＮＤ７，ＮＤ８は、共に、‘Ｌ’である。この状態の回路は、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソースが基準電源電位ＧＮＤに直接的に結合されている実施の形態５の回路とほぼ等価である。したがって、ノードＮＤ１，ＮＤ２の状態が変わらない限り、図７Ａの回路は図６Ａの回路と同様に動作する。

次に、図７Ｄの“Ｔｉｍｅ＝１〜４”について説明する。この“Ｔｉｍｅ＝１〜４”にほぼ対応する期間での状態遷移は、図７Ｃの上図に示される。図７Ｄの“Ｔｉｍｅ＝１〜４”および図７Ｃの上図に示される状態遷移は、ＮＭＯＳトランジスタＭＮ６，ＭＮ７およびノードＮＤ７，ＮＤ８の状態が加わったことを除いて図６Ｅの“Ｔｉｍｅ＝１〜４”および図６Ｃの上図に示される状態遷移とほぼ同様である。まず、ＮＭＯＳトランジスタＭＮ６およびノードＮＤ７に関しては、“Ｔｉｍｅ＝１”で入力ノードＩＮＴが‘Ｈｌ’から‘Ｌ’へ遷移しても、ノードＮＤ１は、そのまま‘Ｈ’を維持するため、図７Ｂの定常状態から不変である。

一方、ＮＭＯＳトランジスタＭＮ７およびノードＮＤ８に関し、“Ｔｉｍｅ＝１”で反転入力ノードＩＮＢが‘Ｌ’から‘Ｈｌ’へ遷移すると、ノードＮＤ２は、図６Ｃの上図の場合と同様に“Ｔｉｍｅ＝３，４”で、‘Ｈｄ’から‘Ｌｄ’へ遷移する。これに伴い、ＮＭＯＳトランジスタＭＮ７は、オン状態が弱まり、場合によってはオフとなる。図７Ｄでは、この弱いオン状態を“ＯＮ＿Ｗ”で表している。このＮＭＯＳトランジスタＭＮ７により、ノードＮＤ８の電位は、‘Ｌ’から引き上げられ、オン状態であるＮＭＯＳトランジスタＭＮ２の入力電圧振幅（＝Ｖｇｓ）は、ＶＤＤ２振幅よりも小さくなる。その結果、オン状態のＰＭＯＳトランジスタＭＰ２は、反転出力ノードＯＵＴＢの電位を容易に引き上げることができる。

次に、図７Ｄの“Ｔｉｍｅ＝５〜８”について説明する。この“Ｔｉｍｅ＝５〜８”にほぼ対応する期間での状態遷移は、図７Ｃの下図に示される。図７Ｄの“Ｔｉｍｅ＝５〜８”および図７Ｃの下図に示される状態遷移も、ＮＭＯＳトランジスタＭＮ６，ＭＮ７およびノードＮＤ７，ＮＤ８の状態が加わったことを除いて図６Ｅの“Ｔｉｍｅ＝５〜８”および図６Ｃの下図に示される状態遷移とほぼ同様である。まず、ＮＭＯＳトランジスタＭＮ６およびノードＮＤ７に関し、ノードＮＤ１は依然として‘Ｈ’を維持するため、ＮＭＯＳトランジスタＭＮ６およびノードＮＤ７の状態も図７Ｃの状態から不変である。

一方、ＮＭＯＳトランジスタＭＮ７およびノードＮＤ８に関し、図６Ｃの下図の場合と同様に、“Ｔｉｍｅ＝７”でＮＭＯＳトランジスタＭＮ５がオンからオフへ遷移すると、ノードＮＤ２は、“Ｔｉｍｅ＝８”で‘Ｌｄ’から‘Ｈｄ’へ遷移する。これに伴い、ＮＭＯＳトランジスタＭＮ７は、弱いオン状態またはオフからオンへ遷移し、ノードＮＤ８の電位は、引き上げられた状態から‘Ｌ’へ遷移する。すなわち、この段階では、ＰＭＯＳトランジスタＭＰ２は、反転出力ノードＯＵＴＢの電位を引き上げる役割を既に終えている。そこで、ノードＮＤ２によって、ＰＭＯＳトランジスタＭＰ２は境界状態に戻され、これに連動して、ＮＭＯＳトランジスタＭＮ７もオンに戻される。

その後は、図６Ｄの場合と同様に、ＰＭＯＳトランジスタＭＰ６はオフとなり、ノードＮＤ１は、‘Ｈ’から‘Ｈｄ’へ遷移する。また、ＰＭＯＳトランジスタＭＰ７はオンとなり、ノードＮＤ２は、‘Ｈｄ’から‘Ｈ’へ遷移する。これに伴い、ＮＭＯＳトランジスタＭＮ６，ＭＮ７は、オンの強さが若干変動するものの、依然として強いオン状態を保つ。

図７Ｅの“Ｔｉｍｅ＝１１〜２１”には、図７Ｄの“Ｔｉｍｅ＝０〜１０”とは逆に、入力ノードＩＮＴが‘Ｌ’から‘Ｈｌ’へ遷移する場合の遷移状態が示される。図７Ｅの遷移状態は、これまでの実施の形態と同様に、図７Ｄの遷移状態に対して、対称関係となる片側の状態と、もう片側の状態とを入れ替えたような状態となる。この際に、今回追加されたノードＮＤ７およびＮＭＯＳトランジスタＭＮ６の状態は、それぞれ、ノードＮＤ８およびＮＭＯＳトランジスタＭＮ７の状態と入れ替えられる。

《実施の形態６の主要な効果》
以上、実施の形態６のレベルシフト回路を用いることで、実施の形態５の場合と同様の効果が得られることに加えて、実施の形態５の場合と比較して、レベルシフト動作を行える電源電位範囲をさらに拡大することが可能になる。具体的に説明すると、例えば、内部電源電位ＶＤＤ１が低下するにつれて、ＮＭＯＳトランジスタＭＮ０，ＭＮ３の駆動電流（＝Ｉｄｓ）は小さくなり、ノードＮＤ１，ＮＤ２の｜Ｖｄｒｏｐ｜振幅も小さくなる。そうすると、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の駆動能力に比べてＰＭＯＳトランジスタＭＰ１，ＭＰ２の駆動能力は益々低下していくため、そのうちに、出力ノードＯＵＴ等における電位の引き上げ動作が困難となる事態が生じ得る。実施の形態６のレベルシフト回路を用いると、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の駆動時にＮＭＯＳトランジスタＭＮ１，ＭＮ２の駆動能力を低下させることができるため、このような事態を回避できる。

（実施の形態７）
《レベルシフト回路（実施の形態７）の構成》
図８Ａは、本発明の実施の形態７によるレベルシフト回路の構成例を示す回路図である。図８Ａに示すレベルシフト回路は、図７Ａのレベルシフト回路とは異なるサブレベルシフト回路ＳＬＳＣ４を備える。サブレベルシフト回路ＳＬＳＣ４は、図７Ａのサブレベルシフト回路ＳＬＳＣ３と比較して次の２点が異なっている。１点目の相違点として、ＮＭＯＳトランジスタＭＮ６は、ノードＮＤ１ではなく反転入力信号（ＩＮＢ）によって駆動され、ＮＭＯＳトランジスタＭＮ７は、ノードＮＤ２ではなく入力信号（ＩＮＴ）によって駆動される。

２点目の相違点として、ＮＭＯＳトランジスタＭＮ８〜ＭＮ１１が追加される。ＮＭＯＳトランジスタＭＮ１１は、基準電源電位ＧＮＤと反転出力ノードＯＵＴＢとの間にソース・ドレイン経路が設けられ、出力信号（ＯＵＴ）によってゲートが駆動される。ＮＭＯＳトランジスタＭＮ９は、基準電源電位ＧＮＤと出力ノードＯＵＴとの間にソース・ドレイン経路が設けられ、反転出力信号（ＯＵＴＢ）によってゲートが駆動される。ＮＭＯＳトランジスタＭＮ１０は、反転出力ノードＯＵＴＢとＮＭＯＳトランジスタＭＮ１１との間にドレイン・ソース経路が設けられ、反転制御信号（ノードＮＤ５の信号）によってゲートが駆動される。ＮＭＯＳトランジスタＭＮ８は、出力ノードＯＵＴとＮＭＯＳトランジスタＭＮ９との間にドレイン・ソース経路が設けられ、制御信号（ノードＮＤ６の信号）によってゲートが駆動される。

実施の形態６の場合と同様に、ＰＭＯＳトランジスタＭＰ２が反転出力信号（ＯＵＴＢ）を外部電源電位ＶＤＤ２へ遷移させる期間では、ＮＭＯＳトランジスタＭＮ７は、ＮＭＯＳトランジスタＭＮ２の駆動能力を弱める役目を担い、ＮＭＯＳトランジスタＭＮ６は、オンに駆動される。逆に、ＰＭＯＳトランジスタＭＰ１が出力信号（ＯＵＴ）を外部電源電位ＶＤＤ２へ遷移させる期間では、ＮＭＯＳトランジスタＭＮ６は、ＮＭＯＳトランジスタＭＮ１の駆動能力を弱める役目を担い、ＮＭＯＳトランジスタＭＮ７は、オンに駆動される。ただし、ここでは、ＮＭＯＳトランジスタＭＮ６，ＭＮ７は、実施の形態６の場合と異なり、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の駆動能力を弱めるために、弱いオン状態でなくオフに駆動される。

一方、例えば、ＰＭＯＳトランジスタＭＰ２が反転出力信号（ＯＵＴＢ）を外部電源電位ＶＤＤ２へ遷移させる期間では、ＮＭＯＳトランジスタＭＮ６は、実施の形態６の場合と異なり、ＶＤＤ２振幅ではなくＶＤＤ１振幅でオンに駆動される。その結果、ＮＭＯＳトランジスタＭＮ１，ＭＮ６を介して出力ノードＯＵＴを‘Ｌ’へ引き下げる能力が低下する恐れがある。そこで、この出力ノードＯＵＴの‘Ｌ’への引き下げ能力を補強し、かつ‘Ｈ’への引き上げ動作を妨げないようにするために、ＮＭＯＳトランジスタＭＮ８，ＭＮ９が設けられる。

《レベルシフト回路（実施の形態７）の動作》
図８Ｂは、図８Ａにおける定常状態での各ノードおよび各トランジスタの状態例を示す回路図であり、図８Ｃは、図８Ａにおける遷移期間での各ノードおよび各トランジスタの状態遷移の一例を示す回路図である。図８Ｄは、図８Ａにおいて、入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図であり、図８Ｅは、図８Ｄとは逆方向の入力信号の遷移に伴う各ノードおよび各トランジスタの時系列的な状態遷移の一例を纏めた遷移図である。

図８Ｂには、入力ノードＩＮＴが‘Ｈｌ’である場合の定常状態が示される。図８Ｂの状態は、今回の追加または変更対象となるＮＭＯＳトランジスタＭＮ６〜ＭＮ１１の状態と、これに伴うノードＮＤ７〜ＮＤ１０の状態とを除いて図７Ｂの状態と同様である。ノードＮＤ９は、ＮＭＯＳトランジスタＭＮ８とＮＭＯＳトランジスタＭＮ９の結合ノードであり、ノードＮＤ１０は、ＮＭＯＳトランジスタＭＮ１０とＮＭＯＳトランジスタＭＮ１１の結合ノードである。ただし、実施の形態７では、ノードＮＤ７〜ＮＤ１０の電位を厳密に定めることに意味はなく、適宜、詳細な説明は省略される。

図８Ｂに示すように、ＮＭＯＳトランジスタＭＮ６は、反転入力ノードＩＮＢの‘Ｌ’に伴いオフに駆動される。一方、ＮＭＯＳトランジスタＭＮ７は、入力ノードＩＮＴの‘Ｈｌ’に伴いに伴いＶＤＤ１振幅でオンに駆動される。ＮＭＯＳトランジスタＭＮ８は、制御信号（ノードＮＤ６の信号）の‘Ｈ’に伴いオン（詳細には境界状態）であり、ＮＭＯＳトランジスタＭＮ１０は、反転制御信号（ノードＮＤ５の信号）の‘Ｌ’に伴いオフである。ＮＭＯＳトランジスタＭＮ９は、反転出力ノードＯＵＴＢの‘Ｌ’に伴いオフであり、ＮＭＯＳトランジスタＭＮ１１は、出力ノードＯＵＴの‘Ｈ’に伴いオンである。

また、出力ノードＯＵＴの‘Ｈ’は、オン状態のＰＭＯＳトランジスタＭＰ４によって維持され、反転出力ノードＯＵＴＢの‘Ｌ’は、オン状態のＮＭＯＳトランジスタＭＮ２，ＭＮ７によって維持される。この際に、ＮＭＯＳトランジスタＭＮ７は、ＶＤＤ１振幅でオンに駆動されるが、反転出力ノードＯＵＴＢの‘Ｌ’を維持する分には、十分な駆動能力を備える。

次に、図８Ｄの“Ｔｉｍｅ＝１〜４”について説明する。この“Ｔｉｍｅ＝１〜４”にほぼ対応する期間での状態遷移は、図８Ｃの上図に示される。“Ｔｉｍｅ＝１”で入力ノードＩＮＴが‘Ｈｌ’から‘Ｌ’へ遷移すると、“Ｔｉｍｅ＝２”でＮＭＯＳトランジスタＭＮ０，ＭＮ７はオンからオフへ遷移する。ＭＮＯＳトランジスタＭＮ４はオフであり、ＰＭＯＳトランジスタＭＰ６はオンであるため、ＮＭＯＳトランジスタＭＮ０がオフに遷移しても、ノードＮＤ１は、依然として‘Ｈ’を維持する。一方、ＮＭＯＳトランジスタＭＮ７がオフに遷移すると、ＮＭＯＳトランジスタＭＮ２は、等価的に、存在しない状態となる。

また、“Ｔｉｍｅ＝１”で反転入力ノードＩＮＢが‘Ｌ’から‘Ｈｌ’へ遷移すると、“Ｔｉｍｅ＝２”で、ＮＭＯＳトランジスタＭＮ３，ＭＮ６がオフからオンへ遷移する。ＮＭＯＳトランジスタＭＮ６がオンに遷移すると、ノードＮＤ７は‘Ｌ’となる。一方、ＮＭＯＳトランジスタＭＮ３がオンに遷移すると、これまでの実施の形態と同様に、ノードＮＤ２は、“Ｔｉｍｅ＝３，４”で‘Ｈｄ’から‘Ｌｄ’へ遷移し、これに伴い、ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、“Ｔｉｍｅ＝４”で境界状態からオンへ遷移する。

これにより、ＰＭＯＳトランジスタＭＰ２は、反転出力ノードＯＵＴＢの電位を引き上げる。この際に、オン状態のＮＭＯＳトランジスタＭＮ２は、ＮＭＯＳトランジスタＭＮ７のオフに伴い等価的に存在しない状態であり、さらに、オン状態のＮＭＯＳトランジスタＭＮ１１もＮＭＯＳトランジスタＭＮ１０のオフに伴い等価的に存在しない状態となる。その結果、ＰＭＯＳトランジスタＭＰ２は、反転出力ノードＯＵＴＢの電位を容易に引き上げることができる。

次に、図８Ｄの“Ｔｉｍｅ＝５〜８”について説明する。この“Ｔｉｍｅ＝５〜８”にほぼ対応する期間での状態遷移は、図８Ｃの下図に示される。“Ｔｉｍｅ＝５”で反転出力ノードＯＵＴＢの電位が引き上がり、Ｖｔｎを超えて‘Ｈｄ’に達すると、“Ｔｉｍｅ＝６”でＮＭＯＳトランジスタＭＮ１はオフからオンへ遷移し、ＰＭＯＳトランジスタＭＰ４はオンからオフへ遷移する。また、“Ｔｉｍｅ＝６”で、ＮＭＯＳトランジスタＭＮ４もオフからオンへ遷移する。ＮＭＯＳトランジスタＭＮ４がオンに遷移しても、ノードＮＤ１は依然として‘Ｈ’を維持し、これに伴いＰＭＯＳトランジスタＭＰ１もオフを維持する。その結果、出力ノードＯＵＴの電位は、オン状態のＮＭＯＳトランジスタＭＮ１，ＭＮ６を介して引き下げられる。

ここで、ＮＭＯＳトランジスタＭＮ６のＶｇｓはＶＤＤ１振幅であるため、出力ノードＯＵＴの電位の引き下げに時間を要する恐れがある。ただし、ここでは、“Ｔｉｍｅ＝５”で反転出力ノードＯＵＴＢの電位がＶｔｎを超えると、“Ｔｉｍｅ＝６”で、ＮＭＯＳトランジスタＭＮ１に加えてＮＭＯＳトランジスタＭＮ９もオフからオンへ遷移する。ＮＭＯＳトランジスタＭＮ９は、ＶＤＤ２振幅でオンに駆動されているＮＭＯＳトランジスタＭＮ８を介して出力ノードＯＵＴの電位を引き下げる。その結果、出力ノードＯＵＴの電位を高速に引き下げることが可能になる。

出力ノードＯＵＴの電位が‘Ｈｄ’よりも引き下がると、“Ｔｉｍｅ＝７”でＰＭＯＳトランジスタＭＰ５はオフからオンへ遷移し、さらに、Ｖｔｎよりも引き下がると、“Ｔｉｍｅ＝７”でＮＭＯＳトランジスタＭＮ２，ＭＮ１１，ＭＮ５はオンからオフへ遷移する。ＮＭＯＳトランジスタＭＮ２，ＭＮ１１がオフに遷移しても、その時点でＮＭＯＳトランジスタＭＮ７，ＭＮ１０はオフであるため、特に動作に変化は生じない。また、反転出力ノードＯＵＴＢは、オンとなったＰＭＯＳトランジスタＭＰ５によって‘Ｈ’に固定される。

一方、ＮＭＯＳトランジスタＭＮ５がオフに遷移すると、実施の形態６の場合と同様に、ノードＮＤ２は、‘Ｌｄ’から‘Ｈｄ’に向けて引き上げられる。ただし、ここでは、その過程で、実施の形態５（すなわち図６Ｄ）の場合と同様に、ＰＭＯＳトランジスタＭＰ６がオンからオフへ遷移し、ＰＭＯＳトランジスタＭＰ７がオフからオンへ遷移する。

その結果、図８Ｃの下図の状態の後、ノードＮＤ１は‘Ｈｄ’となり、これに伴い、ＰＭＯＳトランジスタＭＰ０，ＭＰ１は、オフから境界状態へ遷移する。また、ノードＮＤ２は‘Ｈ’となり、これに伴い、ＰＭＯＳトランジスタＭＰ２，ＭＰ３は、オンからオフへ遷移する。さらに、ＮＭＯＳトランジスタＭＮ１０は、反転制御信号（ノードＮＤ５の信号）に応じてオフからオン（詳細には境界状態）へ遷移し、ＮＭＯＳトランジスタＭＮ８は、制御信号（ノードＮＤ６の信号）に応じてオンからオフへ遷移する。その結果、図８Ｂの対象関係となる状態が構築される。

ここで、ＮＭＯＳトランジスタＭＮ８，ＭＮ１０に関して補足する。例えば、図８Ｃの上図において、反転出力ノードＯＵＴＢの引き上げ動作をＮＭＯＳトランジスタＭＮ１１に阻害させないためには、ＮＭＯＳトランジスタＭＮ１０は、初期状態でオフであり、出力信号（ＯＵＴ）の遷移に応じてＮＭＯＳトランジスタＭＮ１１がオンからオフへ遷移したのちに、オンに遷移すればよい。ＮＭＯＳトランジスタＭＮ１１をオンに遷移させるのは、入力信号（ＩＮＴ）の‘Ｈｌ’への遷移に備えるためである。

一方、ＮＭＯＳトランジスタＭＮ９による出力ノードＯＵＴの‘Ｌ’への引き下げ動作を有効にするためには、ＮＭＯＳトランジスタＭＮ８は、初期状態でオンであり、反転出力信号（ＯＵＴＢ）の遷移に応じてＮＭＯＳトランジスタＭＮ９がオフからオンへ遷移したのち、さらに一定の期間を経過後にオフへ遷移すればよい。ＮＭＯＳトランジスタＭＮ８をオフに遷移させるのは、入力信号（ＩＮＴ）の‘Ｈｌ’への遷移に備えるためである。遅延回路ＤＬＹ０，ＤＬＹ１を介した反転制御信号（ノードＮＤ５の信号）および制御信号（ノードＮＤ６の信号）を用いることで、ＮＭＯＳトランジスタＭＮ８，ＭＮ１０に、このような動作を行わせることが可能になる。

図８Ｅの“Ｔｉｍｅ＝１１〜２１”には、図８Ｄの“Ｔｉｍｅ＝０〜１０”とは逆に、入力ノードＩＮＴが‘Ｌ’から‘Ｈｌ’へ遷移する場合の遷移状態が示される。図８Ｅの遷移状態は、これまでの実施の形態と同様に、図８Ｄの遷移状態に対して、対称関係となる片側の状態と、もう片側の状態とを入れ替えたような状態となる。この際に、今回追加または変更されたノードＮＤ７，ＮＤ９およびＮＭＯＳトランジスタＭＮ６，ＭＮ８，ＭＮ９の状態は、それぞれ、ノードＮＤ８，ＮＤ１０およびＮＭＯＳトランジスタＭＮ７，ＭＮ１０，ＭＮ１１の状態と入れ替えられる。

《実施の形態７の主要な効果》
以上、実施の形態７のレベルシフト回路を用いることで、実施の形態６の場合と同様の効果が得られることに加えて、実施の形態６の場合と比較して、レベルシフト動作を行える電源電位範囲をさらに拡大することが可能になる。具体的には、例えば、ＰＭＯＳトランジスタＭＰ２による反転出力ノードＯＵＴＢの電位の引き上げ時に、ＮＭＯＳトランジスタＭＮ７をオフに駆動することができる。その結果、ＰＭＯＳトランジスタＭＰ２は、内部電源電位ＶＤＤ１の低下に伴い入力電圧振幅がより小さくなっても、反転出力ノードＯＵＴＢの電位を容易に引き上げることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

一例として、レベルシフト回路は、図１２に示されるような構成であってもよい。図１２は、本発明の一実施の形態によるレベルシフト回路の変形例を示す回路図である。図１２に示すレベルシフト回路は、図４Ａに示した振幅増幅回路ＡＭＰｔ３，ＡＭＰｂ３と、図７Ａに示したサブレベルシフト回路ＳＬＳＣ３とを組み合わせた構成となっている。このように、各実施の形態の振幅増幅回路とサブレベルシフト回路とを適宜組み合わせることが可能である。また、前述した各実施の形態は、ＭＩＳＦＥＴの一例としてＭＯＳトランジスタを用いたが、必ずしもＭＩＳＦＥＴに限定されるものではなく、場合によっては、バイポーラトランジスタ等の他のトランジスタに置き換えることも可能である。

《付記》
（１）実施の形態の半導体装置は、内部ロジック回路と、レベルシフト回路とを備える。内部ロジック回路は、基準電源電位と、基準電源電位よりも高電位である第１電源電位とが供給されて所定の処理を実行し、基準電源電位と第１電源電位との間で遷移する第１電源電圧振幅の信号を出力する。レベルシフト回路は、基準電源電位と、第１電源電位よりも高電位である第２電源電位とが供給され、内部ロジック回路からの第１電源電圧振幅の入力信号を、基準電源電位と第２電源電位との間で遷移する第２電源電圧振幅の出力信号に変換する。ここで、レベルシフト回路は、第１電源電圧振幅の入力信号を受けて、第１電源電圧振幅よりも大きく第２電源電圧振幅よりも小さい第１振幅の第１信号を出力する振幅増幅回路と、第１振幅の第１信号を受けて、第２電源電圧振幅の出力信号を出力するサブレベルシフト回路とを有する。

ＡＭＰ 振幅増幅回路
ＣＰ 半導体チップ
ＤＬＹ 遅延回路
ＧＮＤ 基準電源電位
ＩＬＯＧ 内部ロジック回路
ＩＮＢ 反転入力ノード
ＩＮＴ 入力ノード
ＬＤ 負荷回路
ＬＳＣ レベルシフト回路
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＮＤ ノード
ＯＵＴ 出力ノード
ＯＵＴＢ 反転出力ノード
ＳＬＳＣ サブレベルシフト回路
ＳＮＤ 信号
ＶＤＤ１ 内部電源電位
ＶＤＤ２ 外部電源電位

Claims (20)

1. 基準電源電位と、前記基準電源電位よりも高電位である第１電源電位との間で遷移する第１電源電圧振幅の入力信号が入力される入力ノードと、
   前記入力信号の逆極性となる反転入力信号が入力される反転入力ノードと、
   前記基準電源電位と、前記第１電源電位よりも高電位である第２電源電位との間で遷移する第２電源電圧振幅の出力信号を出力する出力ノードと、
   前記出力信号の逆極性となる反転出力信号を出力する反転出力ノードと、
   第１ノードと前記基準電源電位との間に設けられ、前記入力信号によって駆動される第１導電型の第０Ａトランジスタと、
   前記第２電源電位と前記第１ノードとの間に設けられる第２導電型の第０Ｂトランジスタと、
   前記出力ノードと前記基準電源電位との間に設けられ、前記反転出力信号によって駆動される前記第１導電型の第１Ａトランジスタと、
   前記第２電源電位と前記出力ノードとの間に設けられ、前記第１ノードの信号によって駆動される前記第２導電型の第１Ｂトランジスタと、
   第２ノードと前記基準電源電位との間に設けられ、前記反転入力信号によって駆動される前記第１導電型の第３Ａトランジスタと、
   前記第２電源電位と前記第２ノードとの間に設けられる前記第２導電型の第３Ｂトランジスタと、
   前記反転出力ノードと前記基準電源電位との間に設けられ、前記出力信号によって駆動される前記第１導電型の第２Ａトランジスタと、
   前記第２電源電位と前記反転出力ノードとの間に設けられ、前記第２ノードの信号によって駆動される前記第２導電型の第２Ｂトランジスタと、
   を有し、
   前記第０Ｂトランジスタおよび前記第３Ｂトランジスタのそれぞれは、前記第２電源電圧振幅よりも小さい電圧振幅でオンに駆動される、
   レベルシフト回路。
2. 請求項１記載のレベルシフト回路において、
   前記第０Ｂトランジスタは、前記第１ノードの信号によって駆動され、
   前記第３Ｂトランジスタは、前記第２ノードの信号によって駆動される、
   レベルシフト回路。
3. 請求項１記載のレベルシフト回路において、
   前記第０Ｂトランジスタおよび前記第３Ｂトランジスタのそれぞれは、予め設定された固定電位によってオンに駆動される、
   レベルシフト回路。
4. 請求項１記載のレベルシフト回路において、さらに、
   前記第１ノードと前記第０Ａトランジスタとの間に設けられ、前記反転出力信号の前記第２電源電位への遷移または前記出力信号の前記基準電源電位への遷移に応じてオンに駆動される第４Ａトランジスタと、
   前記第２ノードと前記第３Ａトランジスタとの間に設けられ、前記出力信号の前記第２電源電位への遷移または前記反転出力信号の前記基準電源電位への遷移に応じてオンに駆動される第５Ａトランジスタと、
   を有する、
   レベルシフト回路。
5. 請求項４記載のレベルシフト回路において、さらに、
   前記第１Ｂトランジスタと並列に結合され、前記反転出力信号によって駆動される前記第２導電型の第４Ｂトランジスタと、
   前記第２Ｂトランジスタと並列に結合され、前記出力信号によって駆動される前記第２導電型の第５Ｂトランジスタと、
   を有する、
   レベルシフト回路。
6. 請求項５記載のレベルシフト回路において、さらに、
   前記出力信号を遅延させた制御信号と、前記制御信号の逆極性となる反転制御信号とを出力する遅延回路と、
   前記第０Ｂトランジスタと並列に結合され、前記反転制御信号によって駆動される前記第２導電型の第６Ｂトランジスタと、
   前記第３Ｂトランジスタと並列に結合され、前記制御信号によって駆動される前記第２導電型の第７Ｂトランジスタと、
   を有する、
   レベルシフト回路。
7. 請求項６記載のレベルシフト回路において、さらに、
   前記第１Ａトランジスタと前記基準電源電位との間に設けられる前記第１導電型の第６Ａトランジスタと、
   前記第２Ａトランジスタと前記基準電源電位との間に設けられる前記第１導電型の第７Ａトランジスタと、
   を有し、
   前記第２Ｂトランジスタが前記反転出力信号を前記第２電源電位へ遷移させる期間で、前記第７Ａトランジスタは、前記第２電源電圧振幅よりも小さい電圧振幅でオンに駆動されるかまたはオフに駆動され、前記第６Ａトランジスタは、オンに駆動され、
   前記第１Ｂトランジスタが前記出力信号を前記第２電源電位へ遷移させる期間で、前記第６Ａトランジスタは、前記第２電源電圧振幅よりも小さい電圧振幅でオンに駆動されるかまたはオフに駆動され、前記第７Ａトランジスタは、オンに駆動される、
   レベルシフト回路。
8. 請求項７記載のレベルシフト回路において、
   前記第７Ａトランジスタは、前記第２ノードによって駆動され、
   前記第６Ａトランジスタは、前記第１ノードによって駆動される、
   レベルシフト回路。
9. 請求項７記載のレベルシフト回路において、
   前記第７Ａトランジスタは、前記入力信号によって駆動され、
   前記第６Ａトランジスタは、前記反転入力信号によって駆動される、
   レベルシフト回路。
10. 請求項９記載のレベルシフト回路において、さらに、
    前記基準電源電位と前記反転出力ノードとの間に設けられ、前記出力信号によって駆動される前記第１導電型の第１１Ａトランジスタと、
    前記基準電源電位と前記出力ノードとの間に設けられ、前記反転出力信号によって駆動される前記第１導電型の第９Ａトランジスタと、
    前記反転出力ノードと前記第１１Ａトランジタとの間に設けられ、前記反転制御信号によって駆動される前記第１導電型の第１０Ａトランジスタと、
    前記出力ノードと前記第９Ａトランジタとの間に設けられ、前記制御信号によって駆動される前記第１導電型の第８Ａトランジスタと、
    を有する、
    レベルシフト回路。
11. 請求項５記載のレベルシフト回路において、さらに、
    前記第１Ａトランジスタと前記基準電源電位との間に設けられる前記第１導電型の第６Ａトランジスタと、
    前記第２Ａトランジスタと前記基準電源電位との間に設けられる前記第１導電型の第７Ａトランジスタと、
    を有し、
    前記第２Ｂトランジスタが前記反転出力信号を前記第２電源電位へ遷移させる期間で、前記第７Ａトランジスタは、前記第２電源電圧振幅よりも小さい電圧振幅でオンに駆動されるかまたはオフに駆動され、前記第６Ａトランジスタは、オンに駆動され、
    前記第１Ｂトランジスタが前記出力信号を前記第２電源電位へ遷移させる期間で、前記第６Ａトランジスタは、前記第２電源電圧振幅よりも小さい電圧振幅でオンに駆動されるかまたはオフに駆動され、前記第７Ａトランジスタは、オンに駆動される、
    レベルシフト回路。
12. 基準電源電位と、前記基準電源電位よりも高電位である第１電源電位との間で遷移する第１電源電圧振幅の入力信号が入力され、前記基準電源電位と、前記第１電源電位よりも高電位である第２電源電位との間で遷移する第２電源電圧振幅の出力信号を出力ノードへ出力するレベルシフト回路であって、
    前記基準電源電位および前記第２電源電位が供給され、前記第１電源電圧振幅の前記入力信号を受けて、前記第１電源電圧振幅よりも大きく前記第２電源電圧振幅よりも小さい第１振幅の第１信号を出力する振幅増幅回路と、
    前記基準電源電位および前記第２電源電位が供給され、前記第１振幅の前記第１信号を受けて、前記第２電源電圧振幅の前記出力信号を出力するサブレベルシフト回路と、
    を有する、
    レベルシフト回路。
13. 請求項１２記載のレベルシフト回路において、
    前記振幅増幅回路は、
    第１ノードと前記基準電源電位との間に設けられ、前記入力信号によって駆動される第１導電型の第０Ａトランジスタと、
    前記第２電源電位と前記第１ノードとの間に設けられ、前記第０Ａトランジスタに流れる電流に応じた前記第１振幅の前記第１信号を前記第１ノードへ出力する負荷回路と、
    を有する、
    レベルシフト回路。
14. 請求項１３記載のレベルシフト回路において、
    前記サブレベルシフト回路は、
    前記第２電源電位と前記出力ノードとの間に設けられ、前記第１信号によって駆動される第２導電型の第１Ｂトランジスタと、
    前記出力ノードと前記基準電源電位との間に設けられ、前記出力信号の逆極性となる反転出力信号によって駆動される前記第１導電型の第１Ａトランジスタと、
    を有する、
    レベルシフト回路。
15. 請求項１３記載のレベルシフト回路において、
    前記振幅増幅回路は、さらに、前記第１ノードと前記第０Ａトランジスタとの間に設けられ、前記出力信号の前記基準電源電位への遷移に応じてオンに駆動され、前記第２電源電位への遷移に応じてオフに駆動されるスイッチを有する、
    レベルシフト回路。
16. 請求項１５記載のレベルシフト回路において、
    前記サブレベルシフト回路は、さらに、前記第１Ｂトランジスタと並列に結合され、前記反転出力信号によって駆動される前記第２導電型の第４Ｂトランジスタを有する、
    レベルシフト回路。
17. 請求項１４記載のレベルシフト回路において、
    前記サブレベルシフト回路は、さらに、前記第１Ａトランジスタと前記基準電源電位との間に設けられる前記第１導電型の第６Ａトランジスタを有し、
    前記第６Ａトランジスタは、前記第１Ｂトランジスタが前記出力信号を前記第２電源電位へ遷移させる期間で、前記第２電源電圧振幅よりも小さい電圧振幅でオンに駆動されるかまたはオフに駆動され、前記反転出力信号が前記第２電源電位へ遷移する期間でオンに駆動される、
    レベルシフト回路。
18. 請求項１７記載のレベルシフト回路において、
    前記第６Ａトランジスタは、前記第１ノードによって駆動される、
    レベルシフト回路。
19. 請求項１３記載のレベルシフト回路において、
    前記負荷回路は、第２導電型の第０Ｂトランジスタを有する、
    レベルシフト回路。
20. 基準電源電位と、前記基準電源電位よりも高電位である第１電源電位とが供給されて所定の処理を実行し、前記基準電源電位と前記第１電源電位との間で遷移する第１電源電圧振幅の信号を出力する内部ロジック回路と、
    前記基準電源電位と、前記第１電源電位よりも高電位である第２電源電位とが供給され、前記内部ロジック回路からの前記第１電源電圧振幅の入力信号を、前記基準電源電位と前記第２電源電位との間で遷移する第２電源電圧振幅の出力信号に変換するレベルシフト回路と、
    を備える半導体装置であって、
    前記レベルシフト回路は、
    前記入力信号として入力される入力ノードと、
    前記入力信号の逆極性となる反転入力信号が入力される反転入力ノードと、
    前記出力信号を出力する出力ノードと、
    前記出力信号の逆極性となる反転出力信号を出力する反転出力ノードと、
    第１ノードと前記基準電源電位との間に設けられ、前記入力信号によって駆動される第１導電型の第０Ａトランジスタと、
    前記第２電源電位と前記第１ノードとの間に設けられる第２導電型の第０Ｂトランジスタと、
    前記出力ノードと前記基準電源電位との間に設けられ、前記反転出力信号によって駆動される前記第１導電型の第１Ａトランジスタと、
    前記第２電源電位と前記出力ノードとの間に設けられ、前記第１ノードの信号によって駆動される前記第２導電型の第１Ｂトランジスタと、
    第２ノードと前記基準電源電位との間に設けられ、前記反転入力信号によって駆動される前記第１導電型の第３Ａトランジスタと、
    前記第２電源電位と前記第２ノードとの間に設けられる前記第２導電型の第３Ｂトランジスタと、
    前記反転出力ノードと前記基準電源電位との間に設けられ、前記出力信号によって駆動される前記第１導電型の第２Ａトランジスタと、
    前記第２電源電位と前記反転出力ノードとの間に設けられ、前記第２ノードの信号によって駆動される前記第２導電型の第２Ｂトランジスタと、
    を有し、
    前記第０Ｂトランジスタおよび前記第３Ｂトランジスタのそれぞれは、前記第２電源電圧振幅よりも小さい電圧振幅でオンに駆動される、
    半導体装置。

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