TW201813301A - 位準移位電路及半導體裝置 - Google Patents

Abstract

本發明之目的係提供一種可將進行位準移位動作之電源電位範圍擴大之位準移位電路及半導體裝置。 位準移位電路具有振幅放大電路AMPt1、AMPb1，及子位準移位電路SLSC1。振幅放大電路AMPt1、AMPb1被供給基準電源電位GND及外部電源電位VDD2，接收內部電源電壓振幅(VDD1(＜VDD2)振幅)之輸入信號(INT、INB)，輸出大於VDD1振幅且小於外部電源電壓振幅(VDD2振幅)之振幅的信號SND1、SND2。子位準移位電路SLSC1被供給基準電源電位GND及外部電源電位VDD2，接收信號SND1、SND2，輸出VDD2振幅之輸出信號(OUT、OUTB)。

Description

位準移位電路及半導體裝置

本發明係關於位準移位電路及半導體裝置，例如係關於具備將信號之電壓振幅自小振幅轉換成大振幅之位準移位電路及具備其之半導體裝置。

例如，於專利文獻1顯示用以使信號之下降時間與上升時間互相大致相等之位準轉換器。該位準轉換器包含：含有一對pMOS電晶體、與一對nMOS電晶體之基本電路部；及與該nMOS電晶體並聯連接之附加電路部。附加電路部包含nMOS電晶體，及選擇該nMOS電晶體之並聯連接狀態/並聯連接解除狀態之開關元件。 [先前技術文獻] [專利文獻] [專利文獻1]日本專利特開平07-154217號公報

[發明所欲解決之問題] 半導體裝置所使用之電晶體逐年朝細微化進展，主要於裝置內部使用之薄膜電晶體係考慮性能或功率密度之同時將其定標。伴隨此種製程之細微化/低消耗電力化，而薄膜電晶體(換言之，係內部電晶體)之電源電位(說明書中稱為內部電源電位)降低。另一方面，例如成與外部之介面用途之厚膜電晶體(換言之係外部電晶體)之電源電位(說明書中稱為外部電源電位)主要根據裝置間之介面規格而受限制，不論細微化皆不變。其結果，內部電源電位與外部電源電位之電位差有逐年擴大之傾向。 為了將具有此種內部電源電位之振幅位準之信號轉換成具有外部電源電位之振幅位準之信號，例如於半導體裝置設置如專利文獻1所示之位準移位電路。然而，於此種位準移位電路中，隨著內部電源電位與外部電源電位之電位差擴大，有難以於滿足特定性能之同時進行位準移位動作之情形。其結果，有可進行位準移位動作之電源電位範圍變小之虞。 後述之實施形態係鑑於此種狀況而完成者，其他問題與新穎特徵將由本說明書之記述及隨附圖式而明瞭。 [解決問題之技術手段] 一實施形態之位準移位電路被輸入於基準電源電位與高於基準電源電位之高電位即第1電源電位之間變遷之第1電源電壓振幅之輸入信號，將於基準電源電位與高於第1電源電位之高電位即第2電源電位之間變遷之第2電源電壓振幅之輸出信號輸出至輸出節點。該位準移位電路具有振幅放大電路及子位準移位電路。振幅放大電路被供給基準電源電位及第2電源電位，接收第1電源電壓振幅之輸入信號，輸出大於第1電源電壓振幅且小於第2電源電壓振幅之第1振幅之第1信號。子位準移位電路被供給基準電源電位及第2電源電位，接收第1振幅之第1信號，輸出第2電源電壓振幅之輸出信號。 [發明之效果] 根據上述一實施形態，可擴大可進行位準移位動作之電源電位範圍。

以下之實施形態中，為方便起見，於必要時分割成複數個部分或實施形態予以說明，但除特別明示之情形外，該等並非相互無關係者，而存在一者為另一者之一部分或全部之變化例、詳情、補充說明等關係。又，以下之實施形態中，當提及要素之數量等(包含個數、數值、量、範圍等)之情形時，除了特別明示之情形及原理上明顯限定為特定之數量之情形等以外，並非限定於該特定之數量者，可為特定數量以上或以下。 再者，以下之實施形態中，其構成要素(亦包含要素步驟等)除了特別明示之情形及原理上可認為明顯必須之情形等以外，當然不一定為必須者。同樣地，以下之實施形態中，當提及構成要素等之形狀、位置關係等時，除了特別明示之情形及原理上可認為明顯並非如此之情形等以外，且包含實質上與其形狀等近似或類似者等。此針對上述數值及範圍亦相同。 又，構成實施形態之各功能區塊之電路元件並未特別限制，但藉由眾所周知之CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)等積體電路技術，形成於如單結晶矽之半導體基板上。於實施形態中，作為MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣半導體場效應電晶體)之一例，係使用MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金屬氧化物半導體場效應電晶體)(簡稱為MOS電晶體)，但並非排除作為閘極絕緣膜之非氧化膜者。 又，於實施形態中，將n通道型MOS電晶體稱為NMOS電晶體，將p通道型MOS電晶體稱為PMOS電晶體。圖式中對於各MOS電晶體之基板電位之耦合並未特別明記，若MOS電晶體於可正常動作之範圍內，則其耦合方法未特別限制。代表性地，將NMOS電晶體及PMOS電晶體之基板電位一起耦合於源極電位。 以下，基於圖式詳細說明本發明之實施形態。另，用以說明實施形態之全部圖式中，對相同構件原則上附加相同符號，其重複說明予以省略。 (實施形態1) 《半導體裝置之構成》 圖1係顯示本發明之實施形態1之半導體裝置之構成例之概略圖。圖1係顯示半導體裝置全體之佈局構成例與形成於其一部分區域之電路例。圖1所示之半導體裝置係以1個半導體晶片CP構成，但並未特別限制，代表性地為微控制器(MCU：Micro Control Unit：微控制單元)等。於半導體晶片CP之外周部，配置成為與晶片外部之耦合端子之複數個焊墊PD。於半導體晶片CP之內部設置核心區域AR_CR，於核心區域AR_CR與複數個焊墊PD之配置區域之間設置IO(Input/Output：輸入/輸出)區域AR_IO。 於核心區域AR_CR，例如形成以CPU(Central Processing Unit：中央處理單元)或GPIO(General Purpose Input/Output：通用輸入/輸出)之各種暫存器等為代表之內部邏輯電路ILOG。內部邏輯電路ILOG被供給基準電源電位GND，與較其高電位之內部電源電位VDD1。於IO區域AR_IO形成變流器電路IV、位準移位電路LSC及驅動電路DV。對變流器電路IV供給基準電源電位GND與內部電源電位VDD1，對位準移位電路LSC及驅動電路DV供給基準電源電位GND及較內部電源電位VDD1高電位之外部電源電位VDD2。 內部邏輯電路ILOG執行特定處理，其中對位準移位電路LSC之輸入節點INT，輸出於基準電源電位GND與內部電源電位VDD1之間變遷之內部電源電壓振幅(說明書中稱為VDD1振幅)之輸入信號(INT)。變流器電路IV對位準移位電路LSC之反轉輸入節點INT輸出與輸入信號(INT)成相反極性之反轉輸入信號(INB)。 位準移位電路LSC將輸入節點INT或反轉輸入節點INB之VDD1振幅之輸入信號(INT)或反轉輸入信號(INB)轉換成於基準電源電位GND與外部電源電位VDD2之間變遷之外部電源電壓振幅(說明書中稱為VDD2振幅)之輸出信號(OUT)，並輸出至輸出節點OUT。驅動電路DV將該輸出信號(OUT)以特定之驅動能力輸出至焊墊PD。 雖未特別限制，但內部電源電位VDD1代表性為1.2 V等，外部電源電位VDD2代表性為3.3 V或5.0 V等。然而伴隨製程之細微化/低消耗電力化，內部電源電位VDD1例如以1.8 V→1.2 V→1.0 V→…等逐年降低。另一方面，外部電源電壓VDD2與細微化無關地，例如成為基於GPIO或I² C((Inter Integrated Circuit：內置積體電路)等之外部介面之樣式/規格之固定值。 《位準移位電路(比較例)之構成及問題點》 圖9係顯示成本發明之比較例之位準移位電路之構成例及主要動作例之電路圖。圖9所示之位準移位電路包含：輸入節點INT及反轉輸入節點INB、輸出節點OUT及反轉輸出節點OUTB、一對NMOS電晶體MN0'、MN1'、及一對PMOS電晶體MP0'、MP1'。對輸入節點INT及反轉輸入節點INB分別輸入輸入信號(INT)及與其成相反極性之反轉輸入信號(INB)，輸出節點OUT及反轉輸出節點OUTB分別輸出輸出信號(OUT)及與其成相反極性之反轉輸出信號(OUTB)。 NMOS電晶體MN0'設置於反轉輸出節點OUTB與基準電源電位GND之間，以輸入信號(INT)被驅動。NMOS電晶體MN1'設置於輸出節點OUT與基準電源電位GND之間，以反轉輸入信號(INB)被驅動。PMOS電晶體MP0'設置於外部電源電位VDD2與反轉輸出節點OUTB之間，以輸出信號(OUT)被驅動。PMOS電晶體MP1'設置於外部電源電位VDD2與輸出節點OUT之間，以反轉輸出信號(OUTB)被驅動。 圖10係定義說明書中使用之各信號之電位與各電晶體之動作狀態之圖。如圖10所示，於說明書中，將信號之電位為基準電源電位GND之情形稱為‘L’，將信號之電位為外部電源電位VDD2之情形稱為‘H’，將信號之電位為內部電源電位VDD1之情形稱為‘H1’。又，將PMOS電晶體之臨限值電壓設為Vtp，將信號電位為“VDD2-Vtp”之情形稱為‘Hd’。 例如，參照圖9，對各源極施加外部電源電位VDD2之各PMOS電晶體於對閘極施加‘Hd’之情形時(即，閘極/源極間電壓(稱為Vgs)為 ｜Vtp｜之情形)成為接通與斷開之交界狀態。又，各PMOS電晶體於對閘極施加‘Hd’～‘H’之情形時成為斷開狀態，於施加‘L’～‘Hd’之情形時成為接通狀態。另一方面，對源極施加基準電源電位GND之各NMOS電晶體於將臨限值電壓設為Vtn，對閘極施加Vtn之情形時(Vgs=Vtn之情形)成為接通與斷開之交界狀態，於施加‘L’～Vtn之情形時成為斷開狀態，於施加Vtn～‘H’之情形時成為接通狀態。 又，參照圖9，假定於外部電源電位VDD2與基準電源電位GND之間串聯耦合之PMOS電晶體(例如MP0')及NMOS電晶體(MN0')同時成接通之情形。將此時之PMOS電晶體之汲極/源極間電壓Vds設為Vdrop(｜Vtp｜＜Vdrop＜VDD2)，將“VDD2-Vdrop”稱為‘Ld’。即，‘Ld’電位係藉由PMOS電晶體與NMOS電晶體之驅動能力(接通電阻)之比率規定，為0＜Ld＜Hd。詳情於後敘述，但VREF為設定於0＜VREF＜Hd之範圍之固定電位，‘x’為可取得‘L’～‘H’之範圍之不定電位。 於圖9之上圖，顯示輸入節點INT為‘H1’，反轉輸入節點INB為‘L’之情形之穩定時之電路狀態。該情形時，NMOS電晶體MN0'及PMOS電晶體MP1'為接通，NMOS電晶體MN1'及PMOS電晶體MP0'為斷開。並且，輸出節點OUT成為‘H’，反轉輸出節點OUTB成為‘L’。 以該狀態為起點，於圖9之下圖，顯示輸入節點INT自‘H1’變遷至‘L’(反轉輸入節點INB自‘L’變遷至‘H1’)之情形之電路狀態。NMOS電晶體MN1'對應於反轉輸入節點INB之變遷而自斷開變遷至接通，NMOS電晶體MN0'對應於輸入節點INT之變遷而自接通變遷至斷開。 藉此，理想上NMOS電晶體MN1'將輸出節點OUT自‘H’變遷至小於‘Hd’之電位，藉此，將PMOS電晶體MP0'自斷開變遷至接通。若PMOS電晶體MP0'變遷至接通，則反轉輸出節點OUTB向‘H’變遷，PMOS電晶體MP1'向斷開變遷。NMOS電晶體MN1'伴隨該PMOS電晶體MP1'之變遷，而可容易將輸出節點OUT變遷至‘L’。 然而，實際上NMOS電晶體MN1'欲將輸出節點OUT自‘H’變遷至小於‘Hd’之電位時，藉由浮動狀態之反轉輸出節點OUTB，對PMOS電晶體MP1'之閘極施加‘L’。藉此，由於Vgs為VDD2位準，故PMOS電晶體MP1'以流動較大汲極/源極間電流(以下稱為Ids)之狀態成為接通。 此處，假設NMOS電晶體MN1'流動之Ids小於PMOS電晶體MP1'流動之Ids之情形時，NMOS電晶體MN1'可能難以將輸出節點OUT變遷至小於‘Hd’之電位。此處，電晶體之Ids依存於Vgs。NMOS電晶體MN1'之Vgs為VDD1位準，相對於此，PMOS電晶體MP1'之Vgs為VDD2位準。其結果，隨著外部電源電位VDD2與內部電源電位VDD1之電位差擴大(例如VDD1相對地降低)，輸出節點OUT難以變遷，其結果，有可進行位準移位動作之電源電位範圍受限制之虞。 圖11係進而具體說明圖9之位準移位電路之問題點之一例之圖。圖9中作為用以實現正常之位準移位動作之方法，列舉使NMOS電晶體(例如MN1')之驅動能力(換言之係電晶體尺寸)充分高於PMOS電晶體(MP1')之驅動能力之方法。圖11係顯示VDD2=5.0 V，將PMOS電晶體MP0'、MP1'之臨限值電壓設為1.0 V之情形時，NMOS電晶體MN1'相對於用以實現正常之位準移位動作(正常之輸出信號(OUT)之變遷)所需要之PMOS電晶體MP1'之尺寸比之一例之圖。 例如，內部電源電位VDD1(=NMOS電晶體MN1'之Vgs)為1.5 V之情形時，若將NMOS電晶體MN1'相對於PMOS電晶體MP1'規定為2.5倍以上之尺寸，則可實現正常之位準移位動作。另一方面，內部電源電位VDD1為1.0 V時，需要將NMOS電晶體MN1'規定為13倍以上之尺寸，為0.9 V、0.8 V時，需要分別規定為24倍以上、63倍以上。其結果，外部電源電位VDD2與內部電源電位VDD1之電位差愈擴大，愈可能發生電路面積之增大。 再者，若發生電路面積之增大，則亦對動作速度帶來影響。例如圖9中，於輸出節點OUT所見之電容中著眼於PMOS電晶體MP1'及NMOS電晶體MN1'之擴散電容(汲極電容)。內部電源電壓VDD1為1.5 V之情形之擴散電容係將PMOS電晶體MP1'與NMOS電晶體MN1'之尺寸合計，成為3.5(=1+2.5)，同樣，內部電源電壓VDD1為1.0 V之情形之擴散電容成為14(=1+13)。其結果，內部電源電壓VDD1為1.0 V之情形之擴散電容與內部電源電壓VDD1為1.5 V之情形相比成為4倍。 若容量如此增加，則有輸出信號(OUT)變遷時之充放電所需要之時間增大，動作速度降低之虞。又，作為謀求動作速度提高之方法，考慮增加驅動電流，但亦有該方法受制約之虞。具體而言，例如為了增加驅動電流，假定增大PMOS電晶體MP1'之電晶體尺寸之情形。該情形時，如上述，隨著外部電源電位VDD2與內部電源電位VDD1之電位差擴大，導致由NMOS電晶體MN1'附加更大之輸出電容，阻礙動作速度之提高。因此，為謀求利用驅動電流之動作速度之提高，需要使外部電源電位VDD2與內部電源電位VDD1之電位差某程度地小。 如上，於圖9之位準移位電路中，隨著外部電源電位VDD2與內部電源電位VDD1之電位差擴大(例如VDD1相對地降低)，而難以在滿足特定性能之同時進行位準移位動作。具體而言，例如難以在謀求電路面積之減低或動作速度之提高之同時，進行位準移位動作。其結果，於實際使用上之觀點，有可進行位準移位動作之電源電位範圍變小之虞。 《位準移位電路(實施形態1)之構成》 圖2A係顯示本發明之實施形態1之位準移位電路之構成例之電路圖。圖2A所示之位準移位電路除了與圖9之情形相同之輸入節點INT、反轉輸入節點INB、輸出節點OUT及反轉輸出節點OUTB以外，包含振幅放大電路AMPt1、AMPb1，及子位準移位電路SLSC1。對振幅放大電路AMPt1、AMPb1及子位準移位電路SLSC1同時供給基準電源電位GND及外部電源電位VDD2。 振幅放大電路AMPt1、AMPb1接收來自輸入節點INT及反轉輸入節點INB之VDD1振幅之輸入信號(INT)及反轉輸入信號(INB)，分別對節點ND1、ND2輸出大於VDD1振幅且小於VDD2振幅之電壓振幅之信號SND1、SND2。子位準移位電路SLSC1接收來自振幅放大電路AMPt1、AMPb1之信號SND1、SND2，對輸出節點OUT及反轉輸出節點OUTB輸出VDD2振幅之輸出信號(OUT)及反轉輸出信號(OUTB)。 具體而言，振幅放大電路AMPt1具有NMOS電晶體MN0及負荷電路LDt1。NMOS電晶體MN0係於節點ND1與基準電源電位GND之間設置汲極/源極路徑，藉由輸入信號(INT)驅動閘極。負荷電路LDt1設置於外部電源電位VDD2與節點ND1之間，將對應於流動於NMOS電晶體MN0之電流之信號SND1輸出至節點ND1。此處，負荷電路LDt1係於外部電源電位VDD2與節點ND1之間設置源極/汲極路徑，藉由利用節點ND1之信號SND1驅動閘極之PMOS電晶體MP0構成。 同樣地，振幅放大電路AMPb1具有NMOS電晶體MN3與負荷電路LDb1。NMOS電晶體MN3係於節點ND2與基準電源電位GND之間設置汲極/源極路徑，藉由反轉輸入信號(INB)驅動閘極。負荷電路LDb1係設置於外部電源電位VDD2與節點ND2之間，將對應於流動於NMOS電晶體MN3之電流之信號SND2輸出至節點ND2。此處，負荷電路LDb1係於外部電源電位VDD2與節點ND2之間設置源極/汲極路徑，藉由利用節點ND2之信號SND2驅動閘極之PMOS電晶體MP3構成。 子位準移位電路SLSC1具有一對NMOS電晶體MN1、MN2，及一對PMOS電晶體MP1、MP2。NMOS電晶體MN1係於輸出節點OUT與基準電源電位GND之間設置汲極/源極路徑，藉由反轉輸出信號(OUTB)驅動閘極。NMOS電晶體MN2係於反轉輸出節點OUTB與基準電源電位GND之間設置汲極/源極路徑，藉由輸出信號(OUT)驅動閘極。 PMOS電晶體MP1係於外部電源電位VDD2與輸出節點OUT之間設置源極/汲極路徑，藉由節點ND1之信號SND1驅動閘極。PMOS電晶體MP2係於外部電源電位VDD2與反轉輸出節點OUTB之間設置源極/汲極路徑，藉由節點ND2之信號SND2驅動閘極。 此處，子位準移位電路SLSC1與圖9之電路相比，包含如將一對NMOS電晶體與一對PMOS電晶體進行切換之構成。其結果，圖9之電路係以基準電源電位GND為基準而轉換信號之電壓振幅，與此相對，子位準移位電路SLSC1係以外部電源電位VDD2為基準而轉換信號之電壓振幅。除了此等差異以外，兩者之基本動作大致相同。 然而，作為較大不同點，子位準移位電路SLSC1與圖9之電路不同，列舉如下點：接受來自振幅放大電路AMPt1、AMPb1之大於VDD1振幅且小於VDD2振幅之電壓振幅之信號SND1、SND2，進行位準移位動作。又，作為振幅放大電路AMPt1、AMPb1之特徵，列舉如下點：PMOS電晶體MP0、MP3以小於VDD2振幅之電壓振幅被接通驅動。 《位準移位電路(實施形態1)之動作》 圖2B係顯示圖2A之穩定狀態之各節點及各電晶體之狀態例之電路圖，圖2C係顯示圖2A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。圖2D係將圖2A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖，圖2E係將伴隨與圖2D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖2D之變遷圖所示之各期間(時間)於狀態變遷之觀點上便於方便而被預先劃分，未必為相同長度。又，該變遷圖所使用之各電位之含義如圖10所示。此外，於該變遷圖中，將節點之電位上升狀態表示為“X↑”，將下降狀態表示為“X↓”。又，電晶體之狀態“[斷開]”表示並非完全“斷開”，而是接通與斷開之交界狀態。該等事項於圖2E之變遷圖，或以下之實施形態所使用之各變遷圖中亦相同。 首先，針對輸入節點INT自‘H1’(=VDD1)變遷至‘L’，對應於此，輸出節點OUT自‘H’(=VDD2)變遷至‘L’之情形進行說明。於圖2D之初始期間(時間=0)(換言之為穩定狀態)，各節點及各電晶體成為如圖2B所示之狀態。圖2D之“時間=0”及圖2B中，輸入節點INT為‘H1’，反轉輸入節點INB為‘L’。對應於此，NMOS電晶體MN0為接通，NMOS電晶體MN3為斷開。 節點ND1伴隨NMOS電晶體MN0之接通，而為‘Ld’(=VDD2-Vdrop)。Vdrop如圖10所述，於同時成為接通狀態之PMOS電晶體MP0及NMOS電晶體MN0之Ids平衡時，係施加於PMOS電晶體MP0之汲極/源極間減壓Vds(=Vgs)。PMOS電晶體MP1伴隨節點ND1之‘Ld’而為接通。 節點ND2伴隨NMOS電晶體MN3之斷開而為‘Hd’(=VDD2- ｜Vtp｜)。伴隨於此，PMOS電晶體MP3、MP2成為接通與斷開之交界狀態。輸出節點OUT為‘H’，反轉輸出節點OUTB為‘L’。伴隨於此，NMOS電晶體MN2為接通，MMOS電晶體MN1為斷開。 接著，針對圖2D之“時間=1～4”進行說明。與該“時間=1～4”大致對應期間之狀態變遷顯示於圖2C。若於圖2D之“時間=1”，輸入節點INT自‘H1’變遷至‘L’，則於“時間=2”，NMOS電晶體MN0自接通變遷至斷開。藉由NMOS電晶體MN0變遷至斷開，而節點ND1於“時間=3”以後自‘Ld’變遷至‘Hd’。與此對應，PMOS電晶體MP0、MP1自接通變遷至交界狀態。 另一方面，若於圖2D之“時間=1”，反轉輸入節點INB自‘L’變遷至‘H1’，則於“時間=2”，NMOS電晶體MN3自斷開變遷至接通。於該變遷之時點，節點ND2為‘Hd’，PMOS電晶體MP3之Vgs為Vtp。Vgs=Vtp時，PMOS電晶體MP3之Ids理想上為0。因此，“時間=3”以後，NMOS電晶體MN3即使伴隨Vgs=‘H1’(=VDD1)為Ids較小之狀態，亦可容易降低節點ND2之電位。 即，PMOS電晶體MP3並非如圖9之情形以VDD2振幅被接通驅動之電晶體，而是以小於VDD2振幅之電壓振幅被接通驅動之電晶體。其結果，NMOS電晶體MN3可較圖9之情形容易降低該PMOS電晶體MP3之汲極電位(節點ND2之電位)。 若節點ND2之電位下降，則PMOS電晶體MP3、MP2同時自交界狀態變遷至接通，節點ND2成為‘Ld’。又，PMOS電晶體MP2變遷至接通，從而反轉輸出節點OUTB自‘L’上升。但，於該時點，如圖2C所示，由於伴隨輸出節點OUT之‘H’(=VDD2)，NMOS電晶體MN2亦接通，故基於與圖9之情形相同之理由，反轉輸出節點OUTB之上升能力可能成為問題。 此處，圖9之情形時，於以VDD1振幅被接通驅動之NMOS電晶體MN1'，降低以VDD2振幅被接通驅動之PMOS電晶體MP1'之汲極電位。另一方面，圖2C之情形時，於以｜Vdrop｜振幅被接通驅動之PMOS電晶體MP2，提高以VDD2振幅被接通驅動之NMOS電晶體MN2之汲極電位。此時，振幅放大電路AMPb1擔負以下作用：將VDD1振幅之反轉輸入信號(INB)，放大至大於VDD1振幅且小於VDD2振幅之｜Vdrop｜振幅信號SND2後，輸出至子位準移位電路SLSC1。如此，將子位準移位電路SLSC1之輸入電壓振幅設為｜Vdrop｜振幅而非VDD1振幅，而可充分確保反轉輸出節點OUTB之上升能力。 若於圖2D之“時間=5”，反轉輸出節點OUTB自‘L’上升至Vtn以上，則於“時間=6”，NMOS電晶體MN1自斷開變遷至接通，輸出節點OUT自‘H’下降。若輸出節點OUT下降至未達Vtn，則於“時間=7”，NMOS電晶體MN2自接通變遷至斷開，伴隨於此，反轉輸出節點OUTB收斂至‘H’。又，於“時間=8”，輸出節點OUT經由接通狀態之NMOS電晶體MN1收斂至‘L’，於“時間=9”，輸入信號INT成為‘L’時之穩定狀態。 輸入信號INT為‘L’時之穩定狀態下，於圖2B中，成為切換呈對稱關係之單側狀態與另一單側狀態般之狀態。具體而言，成為分別切換為INT、OUT、ND1、MN0、MN1、MP0、MP1、與INB、OUTB、ND2、MN3、MN2、MP3、MP2般之狀態。又，於圖2E之“時間=10～19”，與圖2D之“時間=0～9”相反，顯示輸入節點INT自‘L’變遷至‘H1’之情形之變遷狀態。圖2E之變遷狀態亦相對於圖2D之變遷狀態，成為如切換呈對稱關係之單側狀態與另一單側狀態之狀態。 即，例如圖2E之輸入節點INT之狀態成為圖2D之反轉輸入節點INB之狀態，圖2E之反轉輸入節點INB之狀態成為圖2D之輸入節點INT之狀態。又，圖2E之NMOS電晶體MN0之狀態成為圖2D之NMOS電晶體MN3之狀態，圖2E之NMOS電晶體MN3之狀態成為圖2D之NMOS電晶體MN0之狀態。 《實施形態1之主要效果》 以上，於實施形態1中，與圖9之情形不同，使用以VDD1振幅被接通驅動之MOS電晶體(例如MN3)，使接通狀態的對向側之MOS電晶體(MP3)之汲極電位變遷時，可將該對向側之MOS電晶體之Vgs決定為小於｜VDD2｜之值。又，使用對向側之MOS電晶體(MP2)，使接通狀態的MOS電晶體(例如MN2)之汲極電位變遷時，可將該對向側之MOS電晶體Vgs決定為大於VDD1振幅之電壓振幅。 藉由該等，即使外部電源電位VDD2與內部電源電位VDD1之電位差擴大之情形時，亦可於滿足特定性能之同時進行位準移位。具體而言，例如圖2A之構成例與圖9之構成例中於相同電源電位範圍進行位準移位動作之情形時，於圖2A中，可將PMOS電晶體與NMOS電晶體之尺寸比設定為小於圖9之情形，謀求電路面積之減低，或寄生電容之減低(進而動作速度之提高)。又，圖9之構成例於可於某電源電位範圍實現某動作速度之情形時，圖2A之構成例可於大於圖9之電源電位範圍實現相同之動作速度。該等之結果，可擴大進行位準移位動作之電源電位範圍。 (實施形態2) 《位準移位電路(實施形態2)之構成》 圖3A係顯示本發明之實施形態2之位準移位電路之構成例之電路圖。圖3A所示之位準移位電路與圖2A之位準移位電路相比，振幅放大電路AMPt2、AMPb2內之負荷電路LDt2、LDb2之構成不同。與圖2A之情形相同，負荷電路LDt2係藉由於外部電源電位VDD2與節點ND1之間設有源極/汲極路徑之PMOS電晶體MP0構成，負荷電路LDb2係藉由於外部電源電位VDD2與節點ND2之間設有源極/汲極路徑之PMOS電晶體MP3構成。然而，PMOS電晶體MP0、MP3之各者與圖2A之情形不同，係藉由預設之固定電位VREF被接通驅動。 固定電位VREF係藉由未圖示之電位生成電路生成，如圖10所示，設定為0＜VREF＜(VDD2－｜Vtp｜)之範圍中之任一電位。此處，固定電位VREF與實施形態1之情形相同，主要擔負2個作用。第1個作用係將PMOS電晶體MP0、MP3之Ids規定為充分小之值(Ids≠0)，藉由NMOS電晶體MN0、MN3容易降低節點ND1、ND2之電位。 第2個作用係將信號SND1、SND2之電壓振幅規定為大於VDD1振幅且小於VDD2振幅之振幅。此時，子位準移位電路SLSC1之輸入電壓振幅較大為佳，故信號SND1、SND2之電壓振幅接近VDD2振幅較佳。由該觀點，固定電位VREF之值更接近圖10之“VDD2－｜Vtp｜”較佳。該情形時，PMOS電晶體MP0、MP3分別作為高電阻之定電流負荷發揮功能。 《位準移位電路(實施形態2)之動作》 圖3B係顯示圖3A之穩定狀態下各節點及各電晶體之狀態例之電路圖。圖3C係將圖3A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖，圖3D係伴隨與圖3C之相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 於圖3B及圖3C之“時間=0”，顯示輸入節點INT為‘H1’時之穩定狀態之各節點及各電晶體之狀態。圖3B之狀態與圖2B之狀態相比，不同點係：PMOS電晶體MP0、MP3藉由固定電位VREF被時常接通驅動之方面；伴隨於此，節點ND2並非‘Hd’而是‘H’之方面；及對應於該‘H’，PMOS電晶體MP2並非交界狀態而是成為斷開之方面。 雖有該等不同點，但圖3C及圖3D之狀態變遷基本上與上述圖2D及圖2E之狀態變遷相同。即，圖2D及圖2E中，若將PMOS電晶體MP0、MP3之狀態始終接通，並將‘Hd’之部位切換成‘H’，將“[斷開(OFF)]”之部位切換成“斷開”，則可獲得圖3C及圖3D之狀態變遷。 《實施形態2之主要效果》 以上，使用實施形態2之位準移位電路亦可獲得與實施形態1之情形相同之效果。再者，實施形態2之位準移位電路與實施形態1之情形相比，雖需要設置固定電位VREF之生成電路，但由於PMOS電晶體MP0、MP3之Vgs被固定，故理論上可將信號SND1、SND2之｜Vdrop｜振幅進而擴大。即，於實施形態1之構成中，由於PMOS電晶體MP0、MP3之 ｜Vdrop｜(=汲極/源極間電壓Vds)亦與Vgs相等，故隨著｜Vdrop｜擴大，而PMOS電晶體MP0、MP3之接通電阻降低，會阻礙｜Vdrop｜之擴大。於實施形態2之構成中，不會發生此種事態。 另，如由此等PMOS電晶體MP0、MP3之作用而判斷，PMOS電晶體MP0、MP3根據情形，亦可置換成高電阻元件等。又，以下各實施形態所示之位準移位電路就方便上包含實施形態1之負荷電路LDt1、LDb1，但亦可取代該負荷電路LDt1、LDb1，包含實施形態2之負荷電路LDt2、LDb2，或根據情形而包含高電阻元件等。 (實施形態3) 《位準移位電路(實施形態3)之構成》 圖4A係顯示本發明之實施形態3之位準移位電路之構成例之電路圖。圖4A所示之位準移位電路包含與圖2A之位準移位電路不同之振幅放大電路AMPt3、AMPb3。對振幅放大電路AMPt3追加NMOS電晶體MN4，對振幅放大電路AMPb3追加NMOS電晶體MN5。NMOS電晶體MN4係於節點ND1與NMOS電晶體MN0之間設置汲極/源極路徑，以反轉輸出信號(OUTB)驅動閘極。另一方面，NMOS電晶體MN5係於節點ND2與NMOS電晶體MN3之間設置汲極/源極路徑，以輸出信號(OUT)驅動閘極。 此處，NMOS電晶體MN4、MN5擔負降低於振幅放大電路AMPt3、AMPb3產生之消耗電力之作用。即，於上述圖2A或圖3A之各振幅放大電路中，於穩定狀態產生貫通電流。作為具體例，於圖2A之振幅放大電路AMPt1中，於輸入節點INT成為‘H1’之穩定狀態下產生貫通電流。NMOS電晶體MN4、MN5作為防止該穩定狀態下之貫通電流之開關發揮功能。 將NMOS電晶體MN4視作開關之情形時，該開關對應於反轉輸出信號(OUTB)向‘H’之變遷，或輸出信號(OUT)向‘L’之變遷，而被接通控制。同樣地，將NMOS電晶體MN5視作開關之情形時，該開關對應於輸出信號(OUT)向‘H’之變遷，或反轉輸出信號(OUTB)向‘L’之變遷，而被接通控制。 另，若將極性整合，則根據情形，亦可將NMOS電晶體MN4、MN5分別置換成PMOS電晶體。例如，將NMOS電晶體MN4置換成PMOS電晶體之情形時，只要以輸出信號(OUT)驅動該PMOS電晶體之閘極即可。然而，該情形時，例如由於NMOS電晶體MN0與該PMOS電晶體無法同時將接通情形之節點ND1之電位設為｜Vtp｜以下，故該觀點下，使用NMOS電晶體較佳。 《位準移位電路(實施形態3)之動作例》 圖4B係顯示圖4A之穩定狀態之各節點及各電晶體之狀態例之電路圖，圖4C係顯示圖4A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。圖4D係將圖4A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。圖4E係將伴隨與圖4D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 於圖4D之初始期間(時間=0)(換言之係穩定狀態)，如圖4B所示，輸入節點INT為‘H1’，反轉輸入節點INB為‘L’。對應於此，NMOS電晶體MN0為接通，NMOS電晶體MN3為斷開。又，輸出節點OUT為‘H’，反轉輸出節點OUTB為‘L’。對應於此，NMOS電晶體MN2、MN5為接通，NMOS電晶體MN1、MN4為斷開。節點ND3伴隨NMOS電晶體MN0之接通及NMOS電晶體MN4之斷開，為‘L’。節點ND4伴隨NMOS電晶體MN5之接通，為‘Hd’。 此處，節點ND4之‘Hd’嚴格而言，成為依存於Vtp與Vtn之大小關係之電位。即，‘Hd’於Vtp＞Vtn之情形時，如圖10為“VDD2-Vtp”，於Vtp＜Vtn之情形時，成為“VDD2-Vtn”。然而，節點ND4之‘Hd’未輸入於圖4A中之任一MOS電晶體之閘極，因此Vtp與Vtn之大小關係為任一者，對動作皆無影響。 節點ND1伴隨NMOS電晶體MN4之斷開而為‘Hd’。伴隨於此，PMOS電晶體MP0、MP1同時成為交界狀態。節點ND2亦伴隨NMOS電晶體MN3之斷開，為‘Hd’。伴隨於此，PMOS電晶體MP2、MP3亦同時成為交界狀態。 接著，針對圖4D之“時間=1～4”進行說明。與該“時間=1～4”大致對應期間之狀態變遷顯示於圖4C之上圖。若於“時間=1”，輸入節點INT自‘H1’變遷至‘L’，則於“時間=2”，NMOS電晶體MN0自接通變遷至斷開。此時，NMOS電晶體MN4為斷開，故節點ND3維持‘L’。 另一方面，若於“時間=1”，反轉輸入節點INB自‘L’變遷至‘H1’，則於“時間=2”，NMOS電晶體MN3自斷開變遷至接通。於該NMOS電晶體MN3變遷至接通之時點，節點ND2為‘Hd’，NMOS電晶體MN5為接通。因此，NMOS電晶體MN3與實施形態1之情形相同，可經由NMOS電晶體MN5充分降低節點ND2之電位。 若節點ND2、ND4之電位自‘Hd’變遷至‘Ld’，則PMOS電晶體MP2、MP3自交界狀態變遷至接通。此時，PMOS電晶體MP2與實施形態1之情形相同，以大於VDD1振幅之｜Vdrop｜被接通驅動，因此可充分提高反轉輸出節點OUTB之電位。 接著，針對圖4D之“時間=5～8”進行說明。與該“時間=5～8”大致對應期間之狀態變遷顯示於圖4C之下圖。若於“時間=5”，反轉輸出節點OUTB自‘L’上升，其電位變為Vtn以上，則於“時間=6”，NMOS電晶體MN1自斷開變遷至接通，輸出節點OUT亦自‘H’下降。又，與“時間=6”之NMOS電晶體MN1之變遷時序相同之時序下，NMOS電晶體MN4亦自斷開變遷至接通。 此處，將NMOS電晶體MN4變遷至接通之理由係：與貫通電流無關，無需將輸入信號INT自‘L’變遷至‘H1’時之NMOS電晶體MN4之狀態，設為與以“時間=1～4”說明之NMOS電晶體MN5相同之狀態。即，NMOS電晶體MN0成為斷開之穩定狀態下，NMOM電晶體MN4需要接通，否則NMOS電晶體MN0自斷開變遷至接通時，將無法降低節點ND1之電位。 若NMOS電晶體MN4變遷至接通，則節點ND3與節點ND1導通。於該導通之時點，由於節點ND1為‘Hd’，節點ND3為‘L’，故節點ND3之電位上升，節點ND1之電位暫時下降。伴隨該節點ND1之電位之下降，PMOS電晶體MP0、MP1亦暫時自交界狀態變遷至接通。其結果，有PMOS電晶體MP1因NMOS電晶體MN1而妨礙輸出節點OUT之降低動作之虞。 然而，節點ND1之電位僅降低相當於節點ND3之充電電荷之量，故其降低幅度十分小。又，由於節點ND1之電位自‘Hd’暫時下降後，再次回復至‘Hd’，故其降低時間亦十分短。因此，即使於該暫時期間，亦可維持NMOS電晶體MN1之Ids大於PMOS電晶體MP1之Ids之狀態，輸出節點OUT之降低動作之妨礙不會成為大問題。 若於“時間=7”，輸出節點OUT較Vth更降低，則NMOS電晶體MN2自接通變遷至斷開，反轉輸出節點OUTB收斂至‘H’。又，於輸出節點OUT較Vth更降低之時序，NMOS電晶體MN5亦自接通變遷至斷開。其結果，節點ND2與節點ND4被切斷，振幅放大電路AMPb3之貫通電流亦被切斷。其後，於“時間=8”，輸出節點OUT收斂至‘L’，輸出節點OUT及反轉輸出節點OUTB之變遷動作結束。 又，對應於“時間=7”之NMOS電晶體MN5之斷開，於“時間=8”，節點ND4伴隨NMOS電晶體MN3之接通，而自‘Ld’變遷至‘L’，節點ND2自‘Ld’變遷至‘Hd’。PMOS電晶體MP2、MP3伴隨該節點ND2之變遷，而自接通變遷至交界狀態。此處，由於NMOS電晶體MN2為斷開，故即使PMOS電晶體MP2變遷至交界狀態，亦維持反轉輸出節點OUTB之‘H’。 經過該等變遷，於“時間=9”，輸入信號INT成為‘L’時之穩定狀態。於輸入信號INT為‘L’時之穩定狀態，與實施形態1之情形相同，於圖4B中，成為可切換呈對稱關係之單側狀態與另一單側狀態之狀態。此時，此次追加之NMOS電晶體MN4之狀態被切換成NMOS電晶體MN5之狀態。又，於圖4E之“時間=10～19”，與圖4D之“時間=0～9”相反，顯示輸入節點INT自‘L’變遷至‘H1’之情形之變遷狀態。圖4E之變遷狀態亦相對於圖4D之變遷狀態，成為如切換呈對稱關係之單側之狀態與另一單側之狀態之狀態。 《實施形態3之主要效果》 如上，實施形態3之位準移位電路包含進行如下動作之開關。首先，於穩定狀態下，與接通狀態之輸入電晶體(例如圖4B之MN0)耦合之開關(MN4)成為斷開，與斷開狀態之輸入電晶體(MN3)耦合之開關(MN5)成為接通。並且，若斷開狀態之輸入電晶體(MN3)變遷至接通，則與其耦合之開關(MN5)於其後輸出信號(OUT、OUTB)變遷之階段變遷至斷開。另一方面，若接通狀態之輸入電晶體(MN0)變遷至斷開，則與其耦合之開關(MN4)於其後輸出信號(OUT、OUTB)變遷之階段變遷至接通。 藉由使用包含此等開關之位準移位電路，而獲得與實施形態1之情形相同之效果，此外可減低穩定狀態之消耗電力。藉此，減低內部電源電位VDD1，從而可減低圖1之內部邏輯電路ILOG之消耗電力，且於位準移位電路中，亦可以低消耗電力進行特定性能之位準移位動作。 (實施形態4) 《位準移位電路(實施形態4)之構成》 圖5A係顯示本發明之實施形態4之位準移位電路之構成例之電路圖。圖5A所示之位準移位電路包含與圖4A之位準移位電路不同之子位準移位電路SLSC2。對子位準移位電路SLSC2追加PMOS電晶體MP4、MP5。PMOS電晶體MP4與PMOS電晶體MP1並聯耦合，藉由反轉輸出信號(OUTB)驅動閘極。PMOS電晶體MP5與PMOS電晶體MP2並聯耦合，藉由輸出信號(OUT)驅動閘極。 又，PMOS電晶體MP4構成NMOS電晶體MN1與CMOS變流器電路，接收反轉輸出信號(OUTB)，輸出輸出信號(OUT)。另一方面，PMOS電晶體MP5構成NMOS電晶體MN2與CMOS變流器電路，接收輸出信號(OUT)，輸出反轉輸出信號(OUTB)。 此處，於上述實施形態3之構成中，有動作狀態變為不穩定之情形。具體而言，例如於穩定狀態下，如圖4B所示，將輸出節點OUT之‘H’以交界狀態之PMOS電晶體MP1與斷開狀態之NMOS電晶體MN1保持，以接近浮動之形態保持。其結果，有無法充分確保輸出節點OUT(反轉輸出節點OUTB)之電位穩定性之虞。 又，例如於變遷期間，如圖4C所示，PMOS電晶體MP2自交界狀態變遷至斷開，自斷開變遷至交界狀態，主要於該接通期間，將反轉輸出節點OUTB變遷至‘H’。此處，假定該接通期間變短(例如若輸出節點OUT變遷至‘L’變快)，則有反轉輸出節點OUTB變遷至‘H’需要時間之虞。因此，設置PMOS電晶體MP4、MP5。 《位準移位電路(實施形態4)之動作》 圖5B係顯示圖5A之穩定狀態之各節點及各電晶體之狀態例之電路圖。圖5C係將圖5A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。圖5D係將伴隨與圖5C相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 於圖5B及圖5C之“時間=0”，顯示輸入節點INT為‘H1’時之穩定狀態之各節點及各電晶體之狀態。圖5B之狀態與圖4B之狀態相比，追加之PMOS電晶體MP4為接通之方面，與追加之PMOS電晶體MP5為斷開之方面不同。又，圖5C及圖5D所示之狀態變遷亦除了追加PMOS電晶體MP4、MP5之狀態之方面以外，與圖4D及圖4E所示之狀態變遷相同。 若簡單說明，則於圖5D之“時間=1～4”，與圖4D之“時間=1～4”及圖4C之上圖之情形相同，反轉輸出節點OUTB上升。對應於此，於圖5C之“時間=6”，NMOS電晶體MN1自斷開變遷至接通，相反地，PMOS電晶體MP4自接通變遷至斷開。其結果，輸出節點OUT經由NMOS電晶體MN1下降。 若輸出節點OUT下降，則於圖5C之“時間=7”，NMOS電晶體MN2自接通變遷至斷開，相反地，PMOS電晶體MP5自斷開變遷至接通。其結果，反轉輸出節點OUTB除了已為接通之PMOS電晶體MP2外，亦經由PMOS電晶體MP5上升，收斂至‘H’。因此，其後，與圖4C之下圖之情形相同，即使於圖5C之“時間=8”，PMOS電晶體MP2自接通變遷至交界狀態之情形時，亦藉由PMOS電晶體MP5，穩定地保持反轉輸出節點OUTB之‘H’。 《實施形態4之主要效果》 以上，藉由使用實施形態4之位準移位電路，而獲得與實施形態3之情形相同之效果，此外，與實施形態3之情形相比可使動作狀態穩定化。具體而言，例如於穩定狀態下，可以PMOS電晶體MP4或PMOS電晶體MP5，穩定地保持輸出節點OUT或反轉輸出節點之‘H’。 又，NMOS電晶體MN1、MN2及PMOS電晶體MP4、MP5，要言之，係作為CMOS型感測放大器電路發揮功能。因此，例如於圖5B中，反轉輸出節點INB變遷至‘H1’之情形時，若PMOS電晶體MP2將NMOS電晶體MN1暫時接通驅動，則藉由感測放大器電路之作用，輸出節點OUT及反轉輸出節點OUTB分別迅速且穩定地變遷至‘L’及‘H’。 (實施形態5) 《位準移位電路(實施形態5)之構成》 圖6A係顯示本發明之實施形態5之位準移位電路之構成例之電路圖。圖6A所示之位準移位電路包含與圖5A之位準移位電路不同之振幅放大電路AMPt4、AMPb4。對振幅放大電路AMPt4追加PMOS電晶體MP6及延遲電路DLY0，對振幅放大電路AMPb4追加PMOS電晶體MP7及延遲電路DLY1。 對延遲電路DLY0、DLY1供給外部電源電位VDD2及基準電源電位GND。延遲電路DLY0、DLY1輸出使輸出信號(OUT)延遲之控制信號(節點ND6之信號)，及與該控制信號成相反極性之反轉控制信號(節點ND5之信號)。於該例中，設置輸出使反轉輸出信號(OUTB)延遲之反轉控制信號(節點ND5之信號)之延遲電路DLY0，與輸出使輸出信號(OUT)延遲之控制信號(節點ND6之信號)之延遲電路DLY1。將延遲電路DLY0、DLY1代表性地藉由複數段CMOS變流器電路等構成。然而，延遲電路並非特別限定於此種構成，只要為可輸出VDD2振幅之控制信號及反轉控制信號之構成即可。 PMOS電晶體MP6與PMOS電晶體MP0並聯耦合，藉由反轉控制信號(節點ND5之信號)驅動閘極。PMOS電晶體MP7與PMOS電晶體MP3並聯耦合，藉由控制信號(節點ND6之信號)驅動閘極。延遲電路DLY0擔負如下之作用：接收NMOS電晶體MN4向接通或斷開之變遷，於經過特定期間後將PMOS電晶體MP6變遷至斷開或接通。同樣地，延遲電路DLY1擔負如下之作用：接收NMOS電晶體MN5向接通或斷開之變遷，於經過特定期間後將PMOS電晶體MP7變遷至斷開或接通。 《位準移位電路(實施形態5)之動作》 圖6B係顯示圖6A之穩定狀態之各節點及各電晶體之狀態例之電路圖。圖6C係顯示圖6A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。圖6D係顯示繼圖6C之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。圖6E係將圖6A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。圖6F係將伴隨與圖6E相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 於圖6E之初始期間(時間=0)(換言之係穩定狀態)，如圖6B所示，輸入節點INT為‘H1’，反轉輸入節點INB為‘L’，輸出節點OUT為‘H’，反轉輸出節點OUTB為‘L’。對應於此，與圖5B之情形相同，NMOS電晶體MN0、MN2、MN5為接通，NMOS電晶體MN3、MN1、MN4為斷開，PMOS電晶體MP4為接通，PMOS電晶體MP5為斷開。再者，此處，追加之PMOS電晶體MP6伴隨節點ND5之‘L’成為接通，追加之PMOS電晶體MP7伴隨節點ND6之‘H’成為斷開。 伴隨該接通狀態之PMOS電晶體MP6與斷開狀態之NMOS電晶體MN4，節點ND1成為‘H’，PMOS電晶體MP0、MP1與圖5B之情形不同，並非交界狀態而成為斷開。另一方面，由於PMOS電晶體MP7為斷開，故節點ND2與圖5B之情形相同，成為‘Hd’，PMOS電晶體MP2、MP3成為交界狀態。又，與圖5B之情形相同地，節點ND3為‘L’，節點ND4為‘Hd’。 接著，針對圖6E之“時間=1～4”進行說明。與該“時間=1～4”大致對應期間之狀態變遷顯示於圖6C之上圖。若於“時間=1”，輸入節點INT自‘H1’變遷至‘L’，則於“時間=2”，NMOS電晶體MN0自接通變遷至斷開。此時，NMOS電晶體MN4為斷開，故節點ND3維持‘L’，節點ND1經由接通狀態之PMOS電晶體MP6維持‘H’。 另一方面，若於“時間=1”，反轉輸入節點INB自‘L’變遷至‘H1’，則NMOS電晶體MN3於“時間=2”，自斷開變遷至接通。於該NMOS電晶體MN3變遷至接通之時間，節點ND2為‘Hd’，NMOS電晶體MN5為接通。再者，PMOS電晶體MP7為斷開。因此，NMOS電晶體MN3與實施形態1之情形相同地，可經由NMOS電晶體MN5，充分降低節點ND2之電位。 若節點ND2、ND4之電位自‘Hd’變遷至‘Ld’，則PMOS電晶體MP2、MP3自交界狀態變遷至接通。此時，PMOS電晶體MP2與實施形態1之情形相同地，以大於VDD1振幅之｜Vdrop｜振幅被接通驅動，故可充分提高反轉輸出節點OUTB之電位。 接著，針對圖6E之“時間=5～8”進行說明。與該“時間=5～8”大致對應期間之狀態變遷顯示於圖6C之下圖。於“時間=5”，反轉輸出節點OUTB自‘L’上升，超過Vtn以及‘Hd’而上升。對應於此，於“時間=6”，NMOS電晶體MN1自斷開變遷至接通，且PMOS電晶體MP4自接通變遷至斷開，輸出節點OUT自‘H’下降。又，與“時間=6”之NMOS電晶體MN1之變遷時序相同之時序下，NMOS電晶體MN4亦自斷開變遷至接通。 若NMOS電晶體MN4變遷至接通，則節點ND3與節點ND1導通。於該導通之時點，節點ND1為‘H’，節點ND3為‘L’，因此節點ND3之電位上升。然而此處，與上述圖4C之下圖之情形不同，節點ND1伴隨PMOS電晶體MP6之接通而維持‘H’。藉此，可防止如圖4C之下圖所示之節點ND1之電位之暫時下降，可防止PMOS電晶體MP0、MP1之暫時接通(即，發生對輸出節點OUT下降動作之阻礙)。 若於“時間=7”，輸出節點OUT經過‘Hd’更下降至低於Vtn，則PMOS電晶體MP5自斷開變遷至接通，且NMOS電晶體MN2自接通變遷至斷開。其結果，反轉輸出節點OUTB收斂至‘H’。又，於輸出節點OUT更下降至低於Vtn之時序，NMOS電晶體MN5亦自接通變遷至斷開。其結果，將節點ND2與節點ND4切斷，亦將振幅放大電路AMPb4之貫通電流切斷。其後，於“時間=8”，輸出節點OUT收斂至‘L’，輸出節點OUT及反轉輸出節點OUTB之變遷動作結束。 又，對應於“時間=7”之NMOS電晶體MN5之斷開，於“時間=8”，節點ND4伴隨NMOS電晶體MN3之接通，自‘Ld’變遷至‘L’，節點ND2自‘Ld’變遷至‘Hd’。PMOS電晶體MP2、MP3伴隨該節點ND2之變遷，而自接通變遷至交界狀態。此處，由於PMOS電晶體MP5為接通，NMOS電晶體MN2為斷開，故即使PMOS電晶體MP2變遷至交界狀態，亦維持反轉輸出節點OUTB之‘H’。 接著，針對圖6E之“時間=8、9”進行說明。與該“時間=8、9”大致對應期間之狀態變遷顯示於圖6D。圖6D之上圖係顯示圖6C之下圖之最終狀態。以該狀態為起點，於圖6D之下圖，PMOS電晶體MP6經由延遲電路DLY0自接通變遷至斷開(“時間=8”)，PMOS電晶體MP7經由延遲電路DLY1自斷開變遷至接通(“時間=9”)。 若PMOS電晶體MP6變遷至斷開，則節點ND1成為浮動，仍保持‘H’或因洩漏等而下降至‘Hd’。若下降至‘Hd’，則PMOS電晶體MP0、MP1自斷開變遷至交界狀態，因此節點ND1不會下降至低於‘Hd’。於圖6E之“時間=8”，節點ND1成為‘Hd’，但即使並非‘Hd’而為‘H’，亦不會對動作產生特別影響。即，其係例如於圖6D之下圖中，於其後輸入節點INT變遷至‘H1’之時點，成為NMOS電晶體MN0之負荷電路之PMOS電晶體MP0為交界狀態抑或斷開之差異。無論為任一者，NMOS電晶體MN0皆可容易降低節點ND1之電位。 另一方面，若PMOS電晶體MP7變遷至接通，則於“時間=9”，節點ND2自‘Hd’變遷至‘H’。對應於此，PMOS電晶體MP2、MP3自交界狀態變遷至斷開。經過該等變遷，於“時間=10”，成為輸入信號INT為‘L’時之穩定狀態。成為該圖6D之最終狀態之穩定狀態與圖6B所示之穩定狀態為對稱關係。 於圖6F之“時間=11～21”，與圖6E之“時間=0～10”相反，顯示輸入節點INT自‘L’變遷至‘H1’之情形之變遷狀態。圖6F之變遷狀態與至此為止之實施形態相同地，成為如將對於圖6E之變遷狀態於呈對稱關係之單側之狀態，與另一單側之狀態切換之狀態。此時，此次追加之節點ND5及PMOS電晶體MP6之狀態被切換成節點ND6及PMOS電晶體MP7之狀態。 《實施形態5之主要效果》 於上述各實施形態1～4中，需要將PMOS電晶體MP0、MP3之驅動能力規定為某程度地低(換言之，將接通電阻設定為某程度地大)。其理由係如實施形態1等所述，使利用NMOS電晶體MN0、MN3降低節點ND1、ND2之電位變得容易，又，將節點ND1、ND2之電壓振幅規定為大於VDD1振幅之振幅。 然而，作為其副作用，有節點ND1、ND2之電位自較低狀態回復至‘Hd’時需要時間之虞。作為一例，假設如下之情形：伴隨高速之輸入信號(INB)，於圖4C之下圖中，節點ND2自‘Ld’回復至‘Hd’前(伴隨於此，PMOS電晶體MP2為接通狀態)，輸入節點INT變遷至‘H1’。於該情形時，由於反轉輸出節點OUTB向‘L’之變遷延遲，故動作狀態變得不穩定，例如，有產生依存於輸入信號(INT)之資料圖形之抖動等情形。 因此，若使用實施形態5之位準移位電路，則如圖6D之下圖所示，輸出信號(OUT)變遷後，可藉由VDD2振幅之PMOS電晶體MP7，將節點ND2高速地返回至‘H’。又，如圖6C之下圖所述，亦可藉由延遲電路DLY0及PMOS電晶體MP6，防止節點ND1之電位之暫時下降。 再者，亦可藉由延遲電路DLY1，例如以圖6C之上圖之狀態，確實防止如PMOS電晶體MP7成接通般之事態。即，無延遲電路DLY1之情形時，對應於輸出信號(OUT)，於PMOS電晶體MP7接通後，NMOS電晶體MN5有斷開之可能性。如此一來，於兩個電晶體(MN5、MP7)接通期間，NMOS電晶體MN3所致之節點ND2之電位下降動作受到大程度阻礙。另一方面，若設置延遲電路DLY1，則NMOS電晶體MN3進行下降動作時之負荷電路成為經常只有PMOS電晶體MP3。 如上，藉由使用實施形態5之位準移位電路，除了可獲得與實施形態4之情形相同之效果以外，與實施形態4之情形相比，可使動作狀態進而穩定化。作為其結果，尤其可謀求動作速度之提高。 (實施形態6) 《位準移位電路(實施形態6)之構成》 圖7A係顯示本發明之實施形態6之位準移位電路之構成例之電路圖。圖7A所示之位準移位電路包含與圖6A之位準移位電路不同之子位準移位電路SLSC3。對子位準移位電路SLSC3追加NMOS電晶體MN6、MN7。NMOS電晶體MN6於NMOS電晶體MN1與基準電源電位GND之間設置汲極/源極路徑，NMOS電晶體MN7於NMOS電晶體MN2與基準電源電位GND之間設置汲極/源極路徑。 此處，於上述實施形態1～5中，例如於圖6C之上圖，PMOS電晶體MP2提高反轉輸出節點OUTB之電位時，NMOS電晶體MN2以VDD2振幅被接通驅動。如上述，由於PMOS電晶體MP2係以大於VDD1振幅之電壓振幅被接通驅動，故可充分提高反轉輸出節點OUTB之電位。但此時，若加上降低NMOS電晶體MN2之驅動能力，則可進而容易提高反轉輸出節點OUTB之電位。因此，設置NMOS電晶體MN6、MN7。 於圖7A之例中，NMOS電晶體MN6藉由節點ND1驅動閘極，NMOS電晶體MN7藉由節點ND2驅動閘極。藉此，概略而言，於PMOS電晶體MP2使反轉輸出信號(OUTB)變遷至外部電源電位VDD2之期間，NMOS電晶體MN7以小於VDD2振幅之電壓振幅被接通驅動或被斷開驅動，NMOS電晶體MN6被接通驅動。相反地，於PMOS電晶體MP1使輸出信號(OUT)變遷至外部電源電位VDD2之期間，NMOS電晶體MN6以小於外部電源電位VDD2之電壓振幅被接通驅動或被斷開驅動，NMOS電晶體MN7被接通驅動。 《位準移位電路(實施形態6)之動作》 圖7B係顯示圖7A之穩定狀態之各節點及各電晶體之狀態例之電路圖，圖7C係顯示圖7A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。圖7D係將圖7A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖，圖7E係將伴隨與圖7D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 於圖7B及圖7D之“時間=0”，顯示輸入節點INT為‘H1’之情形之穩定狀態。圖7B之狀態與圖6B之狀態相同，成為對其加入NMOS電晶體MN6、MN7之狀態，與節點ND7、ND8之狀態者。節點ND7係NMOS電晶體MN1與NMOS電晶體MN6之耦合節點，節點ND8係NMOS電晶體MN2與NMOS電晶體MN7之耦合節點。 如圖7B所示，NMOS電晶體MN6伴隨節點ND1之‘H’，以VDD2振幅被接通驅動。另一方面，NMOS電晶體MN7伴隨節點ND2之‘Hd’，以“VDD2－｜Vtp｜”振幅被接通驅動。又，節點ND7、ND8同時為‘L’。該狀態之電路與NMOS電晶體MN1、MN2之源極直接耦合於基準電源電位GND之實施形態5之電路大致等效。因此，只要節點ND1、ND2之狀態不變，則圖7A之電路與圖6A之電路同樣地動作。 接著，針對圖7D之“時間=1～4”進行說明。與該“時間=1～4”大致對應之期間之狀態變遷顯示於圖7C之上圖。圖7D之“時間=1～4”及圖7C之上圖所示之狀態變遷除了加入NMOS電晶體MN6、MN7及節點ND7、ND8之狀態以外，與圖6E之“時間=1～4”及圖6C之上圖所示之狀態變遷大致相同。首先，關於NMOS電晶體MN6及節點ND7，即使輸入節點INT於“時間=1”自‘H1’變遷至‘L’，節點ND1亦仍保持維持在‘H’狀態，故不自圖7B之穩定狀態變化。 另一方面，關於NMOS電晶體MN7及節點ND8，若反轉輸入節點INB於“時間=1”自‘L’變遷至‘H1’，則節點ND2與圖6C之上圖之情形相同，於“時間=3、4”自‘Hd’變遷至‘Ld’。伴隨於此，NMOS電晶體MN7接通狀態減弱，根據情形而成為斷開。圖7D中，將較弱之接通狀態以“ON_W”表示。藉由該NMOS電晶體MN7，將節點ND8之電位自‘L’提高，接通狀態之NMOS電晶體MN2之輸入電壓振幅(=Vgs)變得小於VDD2振幅。其結果，接通狀態之PMOS電晶體MP2可容易提高反轉輸出節點OUTB之電位。 接著，針對圖7D之“時間=5～8”進行說明。與該“時間=5～8”大致對應之期間之狀態變遷顯示於圖7C之下圖。圖7D之“時間=5～8”及圖7C之下圖所示之狀態變遷亦除了加入NMOS電晶體MN6、MN7及節點ND7、ND8之狀態以外，與圖6E之“時間=5～8”及圖6C之下圖所示之狀態變遷大致相同。首先，關於NMOS電晶體MN6及節點ND7，由於節點ND1依舊維持‘H’，故NMOS電晶體MN6及節點ND7之狀態亦不自圖7C之狀態變化。 另一方面，關於NMOS電晶體MN7及節點ND8，與圖6C之下圖之情形相同，若NMOS電晶體MN5於“時間=7”自接通變遷至斷開，則節點ND2於“時間=8”自‘Ld’變遷至‘Hd’。伴隨於此，NMOS電晶體MN7自較弱之接通狀態或自斷開變遷至接通，節點ND8之電位自上升狀態變遷至‘L’。即，於該階段下，PMOS電晶體MP2已結束提高反轉輸出節點OUTB之電位之作用，因此，藉由節點ND2，PMOS電晶體MP2回復至交界狀態，與此連動，NMOS電晶體MN7亦回復至接通。 其後，與圖6D之情形相同，PMOS電晶體MP6成為斷開，節點ND1自‘H’變遷至‘Hd’。又，PMOS電晶體MP7成為接通，節點ND2自‘Hd’變遷至‘H’。伴隨於此，NMOS電晶體MN6、MN7之接通強度稍微變動，但依舊保持較強之接通狀態。 於圖7E之“時間=11～21”，與圖7D之“時間=0～10”相反，顯示輸入節點INT自‘L’變遷至‘H1’之情形之變遷狀態。圖7E之變遷狀態與至此為止之實施形態相同地，成為對於圖7D之變遷狀態，如切換呈對稱關係之單側之狀態與另一單側之狀態之狀態。此時，此次追加之節點ND7及NMOS電晶體MN6之狀態被分別切換成節點ND8及NMOS電晶體MN7之狀態。 《實施形態6之主要效果》 以上，藉由使用實施形態6之位準移位電路，除了獲得與實施形態5之情形相同之效果以外，與實施形態5之情形相比，可進而擴大可進行位準移位動作之電源電位範圍。若具體說明，例如隨著內部電源電位VDD1降低，而NMOS電晶體MN0、MN3之驅動電流(=Ids)變小，節點ND1、ND2之｜Vdrop｜振幅亦變小。如此一來，與NMOS電晶體MN1、MN2之驅動能力相比，PMOS電晶體MP1、MP2之驅動能力逐漸降低，因此不久，可能產生輸出節點OUT等之電位之上升動作變困難之事態。若使用實施形態6之位準移位電路，則PMOS電晶體MP1、MP2之驅動時，可降低NMOS電晶體MN1、MN2之驅動能力，因此可避免此種事態。 (實施形態7) 《位準移位電路(實施形態7)之構成》 圖8A係顯示本發明之實施形態7之位準移位電路之構成例之電路圖。圖8A所示之位準移位電路包含與圖7A之位準移位電路不同之子位準移位電路SLSC4。子位準移位電路SLSC4與圖7A之子位準移位電路SLSC3相比，以下2點不同。作為第1個不同點，係NMOS電晶體MN6並非藉由節點ND1被驅動而是藉由反轉輸出信號(INB)被驅動，NMOS電晶體MN7並非由節點ND2被驅動而係由輸入信號(INT)被驅動。 作為第2個不同點，係追加NMOS電晶體MN8～MN11。NMOS電晶體MN11係於基準電源電位GND與反轉輸出節點OUTB之間設置源極/汲極路徑，藉由輸出信號(OUT)驅動閘極。NMOS電晶體MN9係於基準電源電位GND與輸出節點OUT之間設置源極/汲極路徑，藉由反轉輸出信號(OUTB)驅動閘極。NMOS電晶體MN10係於反轉輸出節點OUTB與NMOS電晶體MN11之間設置汲極/源極路徑，藉由反轉輸出信號(節點ND5之信號)驅動閘極。NMOS電晶體MN8係於輸出節點OUT與NMOS電晶體MN9之間設置汲極/源極路徑，藉由控制信號(節點ND6之信號)驅動閘極。 與實施形態6之情形相同，於PMOS電晶體MP2將反轉輸出信號(OUTB)變遷至外部電源電位VDD2之期間，NMOS電晶體MN7擔負減弱NMOS電晶體MN2之驅動能力之作用，NMOS電晶體MN6被接通驅動。相反地，於PMOS電晶體MP1將輸出信號(OUT)變遷至外部電源電位VDD2之期間，NMOS電晶體MN6擔負減弱NMOS電晶體MN1之驅動能力之作用，NMOS電晶體MN7被接通驅動。然而此處，NMOS電晶體MN6、MN7與實施形態6之情形不同，為了減弱NMOS電晶體MN1、MN2之驅動能力，並非較弱之接通狀態而是被斷開驅動。 另一方面，例如於PMOS電晶體MP2將反轉輸出信號(OUTB)變遷至外部電源電位VDD2之期間，NMOS電晶體MN6與實施形態6之情形不同，不以VDD2振幅而是以VDD1振幅被接通驅動。其結果，有將輸出節點OUT經由NMOS電晶體MN1、MN6降低至‘L’之能力下降之虞。因此，為了增強該輸出節點OUT降低至‘L’之能力，且不妨礙上升至‘H’之動作，而設置NMOS電晶體MN8、MN9。 《位準移位電路(實施形態7)之動作》 圖8B係顯示圖8A之穩定狀態之各節點及各電晶體之狀態例之電路圖。圖8C係顯示圖8A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。圖8D係將圖8A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖，圖8E係將伴隨與圖8D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖8B係顯示輸入節點INT為‘H1’之情形之穩定狀態。圖8B之狀態除了此次之追加或成變更對象之NMOS電晶體MN6～MN11之狀態與伴隨於此之節點ND7～ND10之狀態以外，與圖7B之狀態相同。節點ND9係NMOS電晶體MN8與NMOS電晶體MN9之耦合節點，節點ND10係NMOS電晶體MN10與NMOS電晶體MN11之耦合節點。但實施形態7中，並非意指嚴格地規定節點ND7～ND10之電位，適當地省略詳細說明。 如圖8B所示，NMOS電晶體MN6伴隨反轉輸入節點INB之‘L’被斷開驅動。另一方面，NMOS電晶體MN7伴隨輸入節點INT之‘H1’，以VDD1振幅被接通驅動。NMOS電晶體MN8伴隨控制信號(節點ND6之信號)之‘H’而為接通(詳言之為交界狀態)，NMOS電晶體MN10伴隨反轉控制信號(節點ND5之信號)之‘L’而為斷開。NMOS電晶體MN9伴隨反轉輸出節點OUTB之‘L’而為斷開，NMOS電晶體MN11伴隨輸出節點OUT之‘H’而為接通。 又，藉由接通狀態之PMOS電晶體MP4維持輸出節點OUT之‘H’，藉由接通狀態之NMOS電晶體MN2、MN7維持反轉輸出節點OUTB之‘L’。此時，NMOS電晶體MN7以VDD1振幅被接通驅動，但維持反轉輸出節點OUTB之‘L’量具備充分之驅動能力。 接著，針對圖8D之“時間=1～4”進行說明。與該“時間=1～4”大致對應之期間之狀態變遷顯示於圖8C之上圖。若輸入節點INT於“時間=1”自‘H1’變遷至‘L’，則NMOS電晶體MN0、MN7於“時間=2”自接通變遷至斷開。由於NMOS電晶體MN4為斷開，PMOS電晶體MP6為接通，故即使NMOS電晶體MN0變遷至斷開，節點ND1依舊維持‘H’。另一方面，若NMOS電晶體MN7變遷至斷開，則NMOS電晶體MN2成為等效地不存在狀態。 又，若反轉輸入節點INB於“時間=1”自‘L’變遷至‘H1’，則NMOS電晶體MN3、MN6於“時間=2”自斷開變遷至接通。若NMOS電晶體MN6變遷至接通，則節點ND7成為‘L’。另一方面，若NMOS電晶體MN3變遷至接通，則與至此為止之實施形態相同，節點ND2於“時間=3、4”自‘Hd’變遷至‘Ld’，伴隨於此，PMOS電晶體MP2、MP3於“時間=4”自交界狀態變遷至接通。 藉此，PMOS電晶體MP2提高反轉輸出節點OUTB之電位。此時，接通狀態之NMOS電晶體MN2伴隨NMOS電晶體MN7之斷開，成為等效地不存在之狀態。再者，接通狀態之NMOS電晶體MN11亦伴隨NMOS電晶體MN10之斷開，成為等效地不存在之狀態。其結果，PMOS電晶體MP2可容易提高反轉輸出節點OUTB之電位。 接著，針對圖8D之“時間=5～8”進行說明。與該“時間=5～8”大致對應之期間之狀態變遷顯示於圖8C之下圖。於“時間=5”，反轉輸出節點OUTB之電位上升，若超過Vtn達到‘Hd’，則NMOS電晶體MN1於“時間=6”自斷開變遷至接通，PMOS電晶體MP4自接通變遷至斷開。又，於“時間=6”，NMOS電晶體MN4亦自斷開變遷至接通。即使NMOS電晶體MN4變遷至接通，節點ND1依舊維持‘H’，伴隨於此，PMOS電晶體MP1亦維持斷開。其結果，輸出節點OUT之電位經由接通狀態之NMOS電晶體MN1、MN6下降。 此處，由於NMOS電晶體MN6之Vgs為VDD1振幅，故有輸出節點OUT之電位之下降需要時間之虞。但此處，若於“時間=5”，反轉輸出節點OUTB之電位超過Vtn，則於“時間=6”，除了NMOS電晶體MN1以外，NMOS電晶體MN9亦自斷開變遷至接通。NMOS電晶體MN9經由以VDD2振幅被接通驅動之NMOS電晶體MN8，降低輸出節點OUT之電位。其結果，可高速地降低輸出節點OUT之電位。 若輸出節點OUT之電位下降至低於‘Hd’，則於“時間=7”，PMOS電晶體MP5自斷開變遷至接通，再者，若降低至低於Vtn，則於“時間=7”，NMOS電晶體MN2、MN11、MN5自接通變遷至斷開。即使NMOS電晶體MN2、MN11變遷至斷開，於該時點NMOS電晶體MN7、MN10亦為斷開，故動作不會產生特別變化。又，反轉輸出節點OUTB藉由成接通之PMOS電晶體MP5而固定為‘H’。 另一方面，若NMOS電晶體MN5變遷至斷開，則與實施形態6之情形相同，節點ND2自‘Ld’向‘Hd’上升。但此處，該過程中，與實施形態5(即圖6D)之情形相同地，PMOS電晶體MP6自接通變遷至斷開，PMOS電晶體MP7自斷開變遷至接通。 其結果，圖8C之下圖之狀態後，節點ND1成為‘Hd’，伴隨於此，PMOS電晶體MP0、MP1自斷開變遷至交界狀態。又，節點ND2成為‘H’，伴隨於此，PMOS電晶體MP2、MP3自接通變遷至斷開。再者，NMOS電晶體MN10對應於反轉控制信號(節點ND5之信號)自斷開變遷至接通(詳言之係交界狀態)，NMOS電晶體MN8對應於控制信號(節點ND6之信號)自接通變遷至斷開。其結果，構築成為圖8B之對象關係之狀態。 此處，對於NMOS電晶體MN8、MN10進行補充。例如，於圖8C之上圖中，為了使反轉輸出節點OUTB之上升動作不阻礙NMOS電晶體MN11，只要NMOS電晶體MN10於初始狀態下為斷開，對應於輸出信號(OUT)之變遷，NMOS電晶體MN11自接通變遷至斷開後，變遷至接通即可。使NMOS電晶體MN11變遷至接通，係備於輸入信號(INT)變遷至‘H1’之故。 另一方面，為了使NMOS電晶體MN9之輸出節點OUT下降至‘L’之動作有效，只要NMOS電晶體MN8於初始狀態下為接通，對應於反轉輸出信號(OUTB)之變遷，NMOS電晶體MN9自斷開變遷至接通後，進而經過一定期間後變遷至斷開即可。使NMOS電晶體MN8變遷至斷開，係備於輸入信號(INT)變遷至‘H1’之故。藉由使用經由延遲電路DLY0、DLY1之反轉控制信號(節點ND5之信號)及控制信號(節點ND6之信號)，可對NMOS電晶體MN8、MN10進行此種動作。 於圖8E之“時間=11～21”，與圖8D之“時間=0～10”相反，顯示輸入節點INT自‘L’變遷至‘H1’之情形之變遷狀態。圖8E之變遷狀態與至此為止之實施形態相同，成為相對於圖8D之變遷狀態，如切換呈對稱關係之單側之狀態與另一單側之狀態之狀態。此時，將此次追加或變更之節點ND7、ND9及NMOS電晶體MN6、MN8、MN9之狀態分別切換成節點ND8、ND10及NMOS電晶體MN7、MN10、MN11之狀態。 《實施形態7之主要效果》 以上，除了藉由使用實施形態7之位準移位電路，而獲得與實施形態6之情形相同之效果外，與實施形態6之情形相比，可進而擴大可進行位準移位動作之電源電位範圍。具體而言，例如PMOS電晶體MP2之反轉輸出節點OUTB之電位上升時，可斷開驅動NMOS電晶體MN7。其結果，即使輸入電壓振幅伴隨內部電源電位VDD1之下降而變小，PMOS電晶體MP2亦可容易提高反轉輸出節點OUTB之電位。 以上，基於實施形態具體說明了藉由本發明人完成之發明，但本發明不限於上述實施形態，於不脫離其主旨之範圍內可進行各種變更。例如，上述之實施形態例係為了容易理解地說明本發明而詳細說明者，並非限定於具備所說明之所有構成者。又，可將某實施形態之構成之一部分置換為其他實施形態之構成，又，亦可在某實施形態之構成上加上其他實施形態之構成。又，對於各實施形態之構成之一部分，可進行其他構成之追加、刪除、置換。 作為一例，位準移位電路亦可為如圖12所示之構成。圖12係顯示本發明之一實施形態之位準移位電路之變化例之電路圖。圖12所示之位準移位電路構成為組合有圖4A所示之振幅放大電路AMPt3、AMPb3，與圖7A所示之子位準移位電路SLSC3。如此，可適當地組合各實施形態之振幅放大電路與子位準移位電路。又，上述各實施形態使用MOS電晶體作為MISFET之一例，但未必一定限於MISFET，根據情形亦可置換成雙極電晶體等其他電晶體。 《附記》 (1)實施形態之半導體裝置包含內部邏輯電路與位準移位電路。內部邏輯電路被供給基準電源電位與高於基準電源電位之高電位即第1電源電位，並執行特定之處理，輸出於基準電源電位與第1電源電位之間變遷之第1電源電壓振幅之信號。位準移位電路被供給基準電源電位與高於第1電源電位之高電位即第2電源電位，將來自內部邏輯電路之第1電源電壓振幅之輸入信號轉換成於基準電源電位與第2電源電位之間變遷之第2電源電壓振幅之輸出信號。此處，位準移位電路具有振幅放大電路，其接收第1電源電壓振幅之輸入信號，輸出大於第1電源電壓振幅且小於第2電源電壓振幅之第1振幅之第1信號；及子位準移位電路，其接收第1振幅之第1信號，輸出第2電源電壓振幅之輸出信號。

AMP‧‧‧振幅放大電路

AMPb1‧‧‧振幅放大電路

AMPb3‧‧‧振幅放大電路

AMPt1‧‧‧振幅放大電路

AMPt3‧‧‧振幅放大電路

AR_CR‧‧‧核心區域

AR_IO‧‧‧區域

CP‧‧‧半導體晶片

DLY‧‧‧延遲電路

DV‧‧‧驅動電路

GND‧‧‧基準電源電位

ILOG‧‧‧內部邏輯電路

INB‧‧‧反轉輸入信號

INT‧‧‧輸入節點

LD‧‧‧負荷電路

LDb1‧‧‧負荷電路

LDt1‧‧‧負荷電路

LSC‧‧‧位準移位電路

MN‧‧‧NMOS電晶體

MN0‧‧‧NMOS電晶體

MN0'‧‧‧NMOS電晶體

MN1‧‧‧NMOS電晶體

MN1'‧‧‧NMOS電晶體

MN2‧‧‧NMOS電晶體

MN3‧‧‧NMOS電晶體

MN6‧‧‧NMOS電晶體

MN7‧‧‧NMOS電晶體

MP‧‧‧PMOS電晶體

MP0‧‧‧PMOS電晶體

MP0'‧‧‧PMOS電晶體

MP1‧‧‧PMOS電晶體

MP1'‧‧‧PMOS電晶體

MP2‧‧‧PMOS電晶體

MP3‧‧‧PMOS電晶體

MP4‧‧‧PMOS電晶體

MP5‧‧‧PMOS電晶體

ND‧‧‧節點

ND1‧‧‧節點

ND2‧‧‧節點

ND3‧‧‧節點

ND4‧‧‧節點

ND7‧‧‧節點

ND8‧‧‧節點

OUT‧‧‧輸出信號

OUTB‧‧‧反轉輸出節點

PD‧‧‧焊墊

SLSC‧‧‧子位準移位電路

SLSC1‧‧‧子位準移位電路

SLSC3‧‧‧子位準移位電路

SND‧‧‧信號

SND1‧‧‧信號

SND2‧‧‧信號

VDD1‧‧‧內部電源電位

VDD2‧‧‧外部電源電位

Vdrop‧‧‧PMOS接通時之Vds

圖1係顯示本發明之實施形態1之半導體裝置之構成例之概略圖。 圖2A係顯示本發明之實施形態1之位準移位電路之構成例之電路圖。 圖2B係顯示圖2A之穩定狀態之各節點及各電晶體之狀態例之電路圖。 圖2C係顯示圖2A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。 圖2D係將圖2A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖2E係將伴隨與圖2D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖3A係顯示本發明之實施形態2之位準移位電路之構成例之電路圖。 圖3B係顯示圖3A之穩定狀態之各節點及各電晶體之狀態例之電路圖。 圖3C係將圖3A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖3D係將伴隨與圖3C之相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖4A係顯示本發明之實施形態3之位準移位電路之構成例之電路圖。 圖4B係顯示圖4A之穩定常狀態之各節點及各電晶體之狀態例之電路圖。 圖4C係顯示圖4A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。 圖4D係將圖4A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖4E係將伴隨與圖4D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖5A係顯示本發明之實施形態4之位準移位電路之構成例之電路圖。 圖5B係顯示圖5A之穩定狀態之各節點及各電晶體之狀態例之電路圖。 圖5C係將圖5A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖5D係將伴隨與圖5C相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖6A係顯示本發明之實施形態5之位準移位電路之構成例之電路圖。 圖6B係顯示圖6A之穩定狀態之各節點及各電晶體之狀態例之電路圖。 圖6C係顯示圖6A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。 圖6D係顯示繼圖6C之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。 圖6E係將圖6A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖6F係將伴隨與圖6E相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖7A係顯示本發明之實施形態6之位準移位電路之構成例之電路圖。 圖7B係顯示圖7A之穩定狀態之各節點及各電晶體之狀態例之電路圖。 圖7C係顯示圖7A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。 圖7D係將圖7A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖7E係將伴隨與圖7D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖8A係顯示本發明之實施形態7之位準移位電路之構成例之電路圖。 圖8B係顯示圖8A之穩定狀態之各節點及各電晶體之狀態例之電路圖。 圖8C係顯示圖8A之變遷期間之各節點及各電晶體之狀態變遷之一例之電路圖。 圖8D係將圖8A中，伴隨輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖8E係將伴隨與圖8D相反方向之輸入信號之變遷之各節點及各電晶體之時間序列狀態變遷之一例匯總之變遷圖。 圖9係顯示成本發明之比較例之位準移位電路之構成例及主要動作例之電路圖。 圖10係定義說明書所使用之各信號之電位與各電晶體之動作狀態之圖。 圖11係進而具體說明圖9之位準移位電路之問題點之一例之圖。 圖12係顯示本發明之一實施形態之位準移位電路之變化例之電路圖。

Claims (20)

1. 一種位準移位電路，其包含： 輸入節點，其輸入於基準電源電位與高於上述基準電源電位之高電位即第1電源電位之間變遷之第1電源電壓振幅之輸入信號； 反轉輸入節點，其輸入與上述輸入信號成相反極性之反轉輸入信號； 輸出節點，其輸出於上述基準電源電位與高於上述第1電源電位之高電位即第2電源電位之間變遷之第2電源電壓振幅之輸出信號； 反轉輸出節點，其輸出與上述輸出信號成相反極性之反轉輸出信號； 第1導電型之第0A電晶體，其設置於第1節點與上述基準電源電位之間，藉由上述輸入信號而被驅動； 第2導電型之第0B電晶體，其設置於上述第2電源電位與上述第1節點之間； 上述第1導電型之第1A電晶體，其設置於上述輸出節點與上述基準電源電位之間，藉由上述反轉輸出信號而被驅動； 上述第2導電型之第1B電晶體，其設置於上述第2電源電位與上述輸出節點之間，藉由上述第1節點之信號而被驅動； 上述第1導電型之第3A電晶體，其設置於第2節點與上述基準電源電位之間，藉由上述反轉輸入信號而被驅動； 上述第2導電型之第3B電晶體，其設置於上述第2電源電位與上述第2節點之間； 上述第1導電型之第2A電晶體，其設置於上述反轉輸出節點與上述基準電源電位之間，藉由上述輸出信號而被驅動；及 上述第2導電型之第2B電晶體，其設置於上述第2電源電位與上述反轉輸出節點之間，藉由上述第2節點之信號而被驅動；且 上述第0B電晶體及上述第3B電晶體，分別以小於上述第2電源電壓振幅之電壓振幅被接通驅動。
2. 如請求項1之位準移位電路，其中 上述第0B電晶體係藉由上述第1節點之信號而被驅動， 上述第3B電晶體係藉由上述第2節點之信號而被驅動。
3. 如請求項1之位準移位電路，其中 上述第0B電晶體及上述第3B電晶體之各者，係藉由預設之固定電位而被接通驅動。
4. 如請求項1之位準移位電路，其中進而包含： 第4A電晶體，其設置於上述第1節點與上述第0A電晶體之間，對應於上述反轉輸出信號向上述第2電源電位之變遷、或上述輸出信號向上述基準電源電位之變遷而被接通驅動；及 第5A電晶體，其設置於上述第2節點與上述第3A電晶體之間，對應於上述輸出信號向上述第2電源電位之變遷、或上述反轉輸出信號向上述基準電源電位之變遷而被接通驅動。
5. 如請求項4之位準移位電路，其中進而包含： 上述第2導電型之第4B電晶體，其與上述第1B電晶體並聯耦合，藉由上述反轉輸出信號而被驅動；及 上述第2導電型之第5B電晶體，其與上述第2B電晶體並聯耦合，藉由上述輸出信號而被驅動。
6. 如請求項5之位準移位電路，其中進而包含： 延遲電路，其輸出使上述輸出信號延遲之控制信號，及與上述控制信號成相反極性之反轉控制信號； 上述第2導電型之第6B電晶體，其與上述第0B電晶體並聯耦合，藉由上述反轉控制信號而被驅動；及 上述第2導電型之第7B電晶體，其與上述第3B電晶體並聯耦合，藉由上述控制信號而被驅動。
7. 如請求項6之位準移位電路，其中進而包含： 上述第1導電型之第6A電晶體，其設置於上述第1A電晶體與上述基準電源電位之間；及 上述第1導電型之第7A電晶體，其設置於上述第2A電晶體與上述基準電源電位之間；且 於上述第2B電晶體使上述反轉輸出信號變遷至上述第2電源電位之期間中，上述第7A電晶體係以小於上述第2電源電壓振幅之電壓振幅被接通驅動或被斷開驅動，上述第6A電晶體係被接通驅動， 於上述第1B電晶體使上述輸出信號變遷至上述第2電源電位之期間中，上述第6A電晶體係以小於上述第2電源電壓振幅之電壓振幅被接通驅動或被斷開驅動，上述第7A電晶體係被接通驅動。
8. 如請求項7之位準移位電路，其中 上述第7A電晶體係藉由上述第2節點而被驅動， 上述第6A電晶體係藉由上述第1節點而被驅動。
9. 如請求項7之位準移位電路，其中 上述第7A電晶體係藉由上述輸入信號而被驅動， 上述第6A電晶體係藉由上述反轉輸入信號而被驅動。
10. 如請求項9之位準移位電路，其中進而包含： 上述第1導電型之第11A電晶體，其設置於上述基準電源電位與上述反轉輸出節點之間，藉由上述輸出信號而被驅動； 上述第1導電型之第9A電晶體，其設置於上述基準電源電位與上述輸出節點之間，藉由上述反轉輸出信號而被驅動； 上述第1導電型之第10A電晶體，其設置於上述反轉輸出節點與上述第11A電晶體之間，藉由上述反轉控制信號而被驅動；及 上述第1導電型之第8A電晶體，其設置於上述輸出節點與上述第9A電晶體之間，藉由上述控制信號而被驅動。
11. 如請求項5之位準移位電路，其中進而包含： 上述第1導電型之第6A電晶體，其設置於上述第1A電晶體與上述基準電源電位之間；及 上述第1導電型之第7A電晶體，其設置於上述第2A電晶體與上述基準電源電位之間；且 於上述第2B電晶體使上述反轉輸出信號變遷至上述第2電源電位之期間中，上述第7A電晶體係以小於上述第2電源電壓振幅之電壓振幅被接通驅動或被斷開驅動，上述第6A電晶體係被接通驅動， 於上述第1B電晶體使上述輸出信號變遷至上述第2電源電位之期間中，上述第6A電晶體係以小於上述第2電源電壓振幅之電壓振幅被接通驅動或被斷開驅動，上述第7A電晶體係被接通驅動。
12. 一種位準移位電路，其係被輸入於基準電源電位與高於上述基準電源電位之高電位即第1電源電位之間變遷之第1電源電壓振幅之輸入信號，將於上述基準電源電位與高於上述第1電源電位之高電位即第2電源電位之間變遷之第2電源電壓振幅之輸出信號輸出至輸出節點者，且包含： 振幅放大電路，其被供給上述基準電源電位及上述第2電源電位，接收上述第1電源電壓振幅之上述輸入信號，輸出大於上述第1電源電壓振幅且小於上述第2電源電壓振幅之第1振幅之第1信號；及 子位準移位電路，其被供給上述基準電源電位及上述第2電源電位，接收上述第1振幅之上述第1信號，輸出上述第2電源電壓振幅之上述輸出信號。
13. 如請求項12之位準移位電路，其中 上述振幅放大電路包含： 第1導電型之第0A電晶體，其設置於上述第1節點與上述基準電源電位之間，藉由上述輸入信號而被驅動；及 負荷電路，其設置於上述第2電源電位與上述第1節點之間，將對應於流動於上述第0A電晶體之電流之上述第1振幅之上述第1信號，輸出至上述第1節點。
14. 如請求項13之位準移位電路，其中 上述子位準移位電路包含： 第2導電型之第1B電晶體，其設置於上述第2電源電位與上述輸出節點之間，藉由上述第1信號而被驅動；及 上述第1導電型之第1A電晶體，其設置於上述輸出節點與上述基準電源電位之間，藉由與上述輸出信號成相反極性之反轉輸出信號而被驅動。
15. 如請求項13之位準移位電路，其中 上述振幅放大電路進而包含開關，其設置於上述第1節點與上述第0A電晶體之間，對應於上述輸出信號向上述基準電源電位之變遷而被接通驅動，對應於向上述第2電源電位之變遷而被斷開驅動。
16. 如請求項15之位準移位電路，其中 上述子位準移位電路進而凹含上述第2導電型之第4B電晶體，其與上述第1B電晶體並聯耦合，藉由上述反轉輸出信號而被驅動。
17. 如請求項14之位準移位電路，其中 上述子位準移位電路進而包含上述第1導電型之第6A電晶體，其設置於上述第1A電晶體與上述基準電源電位之間， 上述第6A電晶體於上述第1B電晶體使上述輸出信號變遷至上述第2電源電位之期間中，以小於上述第2電源電壓振幅之電壓振幅被接通驅動或被斷開驅動，於上述反轉輸出信號變遷至上述第2電源電位期間中被接通驅動。
18. 如請求項17之位準移位電路，其中 上述第6A電晶體係藉由上述第1節點而被驅動。
19. 如請求項13之位準移位電路，其中 上述負荷電路包含第2導電型之第0B電晶體。
20. 一種半導體裝置，其包含： 內部邏輯電路，其被供給基準電源電位、及高於上述基準電源電位之高電位即第1電源電位，並執行特定之處理，輸出於上述基準電源電位與上述第1電源電位之間變遷之第1電源電壓振幅之信號；及 位準移位電路，其被供給上述基準電源電位、及高於上述第1電源電位之高電位即第2電源電位，將來自上述內部邏輯電路之上述第1電源電壓振幅之輸入信號，轉換成於上述基準電源電位與上述第2電源電位之間變遷之第2電源電壓振幅之輸出信號，且 上述位準移位電路包含： 輸入節點，其輸入上述輸入信號； 反轉輸入節點，其輸入與上述輸入信號成相反極性之反轉輸入信號； 輸出節點，其輸出上述輸出信號； 反轉輸出節點，其輸出與上述輸出信號成相反極性之反轉輸出信號； 第1導電型之第0A電晶體，其設置於第1節點與上述基準電源電位之間，藉由上述輸入信號而被驅動； 第2導電型之第0B電晶體，其設置於上述第2電源電位與上述第1節點之間； 上述第1導電型之第1A電晶體，其設置於上述輸出節點與上述基準電源電位之間，藉由上述反轉輸出信號而被驅動； 上述第2導電型之第1B電晶體，其設置於上述第2電源電位與上述輸出節點之間，藉由上述第1節點之信號而被驅動； 上述第1導電型之第3A電晶體，其設置於第2節點與上述基準電源電位之間，藉由上述反轉輸入信號而被驅動； 上述第2導電型之第3B電晶體，其設置於上述第2電源電位與上述第2節點之間； 上述第1導電型之第2A電晶體，其設置於上述反轉輸出節點與上述基準電源電位之間，藉由上述輸出信號而被驅動；及 上述第2導電型之第2B電晶體，其設置於上述第2電源電位與上述反轉輸出節點之間，藉由上述第2節點之信號而被驅動；且 上述第0B電晶體及上述第3B電晶體之各者，係以小於上述第2電源電壓振幅之電壓振幅被接通驅動。