しかしながら、従来のレベルシフト回路においては、出力振幅に対して、入力振幅の比が小さくなってくると、誤動作が生じやすいという課題がある。この課題について、本願発明者による検討結果を以下に述べる。
以下では、図22、図23、図24に示す従来のレベルシフト回路では、低位電源VSSと電源VDD1の電位差の低振幅信号INとその反転信号INBをそれぞれ入力端子1、2より入力し、低位電源VSSと電源VDD2(VDD2>VDD1)の電位差で入力信号INと同相の高振幅信号OUTとその反転信号OUTBを出力端子3、4から出力可能とするレベルシフト回路の例で説明する。
図22は、一般的な従来のレベルシフト回路の典型的な構成の一例を示す図である。図22を参照すると、ソースがVSSに接続されゲートが差動入力IN、INB(振幅VDD1−VSS)にそれぞれ接続されたNMOSトランジスタ901、902と、電源VDD2にソースが接続され、ドレインがNMOSトランジスタ901、902のドレインと接続され、それぞれの接続点が出力OUTB、OUTにそれぞれ接続されたPMOSトランジスタ903、904とを備え、PMOSトランジスタ903、904のゲートは、出力OUT、OUTBに交差接続されている。
この構成では、入力信号IN、INBの電位変化時に、トランジスタ901、902の放電動作とトランジスタ903、904の充電動作とが、過渡的に、同時に生じるため、誤動作や貫通電流の発生が起こりやすくなる。
具体的には、例えば初期状態として、入力信号IN、INBがそれぞれLOWレベル(VSS)、HIGHレベル(VDD1)とされ、出力信号OUT、OUTBがそれぞれLOWレベル(VSS)、HIGHレベル(VDD2)とされているものとする。トランジスタ901、902はそれぞれオフ、オンとなり、トランジスタ903、904はそれぞれオン、オフとなっている。
そして初期状態から、入力信号IN、INBがそれぞれHIGHレベル、LOWレベルに変化する場合、変化直後、トランジスタ901、902はそれぞれオン、オフとなる。また、変化直後では、出力信号OUT、OUTBは、それぞれLOWレベル、HIGHレベルとなっており、トランジスタ903、904はそれぞれオン、オフとなっている。
このため、レベルシフト動作を正常に行うためには、トランジスタ901はトランジスタ903の充電能力を上回る放電能力で出力信号OUTBの電位をLOWレベルに引き下げる。出力信号OUTBの電位がLOWレベルとなると、トランジスタ904がオンとなり出力信号OUTを電源電位VDD2に引き上げる。その結果、トランジスタ903がオフとなりレベルシフトが完了する。
したがって、入力信号INの振幅が小さくなると、トランジスタ901の放電能力が低下し(トランジスタ901のドレイン電流が小となる)、誤動作が発生しやすくなる。
また、正常にレベルシフト動作しても、出力信号OUTBの変化が遅いと、トランジスタ901とトランジスタ903がともにオンする期間が生じて、電源VDD2からVSSへの貫通電流(through current)が発生し、消費電力が増大する。これに伴い出力信号OUTBの変化も遅くなり、トランジスタ902、904を介した貫通電流も発生する。
図23は、図22の構成と比べて高性能化を図ったレベルシフト回路であり、図22の構成に、トランジスタ905、906を中間段に備えている。ソースがVSSに接続されゲートが差動入力IN、INBにそれぞれ接続されたNMOSトランジスタ901、902と、電源VDD2にソースが接続されたPMOSトランジスタ903、904と、ソースがPMOSトランジスタ903、904のドレインと接続され、ドレインがNMOSトランジスタ901、902のドレインと接続され、各接続点が出力OUTB、OUTにそれぞれ接続され、ゲートがIN、INBに接続されたNMOSトランジスタ905、906とを備え、PMOSトランジスタ903、904のゲートは、出力OUT、OUTBに交差接続されている。
図23の構成について、例えば初期状態として、入力信号IN、INBがそれぞれLOWレベル(VSS)、HIGHレベル(VDD1)とされ、出力信号OUT、OUTBがそれぞれLOWレベル(VSS)、HIGHレベル(VDD2)とされているものとする。トランジスタ901、902はそれぞれオフ、オンとなり、トランジスタ903、904はそれぞれオン、オフとなっている。
この初期状態から、入力信号IN、INBがそれぞれHIGHレベル、LOWレベルに変化する場合、変化直後、トランジスタ901がオンとなり、ドレイン電流が流れると、トランジスタ905にその電流に応じたドレイン・ソース間の電位差VDSが発生し、出力信号OUTBはHIGHレベルからトランジスタ905のドレイン・ソース間の電位差VDS分だけ瞬時に低下する。これにより出力信号OUTBが速やかに引き下げられ、トランジスタ904がオンとなり、出力信号OUTの電位を第2電源VDD2側に引き上げ、トランジスタ903がオフとなりレベルシフトが完了する。
しかしながら、低位電源電圧VSSと電源電圧VDD2の電位差が拡大すると、トランジスタ905のドレイン・ソース間の電位差分の電圧ドロップの効果は小さくなり、図22と同様の問題が発生する。
図22、図23に示した回路構成における、誤動作や消費電力増大を防ぐためには、トランジスタ901、902が高い放電能力を持つように、トランジスタサイズを十分大きくしなければならない。
特に、入力信号の振幅が小さく、そのHIGHレベルの電位VDD1がトランジスタ901、902の閾値電圧に比較的近い場合、トランジスタ901、902のサイズは非常に大となる。さらにこの場合、サイズの大きいトランジスタ901、902を駆動するため、入力信号を供給するバッファ回路のサイズも大としなければならない。
一方、入力信号の振幅が小で、出力信号の振幅が大でも正常動作可能なレベルシフト回路として、特許文献2には、図24に示す回路が提案されている。
図24は、図22のレベルシフト回路(図22のM81、M82、M83、M84)に、第1及び第2の電流供給回路を付加した構成である。
第1の電流供給回路は、入力信号INがLOWレベル(VSS)からHIGHレベル(VDD1)へ変化するときのみ動作する。第2の電流供給回路は、入力信号INBがLOWレベル(VSS)からHIGHレベル(VDD1)へ変化するときのみ動作する。
第1の電流供給回路は、ソースが電源VDD2に接続され、ドレインとゲートが接続されたPMOSトランジスタM85と、ソースが電源VDD2に接続され、ゲートがPMOSトランジスタM86のゲートが接続されたPMOSトランジスタM86と、PMOSトランジスタM85のドレインにドレインが接続されゲートがINに接続されたNMOSトランジスタM89と、NMOSトランジスタM89のソースにドレインが接続され、ゲートがOUTBに接続され、ソースがVSSに接続されたNMOSトランジスタM90を備えている。第2の電流供給回路は、ソースが電源VDD2に接続され、ドレインとゲートが接続されたPMOSトランジスタM88と、ソースが電源VDD2に接続され、ゲートがPMOSトランジスタM88のゲートが接続されたPMOSトランジスタM87と、PMOSトランジスタM88のドレインにドレインが接続されゲートがINBに接続されたNMOSトランジスタM91と、NMOSトランジスタM91のソースにドレインが接続され、ゲートがOUTに接続され、ソースがVSSに接続されたNMOSトランジスタM92を備えている。
初期状態として、入力信号IN、INBがそれぞれLOWレベル(VSS)、HIGHレベル(VDD1)とされ、出力信号OUT、OUTBがそれぞれLOWレベル(VSS)、HIGHレベル(VDD2)とされているものとする。トランジスタM81、M82はそれぞれオフ、オンとなり、トランジスタM83、M84はそれぞれオン、オフとなっている。この初期状態から、入力信号IN、INBがそれぞれHIGHレベル、LOWレベルに変化する場合について説明する。
変化直後、トランジスタM81、M82は、それぞれオン、オフとなる。また、変化直後、出力信号OUT、OUTBはLOWレベル、HIGHレベルとなっており、トランジスタM83、M84はそれぞれオン、オフとなっている。
このとき第1電流供給回路において、トランジスタM89、M90のゲートにはHIGHレベルの信号が入力されて共にオンとなり、トランジスタM89のゲート電圧(VDD1)とソース電圧(VSS)に応じた電流をカレントミラー(M85、M86)を介して出力し、出力端子OUTを充電する。
トランジスタM86の出力電流は、出力信号OUTの電位を引き上げ、トランジスタM83をオフとする。
一方、トランジスタM81は、出力信号OUTBの電位を引き下げ、トランジスタM84がオンとなり、レベルシフトが完了する。また出力信号OUTBの電位が引き下げられると、第1電流供給回路のトランジスタM90がオフとなり、第1電流供給回路は停止される。
図24では、初期状態からの変化直後、トランジスタM83が第1電流供給回路によりオフとされるため、トランジスタM81は、図22、図23のトランジスタ901に必要な高い放電能力がなくても、出力信号OUTBの電位を引き下げることができる。このため、レベルシフト動作を確実に行うことができる。
なお、第2電流供給回路は、入力信号INBがLOWレベルからHIGHレベルへ変化するときに動作し、同様にレベルシフト動作を確実に行うことができる。
したがって、図24の構成は、入力信号の振幅が小で、出力信号の振幅が大の場合に、図22、図23の回路よりも高い動作信頼性を有する。
上記したように、表示装置の駆動回路に用いられるレベルシフト回路は、入力信号の振幅が小で、出力信号の振幅が大でも確実に動作するとともに、高速動作が求められている。
本願発明者による解析の結果、図24のレベルシフト回路は、出力信号OUT、OUTBのLOWレベルからHIGHレベルへの変化は高速であるが、HIGHレベルからLOWレベルへの変化には遅延が生じる場合があるという課題があることがわかった。
具体的には、図24の出力信号OUT、OUTBの電位の引き上げ能力は、第1及び第2の電流供給回路のカレントミラー(M85、M86)、(M87、M88)の入力電流に対する出力電流の増幅率を高めることで、充電電流を増加させ、充電能力を高めることができる。
一方、出力信号OUTB、OUTの電位の引き下げ能力は、トランジスタM81、M82に依存しており、入力信号IN、INBの振幅のHIGHレベルの電位がトランジスタM81、M82の閾値電圧に比較的近い場合、トランジスタM81、M82のサイズを大としても、十分な放電能力を得るのは難しい。
図24のレベルシフト回路について、その動作の回路シミュレーション(SPICE)を行った。その結果を図25に示す。
図25は、図24のレベルシフト回路において、入力信号IN、出力信号OUTの入出力波形である。入力信号、出力信号は、それぞれHIGHレベルの電位が1V(VDD1)および12V(VDD2)で、LOWレベルの電位が共にGNDレベルである。入力信号のHIGHレベルの電位1VはトランジスタM81、M82の閾値電圧0.8Vよりもわずかに大きい程度である。
図25からも判るように、入力信号のHIGHレベルの電位がトランジスタM81、M82の閾値電圧付近であるため、トランジスタM81、M82に十分な放電能力がなく、出力信号OUTの引き下げに、遅延が生じている。なお、このシミュレーションで用いた電圧は、動作や効果を確認するために簡便的に用いており、必ずしも、表示装置の駆動回路で実際に用いられる電圧と一致しているわけではないことを付言しておく。
したがって、本発明の目的は、入力信号の振幅が小で、出力信号の振幅が大でも確実に動作するとともに、高速動作可能なレベルシフト回路の提供および、それを用いたゲートドライバおよびデータドライバの提供することにある。
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
本発明の1つのアスペクト(側面)に係るレベルシフト回路は、第1の振幅を有する入力信号及び前記入力信号の相補信号をそれぞれ受ける第1及び第2の端子と、前記第1の振幅より大なる第2の振幅を有する出力信号及び前記出力信号の相補信号をそれぞれ出力する第3及び第4の端子と、第1の電源と前記第4及び第3の端子との間にそれぞれ接続されてなる第1極性の第1及び第2のトランジスタと、第2の電源と前記第4及び第3の端子との間にそれぞれ接続され、制御端が前記第3及び第4の端子にそれぞれ接続されてなる第2極性の第3及び第4のトランジスタと、を備えた出力回路と、前記第1の端子及び前記第4の端子より、前記入力信号及び前記出力信号の相補信号を受け、前記入力信号及び前記出力信号の相補信号の電位に基づき、前記第1のトランジスタの駆動を制御するための電流出力の活性化、非活性化が制御され、活性化時に、前記第1のトランジスタに流れる電流を駆動制御する第1の電流制御回路と、前記第2の端子及び前記第3の端子より、前記入力信号の相補信号及び前記出力信号を受け、前記入力信号の相補信号及び前記出力信号の電位に基づき、前記第2のトランジスタの駆動を制御するための電流出力の活性化、非活性化が制御され、活性化時に、前記第2のトランジスタに流れる電流を駆動制御する第2の電流制御回路と、を備えている。
本発明において、前記出力回路において、前記第1及び第2のトランジスタの制御端には、前記第1の端子及び前記第2の端子からの前記入力信号及びその相補信号は入力されず、前記第1の電流制御回路が活性化されることで、前記第1のトランジスタをオンするにあたり、前記第1のトランジスタの制御端の電位と前記第1の電源電位との間の差電位の大きさは、前記第1の振幅以上(ただし、前記第2の振幅以下)に設定自在とされ、前記第2の電流制御回路が活性化されることで、前記第2のトランジスタをオンするにあたり、前記第2のトランジスタの制御端の電位と前記第1の電源電位との間の差電位の大きさは、前記第1の振幅以上(ただし、前記第2の振幅以下)に設定自在とされる、構成とされる。
本発明において、好ましくは、前記第1の電流制御回路は、前記第1の端子及び第4の端子からの前記入力信号及び前記出力信号の相補信号が共に第2の論理値のときに、活性化させて、前記第1のトランジスタをオンさせ、前記オンした前期第1のトランジスタにより、前記出力信号の相補信号が第2の論理値から第1の論理値の電位に変化すると、非活性化して、前記第1のトランジスタをオフさせる、構成とされる。前記第2の電流制御回路は、前記第2の端子及び第3の端子からの前記入力信号の相補信号及び前記出力信号が共に第2の論理値のときに、活性化されて、前記第2のトランジスタをオンさせ、前記オンした前記第2のトランジスタにより、前記出力信号が第2の論理値から第1の論理値の電位に変化すると、非活性化して、前記第2のトランジスタをオフさせる、構成とされる。
本発明において、好ましくは、前記第1の電流制御回路は、前記第1の電源に一端が接続された第1の電流発生回路であって、直列形態に接続され、制御端に前記入力信号と前記出力信号の相補信号がそれぞれ入力される2つのトランジスタを備えた第1の電流発生回路と、前記第1の電流発生回路の出力電流を電圧信号に変換して、前記第1のトランジスタの制御端に出力する第1の電流電圧変換回路と、を備えている。前記第2の電流制御回路は、前記第1の電源に一端が接続された第2の電流発生回路であって、直列形態に接続され、制御端に前記入力信号の相補信号と前記出力信号がそれぞれ入力される2つのトランジスタを備えた第2の電流発生回路と、前記第2の電流発生回路の出力電流を電圧信号に変換して、前記第2のトランジスタの制御端に出力する第2の電流電圧変換回路と、を備えている。
本発明において、好ましくは、前記第1の電流制御回路は、一端が前記第1の電源に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号と前記出力信号の相補信号が入力される第1極性の第5、第6のトランジスタを備えた第1の電流発生回路と、前記第1の電流発生回路の出力端と前記第2の電源との間に接続された第1の抵抗と、前記第1及び第2の電源間に直列形態に接続され、制御端が前記第1の電流発生回路の出力端に接続された第2極性の第7のトランジスタ及び第2の抵抗と、を備え、前記第7のトランジスタと前記第2の抵抗との接続点は、前記第1のトランジスタの制御端に接続されている。前記第2の電流制御回路は、一端が前記第1の電源に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号の相補信号と前記出力信号が入力される第1極性の第8、第9のトランジスタを備えた第2の電流発生回路と、前記第2の電流発生回路の出力端と前記第2の電源との間に接続された第3の抵抗と、前記第1及び第2の電源間に直列形態に接続され、制御端が前記第2の電流発生回路の出力端に接続された第2極性の第10のトランジスタ及び第4の抵抗と、を備え、前記第10のトランジスタと前記第4の抵抗との接続点は前記第2のトランジスタの制御端に接続されている。
本発明において、前記第1乃至第4の抵抗の少なくとも1つは、ダイオード接続されたトランジスタ、又は電流源で構成してもよい。
本発明において、前記出力回路は、前記第4の端子と前記第1の電源間に、前記第1のトランジスタと並列に接続され、前記入力信号に基づきオン・オフ制御される第1極性のトランジスタを備え、前記第3の端子と前記第1の電源間に、前記第2のトランジスタと並列に接続され、前記入力信号の相補信号に基づきオン・オフ制御される第1極性のトランジスタを備えた構成としてもよい。
本発明において、前記第2の電源と前記第3の端子との間に接続され、制御端が前記第1の電流発生回路の出力端に接続された第2極性のトランジスタをさらに備え、前記第2の電源と前記第4の端子との間に接続され、制御端が前記第2の電流発生回路の出力端に接続された第2極性のトランジスタをさらに備えた構成としてもよい。
本発明の別のアスペクトに係る走査ドライバは、入力されたタイミング信号に基づき走査信号を出力する走査ドライバであって、上記した本発明に係るレベルシフト回路を備えている。
本発明の別のアスペクトに係るデータドライバは、入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバであって、上記した本発明に係るレベルシフト回路を備えている。このデータドライバは、前記レベルシフト回路からの出力を受け、階調電圧を出力するデジタルアナログ変換器を備えている。
本発明のさらに別のアスペクトに係るレシーバ回路は、デジタルデータ信号を差動入力し差動出力する差動回路と、前記差動回路の出力を差動で第1、第2の端子に受け、レベルシフトした信号とその相補信号を第3、第4の端子より出力するレベルシフト回路と、を備えたレシーバ回路であって、前記レベルシフト回路は、上記した本発明に係るレベルシフト回路よりなる。
本発明によれば、入力信号の振幅が小、あるいは信号電圧が低く、レベル変換出力される信号の振幅が大の場合にも、高速に動作し且つ、出力遅延、誤動作等を抑止し、確実に動作するレベルシフト回路を実現しており、高速化、高信頼性に対応可能としている。また本発明によれば、かかる表示装置のドライバとして用いて好適とされる。さらに、入力信号を差動で受ける差動回路の後段に本発明のレベルシフト回路を備えることで、レシーバ回路として好適とされる。
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。本発明の第1の実施の形態に係るレベルシフト回路は、第1の振幅を有する入力信号(IN)及びその相補信号(INB)が入力される第1及び第2の端子(1、2)と、第1の振幅より大なる第2の振幅を有する出力信号(OUT)及びその相補信号(OUTB)を出力する第3及び第4の端子(3、4)と、第1の電源(VSS)と第4及び第3の端子との間にそれぞれ接続される第1極性の第1及び第2のトランジスタ(M1、M2)と、第2の電源(VDD2)と第4及び第3の端子との間にそれぞれ接続され、制御端が第3及び第4の端子にそれぞれ接続される第2極性の第3及び第4のトランジスタ(M3、M4)と、を備えた出力回路(100)と、入力信号(IN)と出力信号の相補信号(OUTB)の値の組合わせに基づいて、前記第1のトランジスタの駆動制御用の電流出力(Ic)の活性化、非活性化が制御され、活性化時に、第1のトランジスタ(M1)に流れる電流(Ia)を駆動制御して、第4の端子(4)の出力信号の相補信号(OUTB)を第1の電源(VSS)の電位まで変化させる第1の電流制御回路(200)と、入力信号の相補信号(INB)及び出力信号(OUT)の値の組合わせに基づいて、前記第2のトランジスタの駆動制御用の電流出力(Id)の電流出力の活性化、非活性化が制御され、活性化時に、第2のトランジスタ(M2)に流れる電流(Ib)を駆動制御して、第3の端子(3)の出力信号(OUT)を第1の電源(VSS)の電位まで変化させる第2の電流制御回路(300)と、を備えている。
第1の電流制御回路(200)は、第1の電源(VSS)に接続された第1の電流発生回路であって、直列形態に接続され、制御端に入力信号(IN)と出力信号の相補信号(OUTB)が入力される2つのトランジスタ(M21、M22)を備えた第1の電流発生回路(210)と、第1の電流発生回路(210)の出力電流を電圧信号に変換して、第1のトランジスタ(M1)の制御端に出力する第1の電流電圧変換回路とを備えている。第2の電流制御回路(300)は、第1の電源(VSS)に接続された第2の電流発生回路であって、直列形態に接続され、制御端に入力信号の相補信号(INB)と出力信号(OUT)が入力される2つのトランジスタ(M31、M32)を備えた第2の電流発生回路(310)と、第1の電流発生回路(210)の出力電流を電圧信号に変換して、第2のトランジスタ(M2)の制御端に出力する第2の電流電圧変換回路とを備えている。
以下に本発明の作用を説明する。第1の電流制御回路(200)は、入力信号(IN)と出力信号の相補信号(OUTB)が共に第2の論理値の電位のとき、第1の電流発生回路(210)の2つのトランジスタ(M21、M22)がオンとなり、電流(Ic)を発生させる。前記第1の電流電圧変換回路で電流(Ic)を第1の電源(VSS)から第2の電源(VDD2)までの電圧範囲内の電圧信号に変換して第1のトランジスタ(M1)の制御端に出力し、電流(Ic)が発生したときに第1のトランジスタ(M1)をオンさせる。このとき第1のトランジスタ(M1)に流れる電流(Ia)により、第4の端子(4)と第1の電源(VSS)との間に電流(Ia)が流れ、第4の端子(4)の出力信号の相補信号(OUTB)が第2の論理値から第1の論理値の電位に変化する。これにより、制御端が第4の端子(4)に接続される第4のトランジスタ(M4)もオンとなり、第4のトランジスタ(M4)に流れる電流により、第3の端子(3)の出力信号(OUT)が第1の論理値から第2の論理値の電位に変化する。なお、出力信号の相補信号(OUTB)が第2の論理値から第1の論理値の電位に変化すると、第1の電流発生回路(210)の2つのトランジスタ(M21、M22)の一方がオフとなり、電流(Ic)は遮断され、第1の電流制御回路(200)は停止する。
第2の電流制御回路(300)は、入力信号の相補信号(INB)と出力信号(OUTB)が共に第2の論理値の電位のとき、第2の電流発生回路(310)の2つのトランジスタ(M31、M32)がオンとなり、電流(Id)を発生させる。前記第2の電流電圧変換回路で電流(Id)を第1の電源(VSS)から第2の電源(VDD2)までの電圧範囲内の電圧信号に変換して第2のトランジスタ(M2)の制御端に出力し、電流(Id)が発生したときに第2のトランジスタ(M2)をオンさせる。このとき第2のトランジスタ(M2)に流れる電流(Ib)により、第3の端子(3)と第1の電源(VSS)との間に電流(Ib)が流れ、第3の端子(3)の出力信号(OUT)が第2の論理値から第1の論理値の電位に変化する。これにより、制御端が第3の端子(3)に接続される第3のトランジスタ(M3)もオンとなり、第3のトランジスタ(M3)に流れる電流により、第4の端子(4)の出力信号の相補信号(OUTB)が第1の論理値から第2の論理値の電位に変化する。なお、出力信号(OUT)が第2の論理値から第1の論理値の電位に変化すると、第2の電流発生回路(310)の2つのトランジスタ(M31、M32)の一方がオフとなり、電流(Id)は遮断され、第2の電流制御回路(300)は停止する。
前記入力信号(IN)及びその相補信号(INB)の振幅をなす第1及び第2の論理値の電位は、制御端に前記入力信号又はその相補信号が入力されるトランジスタの閾値電圧に対して高電位及び低電位となる2つの電圧値とされる。また第1及び第2の電源、第1及び第2の論理値、及びトランジスタの極性の関係は、第2の電源(VDD2)が第1の電源(VSS)に対して高電位であるときは、第1及び第2極性のトランジスタはそれぞれ、Nチャネル及びPチャネルのトランジスタとされ、第1及び第2の論理値はそれぞれLOWレベル及びHIGHレベルとなる。また第2の電源(VDD2)が第1の電源(VSS)に対して低電位であるときは、第1及び第2極性のトランジスタはそれぞれ、Pチャネル及びNチャネルのトランジスタとされ、第1及び第2の論理値はそれぞれHIGHレベル及びLOWレベルとなる。
本発明の一実施の形態において、第1の電流制御回路(200)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号(IN)と出力信号の相補信号(OUTB)が入力される2つの第1極性の第5、第6のトランジスタ(M21、M22)を備えた第1の電流発生回路(210)と、第1の電流発生回路の出力端と第2の電源(VDD2)との間に接続された第1の抵抗(R23)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第1の電流発生回路の出力端に接続された第2極性の第7のトランジスタ(M24)及び第2の負荷抵抗(R25)と、を備え、第7のトランジスタと第2の抵抗(R25)との接続点が出力端とされ、第7のトランジスタと第2の抵抗(R25)との接続点は、第1のトランジスタ(M1)の制御端に接続されている。
第2の電流制御回路(300)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号の相補信号(INB)と出力信号(OUT)が入力される2つの第1極性の第8、第9のトランジスタ(M31、M32)を備えた第2の電流発生回路(310)と、第2の電流発生回路の出力端と第2の電源(VDD2)との間に接続された第3の抵抗(R33)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第2の電流発生回路の出力端に接続された第2極性の第10のトランジスタ(M34)及び第4の抵抗(R35)と、を備え、第10のトランジスタと第4の抵抗(R35)との接続点が出力端とされ、第10のトランジスタと第4の抵抗(R35)との接続点は第2のトランジスタ(M2)の制御端に接続されている。
本発明の一実施の形態において、前記第1乃至第4の抵抗は、ダイオード接続されたトランジスタ又は電流源に置き換えて構成することが可能である。
本発明の一実施の形態において、前記第1の電流制御回路(200)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号(IN)と出力信号の相補信号(OUTB)が入力される2つの第1極性の第5、第6のトランジスタ(M21、M22)を備えた第1の電流発生回路(210)と、第1の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続(制御端と出力端が接続)された第2極性の第11のトランジスタ(M23)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第11のトランジスタ(M23)の制御端に接続された第2極性の第7のトランジスタ(M24)及び、ダイオード接続された第1極性の第12のトランジスタ(M25)と、を備え、第12のトランジスタ(M25)の制御端は、第1のトランジスタ(M1)の制御端に接続されている。この構成において、第11のトランジスタ(M23)と第7のトランジスタ(M24)及び、第12のトランジスタ(M25)と第1のトランジスタ(M1)は、それぞれカレントミラーとして作用し、第1の電流発生回路(210)で発生した電流(Ic)を第1のトランジスタ(M1)に流れる電流(Ia)に変換する。なお電流(Ia)は、各カレントミラーをなす2つのトランジスタのサイズ比に応じて、電流(Ic)を増幅した電流値に変換される。
第2の電流制御回路(300)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号の相補信号(INB)と出力信号(OUT)が入力される2つの第1極性の第8、第9のトランジスタ(M31、M32)を備えた第2の電流発生回路(310)と、第2の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続(制御端と出力端が接続)された第2極性の第13のトランジスタ(M33)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第13のトランジスタ(M33)の制御端に接続された第2極性の第10のトランジスタ(M34)、及び、ダイオード接続された第1極性の第14のトランジスタ(M35)と、を備え、第14のトランジスタ(M35)の制御端は、第2のトランジスタ(M2)の制御端に接続されている。この構成において、第13のトランジスタ(M33)と第10のトランジスタ(M34)及び、第14のトランジスタ(M35)と第2のトランジスタ(M2)は、それぞれカレントミラーとして作用し、第2の電流発生回路(210)で発生した電流(Id)を第2のトランジスタ(M2)に流れる電流(Ib)に変換する。なお電流(Ib)は、各カレントミラーをなす2つのトランジスタのサイズ比に応じて、電流(Id)を増幅した電流値に変換される。
本発明の一実施の形態において、第1の電流制御回路(200)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号(IN)と出力信号の相補信号(OUTB)が入力される2つの第1極性の第5、第6のトランジスタ(M21、M22)を備えた第1の電流発生回路(210)と、第1の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続された第2極性の第11のトランジスタ(M23)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端がトランジスタ(M23)の制御端に接続された第2極性の第7のトランジスタ(M24)及び、第1極性の第12のトランジスタ(M25)と、を備え、第7のトランジスタと第12のトランジスタの接続点は、第1のトランジスタ(M1)の制御端に接続されている。第1極性の第12のトランジスタ(M25)の制御端には、バイアス回路(400)からバイアス電圧(VB1)が供給される。この構成において、第11のトランジスタ(M23)と第7のトランジスタ(M24)はカレントミラーとして作用し、第12のトランジスタ(M25)は電流源として作用する。そして第1の電流発生回路(210)で発生した電流(Ic)に応じて、第1のトランジスタ(M1)の制御端の電位を第1の電源(VSS)から第2の電源(VDD2)までの電圧範囲内で変化させる。これにより第1のトランジスタ(M1)に流れる電流(Ia)は、電流(Ic)を増幅した電流値に変換される。
第2の電流制御回路(300)は、一端が第1の電源(VSS)に接続されるとともに直接形態に接続され、それぞれの制御端に入力信号の相補信号(INB)と出力信号(OUT)が入力される2つの第1極性の第8、第9のトランジスタ(M31、M32)を備えた第2の電流発生回路(310)と、第2の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続された第2極性の第13のトランジスタ(M33)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第13のトランジスタ(M33)の制御端に接続された第2極性の第10のトランジスタ(M34)、及び、第1極性の第14のトランジスタ(M35)と、を備え、第10のトランジスタと第14のトランジスタの接続点は、第2のトランジスタ(M2)の制御端に接続されている。第1極性の第14のトランジスタ(M35)の制御端には、バイアス回路(400)からバイアス電圧(VB1)が供給される。この構成において、第13のトランジスタ(M33)と第10のトランジスタ(M34)はカレントミラーとして作用し、第14のトランジスタ(M35)は電流源として作用する。そして第2の電流発生回路(310)で発生した電流(Id)に応じて、第2のトランジスタ(M2)の制御端の電位を第1の電源(VSS)から第2の電源(VDD2)までの電圧範囲内で変化させる。これにより第2のトランジスタ(M2)に流れる電流(Ib)は、電流(Id)を増幅した電流値に変換される。
本発明の一実施の形態において、第1の電流制御回路(200)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号(IN)と出力信号の相補信号(OUTB)が入力される2つの第1極性の第5、第6のトランジスタ(M21、M22)を備えた第1の電流発生回路(210)と、第1の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続された第2極性の第11のトランジスタ(M23)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第11のトランジスタ(M23)の制御端に接続された第2極性の第7のトランジスタ(M24)及び、第1極性の第12のトランジスタ(M25A)と、を備え、第7のトランジスタと第12のトランジスタの接続点は、第1のトランジスタ(M1)の制御端に接続され、第12のトランジスタ(M25A)の制御端には、入力信号(IN)が入力されている。さらに、第1の電流制御回路において、第1極性の第12のトランジスタ(M25A)に並列に、第1極性の第15のトランジスタ(M25B)を備え、第15のトランジスタ(M25B)の制御端には、入力信号の相補信号(INB)が入力されている。この構成において、第12のトランジスタ(M25A)及び第15のトランジスタ(M25B)は、一方が必ずオンとなり、入力信号(IN)またはその相補信号(INB)の第2の論理値の電位をバイアス電圧とする電流源の作用を果たす。
第2の電流制御回路(300)は、一端が第1の電源(VSS)に接続されるとともに直接形態に接続され、それぞれの制御端に入力信号の相補信号(INB)と出力信号(OUT)が入力される2つの第1極性の第8、第9のトランジスタ(M31、M32)を備えた第2の電流発生回路(310)と、第2の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続された第2極性の第13のトランジスタ(M33)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第13のトランジスタ(M33)の制御端に接続された第2極性の第10のトランジスタ(M34)、及び、第1極性の第14のトランジスタ(M35A)と、を備え、第10のトランジスタと第14のトランジスタの接続点は、第2のトランジスタ(M2)の制御端に接続され、第14のトランジスタ(M35A)の制御端には、入力信号(IN)が入力されている。さらに、第2の電流制御回路において、第1極性の第14のトランジスタ(M35A)に並列に、第1極性の第16のトランジスタ(M35B)を備え、第16のトランジスタ(M35B)の制御端には、入力信号の相補信号(INB)が入力されている。この構成において、第14のトランジスタ(M35A)及び第16のトランジスタ(M35B)は、一方が必ずオンとなり、入力信号(IN)またはその相補信号(INB)の第2の論理値の電位をバイアス電圧とする電流源の作用を果たす。
本発明の一実施の形態において、第1の電流制御回路(200)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号(IN)と出力信号の相補信号(OUTB)が入力される2つの第1極性の第5、第6のトランジスタ(M21、M22)を備えた第1の電流発生回路(210)と、第1の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続された第2極性の第11のトランジスタ(M23)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第11のトランジスタ(M23)の制御端に接続された第2極性の第7のトランジスタ(M24)及び、第1の電流源(M25)と、を備え、第7のトランジスタ(M24)と第1の電流源(M25)の接続点は、第1のトランジスタ(M1)の制御端に接続され、さらに、第1の電流制御回路において、第1の電流源(M25)に並列に、第1極性の第12のトランジスタ(M26)を備え、第12のトランジスタ(M26)の制御端には、第2のトランジスタ(M2)の制御端に接続されている。この構成において、第12のトランジスタ(M26)は、第1の電流発生回路(210)の出力電流(Ic)が遮断された後に第2の電流制御回路(300)が動作するとき、第1のトランジスタ(M1)の制御端を第1の電源(VSS)の電位に変化させ、第1のトランジスタ(M1)を確実にオフさせるように作用する。
第2の電流制御回路(300)は、一端が第1の電源(VSS)に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号の相補信号(INB)と出力信号(OUT)が入力される2つの第1極性の第8、第9のトランジスタ(M31、M32)を備えた第2の電流発生回路(310)と、第2の電流発生回路の出力端と第2の電源(VDD2)との間に接続され、ダイオード接続された第2極性の第13のトランジスタ(M33)と、第1及び第2の電源(VSS、VDD2)間に直列形態に接続され、制御端が第13のトランジスタ(M33)の制御端に接続された第2極性の第10のトランジスタ(M34)、及び、第2の電流源(M35)と、を備え、第10のトランジスタ(M34)と第2の電流源(M35)の接続点は、第2のトランジスタ(M2)の制御端に接続される。さらに、第2の電流制御回路において、第2の電流源(M35)に並列に、第1極性の第14のトランジスタ(M36)を備え、第14のトランジスタ(M36)の制御端には、第1のトランジスタ(M1)の制御端に接続されている。この構成において、第14のトランジスタ(M36)は、第2の電流発生回路(310)の出力電流(Id)が遮断された後に第1の電流制御回路(200)が動作するとき、第2のトランジスタ(M2)の制御端を第1の電源(VSS)の電位に変化させ、第2のトランジスタ(M1)を確実にオフさせるように作用する。
本発明の一実施の形態において、出力回路(100)は、第4の端子(4)と第1の電源(VSS)間に、第1のトランジスタ(M1)と並列に接続され、制御端が第1の端子(1)に接続され、入力信号(IN)に基づきオン・オフ制御される第1極性のトランジスタ(M5)を備え、第3の端子(3)と第1の電源間に、第2のトランジスタ(M2)と並列に接続され、制御端が第2の端子(2)に接続され、入力信号の相補信号(INB)に基づきオン・オフ制御される第1極性のトランジスタ(M6)を備えた構成としてもよい。この構成において、前記第1極性のトランジスタ(M5)は、入力信号(IN)が第2の論理値のときにオンとなり、出力信号の相補信号(OUTB)を第1の電源(VSS)の電位に保持するように作用する。また前記第1極性のトランジスタ(M6)は、入力信号の相補信号(INB)が第2の論理値のときにオンとなり、出力信号(OUT)を第1の電源(VSS)の電位に保持するように作用する。これにより電源ノイズなどの各種ノイズに対して出力信号(OUT)及びその相補信号(OUTB)の変動を抑えることができる。
本発明の一実施形態において、第2の電源(VDD2)と第3の端子(3)との間に接続され、制御端が第1の電流発生回路(210)の出力端に接続された第2極性のトランジスタ(M27)をさらに備え、第2の電源(VDD2)と第4の端子(4)との間に接続され、制御端が前記第2の電流発生回路(310)の出力端に接続された第2極性のトランジスタ(M37)をさらに備えた構成としてもよい。この構成において、前記トランジスタ(M27)は、第1の電流発生回路の出力電流(Ic)が発生するときに、第2の電源(VDD2)と第3の端子(3)との間に電流を流し、出力信号(OUT)を第2の電源(VDD2)の電位に変化させるように作用する。これにより第3のトランジスタ(M3)がオフとなり、出力信号の相補信号(OUTB)の第1の電源(VSS)の電位への変化が速やかとなる。また前記トランジスタ(M37)は、第2の電流発生回路の出力電流(Id)が発生するときに、第2の電源(VDD2)と第4の端子(4)との間に電流を流し、出力信号の相補信号(OUTB)を第2の電源(VDD2)の電位に変化させるように作用する。これにより第4のトランジスタ(M4)がオフとなり、出力信号(OUT)の第1の電源(VSS)の電位への変化が速やかとなる。
本発明の一実施形態の走査ドライバは、入力されたタイミング信号に基づき走査信号を出力する走査ドライバにおいて、前記レベルシフト回路を備えている。
入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバが前記レベルシフト回路を備える。
本発明の一実施形態のレシーバ回路は、デジタルデータ信号を差動入力し差動出力する差動回路と、前記差動回路の出力を第1、第2の端子に受ける前記レベルシフト回路と、を備える。以下実施例に即して詳説する。
図1は、本発明の第1の実施形態の構成を示す図である。図1を参照すると、本発明の第1の実施形態に係るレベルシフト回路は、出力回路100と、第1、第2の電流制御回路200、300を備えている。
出力回路100は、ソースが低電位電源VSSに接続されドレインが出力端子4、3にそれぞれ接続されたMOSトランジスタM1、M2と、ソースが高電位電源VDD2に接続されドレインが出力端子4、3にそれぞれ接続されたNMOSトランジスタM3、M4とを備えている。
第1の電流制御回路200は、ゲートが端子1(入力信号IN)、端子4(出力信号OUTB)にゲートがそれぞれ接続されたNMOSトランジスタM21、M22が直列形態に接続された第1の電流発生回路210を備え、高電位電源VDD2とトランジスタM21のドレイン間に接続された抵抗R23と、電源VDD2にソースが接続されゲートが、トランジスタM21のドレインと抵抗R23との接続ノードN1に接続されたPMOSトランジスタM24と、PMOSトランジスタM24のドレインと低電位電源VSS間に接続された抵抗R25を備え、抵抗R25とトランジスタM24のドレインとの接続点N2がトランジスタM1のゲートに接続されている。
第2の電流制御回路300は、端子2(入力信号INB)、端子3(出力信号OUT)にゲートがそれぞれ接続されたNMOSトランジスタM31、M32が直列形態に接続された第2の電流発生回路310を備え、高電位電源VDD2とトランジスタM31のドレイン間に接続された抵抗R33と、高電位電源VDD2にソースが接続されゲートが、トランジスタM31のドレインと抵抗R33の接続ノードN3に接続されたPMOSトランジスタM34と、PMOSトランジスタM34のドレインと電源VSS間に接続された抵抗R35を備え、抵抗R35とトランジスタM34のドレインとの接続ノードN4が、トランジスタM2のゲートに接続されている。
電流発生回路210、310は、それぞれ入力信号IN、INBがLOWレベルからHIGHレベルへ変化するときにのみ出力電流Ic、Idを発生させ、それによって出力端子4、及び出力端子3の電圧OUTB、OUTを高速にLOWレベル(VSS)へ引き下げるように、出力回路100のトランジスタM1、M2を制御する。図1に示す構成では、入力信号IN、INBは、トランジスタM21、M31のゲートに接続されており、出力回路100のトランジスタM1、M2のゲートには直接入力されない構成となっている。その動作原理として、入力信号INがLOWレベルからHIGHレベルに変化するとき、OUTBはHIGHレベル(VDD2)にあるため、トランジスタM21、M22がオンしノードN1の電位が低下し、これによりトランジスタM24がオンし、抵抗R25に電流が流れ、トランジスタM1のゲート電位を上昇させてオンさせ、出力端子4を放電してOUTBをLOWレベル(VSS)とする。一方、入力信号INBがLOWレベルからHIGHレベルに変化するとき、OUTはHIGHレベル(VDD2)にあるため、トランジスタM31、M32がオンし、ノードN3の電位が低下し、これによりトランジスタM34がオンし、抵抗R35に電流が流れ、トランジスタM2のゲート電位を上昇させてオンさせ、出力端子3を放電させOUTをLOWレベル(VSS)とする。
図1に示したレベルシフト回路は、図19に示すような低振幅の入力信号IN及びその反転信号INBを入力し、入力信号INと同相で高振幅の出力信号OUT及びその反転信号OUTBを出力可能とするレベルシフト回路である。なお、図19には、簡単のため、入力信号、出力信号の正転信号IN、OUTのみが示されている。電源電圧は、VDD2>VDD1>VSSの関係とする。
入力信号INは、HIGHレベルの電位がVDD1、LOWレベルの電位がVSSの信号1や、基準電圧Vrefを中心としHIGHレベルの電位が(Vref+Vd)、LOWレベルの電位が(Vref−Vd)の信号2などの小振幅信号を、HIGHレベルの電位がVDD2、LOWレベルの電位がVSSの大振幅信号にレベルシフトすることが可能である。なお、入力信号1、2とも、HIGHレベルで、信号入力されるトランジスタM21、M31をオンさせ、LOWレベルでオフさせる。信号2は信号1の振幅内の信号で、特に振幅が小さい場合には基準電圧VrefはトランジスタM21、M31の閾値電圧付近とされる。
以下に、図1のレベルシフト回路の動作について説明する。
初期状態として、端子1、2に入力される入力信号IN、INBがそれぞれLOWレベル、HIGHレベルとされ、端子3、4から出力される出力信号OUT、OUTBがそれぞれLOWレベル(VSS)、HIGHレベル(VDD2)とされているものとする。
また、初期状態において、第1の電流制御回路200は、入力信号INがLOWレベルであるため、トランジスタM21はオフとされ、電流発生回路210の出力電流Icは遮断されている。抵抗R23の一端のノードN1はVDD2とされ、PMOSトランジスタM24はオフとされ、抵抗R25の一端N2はVSSとされる。これによりトランジスタM1もオフとされている。
一方、第2の電流制御回路300は、出力信号OUTがLOWレベルであるためトランジスタM32がオフとされ、電流発生回路310の出力電流Idは遮断されている。抵抗R33の一端のノードN3はVDD2とされ、PMOSトランジスタM34はオフとされ、抵抗R35の一端N4はVSSとされる。これによりトランジスタM2もオフとされている。
この初期状態から、入力信号IN、INBがそれぞれHIGHレベル、LOWレベルに変化する場合について説明すると、変化直後、第1の電流制御回路200は、入力信号INがHIGHレベルとなりトランジスタM21がオンとなる。また出力信号OUTBはHIGHレベル(VDD2)となっているため、トランジスタM22もオンとなっており、これによって、電流発生回路210は出力電流Icを発生させる。
一方、第2の電流制御回路300は、入力信号INBがLOWレベルとなりトランジスタM31がオフとなるため、出力電流Idは遮断されたままで、トランジスタM2もオフのままとされる。
第1の電流制御回路200では、出力電流Icが流れると、負荷抵抗R23の端子間電圧が増加し、ノードN1の電位が引き下げられ、トランジスタM24がオンとなって負荷抵抗R25に電流を流す。
そして負荷抵抗R25の端子間電圧の増加により、トランジスタM1のゲート・ソース間電圧が増大してオンとなり、端子4の出力信号OUTBがLOWレベル(VSS)に引き下げられる。
なお変化直後、トランジスタM3はオンとなっているため、トランジスタM1は、トランジスタM3の充電能力よりも高い放電能力が必要となる。
しかし、トランジスタM1のゲート電位は、低位電源電圧VSSから高位電源電圧VDD2までの範囲で変化可能なため、トランジスタM1は、そのサイズを特別に大としなくても、容易に高い放電能力をもつことができる。
端子4の出力信号OUTBがLOWレベルとなると、トランジスタM4がオンとなり、端子3の出力信号OUTがHIGHレベル(VDD2)に引き上げられ、トランジスタM3がオフとなってレベルシフトが完了する。
なお、電流発生回路210のトランジスタM22は、出力信号OUTBがLOWレベルへ変化するとオフとなるため、出力電流Icが遮断され、トランジスタM1がオフとなる。
なお、出力信号OUTBがノイズ等で一時的にVSSから上昇しても、入力信号INがHIGHレベルの期間は、再び出力電流Icが発生してLOWレベルに引き下げるため、動作信頼性が低下することはない。
以上、入力信号INがLOWレベルからHIGHレベルへ変化する場合の動作について説明したが、入力信号INがHIGHレベルからLOWレベルへ変化する場合には、第2の電流制御回路300が同様に動作する。
図22、図23、図24のレベルシフト回路では、出力信号OUTB、OUTを引き下げるトランジスタ901、902またはM81、M82のゲート電位の上限が入力信号IN、INBのHIGHレベルの電位(VDD1)で規定されるため、放電能力が十分得にくい構成であるのに対して、図1のレベルシフト回路では、入力信号IN、INBのHIGHレベルの電位(VDD1)の制約を受けない高い放電能力を備えたトランジスタM1、M2を備えている。かかる構成により、出力信号OUT、OUTBの引き下げ動作が速く、その結果、引き上げ動作も速くなる。かかる構成は、本発明の特徴の1つをなしている。
なお、電流発生回路210、310において、トランジスタM21、M31のゲート電位が入力信号IN、INBのHIGHレベルの電位(VDD1)の制約を受けるので、出力電流Ic、Idは、小さな電流であるが、第1の電流制御回路200では、出力電流IcをトランジスタM24、M1の電流として順次変換し、第2の電流制御回路300では、出力電流IdをトランジスタM34、M2の電流として順次変換していく段階で増幅することで、トランジスタM1、M2は高い放電能力を有することができる。
また図1のレベルシフト回路は、図22、図23の構成に対して、第1及び第2の電流制御回路200、300が付加されるため素子数は多くはなるものの、各トランジスタは極端に大サイズのトランジスタを必要とせず、合理的なサイズで実現可能であり、それゆえに入力信号を供給するバッファ回路のサイズも大とする必要はない。
また図1において、負荷抵抗R23、R25、R33、R35は、ダイオード接続されたトランジスタ又は定電流源に置き換えることもできる。
以上より、図1のレベルシフト回路は、入力信号の振幅が小で、出力信号の振幅が大でも高速で高い信頼性の動作を実現することができる。
また図1では、入力信号から出力信号へのレベルシフトにおいて、HIGHレベルの電位を高電圧側へレベルシフトするレベルシフト回路について説明したが、LOWレベルの電位を低電圧側へレベルシフトするレベルシフト回路も可能である。この場合、レベルシフト回路を構成する各トランジスタは、図1とは逆極性のトランジスタで構成される。
なお、図2以下に説明するレベルシフト回路も同様であるが、便宜上、入力信号から出力信号へのレベルシフトにおいて、HIGHレベルの電位を高電圧側へレベルシフトするレベルシフト回路の構成を示す。
図2は、本発明の第2の実施例の構成を示す図である、図1において、負荷抵抗R23、R25、R33、R35を、ダイオード接続されたPMOSトランジスタM23、NMOSトランジスタM25、PMOSトランジスタM33、NMOSトランジスタM35で置き換えたものである。トランジスタM23とM24、トランジスタM25とM1、トランジスタM33と、M34、トランジスタM35とM2は、カレントミラー構成となり、入力側と出力側のトランジスタのサイズ設定で入力電流に対する出力電流の電流増幅率を高めることができる。これにより、電流発生回路200、300の出力電流を増幅した電流をトランジスタM1、M2に流すことができ、トランジスタM1、M2が高い放電能力を有することができる。
また、図2の構成では、レベルシフト回路がトランジスタのみで構成されている。外部信号は不要である。
図3は、本発明の第3の実施例の構成を示す図である。図3を参照すると、図1において、負荷抵抗R23、R33、R25、R35のうち、R23、R33をダイオード接続したトランジスタM23、M33とし、R25、R35を電流源(ゲートにバイアス電圧が供給されたトランジスタM25、M35)としている。
トランジスタM23、M33はそれぞれM24、M34とカレントミラーを構成する。
電流源M25、M35の電流値を十分小さくすれば、トランジスタM1、M2のゲート電位は変動幅が大きくなり、トランジスタM1、M2の電流駆動能力(放電能力)を高めることができる。
また、トランジスタM1、M2のゲート電位は、第1及び第2の電流制御回路200、300のそれぞれの動作により、一旦引き上げられた後に、電流源M25、M35の電流値に応じた速度で低位電源電圧VSSへと引き下げられる。電流源M25、M35の電流値を十分小さい場合、低位電源電圧VSSへ変化する時間は緩やかとなり、その間トランジスタM1、M2はオン状態を保つので電圧保持能力が高まる。ただし、1出力期間内にトランジスタM1、M2のゲート電位が低位電源電圧VSSにもどるような電流値に設定する。
電流源M25、M35はバイアス電圧が必要なためバイアス電圧VB1がバイアス回路400から供給される。
バイアス電圧VB1は、低位電源VSSと電源VDD1間の抵抗分割(分圧抵抗RaとRb)により生成するなどの方法が可能である。
なお、PMOSトランジスタM23、M33を、電流源とした構成としてもよい。ただし、バイアス電圧がさらに必要になる。また、それを生成するバイアス回路は、電源VDD1と高位電源VDD2間の抵抗分割で生成する場合、2電源間の電位差(VDD2−VDD1)が(VDD1−VSS)より大のとき、バイアス回路400よりも消費電力が大きくなる。
図4は、本発明の第4の実施例の構成を示す図であり、図3に示した回路を、バイアス回路を用いずに実現した構成を示す図である。図3のトランジスタM25、M35を、それぞれ、ゲートに入力信号IN、INBがそれぞれ入力されたトランジスタ対(M25A、M25B)、(M35A、M35B)に置き換えたものである。
入力信号IN、INBは、いずれか一方がHIGHレベルとなるため、(M25A、M25B)、(M35A、M35B)の各対におけるトランジスタのサイズ(W/L比)を最適に設定することで、電流源と同等の作用を実現することができる。
図16は、図3の動作シミュレーションを示す図であり、入力信号IN、出力信号OUT、及びトランジスタM1のゲート端子電圧VAの電圧波形を示している。図25との相違を明確にするため、各電圧条件、入力信号は同一とした。
図16より、出力信号OUTの電圧変化に遅延はなく、高速動作が可能であることを示している。
なお、電圧VAの波形は、入力信号INがLOWレベル(VSS=0V)からHIGHレベル(VDD1=1V)へ変化すると、第1の電流制御回路200により、瞬時に電源VDD1よりも高い電圧に引き上げられている。このため、トランジスタM1は、高い放電能力で出力信号OUTBを速やかにLOWレベル(VSS)へと引き下げ、その結果、出力電圧OUTも速やかにHIGHレベル(VDD2)へと引き上げられる。
出力信号OUTBがLOWレベルに変化すると、第1の電流制御回路200はトランジスタM22がオフとなり、非動作状態となる。そのため、電圧VAは、電流源M23の放電能力(電流値)に応じた速さで低下する。
入力信号INがHIGHレベルからLOWレベルへ変化したときも、その出力波形OUTは、図25に示した出力波形とは異なり、高速に変化している。
このときは、第2の電流制御回路300により、トランジスタM2のゲート電位が瞬時に電源VDD1よりも高い電圧に引き上げられるためである。
図5、図18は、本発明の第5の実施例の構成を示す図である。図5は、入力信号のデータ周期が短い場合に好適なレベルシフト回路であり、トランジスタM1、M2のゲート・ソース間を短絡させるスイッチトランジスタM26、M36を備えた構成である。
スイッチトランジスタM26は、VSSとトランジスタM1のゲート間に電流源M25と並列に接続され、そのゲートは、トランジスタM2のゲートと共通接続されている。INBがLOWレベルからHIGHレベルに変化するとき、すなわち第2の電流制御回路300が動作し、トランジスタM2のゲート電位を引き上げるときに、スイッチトランジスタM26はオンとなり、トランジスタM1のゲート電位がVSSとなるように作用する。したがって、スイッチトランジスタM26は、第2の電流制御回路300の動作時にトランジスタM1がレベルシフト動作を妨げることのないようトランジスタM1のターン・オフを加速化させる。
スイッチトランジスタM36は、VSSとトランジスタM2のゲート間に電流源M35と並列に接続され、そのゲートは、トランジスタM1のゲートと共通接続されている。INがLOWレベルからHIGHレベルに変化するとき、すなわち第1の電流制御回路200が動作し、トランジスタM1のゲート電位を引き上げるときに、スイッチトランジスタM36もオンとなり、トランジスタM2のゲート電位がVSSとなるように作用する。したがって、スイッチトランジスタM36は、第1の電流制御回路200の動作時にトランジスタM2がレベルシフト動作を妨げることのないようトランジスタM2のターン・オフを加速化させる。
図3に示す構成においては、トランジスタM1、M2の電流駆動能力(放電能力)を高めるために、電流源M25、M35の電流値を十分小さく抑えるのが望ましい。
しかし、入力信号のデータ周期が短いと、誤動作を生じる場合がある。図17は、図3のレベルシフト回路において、入力信号の1データ期間を、図16より短くしたときの動作シミュレーションである。
図17は、便宜上、入力信号の振幅を、図16よりも大きくした場合(HIGHレベルの電位を2Vとした場合)で説明する。このとき電流源M25、M35の電流値は図16と同条件である。この場合、電圧VA(トランジスタM1のゲート電圧)は、図16よりも強い昇圧作用を受け、電圧変化が大きくなる。これは入力信号の振幅を変えずに電流源M25、M35の電流値を小さくするのと同一作用である。
図17に示す例では、1データ期間を短くしたことにより、トランジスタM1のゲート電圧VAは、入力信号INがHIGHレベルとされる最初のデータ期間の間に、VSSまで戻りきれない状態が生じている。このため、次のデータ期間で入力信号INがLOWレベルへ変化して、第2の電流制御回路300が動作するときに、トランジスタM1がオンしたまま状態が生じる。これにより出力信号OUTBのLOWレベルからHIGHレベルへの変化が妨げられ、誤動作を生じる。更に次のデータ期間で、入力信号INがHIGHレベルとなり第1の電流制御回路200が動作するときも、トランジスタM2がオンしたまま状態が生じ、これにより出力信号OUTのLOWレベルからHIGHレベルへの変化が妨げられ、誤動作を生じる。
図18は、図5に示したレベルシフト回路で、入力信号の1データ期間が、図17と同条件のときの動作シミュレーションである。
図18では、入力信号INがHIGHレベルとされる1データ期間の間に、トランジスタM1のゲート電位VAがVSSまで戻りきれない場合でも、次のデータ期間で入力信号INがLOWレベルに変化して第2の電流制御回路300が動作すると、トランジスタM26がオンとなり、トランジスタM1のゲート電位VAを瞬時にVSSへ引き下げ、トランジスタM1をオフさせる。更に次のデータ期間で、入力信号INがHIGHレベルに変化するときは、トランジスタM36がオンとなり、トランジスタM2のゲート電位を瞬時にVSSへ引き下げ、トランジスタM2をオフさせる。これにより誤動作を防ぐことができる。
図6は、本発明の第6の実施例の構成を示す図である。図6を参照すると、このレベルシフト回路は、図1の構成に、出力信号OUTB、OUTを出力する出力端子4、3と低位電源VSSとの間に、入力信号IN、INBをそれぞれゲートに受けるNMOSトランジスタM5、M6を備えている。図2乃至図4に示した実施例のレベルシフト回路において、NMOSトランジスタM5、M6を備える構成としてもよいことは勿論である。
トランジスタM5、M6は、出力信号OUTB、OUTがそれぞれLOWレベルのとき、その電位をVSSに確実に保持するための素子である。図1で説明したように、図1のレベルシフト回路において、トランジスタM1、M2は、それぞれOUTB、OUTを一旦LOWレベルまで変化させるとオフとなる。このときOUTB、OUTの電位は、素子の寄生容量によりLOWレベルに保持される。そのためノイズ等で出力信号のレベルが変動を受ける場合がある。しかし、ノイズ等でLOWレベルの出力信号が一時的に上昇しても、第1及び第2の電流制御回路200、300の動作により再び瞬時にLOWレベルへ戻されるため、トランジスタM5、M6を設置しなくても、実使用上は、特に、問題はない。
しかしながら、出力信号のレベルをより確実に保持しておきたい場合には、図6のように、トランジスタM5、M6を備えれば、ノイズ等による出力信号のレベル変動を抑えることができる。すなわち、IN、INBがそれぞれHIGHレベルのときに、第1及び第2の電流制御回路200、300の動作によりOUTB、OUTがLOWレベルへ変化した後、オンとなるトランジスタM5、M6により、OUTB、OUTを安定的にLOWレベル(VSS)に保持することができる。
図7は、本発明の第7の実施例の構成を示す図である。図7を参照すると、本実施例のレベルシフト回路は、図1の構成において、第1の電流制御回路200は、ソースが電源VDD2に接続され、ゲートがノードN1(抵抗R23とトランジスタM21のドレインの接続ノード)に接続され、ドレインが出力端子3に接続されたPMOSトランジスタM27をさらに備えている。また、第2の電流制御回路300は、ソースが電源VDD2に接続され、ゲートがノードN2(抵抗R33とトランジスタM31のドレインの接続ノード)に接続され、ドレインが出力端子4に接続されたPMOSトランジスタM37をさらに備えている。このトランジスタM27、M37は、図24のトランジスタM86、M87と同じ作用をする。
図1のレベルシフト回路の動作の説明において、初期状態から、入力信号IN、INBがそれぞれHIGHレベル、LOWレベルに変化するとき、トランジスタM1がオンとなり、出力信号OUTBが引き下げられる。そして出力信号OUTBがある程度引き下げられたところで、出力信号OUTの引き上げ動作が始まる。
一方、図7に示す構成では、入力信号INがHIGHレベルに変化するとき、トランジスタM21がオンし(このときM22はオン状態である)、トランジスタM24がオンし、抵抗R25の端子電圧をゲート電位とするトランジスタM1がオンし、出力OUTBはHIGHレベルからLOWレベルへの引き下げが開始される。このとき、トランジスタM27もオンし、出力信号OUTBのプルダウン動作と同時に出力信号OUTのプルアップ動作が行われる。
このため、出力信号変化が速やかになるとともに、出力信号変化時の貫通電流の抑制効果が、図1の構成と比べて更に優れている。
トランジスタM37についても、入力信号IN、INBがそれぞれLOWレベル、HIGHレベルに変化するとき、トランジスタM27と同様に、OUTBのHIGHレベルへのプルアップ作用を生じる。
図8は、本発明の第8の実施例の構成を示す図である。図20は、図8のレベルシフト回路の動作を示すタイミング波形図である。図8のレベルシフト回路は、図20に示すように、入力信号から出力信号へのレベルシフトにおいて、LOWレベルの電位を低電圧側へレベルシフトするレベルシフト回路である。このときの電源電圧の関係は、VSS>VCC1>VCC2である。すなわち入力信号INを、HIGHレベルの電位がVSS、LOWレベルの電位がVCC1の信号1や、基準電圧Vrefを中心としHIGHレベルの電位が(Vref+Vd)、LOWレベルの電位が(Vref−Vd)の信号2などの小振幅信号を、HIGHレベルの電位がVSS、LOWレベルの電位がVCC2の大振幅信号にレベルシフトすることが可能である。なお、入力信号1、2とも、LOWレベルで、信号入力されるトランジスタM21、M31をオンさせ、HIGHレベルでオフさせる。信号2は信号1の振幅内の信号で、特に振幅が小さい場合には基準電圧VrefはトランジスタM21、M31の閾値電圧付近とされる。
図8は、図1のトランジスタの極性を変更し、電源電圧の電位レベルを反転させることで構成することができる。図8では高位電源電圧がVSS、低位電源電圧がVCC2である。また図8は、図1のNチャネルトランジスタM1、M2、M21、M22、M31、M32をPチャネルトランジスタとし、図1のPチャネルトランジスタ、M3、M4、M24、M34をNチャネルトランジスタとしている。なお、素子番号は、図1をそのまま用いて表す。図2乃至図7の構成についても、図1と図8に示したトランジスタの極性の変更及び電源電圧レベルの反転により、低電位側へのレベルシフト回路へ変更することができる。
図9は、本発明の第9の実施例の構成を示す図であり、本発明のレベルシフト回路を備えた図21の液晶表示装置のゲートドライバ970の構成が示されている。図10は、図9における信号電圧振幅の変化を模式的に示す図である。
図9を参照すると、ゲートドライバは、レベルシフト回路群(LS1)420とレベルシフト回路群(LS2)430を備える。シフトレジスタ410は、CLKとスタートパルスが入力され、CLK周期でサンプリングされるスタートパルスが順次データシフトされ、LS1、LS2を介して、バッファ440より、走査信号を順次出力する。LS1は低電位側へのレベルシフト回路である。レベルシフト回路群LS2は、LS1でレベルシフトされた信号を高電圧側へレベルシフトする回路である。LS1には、振幅VDD1(2.5V)とVSS(0V)の信号がシフトレジスタ410より入力され、振幅VDD1(2.5V)とVSS2(−8V)の出力信号を出力する。LS2は、振幅VDD1(2.5V)とVSS2(−8V)の信号を入力し、振幅VDD2(30V)とVSS2(−8V)の信号を出力しバッファ440に供給する。バッファ440は、LS2からの出力信号を受け表示装置の走査線を駆動する。
液晶表示装置のゲートドライバに適用されるレベルシフト回路は、入力信号の振幅に対して出力信号の振幅が非常に大きく、出力信号の電圧変化は高速が求められる。これはレベルシフト回路の出力信号に基づいてゲートドライバから出力される走査信号の電圧変化に遅延があると、走査信号がHIGHレベルへ変化する時には、階調信号の画素電極への供給遅延が生じる。また、走査信号がLOWレベルへ変化する時には、TFTの寄生容量を介して画素電極が電位変動するので、走査信号の遅延期間にデータ線から余計な電荷が画素電極に供給され、画素電極と対抗基板電極との間に保持する電位差がずれる。これらの作用は液晶表示装置の画質低下につながる。したがって、本発明のレベルシフト回路を備えたゲートドライバを用いれば、走査信号の電圧変化の遅延を抑え、高画質な液晶表示装置を実現することができる。
図11は、本発明の第10の実施例の構成を示す図であり、本発明のレベルシフト回路を備えた図21の液晶表示装置のデータドライバ980の構成が示されている。図11は、データドライバの要部をブロックにて示したものである。図11を参照すると、データドライバは、シフトレジスタ510、データレジスタ/ラッチ520、レベルシフト回路群530、デジタルアナログ変換器540、基準電圧発生回路550とを備えている。シフトレジスタ510は、クロック信号CLKに基づき、データラッチのタイミングを決定する。データレジスタ/ラッチ520は、シフトレジスタ510で決定されたタイミングに基づいて、デジタルデータをラッチし、制御信号に応じてレベルシフタ回路群に出力し、レベル変換されたデジタルデータがデジタルアナログ変換器540に送られる。デジタルアナログ変換器540は、基準電圧発生回路550から基準電圧が入力され、制御信号及びデジタルデータに基づいて階調電圧信号を出力する。
図12は、図11においてレベルシフト回路群530、デジタルアナログ変換器540の1出力分の構成の一例を示したものである。図12では、Kビットの映像デジタルデータD1〜DKがパラレルに入力され、2のK乗個の階調電圧から1個の電圧をデコードし、アンプで増幅出力する構成である。この構成では、1出力に必要なレベルシフト回路はK個となる。階調電圧V(1)、V(2)、…V(2K)と、ボルテージフォロワ構成の差動アンプ848の非反転入力端子の間には、レベルシフト回路531からの出力信号に基づき、オン・オフ制御されるスイッチ(パストランジスタ)221、222、…228を備えており、例えば(D1、D2、…DK)=(0、0、…0)のとき、パストランジスタ221、225、…227がオンし、階調電圧V(1)がボルテージフォロワ848に入力され、(D1、D2、…DK)=(1、0、…0)のとき、パストランジスタ222、225、…227がオンし、階調電圧V(2)がボルテージフォロワ848に入力される。
図13は、図11においてレベルシフト回路群530、デジタルアナログ変換器540の1出力分の構成の別の例を示したものである。図13に示す例では、Kビットの映像デジタルデータD1〜DKがタイムシリアルに入力されてレベルシフトされ、複数個の容量の電荷の再配分を利用して階調電圧を生成し、アンプで増幅出力する構成である。この構成では、1出力に必要なレベルシフト回路は1個であるが、階調電圧を出力する期間内に、Kビットのデータをレベルシフトするため高速動作が必要である。
ビットデータに基づきタイムシリアルに基準電圧をサンプルし階調電圧を得る方式が知られている。図13は、そのようなシリアルDACの構成例である(特許文献3(特開昭59−154820号公報)参照)。
図13を参照すると、このシリアルDACは、基準電圧VR1の供給端子に一端が接続され、他端がそれぞれ端子Nd、Neに接続された2つの容量846、847と、端子Ncに接続され基準電圧VR1又は基準電圧VR2の供給端子のいずれかを選択するスイッチ841、842と、端子Nc、Nd間及び端子Nd、Ne間にそれぞれ接続されたスイッチ843、844と、端子Neと基準電圧VR1の供給端子間に接続されたスイッチ845と、端子Neを入力端とするボルテージフォロワ回路848を備えている。容量846、847の容量値は共にCsとされる。
最初に、スイッチ845が一時的にオンとされ、容量847の両端の電位差がゼロにリセットされる。
次に、スイッチ843がオンとされ、最下位ビットデータD1に応じてスイッチ841、842により、端子Ndに基準電圧VR1、VR2のいずれかがサンプルされ、その後、スイッチ843はオフとされる。つづいてスイッチ844がオンとされ、容量846、847間で電荷再配分が起こり、スイッチ844がオフとされて、電荷が容量847にホールドされる。引き続き次のビットデータD2に応じてスイッチ841、842によりサンプルされ、スイッチ844により容量846、847間で電荷再配分後ホールドされる。以下同様に低位のビットデータから高位のビットデータの順にサンプルとホールド繰り返される。Kビットデータの場合には、サンプルとホールドの1サイクルがK回繰り返され、そのときの端子Neの電圧Vkは次式で与えられる。
VK=(2−1・DK+2−2・DK−1+…+2−K・D1)・(VR2−VR1)
ただしDK、DK−1、…、D1は0又は1
電圧VKが、ボルテージフォロワ回路848により増幅出力される。
これにより図13のDACは、基準電圧VR1、VR2間を、2のK乗個に均等分割する各電圧レベルをKビットデータに応じて出力することができる。
図13のDACは、構成がデータのビット数に依存しないため、ビット数の多いデータドライバに対して回路規模が非常に小さくできる。しかしながら、図13のDACの出力電圧は、各電圧レベル間が等間隔のリニア出力となり、そのままでは液晶のガンマ特性に合わせた階調電圧を出力することができない。
これに対して、昨今、出力に必要な階調電圧数の数倍のリニア出力を可能とするDACを構成し、その多数のリニア出力レベルの中で液晶のガンマ特性に合う階調電圧を割り当てるという方法が非特許文献2などで提案されている。
この方法では、実際に出力される階調電圧数に対応したビット数より2、3ビット程度増加する。そのためビット数に依存しない図13のDACは好適とされている。
なお、図10は、非特許文献1(図5)、特許文献1の第1図、第2図に対応し、それぞれ原理が紹介されている。
図14、図15は、図1乃至図7を参照して説明した第1乃至第7の実施例のレベルシフト回路を応用して、データ送受信のインターフェイスにおけるレシーバ回路(受信回路)を構成したものである。一例としては、図21に示す液晶表示装置の表示コントローラー950とデータドライバ980との間の映像データの送受信のインターフェイスにおいて、データドライバ980に設けられる映像データのレシーバ回路(受信回路)に適用できる。
レシーバ回路は、LVDSなどの小振幅差動信号(Vref±0.2Vなど)をドライバのロジック信号(低位電源電圧VSS=0V、高位電源電圧VDD2=2.5V〜3.3Vなど)に高速変換するのに用いられる。
第1乃至第7の実施例のレベルシフト回路の入力信号IN、INBは、HIGHレベル及びLOWレベルで、第1、第2の電流制御回路200、300のトランジスタM21、M31がオン、オフ動作することが必要である。
振幅が非常に小さい差動信号を本発明のレベルシフト回路の入力信号IN、INBとして直接受ける場合、レベルシフト回路を正常に動作させるには、差動信号の基準電圧Vrefは、トランジスタM21、M31の閾値電圧付近でなければならない。このため、レベルシフト回路をそのままレシーバ回路として用いた場合には、その用途は限定される。そこで、本実施例では、前記実施例で説明したレベルシフト回路の前段に、差動回路を設けることで、差動信号の基準電圧が前記閾値電圧に依存しない値とすることができる。したがって多様な差動信号IN0、IN0Bを受けてもレベルシフト動作が可能となる。なお、本発明のレベルシフト回路は高速動作可能であるため、高速シリアルインターフェイスのレシーバ回路への利用も可能である。
図14は、レベルシフト回路の前段に付加する差動回路の一例を示したものであり、差動対(M41、M42)の出力対に接続される負荷素子対が抵抗素子R43、R44で構成されている。差動対の入力として差動信号IN0、IN0Bを受け、差動対の出力が信号IN、INBとしてレベルシフト回路へ入力される。負荷素子対はトランジスタ構成のカレントミラーに置き換え可能である。
図15は、図14の応用例を示した図である。図15の差動回路は、それぞれ電流源で駆動され、入力対に差動信号IN0、IN0Bを受ける2つの差動対(M51、M52)、(M61、M62)を備え、それぞれの差動対には負荷素子対(M53、M54)、(M63、M64)がカレントミラー構成で接続され、それぞれのカレントミラーの出力端がレベルシフト回路の入力端子1、2に接続されている。差動信号IN0、IN0Bは、それぞれ前記2つの差動対の一方では非反転入力端に、他方では反転入力端に入力される。この差動回路の構成においては、差動信号IN0、IN0Bの基準電圧が変化しても、差動回路の出力信号(IN、INB)の基準電圧Vrefはカレントミラーの各トランジスタ(M53、M54)、(M63、M64)の閾値電圧付近となる。したがってレベルシフト回路のトランジスタ(M21、M31)を、差動回路のカレントミラーのトランジスタと同じサイズで構成する。
これにより差動回路に入力される差動信号(IN0、IN0B)の基準電圧が異なるレベルであっても、差動回路の出力(差動信号IN、INB)はそれぞれ、HIGHレベルでは、前記閾値電圧より高電位となり、LOWレベルでは、前記閾値電圧より低電位となり、レベルシフト回路を正常に動作させることができる。
上記実施例において、トランジスタは、単結晶シリコン基板に形成されるトランジスタに限定されるものでなく、絶縁性基板上に形成された薄膜トランジスタであってもよいことは勿論である。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。