JP4816077B2 - レベルシフト回路及びそれを用いたドライバ回路 - Google Patents

レベルシフト回路及びそれを用いたドライバ回路 Download PDF

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Description

本発明は、レベルシフト回路及びそれを用いたドライバ回路に関する。
近時、表示装置は、薄型・軽量・低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、大画面化や動画対応の技術の向上につれ、大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図２１を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図２１には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。
一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部（表示パネル）９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６６を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。
スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６６との間の電位差により液晶の透過率が変化し、該電位差を液晶容量９６５で一定期間保持することで画像を表示するものである。
半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。
なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は表示コントローラー９５０で制御され、それぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。
１画面分のデータの書き換えは、１フレーム期間（１／６０・秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調信号電圧が供給される。
なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調信号電圧で駆動することが必要とされる。このため、データドライバ９８０は、映像データを階調信号電圧に変換するデコーダと、その階調信号電圧をデータ線９６２に増幅出力する演算増幅器よりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。
また、近時、液晶表示装置において、高画質化（多階調化）が進み、それに伴い走査信号や階調信号の電圧振幅は高くなる傾向にある。そのためゲートドライバ９７０及びデータドライバ９８０の出力部は高電圧化が求められている。一方、表示コントローラー９５０からゲートドライバ９７０及びデータドライバ９８０へ供給される各種制御信号及び映像データ信号は、少ない配線数で高速転送、低ＥＭＩ等が求められ、それらの信号は低振幅化されつつある。またゲートドライバ９７０及びデータドライバ９８０内部においても、多階調化に伴い増加するデータ量を処理するロジック回路の面積増（高コスト化）を抑えるため、微細プロセスが採用され、それに伴いロジック回路の電源電圧は低電圧化の傾向にある。
すなわち、ゲートドライバ９７０及びデータドライバ９８０は、入力部では低電圧化、出力部では高電圧化が求められている。このため、入力部の低電圧信号を出力部の高電圧信号に変換するレベルシフト回路においては、低振幅信号を高速に高振幅信号に変換しなければならない。
近代科学社「超ＬＳＩ入門シリーズ５ ＭＯＳ集積回路の基礎」ｐｐ．１５７−１６７（図５−３３） SOCIETY FOR INFORMATION DISPLAY 2004 INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS VOLUME XXXV pp.1556-1559 特開昭５０−１５１４３３号公報 特開平２−１８８０２４号公報 特開昭５９−１５４８２０号公報
しかしながら、従来のレベルシフト回路においては、出力振幅に対して、入力振幅の比が小さくなってくると、誤動作が生じやすいという課題がある。この課題について、本願発明者による検討結果を以下に述べる。
以下では、図２２、図２３、図２４に示す従来のレベルシフト回路では、低位電源ＶＳＳと電源ＶＤＤ１の電位差の低振幅信号ＩＮとその反転信号ＩＮＢをそれぞれ入力端子１、２より入力し、低位電源ＶＳＳと電源ＶＤＤ２（ＶＤＤ２＞ＶＤＤ１）の電位差で入力信号ＩＮと同相の高振幅信号ＯＵＴとその反転信号ＯＵＴＢを出力端子３、４から出力可能とするレベルシフト回路の例で説明する。
図２２は、一般的な従来のレベルシフト回路の典型的な構成の一例を示す図である。図２２を参照すると、ソースがＶＳＳに接続されゲートが差動入力ＩＮ、ＩＮＢ（振幅ＶＤＤ１−ＶＳＳ）にそれぞれ接続されたＮＭＯＳトランジスタ９０１、９０２と、電源ＶＤＤ２にソースが接続され、ドレインがＮＭＯＳトランジスタ９０１、９０２のドレインと接続され、それぞれの接続点が出力ＯＵＴＢ、ＯＵＴにそれぞれ接続されたＰＭＯＳトランジスタ９０３、９０４とを備え、ＰＭＯＳトランジスタ９０３、９０４のゲートは、出力ＯＵＴ、ＯＵＴＢに交差接続されている。
この構成では、入力信号ＩＮ、ＩＮＢの電位変化時に、トランジスタ９０１、９０２の放電動作とトランジスタ９０３、９０４の充電動作とが、過渡的に、同時に生じるため、誤動作や貫通電流の発生が起こりやすくなる。
具体的には、例えば初期状態として、入力信号ＩＮ、ＩＮＢがそれぞれＬＯＷレベル（ＶＳＳ）、ＨＩＧＨレベル（ＶＤＤ１）とされ、出力信号ＯＵＴ、ＯＵＴＢがそれぞれＬＯＷレベル（ＶＳＳ）、ＨＩＧＨレベル（ＶＤＤ２）とされているものとする。トランジスタ９０１、９０２はそれぞれオフ、オンとなり、トランジスタ９０３、９０４はそれぞれオン、オフとなっている。
そして初期状態から、入力信号ＩＮ、ＩＮＢがそれぞれＨＩＧＨレベル、ＬＯＷレベルに変化する場合、変化直後、トランジスタ９０１、９０２はそれぞれオン、オフとなる。また、変化直後では、出力信号ＯＵＴ、ＯＵＴＢは、それぞれＬＯＷレベル、ＨＩＧＨレベルとなっており、トランジスタ９０３、９０４はそれぞれオン、オフとなっている。
このため、レベルシフト動作を正常に行うためには、トランジスタ９０１はトランジスタ９０３の充電能力を上回る放電能力で出力信号ＯＵＴＢの電位をＬＯＷレベルに引き下げる。出力信号ＯＵＴＢの電位がＬＯＷレベルとなると、トランジスタ９０４がオンとなり出力信号ＯＵＴを電源電位ＶＤＤ２に引き上げる。その結果、トランジスタ９０３がオフとなりレベルシフトが完了する。
したがって、入力信号ＩＮの振幅が小さくなると、トランジスタ９０１の放電能力が低下し（トランジスタ９０１のドレイン電流が小となる）、誤動作が発生しやすくなる。
また、正常にレベルシフト動作しても、出力信号ＯＵＴＢの変化が遅いと、トランジスタ９０１とトランジスタ９０３がともにオンする期間が生じて、電源ＶＤＤ２からＶＳＳへの貫通電流（through current）が発生し、消費電力が増大する。これに伴い出力信号ＯＵＴＢの変化も遅くなり、トランジスタ９０２、９０４を介した貫通電流も発生する。
図２３は、図２２の構成と比べて高性能化を図ったレベルシフト回路であり、図２２の構成に、トランジスタ９０５、９０６を中間段に備えている。ソースがＶＳＳに接続されゲートが差動入力ＩＮ、ＩＮＢにそれぞれ接続されたＮＭＯＳトランジスタ９０１、９０２と、電源ＶＤＤ２にソースが接続されたＰＭＯＳトランジスタ９０３、９０４と、ソースがＰＭＯＳトランジスタ９０３、９０４のドレインと接続され、ドレインがＮＭＯＳトランジスタ９０１、９０２のドレインと接続され、各接続点が出力ＯＵＴＢ、ＯＵＴにそれぞれ接続され、ゲートがＩＮ、ＩＮＢに接続されたＮＭＯＳトランジスタ９０５、９０６とを備え、ＰＭＯＳトランジスタ９０３、９０４のゲートは、出力ＯＵＴ、ＯＵＴＢに交差接続されている。
図２３の構成について、例えば初期状態として、入力信号ＩＮ、ＩＮＢがそれぞれＬＯＷレベル（ＶＳＳ）、ＨＩＧＨレベル（ＶＤＤ１）とされ、出力信号ＯＵＴ、ＯＵＴＢがそれぞれＬＯＷレベル（ＶＳＳ）、ＨＩＧＨレベル（ＶＤＤ２）とされているものとする。トランジスタ９０１、９０２はそれぞれオフ、オンとなり、トランジスタ９０３、９０４はそれぞれオン、オフとなっている。
この初期状態から、入力信号ＩＮ、ＩＮＢがそれぞれＨＩＧＨレベル、ＬＯＷレベルに変化する場合、変化直後、トランジスタ９０１がオンとなり、ドレイン電流が流れると、トランジスタ９０５にその電流に応じたドレイン・ソース間の電位差ＶＤＳが発生し、出力信号ＯＵＴＢはＨＩＧＨレベルからトランジスタ９０５のドレイン・ソース間の電位差ＶＤＳ分だけ瞬時に低下する。これにより出力信号ＯＵＴＢが速やかに引き下げられ、トランジスタ９０４がオンとなり、出力信号ＯＵＴの電位を第２電源ＶＤＤ２側に引き上げ、トランジスタ９０３がオフとなりレベルシフトが完了する。
しかしながら、低位電源電圧ＶＳＳと電源電圧ＶＤＤ２の電位差が拡大すると、トランジスタ９０５のドレイン・ソース間の電位差分の電圧ドロップの効果は小さくなり、図２２と同様の問題が発生する。
図２２、図２３に示した回路構成における、誤動作や消費電力増大を防ぐためには、トランジスタ９０１、９０２が高い放電能力を持つように、トランジスタサイズを十分大きくしなければならない。
特に、入力信号の振幅が小さく、そのＨＩＧＨレベルの電位ＶＤＤ１がトランジスタ９０１、９０２の閾値電圧に比較的近い場合、トランジスタ９０１、９０２のサイズは非常に大となる。さらにこの場合、サイズの大きいトランジスタ９０１、９０２を駆動するため、入力信号を供給するバッファ回路のサイズも大としなければならない。
一方、入力信号の振幅が小で、出力信号の振幅が大でも正常動作可能なレベルシフト回路として、特許文献２には、図２４に示す回路が提案されている。
図２４は、図２２のレベルシフト回路（図２２のＭ８１、Ｍ８２、Ｍ８３、Ｍ８４）に、第１及び第２の電流供給回路を付加した構成である。
第１の電流供給回路は、入力信号ＩＮがＬＯＷレベル（ＶＳＳ）からＨＩＧＨレベル（ＶＤＤ１）へ変化するときのみ動作する。第２の電流供給回路は、入力信号ＩＮＢがＬＯＷレベル（ＶＳＳ）からＨＩＧＨレベル（ＶＤＤ１）へ変化するときのみ動作する。
第１の電流供給回路は、ソースが電源ＶＤＤ２に接続され、ドレインとゲートが接続されたＰＭＯＳトランジスタＭ８５と、ソースが電源ＶＤＤ２に接続され、ゲートがＰＭＯＳトランジスタＭ８６のゲートが接続されたＰＭＯＳトランジスタＭ８６と、ＰＭＯＳトランジスタＭ８５のドレインにドレインが接続されゲートがＩＮに接続されたＮＭＯＳトランジスタＭ８９と、ＮＭＯＳトランジスタＭ８９のソースにドレインが接続され、ゲートがＯＵＴＢに接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタＭ９０を備えている。第２の電流供給回路は、ソースが電源ＶＤＤ２に接続され、ドレインとゲートが接続されたＰＭＯＳトランジスタＭ８８と、ソースが電源ＶＤＤ２に接続され、ゲートがＰＭＯＳトランジスタＭ８８のゲートが接続されたＰＭＯＳトランジスタＭ８７と、ＰＭＯＳトランジスタＭ８８のドレインにドレインが接続されゲートがＩＮＢに接続されたＮＭＯＳトランジスタＭ９１と、ＮＭＯＳトランジスタＭ９１のソースにドレインが接続され、ゲートがＯＵＴに接続され、ソースがＶＳＳに接続されたＮＭＯＳトランジスタＭ９２を備えている。
初期状態として、入力信号ＩＮ、ＩＮＢがそれぞれＬＯＷレベル（ＶＳＳ）、ＨＩＧＨレベル（ＶＤＤ１）とされ、出力信号ＯＵＴ、ＯＵＴＢがそれぞれＬＯＷレベル（ＶＳＳ）、ＨＩＧＨレベル（ＶＤＤ２）とされているものとする。トランジスタＭ８１、Ｍ８２はそれぞれオフ、オンとなり、トランジスタＭ８３、Ｍ８４はそれぞれオン、オフとなっている。この初期状態から、入力信号ＩＮ、ＩＮＢがそれぞれＨＩＧＨレベル、ＬＯＷレベルに変化する場合について説明する。
変化直後、トランジスタＭ８１、Ｍ８２は、それぞれオン、オフとなる。また、変化直後、出力信号ＯＵＴ、ＯＵＴＢはＬＯＷレベル、ＨＩＧＨレベルとなっており、トランジスタＭ８３、Ｍ８４はそれぞれオン、オフとなっている。
このとき第１電流供給回路において、トランジスタＭ８９、Ｍ９０のゲートにはＨＩＧＨレベルの信号が入力されて共にオンとなり、トランジスタＭ８９のゲート電圧（ＶＤＤ１）とソース電圧（ＶＳＳ）に応じた電流をカレントミラー（Ｍ８５、Ｍ８６）を介して出力し、出力端子ＯＵＴを充電する。
トランジスタＭ８６の出力電流は、出力信号ＯＵＴの電位を引き上げ、トランジスタＭ８３をオフとする。
一方、トランジスタＭ８１は、出力信号ＯＵＴＢの電位を引き下げ、トランジスタＭ８４がオンとなり、レベルシフトが完了する。また出力信号ＯＵＴＢの電位が引き下げられると、第１電流供給回路のトランジスタＭ９０がオフとなり、第１電流供給回路は停止される。
図２４では、初期状態からの変化直後、トランジスタＭ８３が第１電流供給回路によりオフとされるため、トランジスタＭ８１は、図２２、図２３のトランジスタ９０１に必要な高い放電能力がなくても、出力信号ＯＵＴＢの電位を引き下げることができる。このため、レベルシフト動作を確実に行うことができる。
なお、第２電流供給回路は、入力信号ＩＮＢがＬＯＷレベルからＨＩＧＨレベルへ変化するときに動作し、同様にレベルシフト動作を確実に行うことができる。
したがって、図２４の構成は、入力信号の振幅が小で、出力信号の振幅が大の場合に、図２２、図２３の回路よりも高い動作信頼性を有する。
上記したように、表示装置の駆動回路に用いられるレベルシフト回路は、入力信号の振幅が小で、出力信号の振幅が大でも確実に動作するとともに、高速動作が求められている。
本願発明者による解析の結果、図２４のレベルシフト回路は、出力信号ＯＵＴ、ＯＵＴＢのＬＯＷレベルからＨＩＧＨレベルへの変化は高速であるが、ＨＩＧＨレベルからＬＯＷレベルへの変化には遅延が生じる場合があるという課題があることがわかった。
具体的には、図２４の出力信号ＯＵＴ、ＯＵＴＢの電位の引き上げ能力は、第１及び第２の電流供給回路のカレントミラー（Ｍ８５、Ｍ８６）、（Ｍ８７、Ｍ８８）の入力電流に対する出力電流の増幅率を高めることで、充電電流を増加させ、充電能力を高めることができる。
一方、出力信号ＯＵＴＢ、ＯＵＴの電位の引き下げ能力は、トランジスタＭ８１、Ｍ８２に依存しており、入力信号ＩＮ、ＩＮＢの振幅のＨＩＧＨレベルの電位がトランジスタＭ８１、Ｍ８２の閾値電圧に比較的近い場合、トランジスタＭ８１、Ｍ８２のサイズを大としても、十分な放電能力を得るのは難しい。
図２４のレベルシフト回路について、その動作の回路シミュレーション（ＳＰＩＣＥ）を行った。その結果を図２５に示す。
図２５は、図２４のレベルシフト回路において、入力信号ＩＮ、出力信号ＯＵＴの入出力波形である。入力信号、出力信号は、それぞれＨＩＧＨレベルの電位が１Ｖ（ＶＤＤ１）および１２Ｖ（ＶＤＤ２）で、ＬＯＷレベルの電位が共にＧＮＤレベルである。入力信号のＨＩＧＨレベルの電位１ＶはトランジスタＭ８１、Ｍ８２の閾値電圧０．８Ｖよりもわずかに大きい程度である。
図２５からも判るように、入力信号のＨＩＧＨレベルの電位がトランジスタＭ８１、Ｍ８２の閾値電圧付近であるため、トランジスタＭ８１、Ｍ８２に十分な放電能力がなく、出力信号ＯＵＴの引き下げに、遅延が生じている。なお、このシミュレーションで用いた電圧は、動作や効果を確認するために簡便的に用いており、必ずしも、表示装置の駆動回路で実際に用いられる電圧と一致しているわけではないことを付言しておく。
したがって、本発明の目的は、入力信号の振幅が小で、出力信号の振幅が大でも確実に動作するとともに、高速動作可能なレベルシフト回路の提供および、それを用いたゲートドライバおよびデータドライバの提供することにある。
本願で開示される発明は、上記課題を解決するため、概略以下の構成とされる。
本発明の１つのアスペクト（側面）に係るレベルシフト回路は、第１の振幅を有する入力信号及び前記入力信号の相補信号をそれぞれ受ける第１及び第２の端子と、前記第１の振幅より大なる第２の振幅を有する出力信号及び前記出力信号の相補信号をそれぞれ出力する第３及び第４の端子と、第１の電源と前記第４及び第３の端子との間にそれぞれ接続されてなる第１極性の第１及び第２のトランジスタと、第２の電源と前記第４及び第３の端子との間にそれぞれ接続され、制御端が前記第３及び第４の端子にそれぞれ接続されてなる第２極性の第３及び第４のトランジスタと、を備えた出力回路と、前記第１の端子及び前記第４の端子より、前記入力信号及び前記出力信号の相補信号を受け、前記入力信号及び前記出力信号の相補信号の電位に基づき、前記第１のトランジスタの駆動を制御するための電流出力の活性化、非活性化が制御され、活性化時に、前記第１のトランジスタに流れる電流を駆動制御する第１の電流制御回路と、前記第２の端子及び前記第３の端子より、前記入力信号の相補信号及び前記出力信号を受け、前記入力信号の相補信号及び前記出力信号の電位に基づき、前記第２のトランジスタの駆動を制御するための電流出力の活性化、非活性化が制御され、活性化時に、前記第２のトランジスタに流れる電流を駆動制御する第２の電流制御回路と、を備えている。
本発明において、前記出力回路において、前記第１及び第２のトランジスタの制御端には、前記第１の端子及び前記第２の端子からの前記入力信号及びその相補信号は入力されず、前記第１の電流制御回路が活性化されることで、前記第１のトランジスタをオンするにあたり、前記第１のトランジスタの制御端の電位と前記第１の電源電位との間の差電位の大きさは、前記第１の振幅以上（ただし、前記第２の振幅以下）に設定自在とされ、前記第２の電流制御回路が活性化されることで、前記第２のトランジスタをオンするにあたり、前記第２のトランジスタの制御端の電位と前記第１の電源電位との間の差電位の大きさは、前記第１の振幅以上（ただし、前記第２の振幅以下）に設定自在とされる、構成とされる。
本発明において、好ましくは、前記第１の電流制御回路は、前記第１の端子及び第４の端子からの前記入力信号及び前記出力信号の相補信号が共に第２の論理値のときに、活性化させて、前記第１のトランジスタをオンさせ、前記オンした前期第１のトランジスタにより、前記出力信号の相補信号が第２の論理値から第１の論理値の電位に変化すると、非活性化して、前記第１のトランジスタをオフさせる、構成とされる。前記第２の電流制御回路は、前記第２の端子及び第３の端子からの前記入力信号の相補信号及び前記出力信号が共に第２の論理値のときに、活性化されて、前記第２のトランジスタをオンさせ、前記オンした前記第２のトランジスタにより、前記出力信号が第２の論理値から第１の論理値の電位に変化すると、非活性化して、前記第２のトランジスタをオフさせる、構成とされる。
本発明において、好ましくは、前記第１の電流制御回路は、前記第１の電源に一端が接続された第１の電流発生回路であって、直列形態に接続され、制御端に前記入力信号と前記出力信号の相補信号がそれぞれ入力される２つのトランジスタを備えた第１の電流発生回路と、前記第１の電流発生回路の出力電流を電圧信号に変換して、前記第１のトランジスタの制御端に出力する第１の電流電圧変換回路と、を備えている。前記第２の電流制御回路は、前記第１の電源に一端が接続された第２の電流発生回路であって、直列形態に接続され、制御端に前記入力信号の相補信号と前記出力信号がそれぞれ入力される２つのトランジスタを備えた第２の電流発生回路と、前記第２の電流発生回路の出力電流を電圧信号に変換して、前記第２のトランジスタの制御端に出力する第２の電流電圧変換回路と、を備えている。
本発明において、好ましくは、前記第１の電流制御回路は、一端が前記第１の電源に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号と前記出力信号の相補信号が入力される第１極性の第５、第６のトランジスタを備えた第１の電流発生回路と、前記第１の電流発生回路の出力端と前記第２の電源との間に接続された第１の抵抗と、前記第１及び第２の電源間に直列形態に接続され、制御端が前記第１の電流発生回路の出力端に接続された第２極性の第７のトランジスタ及び第２の抵抗と、を備え、前記第７のトランジスタと前記第２の抵抗との接続点は、前記第１のトランジスタの制御端に接続されている。前記第２の電流制御回路は、一端が前記第１の電源に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号の相補信号と前記出力信号が入力される第１極性の第８、第９のトランジスタを備えた第２の電流発生回路と、前記第２の電流発生回路の出力端と前記第２の電源との間に接続された第３の抵抗と、前記第１及び第２の電源間に直列形態に接続され、制御端が前記第２の電流発生回路の出力端に接続された第２極性の第１０のトランジスタ及び第４の抵抗と、を備え、前記第１０のトランジスタと前記第４の抵抗との接続点は前記第２のトランジスタの制御端に接続されている。
本発明において、前記第１乃至第４の抵抗の少なくとも１つは、ダイオード接続されたトランジスタ、又は電流源で構成してもよい。
本発明において、前記出力回路は、前記第４の端子と前記第１の電源間に、前記第１のトランジスタと並列に接続され、前記入力信号に基づきオン・オフ制御される第１極性のトランジスタを備え、前記第３の端子と前記第１の電源間に、前記第２のトランジスタと並列に接続され、前記入力信号の相補信号に基づきオン・オフ制御される第１極性のトランジスタを備えた構成としてもよい。
本発明において、前記第２の電源と前記第３の端子との間に接続され、制御端が前記第１の電流発生回路の出力端に接続された第２極性のトランジスタをさらに備え、前記第２の電源と前記第４の端子との間に接続され、制御端が前記第２の電流発生回路の出力端に接続された第２極性のトランジスタをさらに備えた構成としてもよい。
本発明の別のアスペクトに係る走査ドライバは、入力されたタイミング信号に基づき走査信号を出力する走査ドライバであって、上記した本発明に係るレベルシフト回路を備えている。
本発明の別のアスペクトに係るデータドライバは、入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバであって、上記した本発明に係るレベルシフト回路を備えている。このデータドライバは、前記レベルシフト回路からの出力を受け、階調電圧を出力するデジタルアナログ変換器を備えている。
本発明のさらに別のアスペクトに係るレシーバ回路は、デジタルデータ信号を差動入力し差動出力する差動回路と、前記差動回路の出力を差動で第１、第２の端子に受け、レベルシフトした信号とその相補信号を第３、第４の端子より出力するレベルシフト回路と、を備えたレシーバ回路であって、前記レベルシフト回路は、上記した本発明に係るレベルシフト回路よりなる。
本発明によれば、入力信号の振幅が小、あるいは信号電圧が低く、レベル変換出力される信号の振幅が大の場合にも、高速に動作し且つ、出力遅延、誤動作等を抑止し、確実に動作するレベルシフト回路を実現しており、高速化、高信頼性に対応可能としている。また本発明によれば、かかる表示装置のドライバとして用いて好適とされる。さらに、入力信号を差動で受ける差動回路の後段に本発明のレベルシフト回路を備えることで、レシーバ回路として好適とされる。
上記した本発明についてさらに詳細に説述すべく、添付図面を参照して説明する。本発明の第１の実施の形態に係るレベルシフト回路は、第１の振幅を有する入力信号（ＩＮ）及びその相補信号（ＩＮＢ）が入力される第１及び第２の端子（１、２）と、第１の振幅より大なる第２の振幅を有する出力信号（ＯＵＴ）及びその相補信号（ＯＵＴＢ）を出力する第３及び第４の端子（３、４）と、第１の電源（ＶＳＳ）と第４及び第３の端子との間にそれぞれ接続される第１極性の第１及び第２のトランジスタ（Ｍ１、Ｍ２）と、第２の電源（ＶＤＤ２）と第４及び第３の端子との間にそれぞれ接続され、制御端が第３及び第４の端子にそれぞれ接続される第２極性の第３及び第４のトランジスタ（Ｍ３、Ｍ４）と、を備えた出力回路（１００）と、入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）の値の組合わせに基づいて、前記第１のトランジスタの駆動制御用の電流出力（Ｉｃ）の活性化、非活性化が制御され、活性化時に、第１のトランジスタ（Ｍ１）に流れる電流（Ｉａ）を駆動制御して、第４の端子（４）の出力信号の相補信号（ＯＵＴＢ）を第１の電源（ＶＳＳ）の電位まで変化させる第１の電流制御回路（２００）と、入力信号の相補信号（ＩＮＢ）及び出力信号（ＯＵＴ）の値の組合わせに基づいて、前記第２のトランジスタの駆動制御用の電流出力（Ｉｄ）の電流出力の活性化、非活性化が制御され、活性化時に、第２のトランジスタ（Ｍ２）に流れる電流（Ｉｂ）を駆動制御して、第３の端子（３）の出力信号（ＯＵＴ）を第１の電源（ＶＳＳ）の電位まで変化させる第２の電流制御回路（３００）と、を備えている。
第１の電流制御回路（２００）は、第１の電源（ＶＳＳ）に接続された第１の電流発生回路であって、直列形態に接続され、制御端に入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）が入力される２つのトランジスタ（Ｍ２１、Ｍ２２）を備えた第１の電流発生回路（２１０）と、第１の電流発生回路（２１０）の出力電流を電圧信号に変換して、第１のトランジスタ（Ｍ１）の制御端に出力する第１の電流電圧変換回路とを備えている。第２の電流制御回路（３００）は、第１の電源（ＶＳＳ）に接続された第２の電流発生回路であって、直列形態に接続され、制御端に入力信号の相補信号（ＩＮＢ）と出力信号（ＯＵＴ）が入力される２つのトランジスタ（Ｍ３１、Ｍ３２）を備えた第２の電流発生回路（３１０）と、第１の電流発生回路（２１０）の出力電流を電圧信号に変換して、第２のトランジスタ（Ｍ２）の制御端に出力する第２の電流電圧変換回路とを備えている。
以下に本発明の作用を説明する。第１の電流制御回路（２００）は、入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）が共に第２の論理値の電位のとき、第１の電流発生回路（２１０）の２つのトランジスタ（Ｍ２１、Ｍ２２）がオンとなり、電流（Ｉｃ）を発生させる。前記第１の電流電圧変換回路で電流（Ｉｃ）を第１の電源（ＶＳＳ）から第２の電源（ＶＤＤ２）までの電圧範囲内の電圧信号に変換して第１のトランジスタ（Ｍ１）の制御端に出力し、電流（Ｉｃ）が発生したときに第１のトランジスタ（Ｍ１）をオンさせる。このとき第１のトランジスタ（Ｍ１）に流れる電流（Ｉａ）により、第４の端子（４）と第１の電源（ＶＳＳ）との間に電流（Ｉａ）が流れ、第４の端子（４）の出力信号の相補信号（ＯＵＴＢ）が第２の論理値から第１の論理値の電位に変化する。これにより、制御端が第４の端子（４）に接続される第４のトランジスタ（Ｍ４）もオンとなり、第４のトランジスタ（Ｍ４）に流れる電流により、第３の端子（３）の出力信号（ＯＵＴ）が第１の論理値から第２の論理値の電位に変化する。なお、出力信号の相補信号（ＯＵＴＢ）が第２の論理値から第１の論理値の電位に変化すると、第１の電流発生回路（２１０）の２つのトランジスタ（Ｍ２１、Ｍ２２）の一方がオフとなり、電流（Ｉｃ）は遮断され、第１の電流制御回路（２００）は停止する。
第２の電流制御回路（３００）は、入力信号の相補信号（ＩＮＢ）と出力信号（ＯＵＴＢ）が共に第２の論理値の電位のとき、第２の電流発生回路（３１０）の２つのトランジスタ（Ｍ３１、Ｍ３２）がオンとなり、電流（Ｉｄ）を発生させる。前記第２の電流電圧変換回路で電流（Ｉｄ）を第１の電源（ＶＳＳ）から第２の電源（ＶＤＤ２）までの電圧範囲内の電圧信号に変換して第２のトランジスタ（Ｍ２）の制御端に出力し、電流（Ｉｄ）が発生したときに第２のトランジスタ（Ｍ２）をオンさせる。このとき第２のトランジスタ（Ｍ２）に流れる電流（Ｉｂ）により、第３の端子（３）と第１の電源（ＶＳＳ）との間に電流（Ｉｂ）が流れ、第３の端子（３）の出力信号（ＯＵＴ）が第２の論理値から第１の論理値の電位に変化する。これにより、制御端が第３の端子（３）に接続される第３のトランジスタ（Ｍ３）もオンとなり、第３のトランジスタ（Ｍ３）に流れる電流により、第４の端子（４）の出力信号の相補信号（ＯＵＴＢ）が第１の論理値から第２の論理値の電位に変化する。なお、出力信号（ＯＵＴ）が第２の論理値から第１の論理値の電位に変化すると、第２の電流発生回路（３１０）の２つのトランジスタ（Ｍ３１、Ｍ３２）の一方がオフとなり、電流（Ｉｄ）は遮断され、第２の電流制御回路（３００）は停止する。
前記入力信号（ＩＮ）及びその相補信号（ＩＮＢ）の振幅をなす第１及び第２の論理値の電位は、制御端に前記入力信号又はその相補信号が入力されるトランジスタの閾値電圧に対して高電位及び低電位となる２つの電圧値とされる。また第１及び第２の電源、第１及び第２の論理値、及びトランジスタの極性の関係は、第２の電源（ＶＤＤ２）が第１の電源（ＶＳＳ）に対して高電位であるときは、第１及び第２極性のトランジスタはそれぞれ、Ｎチャネル及びＰチャネルのトランジスタとされ、第１及び第２の論理値はそれぞれＬＯＷレベル及びＨＩＧＨレベルとなる。また第２の電源（ＶＤＤ２）が第１の電源（ＶＳＳ）に対して低電位であるときは、第１及び第２極性のトランジスタはそれぞれ、Ｐチャネル及びＮチャネルのトランジスタとされ、第１及び第２の論理値はそれぞれＨＩＧＨレベル及びＬＯＷレベルとなる。
本発明の一実施の形態において、第１の電流制御回路（２００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）が入力される２つの第１極性の第５、第６のトランジスタ（Ｍ２１、Ｍ２２）を備えた第１の電流発生回路（２１０）と、第１の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続された第１の抵抗（Ｒ２３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１の電流発生回路の出力端に接続された第２極性の第７のトランジスタ（Ｍ２４）及び第２の負荷抵抗（Ｒ２５）と、を備え、第７のトランジスタと第２の抵抗（Ｒ２５）との接続点が出力端とされ、第７のトランジスタと第２の抵抗（Ｒ２５）との接続点は、第１のトランジスタ（Ｍ１）の制御端に接続されている。
第２の電流制御回路（３００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号の相補信号（ＩＮＢ）と出力信号（ＯＵＴ）が入力される２つの第１極性の第８、第９のトランジスタ（Ｍ３１、Ｍ３２）を備えた第２の電流発生回路（３１０）と、第２の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続された第３の抵抗（Ｒ３３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第２の電流発生回路の出力端に接続された第２極性の第１０のトランジスタ（Ｍ３４）及び第４の抵抗（Ｒ３５）と、を備え、第１０のトランジスタと第４の抵抗（Ｒ３５）との接続点が出力端とされ、第１０のトランジスタと第４の抵抗（Ｒ３５）との接続点は第２のトランジスタ（Ｍ２）の制御端に接続されている。
本発明の一実施の形態において、前記第１乃至第４の抵抗は、ダイオード接続されたトランジスタ又は電流源に置き換えて構成することが可能である。
本発明の一実施の形態において、前記第１の電流制御回路（２００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）が入力される２つの第１極性の第５、第６のトランジスタ（Ｍ２１、Ｍ２２）を備えた第１の電流発生回路（２１０）と、第１の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続（制御端と出力端が接続）された第２極性の第１１のトランジスタ（Ｍ２３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１１のトランジスタ（Ｍ２３）の制御端に接続された第２極性の第７のトランジスタ（Ｍ２４）及び、ダイオード接続された第１極性の第１２のトランジスタ（Ｍ２５）と、を備え、第１２のトランジスタ（Ｍ２５）の制御端は、第１のトランジスタ（Ｍ１）の制御端に接続されている。この構成において、第１１のトランジスタ（Ｍ２３）と第７のトランジスタ（Ｍ２４）及び、第１２のトランジスタ（Ｍ２５）と第１のトランジスタ（Ｍ１）は、それぞれカレントミラーとして作用し、第１の電流発生回路（２１０）で発生した電流（Ｉｃ）を第１のトランジスタ（Ｍ１）に流れる電流（Ｉａ）に変換する。なお電流（Ｉａ）は、各カレントミラーをなす２つのトランジスタのサイズ比に応じて、電流（Ｉｃ）を増幅した電流値に変換される。
第２の電流制御回路（３００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号の相補信号（ＩＮＢ）と出力信号（ＯＵＴ）が入力される２つの第１極性の第８、第９のトランジスタ（Ｍ３１、Ｍ３２）を備えた第２の電流発生回路（３１０）と、第２の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続（制御端と出力端が接続）された第２極性の第１３のトランジスタ（Ｍ３３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１３のトランジスタ（Ｍ３３）の制御端に接続された第２極性の第１０のトランジスタ（Ｍ３４）、及び、ダイオード接続された第１極性の第１４のトランジスタ（Ｍ３５）と、を備え、第１４のトランジスタ（Ｍ３５）の制御端は、第２のトランジスタ（Ｍ２）の制御端に接続されている。この構成において、第１３のトランジスタ（Ｍ３３）と第１０のトランジスタ（Ｍ３４）及び、第１４のトランジスタ（Ｍ３５）と第２のトランジスタ（Ｍ２）は、それぞれカレントミラーとして作用し、第２の電流発生回路（２１０）で発生した電流（Ｉｄ）を第２のトランジスタ（Ｍ２）に流れる電流（Ｉｂ）に変換する。なお電流（Ｉｂ）は、各カレントミラーをなす２つのトランジスタのサイズ比に応じて、電流（Ｉｄ）を増幅した電流値に変換される。
本発明の一実施の形態において、第１の電流制御回路（２００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）が入力される２つの第１極性の第５、第６のトランジスタ（Ｍ２１、Ｍ２２）を備えた第１の電流発生回路（２１０）と、第１の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続された第２極性の第１１のトランジスタ（Ｍ２３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端がトランジスタ（Ｍ２３）の制御端に接続された第２極性の第７のトランジスタ（Ｍ２４）及び、第１極性の第１２のトランジスタ（Ｍ２５）と、を備え、第７のトランジスタと第１２のトランジスタの接続点は、第１のトランジスタ（Ｍ１）の制御端に接続されている。第１極性の第１２のトランジスタ（Ｍ２５）の制御端には、バイアス回路（４００）からバイアス電圧（ＶＢ１）が供給される。この構成において、第１１のトランジスタ（Ｍ２３）と第７のトランジスタ（Ｍ２４）はカレントミラーとして作用し、第１２のトランジスタ（Ｍ２５）は電流源として作用する。そして第１の電流発生回路（２１０）で発生した電流（Ｉｃ）に応じて、第１のトランジスタ（Ｍ１）の制御端の電位を第１の電源（ＶＳＳ）から第２の電源（ＶＤＤ２）までの電圧範囲内で変化させる。これにより第１のトランジスタ（Ｍ１）に流れる電流（Ｉａ）は、電流（Ｉｃ）を増幅した電流値に変換される。
第２の電流制御回路（３００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直接形態に接続され、それぞれの制御端に入力信号の相補信号（ＩＮＢ）と出力信号（ＯＵＴ）が入力される２つの第１極性の第８、第９のトランジスタ（Ｍ３１、Ｍ３２）を備えた第２の電流発生回路（３１０）と、第２の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続された第２極性の第１３のトランジスタ（Ｍ３３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１３のトランジスタ（Ｍ３３）の制御端に接続された第２極性の第１０のトランジスタ（Ｍ３４）、及び、第１極性の第１４のトランジスタ（Ｍ３５）と、を備え、第１０のトランジスタと第１４のトランジスタの接続点は、第２のトランジスタ（Ｍ２）の制御端に接続されている。第１極性の第１４のトランジスタ（Ｍ３５）の制御端には、バイアス回路（４００）からバイアス電圧（ＶＢ１）が供給される。この構成において、第１３のトランジスタ（Ｍ３３）と第１０のトランジスタ（Ｍ３４）はカレントミラーとして作用し、第１４のトランジスタ（Ｍ３５）は電流源として作用する。そして第２の電流発生回路（３１０）で発生した電流（Ｉｄ）に応じて、第２のトランジスタ（Ｍ２）の制御端の電位を第１の電源（ＶＳＳ）から第２の電源（ＶＤＤ２）までの電圧範囲内で変化させる。これにより第２のトランジスタ（Ｍ２）に流れる電流（Ｉｂ）は、電流（Ｉｄ）を増幅した電流値に変換される。
本発明の一実施の形態において、第１の電流制御回路（２００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）が入力される２つの第１極性の第５、第６のトランジスタ（Ｍ２１、Ｍ２２）を備えた第１の電流発生回路（２１０）と、第１の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続された第２極性の第１１のトランジスタ（Ｍ２３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１１のトランジスタ（Ｍ２３）の制御端に接続された第２極性の第７のトランジスタ（Ｍ２４）及び、第１極性の第１２のトランジスタ（Ｍ２５Ａ）と、を備え、第７のトランジスタと第１２のトランジスタの接続点は、第１のトランジスタ（Ｍ１）の制御端に接続され、第１２のトランジスタ（Ｍ２５Ａ）の制御端には、入力信号（ＩＮ）が入力されている。さらに、第１の電流制御回路において、第１極性の第１２のトランジスタ（Ｍ２５Ａ）に並列に、第１極性の第１５のトランジスタ（Ｍ２５Ｂ）を備え、第１５のトランジスタ（Ｍ２５Ｂ）の制御端には、入力信号の相補信号（ＩＮＢ）が入力されている。この構成において、第１２のトランジスタ（Ｍ２５Ａ）及び第１５のトランジスタ（Ｍ２５Ｂ）は、一方が必ずオンとなり、入力信号（ＩＮ）またはその相補信号（ＩＮＢ）の第２の論理値の電位をバイアス電圧とする電流源の作用を果たす。
第２の電流制御回路（３００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直接形態に接続され、それぞれの制御端に入力信号の相補信号（ＩＮＢ）と出力信号（ＯＵＴ）が入力される２つの第１極性の第８、第９のトランジスタ（Ｍ３１、Ｍ３２）を備えた第２の電流発生回路（３１０）と、第２の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続された第２極性の第１３のトランジスタ（Ｍ３３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１３のトランジスタ（Ｍ３３）の制御端に接続された第２極性の第１０のトランジスタ（Ｍ３４）、及び、第１極性の第１４のトランジスタ（Ｍ３５Ａ）と、を備え、第１０のトランジスタと第１４のトランジスタの接続点は、第２のトランジスタ（Ｍ２）の制御端に接続され、第１４のトランジスタ（Ｍ３５Ａ）の制御端には、入力信号（ＩＮ）が入力されている。さらに、第２の電流制御回路において、第１極性の第１４のトランジスタ（Ｍ３５Ａ）に並列に、第１極性の第１６のトランジスタ（Ｍ３５Ｂ）を備え、第１６のトランジスタ（Ｍ３５Ｂ）の制御端には、入力信号の相補信号（ＩＮＢ）が入力されている。この構成において、第１４のトランジスタ（Ｍ３５Ａ）及び第１６のトランジスタ（Ｍ３５Ｂ）は、一方が必ずオンとなり、入力信号（ＩＮ）またはその相補信号（ＩＮＢ）の第２の論理値の電位をバイアス電圧とする電流源の作用を果たす。
本発明の一実施の形態において、第１の電流制御回路（２００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号（ＩＮ）と出力信号の相補信号（ＯＵＴＢ）が入力される２つの第１極性の第５、第６のトランジスタ（Ｍ２１、Ｍ２２）を備えた第１の電流発生回路（２１０）と、第１の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続された第２極性の第１１のトランジスタ（Ｍ２３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１１のトランジスタ（Ｍ２３）の制御端に接続された第２極性の第７のトランジスタ（Ｍ２４）及び、第１の電流源（Ｍ２５）と、を備え、第７のトランジスタ（Ｍ２４）と第１の電流源（Ｍ２５）の接続点は、第１のトランジスタ（Ｍ１）の制御端に接続され、さらに、第１の電流制御回路において、第１の電流源（Ｍ２５）に並列に、第１極性の第１２のトランジスタ（Ｍ２６）を備え、第１２のトランジスタ（Ｍ２６）の制御端には、第２のトランジスタ（Ｍ２）の制御端に接続されている。この構成において、第１２のトランジスタ（Ｍ２６）は、第１の電流発生回路（２１０）の出力電流（Ｉｃ）が遮断された後に第２の電流制御回路（３００）が動作するとき、第１のトランジスタ（Ｍ１）の制御端を第１の電源（ＶＳＳ）の電位に変化させ、第１のトランジスタ（Ｍ１）を確実にオフさせるように作用する。
第２の電流制御回路（３００）は、一端が第１の電源（ＶＳＳ）に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号の相補信号（ＩＮＢ）と出力信号（ＯＵＴ）が入力される２つの第１極性の第８、第９のトランジスタ（Ｍ３１、Ｍ３２）を備えた第２の電流発生回路（３１０）と、第２の電流発生回路の出力端と第２の電源（ＶＤＤ２）との間に接続され、ダイオード接続された第２極性の第１３のトランジスタ（Ｍ３３）と、第１及び第２の電源（ＶＳＳ、ＶＤＤ２）間に直列形態に接続され、制御端が第１３のトランジスタ（Ｍ３３）の制御端に接続された第２極性の第１０のトランジスタ（Ｍ３４）、及び、第２の電流源（Ｍ３５）と、を備え、第１０のトランジスタ（Ｍ３４）と第２の電流源（Ｍ３５）の接続点は、第２のトランジスタ（Ｍ２）の制御端に接続される。さらに、第２の電流制御回路において、第２の電流源（Ｍ３５）に並列に、第１極性の第１４のトランジスタ（Ｍ３６）を備え、第１４のトランジスタ（Ｍ３６）の制御端には、第１のトランジスタ（Ｍ１）の制御端に接続されている。この構成において、第１４のトランジスタ（Ｍ３６）は、第２の電流発生回路（３１０）の出力電流（Ｉｄ）が遮断された後に第１の電流制御回路（２００）が動作するとき、第２のトランジスタ（Ｍ２）の制御端を第１の電源（ＶＳＳ）の電位に変化させ、第２のトランジスタ（Ｍ１）を確実にオフさせるように作用する。
本発明の一実施の形態において、出力回路（１００）は、第４の端子（４）と第１の電源（ＶＳＳ）間に、第１のトランジスタ（Ｍ１）と並列に接続され、制御端が第１の端子（１）に接続され、入力信号（ＩＮ）に基づきオン・オフ制御される第１極性のトランジスタ（Ｍ５）を備え、第３の端子（３）と第１の電源間に、第２のトランジスタ（Ｍ２）と並列に接続され、制御端が第２の端子（２）に接続され、入力信号の相補信号（ＩＮＢ）に基づきオン・オフ制御される第１極性のトランジスタ（Ｍ６）を備えた構成としてもよい。この構成において、前記第１極性のトランジスタ（Ｍ５）は、入力信号（ＩＮ）が第２の論理値のときにオンとなり、出力信号の相補信号（ＯＵＴＢ）を第１の電源（ＶＳＳ）の電位に保持するように作用する。また前記第１極性のトランジスタ（Ｍ６）は、入力信号の相補信号（ＩＮＢ）が第２の論理値のときにオンとなり、出力信号（ＯＵＴ）を第１の電源（ＶＳＳ）の電位に保持するように作用する。これにより電源ノイズなどの各種ノイズに対して出力信号（ＯＵＴ）及びその相補信号（ＯＵＴＢ）の変動を抑えることができる。
本発明の一実施形態において、第２の電源（ＶＤＤ２）と第３の端子（３）との間に接続され、制御端が第１の電流発生回路（２１０）の出力端に接続された第２極性のトランジスタ（Ｍ２７）をさらに備え、第２の電源（ＶＤＤ２）と第４の端子（４）との間に接続され、制御端が前記第２の電流発生回路（３１０）の出力端に接続された第２極性のトランジスタ（Ｍ３７）をさらに備えた構成としてもよい。この構成において、前記トランジスタ（Ｍ２７）は、第１の電流発生回路の出力電流（Ｉｃ）が発生するときに、第２の電源（ＶＤＤ２）と第３の端子（３）との間に電流を流し、出力信号（ＯＵＴ）を第２の電源（ＶＤＤ２）の電位に変化させるように作用する。これにより第３のトランジスタ（Ｍ３）がオフとなり、出力信号の相補信号（ＯＵＴＢ）の第１の電源（ＶＳＳ）の電位への変化が速やかとなる。また前記トランジスタ（Ｍ３７）は、第２の電流発生回路の出力電流（Ｉｄ）が発生するときに、第２の電源（ＶＤＤ２）と第４の端子（４）との間に電流を流し、出力信号の相補信号（ＯＵＴＢ）を第２の電源（ＶＤＤ２）の電位に変化させるように作用する。これにより第４のトランジスタ（Ｍ４）がオフとなり、出力信号（ＯＵＴ）の第１の電源（ＶＳＳ）の電位への変化が速やかとなる。
本発明の一実施形態の走査ドライバは、入力されたタイミング信号に基づき走査信号を出力する走査ドライバにおいて、前記レベルシフト回路を備えている。
入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバが前記レベルシフト回路を備える。
本発明の一実施形態のレシーバ回路は、デジタルデータ信号を差動入力し差動出力する差動回路と、前記差動回路の出力を第１、第２の端子に受ける前記レベルシフト回路と、を備える。以下実施例に即して詳説する。
図１は、本発明の第１の実施形態の構成を示す図である。図１を参照すると、本発明の第１の実施形態に係るレベルシフト回路は、出力回路１００と、第１、第２の電流制御回路２００、３００を備えている。
出力回路１００は、ソースが低電位電源ＶＳＳに接続されドレインが出力端子４、３にそれぞれ接続されたＭＯＳトランジスタＭ１、Ｍ２と、ソースが高電位電源ＶＤＤ２に接続されドレインが出力端子４、３にそれぞれ接続されたＮＭＯＳトランジスタＭ３、Ｍ４とを備えている。
第１の電流制御回路２００は、ゲートが端子１（入力信号ＩＮ）、端子４（出力信号ＯＵＴＢ）にゲートがそれぞれ接続されたＮＭＯＳトランジスタＭ２１、Ｍ２２が直列形態に接続された第１の電流発生回路２１０を備え、高電位電源ＶＤＤ２とトランジスタＭ２１のドレイン間に接続された抵抗Ｒ２３と、電源ＶＤＤ２にソースが接続されゲートが、トランジスタＭ２１のドレインと抵抗Ｒ２３との接続ノードＮ１に接続されたＰＭＯＳトランジスタＭ２４と、ＰＭＯＳトランジスタＭ２４のドレインと低電位電源ＶＳＳ間に接続された抵抗Ｒ２５を備え、抵抗Ｒ２５とトランジスタＭ２４のドレインとの接続点Ｎ２がトランジスタＭ１のゲートに接続されている。
第２の電流制御回路３００は、端子２（入力信号ＩＮＢ）、端子３（出力信号ＯＵＴ）にゲートがそれぞれ接続されたＮＭＯＳトランジスタＭ３１、Ｍ３２が直列形態に接続された第２の電流発生回路３１０を備え、高電位電源ＶＤＤ２とトランジスタＭ３１のドレイン間に接続された抵抗Ｒ３３と、高電位電源ＶＤＤ２にソースが接続されゲートが、トランジスタＭ３１のドレインと抵抗Ｒ３３の接続ノードＮ３に接続されたＰＭＯＳトランジスタＭ３４と、ＰＭＯＳトランジスタＭ３４のドレインと電源ＶＳＳ間に接続された抵抗Ｒ３５を備え、抵抗Ｒ３５とトランジスタＭ３４のドレインとの接続ノードＮ４が、トランジスタＭ２のゲートに接続されている。
電流発生回路２１０、３１０は、それぞれ入力信号ＩＮ、ＩＮＢがＬＯＷレベルからＨＩＧＨレベルへ変化するときにのみ出力電流Ｉｃ、Ｉｄを発生させ、それによって出力端子４、及び出力端子３の電圧ＯＵＴＢ、ＯＵＴを高速にＬＯＷレベル（ＶＳＳ）へ引き下げるように、出力回路１００のトランジスタＭ１、Ｍ２を制御する。図１に示す構成では、入力信号ＩＮ、ＩＮＢは、トランジスタＭ２１、Ｍ３１のゲートに接続されており、出力回路１００のトランジスタＭ１、Ｍ２のゲートには直接入力されない構成となっている。その動作原理として、入力信号ＩＮがＬＯＷレベルからＨＩＧＨレベルに変化するとき、ＯＵＴＢはＨＩＧＨレベル（ＶＤＤ２）にあるため、トランジスタＭ２１、Ｍ２２がオンしノードＮ１の電位が低下し、これによりトランジスタＭ２４がオンし、抵抗Ｒ２５に電流が流れ、トランジスタＭ１のゲート電位を上昇させてオンさせ、出力端子４を放電してＯＵＴＢをＬＯＷレベル（ＶＳＳ）とする。一方、入力信号ＩＮＢがＬＯＷレベルからＨＩＧＨレベルに変化するとき、ＯＵＴはＨＩＧＨレベル（ＶＤＤ２）にあるため、トランジスタＭ３１、Ｍ３２がオンし、ノードＮ３の電位が低下し、これによりトランジスタＭ３４がオンし、抵抗Ｒ３５に電流が流れ、トランジスタＭ２のゲート電位を上昇させてオンさせ、出力端子３を放電させＯＵＴをＬＯＷレベル（ＶＳＳ）とする。
図１に示したレベルシフト回路は、図１９に示すような低振幅の入力信号ＩＮ及びその反転信号ＩＮＢを入力し、入力信号ＩＮと同相で高振幅の出力信号ＯＵＴ及びその反転信号ＯＵＴＢを出力可能とするレベルシフト回路である。なお、図１９には、簡単のため、入力信号、出力信号の正転信号ＩＮ、ＯＵＴのみが示されている。電源電圧は、ＶＤＤ２＞ＶＤＤ１＞ＶＳＳの関係とする。
入力信号ＩＮは、ＨＩＧＨレベルの電位がＶＤＤ１、ＬＯＷレベルの電位がＶＳＳの信号１や、基準電圧Ｖｒｅｆを中心としＨＩＧＨレベルの電位が（Ｖｒｅｆ＋Ｖｄ）、ＬＯＷレベルの電位が（Ｖｒｅｆ−Ｖｄ）の信号２などの小振幅信号を、ＨＩＧＨレベルの電位がＶＤＤ２、ＬＯＷレベルの電位がＶＳＳの大振幅信号にレベルシフトすることが可能である。なお、入力信号１、２とも、ＨＩＧＨレベルで、信号入力されるトランジスタＭ２１、Ｍ３１をオンさせ、ＬＯＷレベルでオフさせる。信号２は信号１の振幅内の信号で、特に振幅が小さい場合には基準電圧ＶｒｅｆはトランジスタＭ２１、Ｍ３１の閾値電圧付近とされる。
以下に、図１のレベルシフト回路の動作について説明する。
初期状態として、端子１、２に入力される入力信号ＩＮ、ＩＮＢがそれぞれＬＯＷレベル、ＨＩＧＨレベルとされ、端子３、４から出力される出力信号ＯＵＴ、ＯＵＴＢがそれぞれＬＯＷレベル（ＶＳＳ）、ＨＩＧＨレベル（ＶＤＤ２）とされているものとする。
また、初期状態において、第１の電流制御回路２００は、入力信号ＩＮがＬＯＷレベルであるため、トランジスタＭ２１はオフとされ、電流発生回路２１０の出力電流Ｉｃは遮断されている。抵抗Ｒ２３の一端のノードＮ１はＶＤＤ２とされ、ＰＭＯＳトランジスタＭ２４はオフとされ、抵抗Ｒ２５の一端Ｎ２はＶＳＳとされる。これによりトランジスタＭ１もオフとされている。
一方、第２の電流制御回路３００は、出力信号ＯＵＴがＬＯＷレベルであるためトランジスタＭ３２がオフとされ、電流発生回路３１０の出力電流Ｉｄは遮断されている。抵抗Ｒ３３の一端のノードＮ３はＶＤＤ２とされ、ＰＭＯＳトランジスタＭ３４はオフとされ、抵抗Ｒ３５の一端Ｎ４はＶＳＳとされる。これによりトランジスタＭ２もオフとされている。
この初期状態から、入力信号ＩＮ、ＩＮＢがそれぞれＨＩＧＨレベル、ＬＯＷレベルに変化する場合について説明すると、変化直後、第１の電流制御回路２００は、入力信号ＩＮがＨＩＧＨレベルとなりトランジスタＭ２１がオンとなる。また出力信号ＯＵＴＢはＨＩＧＨレベル（ＶＤＤ２）となっているため、トランジスタＭ２２もオンとなっており、これによって、電流発生回路２１０は出力電流Ｉｃを発生させる。
一方、第２の電流制御回路３００は、入力信号ＩＮＢがＬＯＷレベルとなりトランジスタＭ３１がオフとなるため、出力電流Ｉｄは遮断されたままで、トランジスタＭ２もオフのままとされる。
第１の電流制御回路２００では、出力電流Ｉｃが流れると、負荷抵抗Ｒ２３の端子間電圧が増加し、ノードＮ１の電位が引き下げられ、トランジスタＭ２４がオンとなって負荷抵抗Ｒ２５に電流を流す。
そして負荷抵抗Ｒ２５の端子間電圧の増加により、トランジスタＭ１のゲート・ソース間電圧が増大してオンとなり、端子４の出力信号ＯＵＴＢがＬＯＷレベル（ＶＳＳ）に引き下げられる。
なお変化直後、トランジスタＭ３はオンとなっているため、トランジスタＭ１は、トランジスタＭ３の充電能力よりも高い放電能力が必要となる。
しかし、トランジスタＭ１のゲート電位は、低位電源電圧ＶＳＳから高位電源電圧ＶＤＤ２までの範囲で変化可能なため、トランジスタＭ１は、そのサイズを特別に大としなくても、容易に高い放電能力をもつことができる。
端子４の出力信号ＯＵＴＢがＬＯＷレベルとなると、トランジスタＭ４がオンとなり、端子３の出力信号ＯＵＴがＨＩＧＨレベル（ＶＤＤ２）に引き上げられ、トランジスタＭ３がオフとなってレベルシフトが完了する。
なお、電流発生回路２１０のトランジスタＭ２２は、出力信号ＯＵＴＢがＬＯＷレベルへ変化するとオフとなるため、出力電流Ｉｃが遮断され、トランジスタＭ１がオフとなる。
なお、出力信号ＯＵＴＢがノイズ等で一時的にＶＳＳから上昇しても、入力信号ＩＮがＨＩＧＨレベルの期間は、再び出力電流Ｉｃが発生してＬＯＷレベルに引き下げるため、動作信頼性が低下することはない。
以上、入力信号ＩＮがＬＯＷレベルからＨＩＧＨレベルへ変化する場合の動作について説明したが、入力信号ＩＮがＨＩＧＨレベルからＬＯＷレベルへ変化する場合には、第２の電流制御回路３００が同様に動作する。
図２２、図２３、図２４のレベルシフト回路では、出力信号ＯＵＴＢ、ＯＵＴを引き下げるトランジスタ９０１、９０２またはＭ８１、Ｍ８２のゲート電位の上限が入力信号ＩＮ、ＩＮＢのＨＩＧＨレベルの電位（ＶＤＤ１）で規定されるため、放電能力が十分得にくい構成であるのに対して、図１のレベルシフト回路では、入力信号ＩＮ、ＩＮＢのＨＩＧＨレベルの電位（ＶＤＤ１）の制約を受けない高い放電能力を備えたトランジスタＭ１、Ｍ２を備えている。かかる構成により、出力信号ＯＵＴ、ＯＵＴＢの引き下げ動作が速く、その結果、引き上げ動作も速くなる。かかる構成は、本発明の特徴の１つをなしている。
なお、電流発生回路２１０、３１０において、トランジスタＭ２１、Ｍ３１のゲート電位が入力信号ＩＮ、ＩＮＢのＨＩＧＨレベルの電位（ＶＤＤ１）の制約を受けるので、出力電流Ｉｃ、Ｉｄは、小さな電流であるが、第１の電流制御回路２００では、出力電流ＩｃをトランジスタＭ２４、Ｍ１の電流として順次変換し、第２の電流制御回路３００では、出力電流ＩｄをトランジスタＭ３４、Ｍ２の電流として順次変換していく段階で増幅することで、トランジスタＭ１、Ｍ２は高い放電能力を有することができる。
また図１のレベルシフト回路は、図２２、図２３の構成に対して、第１及び第２の電流制御回路２００、３００が付加されるため素子数は多くはなるものの、各トランジスタは極端に大サイズのトランジスタを必要とせず、合理的なサイズで実現可能であり、それゆえに入力信号を供給するバッファ回路のサイズも大とする必要はない。
また図１において、負荷抵抗Ｒ２３、Ｒ２５、Ｒ３３、Ｒ３５は、ダイオード接続されたトランジスタ又は定電流源に置き換えることもできる。
以上より、図１のレベルシフト回路は、入力信号の振幅が小で、出力信号の振幅が大でも高速で高い信頼性の動作を実現することができる。
また図１では、入力信号から出力信号へのレベルシフトにおいて、ＨＩＧＨレベルの電位を高電圧側へレベルシフトするレベルシフト回路について説明したが、ＬＯＷレベルの電位を低電圧側へレベルシフトするレベルシフト回路も可能である。この場合、レベルシフト回路を構成する各トランジスタは、図１とは逆極性のトランジスタで構成される。
なお、図２以下に説明するレベルシフト回路も同様であるが、便宜上、入力信号から出力信号へのレベルシフトにおいて、ＨＩＧＨレベルの電位を高電圧側へレベルシフトするレベルシフト回路の構成を示す。
図２は、本発明の第２の実施例の構成を示す図である、図１において、負荷抵抗Ｒ２３、Ｒ２５、Ｒ３３、Ｒ３５を、ダイオード接続されたＰＭＯＳトランジスタＭ２３、ＮＭＯＳトランジスタＭ２５、ＰＭＯＳトランジスタＭ３３、ＮＭＯＳトランジスタＭ３５で置き換えたものである。トランジスタＭ２３とＭ２４、トランジスタＭ２５とＭ１、トランジスタＭ３３と、Ｍ３４、トランジスタＭ３５とＭ２は、カレントミラー構成となり、入力側と出力側のトランジスタのサイズ設定で入力電流に対する出力電流の電流増幅率を高めることができる。これにより、電流発生回路２００、３００の出力電流を増幅した電流をトランジスタＭ１、Ｍ２に流すことができ、トランジスタＭ１、Ｍ２が高い放電能力を有することができる。
また、図２の構成では、レベルシフト回路がトランジスタのみで構成されている。外部信号は不要である。
図３は、本発明の第３の実施例の構成を示す図である。図３を参照すると、図１において、負荷抵抗Ｒ２３、Ｒ３３、Ｒ２５、Ｒ３５のうち、Ｒ２３、Ｒ３３をダイオード接続したトランジスタＭ２３、Ｍ３３とし、Ｒ２５、Ｒ３５を電流源（ゲートにバイアス電圧が供給されたトランジスタＭ２５、Ｍ３５）としている。
トランジスタＭ２３、Ｍ３３はそれぞれＭ２４、Ｍ３４とカレントミラーを構成する。
電流源Ｍ２５、Ｍ３５の電流値を十分小さくすれば、トランジスタＭ１、Ｍ２のゲート電位は変動幅が大きくなり、トランジスタＭ１、Ｍ２の電流駆動能力（放電能力）を高めることができる。
また、トランジスタＭ１、Ｍ２のゲート電位は、第１及び第２の電流制御回路２００、３００のそれぞれの動作により、一旦引き上げられた後に、電流源Ｍ２５、Ｍ３５の電流値に応じた速度で低位電源電圧ＶＳＳへと引き下げられる。電流源Ｍ２５、Ｍ３５の電流値を十分小さい場合、低位電源電圧ＶＳＳへ変化する時間は緩やかとなり、その間トランジスタＭ１、Ｍ２はオン状態を保つので電圧保持能力が高まる。ただし、１出力期間内にトランジスタＭ１、Ｍ２のゲート電位が低位電源電圧ＶＳＳにもどるような電流値に設定する。
電流源Ｍ２５、Ｍ３５はバイアス電圧が必要なためバイアス電圧ＶＢ１がバイアス回路４００から供給される。
バイアス電圧ＶＢ１は、低位電源ＶＳＳと電源ＶＤＤ１間の抵抗分割（分圧抵抗ＲａとＲｂ）により生成するなどの方法が可能である。
なお、ＰＭＯＳトランジスタＭ２３、Ｍ３３を、電流源とした構成としてもよい。ただし、バイアス電圧がさらに必要になる。また、それを生成するバイアス回路は、電源ＶＤＤ１と高位電源ＶＤＤ２間の抵抗分割で生成する場合、２電源間の電位差（ＶＤＤ２−ＶＤＤ１）が（ＶＤＤ１−ＶＳＳ）より大のとき、バイアス回路４００よりも消費電力が大きくなる。
図４は、本発明の第４の実施例の構成を示す図であり、図３に示した回路を、バイアス回路を用いずに実現した構成を示す図である。図３のトランジスタＭ２５、Ｍ３５を、それぞれ、ゲートに入力信号ＩＮ、ＩＮＢがそれぞれ入力されたトランジスタ対（Ｍ２５Ａ、Ｍ２５Ｂ）、（Ｍ３５Ａ、Ｍ３５Ｂ）に置き換えたものである。
入力信号ＩＮ、ＩＮＢは、いずれか一方がＨＩＧＨレベルとなるため、（Ｍ２５Ａ、Ｍ２５Ｂ）、（Ｍ３５Ａ、Ｍ３５Ｂ）の各対におけるトランジスタのサイズ（Ｗ／Ｌ比）を最適に設定することで、電流源と同等の作用を実現することができる。
図１６は、図３の動作シミュレーションを示す図であり、入力信号ＩＮ、出力信号ＯＵＴ、及びトランジスタＭ１のゲート端子電圧ＶＡの電圧波形を示している。図２５との相違を明確にするため、各電圧条件、入力信号は同一とした。
図１６より、出力信号ＯＵＴの電圧変化に遅延はなく、高速動作が可能であることを示している。
なお、電圧ＶＡの波形は、入力信号ＩＮがＬＯＷレベル（ＶＳＳ＝０Ｖ）からＨＩＧＨレベル（ＶＤＤ１＝１Ｖ）へ変化すると、第１の電流制御回路２００により、瞬時に電源ＶＤＤ１よりも高い電圧に引き上げられている。このため、トランジスタＭ１は、高い放電能力で出力信号ＯＵＴＢを速やかにＬＯＷレベル（ＶＳＳ）へと引き下げ、その結果、出力電圧ＯＵＴも速やかにＨＩＧＨレベル（ＶＤＤ２）へと引き上げられる。
出力信号ＯＵＴＢがＬＯＷレベルに変化すると、第１の電流制御回路２００はトランジスタＭ２２がオフとなり、非動作状態となる。そのため、電圧ＶＡは、電流源Ｍ２３の放電能力（電流値）に応じた速さで低下する。
入力信号ＩＮがＨＩＧＨレベルからＬＯＷレベルへ変化したときも、その出力波形ＯＵＴは、図２５に示した出力波形とは異なり、高速に変化している。
このときは、第２の電流制御回路３００により、トランジスタＭ２のゲート電位が瞬時に電源ＶＤＤ１よりも高い電圧に引き上げられるためである。
図５、図１８は、本発明の第５の実施例の構成を示す図である。図５は、入力信号のデータ周期が短い場合に好適なレベルシフト回路であり、トランジスタＭ１、Ｍ２のゲート・ソース間を短絡させるスイッチトランジスタＭ２６、Ｍ３６を備えた構成である。
スイッチトランジスタＭ２６は、ＶＳＳとトランジスタＭ１のゲート間に電流源Ｍ２５と並列に接続され、そのゲートは、トランジスタＭ２のゲートと共通接続されている。ＩＮＢがＬＯＷレベルからＨＩＧＨレベルに変化するとき、すなわち第２の電流制御回路３００が動作し、トランジスタＭ２のゲート電位を引き上げるときに、スイッチトランジスタＭ２６はオンとなり、トランジスタＭ１のゲート電位がＶＳＳとなるように作用する。したがって、スイッチトランジスタＭ２６は、第２の電流制御回路３００の動作時にトランジスタＭ１がレベルシフト動作を妨げることのないようトランジスタＭ１のターン・オフを加速化させる。
スイッチトランジスタＭ３６は、ＶＳＳとトランジスタＭ２のゲート間に電流源Ｍ３５と並列に接続され、そのゲートは、トランジスタＭ１のゲートと共通接続されている。ＩＮがＬＯＷレベルからＨＩＧＨレベルに変化するとき、すなわち第１の電流制御回路２００が動作し、トランジスタＭ１のゲート電位を引き上げるときに、スイッチトランジスタＭ３６もオンとなり、トランジスタＭ２のゲート電位がＶＳＳとなるように作用する。したがって、スイッチトランジスタＭ３６は、第１の電流制御回路２００の動作時にトランジスタＭ２がレベルシフト動作を妨げることのないようトランジスタＭ２のターン・オフを加速化させる。
図３に示す構成においては、トランジスタＭ１、Ｍ２の電流駆動能力（放電能力）を高めるために、電流源Ｍ２５、Ｍ３５の電流値を十分小さく抑えるのが望ましい。
しかし、入力信号のデータ周期が短いと、誤動作を生じる場合がある。図１７は、図３のレベルシフト回路において、入力信号の１データ期間を、図１６より短くしたときの動作シミュレーションである。
図１７は、便宜上、入力信号の振幅を、図１６よりも大きくした場合（ＨＩＧＨレベルの電位を２Ｖとした場合）で説明する。このとき電流源Ｍ２５、Ｍ３５の電流値は図１６と同条件である。この場合、電圧ＶＡ（トランジスタＭ１のゲート電圧）は、図１６よりも強い昇圧作用を受け、電圧変化が大きくなる。これは入力信号の振幅を変えずに電流源Ｍ２５、Ｍ３５の電流値を小さくするのと同一作用である。
図１７に示す例では、１データ期間を短くしたことにより、トランジスタＭ１のゲート電圧ＶＡは、入力信号ＩＮがＨＩＧＨレベルとされる最初のデータ期間の間に、ＶＳＳまで戻りきれない状態が生じている。このため、次のデータ期間で入力信号ＩＮがＬＯＷレベルへ変化して、第２の電流制御回路３００が動作するときに、トランジスタＭ１がオンしたまま状態が生じる。これにより出力信号ＯＵＴＢのＬＯＷレベルからＨＩＧＨレベルへの変化が妨げられ、誤動作を生じる。更に次のデータ期間で、入力信号ＩＮがＨＩＧＨレベルとなり第１の電流制御回路２００が動作するときも、トランジスタＭ２がオンしたまま状態が生じ、これにより出力信号ＯＵＴのＬＯＷレベルからＨＩＧＨレベルへの変化が妨げられ、誤動作を生じる。
図１８は、図５に示したレベルシフト回路で、入力信号の１データ期間が、図１７と同条件のときの動作シミュレーションである。
図１８では、入力信号ＩＮがＨＩＧＨレベルとされる１データ期間の間に、トランジスタＭ１のゲート電位ＶＡがＶＳＳまで戻りきれない場合でも、次のデータ期間で入力信号ＩＮがＬＯＷレベルに変化して第２の電流制御回路３００が動作すると、トランジスタＭ２６がオンとなり、トランジスタＭ１のゲート電位ＶＡを瞬時にＶＳＳへ引き下げ、トランジスタＭ１をオフさせる。更に次のデータ期間で、入力信号ＩＮがＨＩＧＨレベルに変化するときは、トランジスタＭ３６がオンとなり、トランジスタＭ２のゲート電位を瞬時にＶＳＳへ引き下げ、トランジスタＭ２をオフさせる。これにより誤動作を防ぐことができる。
図６は、本発明の第６の実施例の構成を示す図である。図６を参照すると、このレベルシフト回路は、図１の構成に、出力信号ＯＵＴＢ、ＯＵＴを出力する出力端子４、３と低位電源ＶＳＳとの間に、入力信号ＩＮ、ＩＮＢをそれぞれゲートに受けるＮＭＯＳトランジスタＭ５、Ｍ６を備えている。図２乃至図４に示した実施例のレベルシフト回路において、ＮＭＯＳトランジスタＭ５、Ｍ６を備える構成としてもよいことは勿論である。
トランジスタＭ５、Ｍ６は、出力信号ＯＵＴＢ、ＯＵＴがそれぞれＬＯＷレベルのとき、その電位をＶＳＳに確実に保持するための素子である。図１で説明したように、図１のレベルシフト回路において、トランジスタＭ１、Ｍ２は、それぞれＯＵＴＢ、ＯＵＴを一旦ＬＯＷレベルまで変化させるとオフとなる。このときＯＵＴＢ、ＯＵＴの電位は、素子の寄生容量によりＬＯＷレベルに保持される。そのためノイズ等で出力信号のレベルが変動を受ける場合がある。しかし、ノイズ等でＬＯＷレベルの出力信号が一時的に上昇しても、第１及び第２の電流制御回路２００、３００の動作により再び瞬時にＬＯＷレベルへ戻されるため、トランジスタＭ５、Ｍ６を設置しなくても、実使用上は、特に、問題はない。
しかしながら、出力信号のレベルをより確実に保持しておきたい場合には、図６のように、トランジスタＭ５、Ｍ６を備えれば、ノイズ等による出力信号のレベル変動を抑えることができる。すなわち、ＩＮ、ＩＮＢがそれぞれＨＩＧＨレベルのときに、第１及び第２の電流制御回路２００、３００の動作によりＯＵＴＢ、ＯＵＴがＬＯＷレベルへ変化した後、オンとなるトランジスタＭ５、Ｍ６により、ＯＵＴＢ、ＯＵＴを安定的にＬＯＷレベル（ＶＳＳ）に保持することができる。
図７は、本発明の第７の実施例の構成を示す図である。図７を参照すると、本実施例のレベルシフト回路は、図１の構成において、第１の電流制御回路２００は、ソースが電源ＶＤＤ２に接続され、ゲートがノードＮ１（抵抗Ｒ２３とトランジスタＭ２１のドレインの接続ノード）に接続され、ドレインが出力端子３に接続されたＰＭＯＳトランジスタＭ２７をさらに備えている。また、第２の電流制御回路３００は、ソースが電源ＶＤＤ２に接続され、ゲートがノードＮ２（抵抗Ｒ３３とトランジスタＭ３１のドレインの接続ノード）に接続され、ドレインが出力端子４に接続されたＰＭＯＳトランジスタＭ３７をさらに備えている。このトランジスタＭ２７、Ｍ３７は、図２４のトランジスタＭ８６、Ｍ８７と同じ作用をする。
図１のレベルシフト回路の動作の説明において、初期状態から、入力信号ＩＮ、ＩＮＢがそれぞれＨＩＧＨレベル、ＬＯＷレベルに変化するとき、トランジスタＭ１がオンとなり、出力信号ＯＵＴＢが引き下げられる。そして出力信号ＯＵＴＢがある程度引き下げられたところで、出力信号ＯＵＴの引き上げ動作が始まる。
一方、図７に示す構成では、入力信号ＩＮがＨＩＧＨレベルに変化するとき、トランジスタＭ２１がオンし（このときＭ２２はオン状態である）、トランジスタＭ２４がオンし、抵抗Ｒ２５の端子電圧をゲート電位とするトランジスタＭ１がオンし、出力ＯＵＴＢはＨＩＧＨレベルからＬＯＷレベルへの引き下げが開始される。このとき、トランジスタＭ２７もオンし、出力信号ＯＵＴＢのプルダウン動作と同時に出力信号ＯＵＴのプルアップ動作が行われる。
このため、出力信号変化が速やかになるとともに、出力信号変化時の貫通電流の抑制効果が、図１の構成と比べて更に優れている。
トランジスタＭ３７についても、入力信号ＩＮ、ＩＮＢがそれぞれＬＯＷレベル、ＨＩＧＨレベルに変化するとき、トランジスタＭ２７と同様に、ＯＵＴＢのＨＩＧＨレベルへのプルアップ作用を生じる。
図８は、本発明の第８の実施例の構成を示す図である。図２０は、図８のレベルシフト回路の動作を示すタイミング波形図である。図８のレベルシフト回路は、図２０に示すように、入力信号から出力信号へのレベルシフトにおいて、ＬＯＷレベルの電位を低電圧側へレベルシフトするレベルシフト回路である。このときの電源電圧の関係は、ＶＳＳ＞ＶＣＣ１＞ＶＣＣ２である。すなわち入力信号ＩＮを、ＨＩＧＨレベルの電位がＶＳＳ、ＬＯＷレベルの電位がＶＣＣ１の信号１や、基準電圧Ｖｒｅｆを中心としＨＩＧＨレベルの電位が（Ｖｒｅｆ＋Ｖｄ）、ＬＯＷレベルの電位が（Ｖｒｅｆ−Ｖｄ）の信号２などの小振幅信号を、ＨＩＧＨレベルの電位がＶＳＳ、ＬＯＷレベルの電位がＶＣＣ２の大振幅信号にレベルシフトすることが可能である。なお、入力信号１、２とも、ＬＯＷレベルで、信号入力されるトランジスタＭ２１、Ｍ３１をオンさせ、ＨＩＧＨレベルでオフさせる。信号２は信号１の振幅内の信号で、特に振幅が小さい場合には基準電圧ＶｒｅｆはトランジスタＭ２１、Ｍ３１の閾値電圧付近とされる。
図８は、図１のトランジスタの極性を変更し、電源電圧の電位レベルを反転させることで構成することができる。図８では高位電源電圧がＶＳＳ、低位電源電圧がＶＣＣ２である。また図８は、図１のＮチャネルトランジスタＭ１、Ｍ２、Ｍ２１、Ｍ２２、Ｍ３１、Ｍ３２をＰチャネルトランジスタとし、図１のＰチャネルトランジスタ、Ｍ３、Ｍ４、Ｍ２４、Ｍ３４をＮチャネルトランジスタとしている。なお、素子番号は、図１をそのまま用いて表す。図２乃至図７の構成についても、図１と図８に示したトランジスタの極性の変更及び電源電圧レベルの反転により、低電位側へのレベルシフト回路へ変更することができる。
図９は、本発明の第９の実施例の構成を示す図であり、本発明のレベルシフト回路を備えた図２１の液晶表示装置のゲートドライバ９７０の構成が示されている。図１０は、図９における信号電圧振幅の変化を模式的に示す図である。
図９を参照すると、ゲートドライバは、レベルシフト回路群（ＬＳ１）４２０とレベルシフト回路群（ＬＳ２）４３０を備える。シフトレジスタ４１０は、ＣＬＫとスタートパルスが入力され、ＣＬＫ周期でサンプリングされるスタートパルスが順次データシフトされ、ＬＳ１、ＬＳ２を介して、バッファ４４０より、走査信号を順次出力する。ＬＳ１は低電位側へのレベルシフト回路である。レベルシフト回路群ＬＳ２は、ＬＳ１でレベルシフトされた信号を高電圧側へレベルシフトする回路である。ＬＳ１には、振幅ＶＤＤ１（２．５Ｖ）とＶＳＳ（０Ｖ）の信号がシフトレジスタ４１０より入力され、振幅ＶＤＤ１（２．５Ｖ）とＶＳＳ２（−８Ｖ）の出力信号を出力する。ＬＳ２は、振幅ＶＤＤ１（２．５Ｖ）とＶＳＳ２（−８Ｖ）の信号を入力し、振幅ＶＤＤ２（３０Ｖ）とＶＳＳ２（−８Ｖ）の信号を出力しバッファ４４０に供給する。バッファ４４０は、ＬＳ２からの出力信号を受け表示装置の走査線を駆動する。
液晶表示装置のゲートドライバに適用されるレベルシフト回路は、入力信号の振幅に対して出力信号の振幅が非常に大きく、出力信号の電圧変化は高速が求められる。これはレベルシフト回路の出力信号に基づいてゲートドライバから出力される走査信号の電圧変化に遅延があると、走査信号がＨＩＧＨレベルへ変化する時には、階調信号の画素電極への供給遅延が生じる。また、走査信号がＬＯＷレベルへ変化する時には、ＴＦＴの寄生容量を介して画素電極が電位変動するので、走査信号の遅延期間にデータ線から余計な電荷が画素電極に供給され、画素電極と対抗基板電極との間に保持する電位差がずれる。これらの作用は液晶表示装置の画質低下につながる。したがって、本発明のレベルシフト回路を備えたゲートドライバを用いれば、走査信号の電圧変化の遅延を抑え、高画質な液晶表示装置を実現することができる。
図１１は、本発明の第１０の実施例の構成を示す図であり、本発明のレベルシフト回路を備えた図２１の液晶表示装置のデータドライバ９８０の構成が示されている。図１１は、データドライバの要部をブロックにて示したものである。図１１を参照すると、データドライバは、シフトレジスタ５１０、データレジスタ／ラッチ５２０、レベルシフト回路群５３０、デジタルアナログ変換器５４０、基準電圧発生回路５５０とを備えている。シフトレジスタ５１０は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。データレジスタ／ラッチ５２０は、シフトレジスタ５１０で決定されたタイミングに基づいて、デジタルデータをラッチし、制御信号に応じてレベルシフタ回路群に出力し、レベル変換されたデジタルデータがデジタルアナログ変換器５４０に送られる。デジタルアナログ変換器５４０は、基準電圧発生回路５５０から基準電圧が入力され、制御信号及びデジタルデータに基づいて階調電圧信号を出力する。
図１２は、図１１においてレベルシフト回路群５３０、デジタルアナログ変換器５４０の１出力分の構成の一例を示したものである。図１２では、Ｋビットの映像デジタルデータＤ１〜ＤＫがパラレルに入力され、２のＫ乗個の階調電圧から１個の電圧をデコードし、アンプで増幅出力する構成である。この構成では、１出力に必要なレベルシフト回路はＫ個となる。階調電圧Ｖ（１）、Ｖ（２）、…Ｖ（２Ｋ）と、ボルテージフォロワ構成の差動アンプ８４８の非反転入力端子の間には、レベルシフト回路５３１からの出力信号に基づき、オン・オフ制御されるスイッチ（パストランジスタ）２２１、２２２、…２２８を備えており、例えば（Ｄ１、Ｄ２、…ＤＫ）＝（０、０、…０）のとき、パストランジスタ２２１、２２５、…２２７がオンし、階調電圧Ｖ（１）がボルテージフォロワ８４８に入力され、（Ｄ１、Ｄ２、…ＤＫ）＝（１、０、…０）のとき、パストランジスタ２２２、２２５、…２２７がオンし、階調電圧Ｖ（２）がボルテージフォロワ８４８に入力される。
図１３は、図１１においてレベルシフト回路群５３０、デジタルアナログ変換器５４０の１出力分の構成の別の例を示したものである。図１３に示す例では、Ｋビットの映像デジタルデータＤ１〜ＤＫがタイムシリアルに入力されてレベルシフトされ、複数個の容量の電荷の再配分を利用して階調電圧を生成し、アンプで増幅出力する構成である。この構成では、１出力に必要なレベルシフト回路は１個であるが、階調電圧を出力する期間内に、Ｋビットのデータをレベルシフトするため高速動作が必要である。
ビットデータに基づきタイムシリアルに基準電圧をサンプルし階調電圧を得る方式が知られている。図１３は、そのようなシリアルＤＡＣの構成例である（特許文献３（特開昭５９−１５４８２０号公報）参照）。
図１３を参照すると、このシリアルＤＡＣは、基準電圧ＶＲ１の供給端子に一端が接続され、他端がそれぞれ端子Ｎｄ、Ｎｅに接続された２つの容量８４６、８４７と、端子Ｎｃに接続され基準電圧ＶＲ１又は基準電圧ＶＲ２の供給端子のいずれかを選択するスイッチ８４１、８４２と、端子Ｎｃ、Ｎｄ間及び端子Ｎｄ、Ｎｅ間にそれぞれ接続されたスイッチ８４３、８４４と、端子Ｎｅと基準電圧ＶＲ１の供給端子間に接続されたスイッチ８４５と、端子Ｎｅを入力端とするボルテージフォロワ回路８４８を備えている。容量８４６、８４７の容量値は共にＣｓとされる。
最初に、スイッチ８４５が一時的にオンとされ、容量８４７の両端の電位差がゼロにリセットされる。
次に、スイッチ８４３がオンとされ、最下位ビットデータＤ１に応じてスイッチ８４１、８４２により、端子Ｎｄに基準電圧ＶＲ１、ＶＲ２のいずれかがサンプルされ、その後、スイッチ８４３はオフとされる。つづいてスイッチ８４４がオンとされ、容量８４６、８４７間で電荷再配分が起こり、スイッチ８４４がオフとされて、電荷が容量８４７にホールドされる。引き続き次のビットデータＤ２に応じてスイッチ８４１、８４２によりサンプルされ、スイッチ８４４により容量８４６、８４７間で電荷再配分後ホールドされる。以下同様に低位のビットデータから高位のビットデータの順にサンプルとホールド繰り返される。Ｋビットデータの場合には、サンプルとホールドの１サイクルがＫ回繰り返され、そのときの端子Ｎｅの電圧Ｖｋは次式で与えられる。
ＶＫ＝（２−１・ＤＫ＋２−２・ＤＫ−１＋…＋２−Ｋ・Ｄ１）・（ＶＲ２−ＶＲ１）
ただしＤＫ、ＤＫ−１、…、Ｄ１は０又は１
電圧ＶＫが、ボルテージフォロワ回路８４８により増幅出力される。
これにより図１３のＤＡＣは、基準電圧ＶＲ１、ＶＲ２間を、２のＫ乗個に均等分割する各電圧レベルをＫビットデータに応じて出力することができる。
図１３のＤＡＣは、構成がデータのビット数に依存しないため、ビット数の多いデータドライバに対して回路規模が非常に小さくできる。しかしながら、図１３のＤＡＣの出力電圧は、各電圧レベル間が等間隔のリニア出力となり、そのままでは液晶のガンマ特性に合わせた階調電圧を出力することができない。
これに対して、昨今、出力に必要な階調電圧数の数倍のリニア出力を可能とするＤＡＣを構成し、その多数のリニア出力レベルの中で液晶のガンマ特性に合う階調電圧を割り当てるという方法が非特許文献２などで提案されている。
この方法では、実際に出力される階調電圧数に対応したビット数より２、３ビット程度増加する。そのためビット数に依存しない図１３のＤＡＣは好適とされている。
なお、図１０は、非特許文献１（図５）、特許文献１の第１図、第２図に対応し、それぞれ原理が紹介されている。
図１４、図１５は、図１乃至図７を参照して説明した第１乃至第７の実施例のレベルシフト回路を応用して、データ送受信のインターフェイスにおけるレシーバ回路（受信回路）を構成したものである。一例としては、図２１に示す液晶表示装置の表示コントローラー９５０とデータドライバ９８０との間の映像データの送受信のインターフェイスにおいて、データドライバ９８０に設けられる映像データのレシーバ回路（受信回路）に適用できる。
レシーバ回路は、ＬＶＤＳなどの小振幅差動信号（Ｖｒｅｆ±０．２Ｖなど）をドライバのロジック信号（低位電源電圧ＶＳＳ＝０Ｖ、高位電源電圧ＶＤＤ２＝２．５Ｖ〜３．３Ｖなど）に高速変換するのに用いられる。
第１乃至第７の実施例のレベルシフト回路の入力信号ＩＮ、ＩＮＢは、ＨＩＧＨレベル及びＬＯＷレベルで、第１、第２の電流制御回路２００、３００のトランジスタＭ２１、Ｍ３１がオン、オフ動作することが必要である。
振幅が非常に小さい差動信号を本発明のレベルシフト回路の入力信号ＩＮ、ＩＮＢとして直接受ける場合、レベルシフト回路を正常に動作させるには、差動信号の基準電圧Ｖｒｅｆは、トランジスタＭ２１、Ｍ３１の閾値電圧付近でなければならない。このため、レベルシフト回路をそのままレシーバ回路として用いた場合には、その用途は限定される。そこで、本実施例では、前記実施例で説明したレベルシフト回路の前段に、差動回路を設けることで、差動信号の基準電圧が前記閾値電圧に依存しない値とすることができる。したがって多様な差動信号ＩＮ０、ＩＮ０Ｂを受けてもレベルシフト動作が可能となる。なお、本発明のレベルシフト回路は高速動作可能であるため、高速シリアルインターフェイスのレシーバ回路への利用も可能である。
図１４は、レベルシフト回路の前段に付加する差動回路の一例を示したものであり、差動対（Ｍ４１、Ｍ４２）の出力対に接続される負荷素子対が抵抗素子Ｒ４３、Ｒ４４で構成されている。差動対の入力として差動信号ＩＮ０、ＩＮ０Ｂを受け、差動対の出力が信号ＩＮ、ＩＮＢとしてレベルシフト回路へ入力される。負荷素子対はトランジスタ構成のカレントミラーに置き換え可能である。
図１５は、図１４の応用例を示した図である。図１５の差動回路は、それぞれ電流源で駆動され、入力対に差動信号ＩＮ０、ＩＮ０Ｂを受ける２つの差動対（Ｍ５１、Ｍ５２）、（Ｍ６１、Ｍ６２）を備え、それぞれの差動対には負荷素子対（Ｍ５３、Ｍ５４）、（Ｍ６３、Ｍ６４）がカレントミラー構成で接続され、それぞれのカレントミラーの出力端がレベルシフト回路の入力端子１、２に接続されている。差動信号ＩＮ０、ＩＮ０Ｂは、それぞれ前記２つの差動対の一方では非反転入力端に、他方では反転入力端に入力される。この差動回路の構成においては、差動信号ＩＮ０、ＩＮ０Ｂの基準電圧が変化しても、差動回路の出力信号（ＩＮ、ＩＮＢ）の基準電圧Ｖｒｅｆはカレントミラーの各トランジスタ（Ｍ５３、Ｍ５４）、（Ｍ６３、Ｍ６４）の閾値電圧付近となる。したがってレベルシフト回路のトランジスタ（Ｍ２１、Ｍ３１）を、差動回路のカレントミラーのトランジスタと同じサイズで構成する。
これにより差動回路に入力される差動信号（ＩＮ０、ＩＮ０Ｂ）の基準電圧が異なるレベルであっても、差動回路の出力（差動信号ＩＮ、ＩＮＢ）はそれぞれ、ＨＩＧＨレベルでは、前記閾値電圧より高電位となり、ＬＯＷレベルでは、前記閾値電圧より低電位となり、レベルシフト回路を正常に動作させることができる。
上記実施例において、トランジスタは、単結晶シリコン基板に形成されるトランジスタに限定されるものでなく、絶縁性基板上に形成された薄膜トランジスタであってもよいことは勿論である。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第１の実施例のレベルシフト回路の構成を示す図である。 本発明の第２の実施例のレベルシフト回路の構成を示す図である。 本発明の第３の実施例のレベルシフト回路の構成を示す図である。 本発明の第４の実施例のレベルシフト回路の構成を示す図である。 本発明の第５の実施例のレベルシフト回路の構成を示す図である。 本発明の第６の実施例のレベルシフト回路の構成を示す図である。 本発明の第７の実施例のレベルシフト回路の構成を示す図である。 本発明の第８の実施例のレベルシフト回路の構成を示す図である。 本発明の第９の実施例のゲートドライバの構成を示す図である。 本発明の第９の実施例のゲートドライバにおける信号電圧振幅の変化を模式的に示す図である。 本発明の第１０の実施例のデータドライバの構成を示す図である。 レベルシフト回路とパラレルＤＡＣの構成を示す図である。 レベルシフト回路とシリアルＤＡＣの構成を示す図である。 本発明の第１１の実施例のレシーバ回路の構成を示す図である。 本発明の第１１の実施例のレシーバ回路の応用例を示す図である。 図３の実施例の動作を説明するための信号電圧波形図である。 図３の第３の実施例の動作を説明するための信号電圧波形図である。 図５の実施例の動作を説明するための信号電圧波形図である。 図１の回路の入出力波形を示す図である。 図８の回路の入出力波形を示す図である。 表示装置の構成を模式的に示す図である。 レベルシフト回路の典型的な構成を示す図である。 特許文献１のレベルシフト回路の構成を示す図である。 特許文献２のレベルシフト回路の構成を示す図である。 図２４の回路の入出力波形を示す図である。
符号の説明
１ 入力端子
２ 入力端子
３ 出力端子
４ 出力端子
１００ 出力回路
２００ 第１の電流制御回路
２１０ 第１の電流発生回路
２２１〜２２８ スイッチ（パストランジスタ）
３００ 第２の電流制御回路
３１０ 第２の電流発生回路
４００ バイアス回路
４１０ シフトレジスタ
４２０ レベルシフト回路群
４２１ レベルシフト回路
４３０ レベルシフト回路群
４３１ レベルシフト回路
４４０ バッファ
５１０ シフトレジスタ
５２０ データレジスタ／ラッチ
５３０ レベルシフト回路群
５３１ レベルシフト回路
５４０ ＤＡＣ
５５０ 基準電圧発生回路
８４１〜８４５ スイッチ
８４６、８４７ 容量
８４８ 差動アンプ
９５０ 表示コントローラ
９６０ 表示パネル
９６１ 走査線
９６２ データ線
９６３ ＴＦＴ
９６４ 画素電極
９６５ 液晶容量
９６６ 対向電極
９７０ ゲートドライバ
９８０ データドライバ
Ｍ１、Ｍ２、Ｍ２１、Ｍ２２、Ｍ２５、ＭＡ２５、ＭＢ２５、Ｍ２６、Ｍ３１、Ｍ３２、Ｍ３５、ＭＡ３５、ＭＢ３５、Ｍ３６、Ｍ５３、Ｍ５４、Ｍ６３、Ｍ６４ ＮＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ２３、Ｍ２４、Ｍ２７、Ｍ３７、Ｍ３３、Ｍ３４、Ｍ４１、Ｍ４２、Ｍ５１、Ｍ５２、Ｍ６１、Ｍ６２、 ＰＭＯＳトランジスタ
Ｍ４５、Ｍ５５、Ｍ６５ 定電流源
Ｒ２３、Ｒ２５、Ｒ３３、Ｒ３５、Ｒ４３、Ｒ４４、Ｒａ、Ｒｂ 抵抗

Claims (15)

  1. 第１の振幅を有する入力信号及び前記入力信号の相補信号をそれぞれ受ける第１及び第２の端子と、
    前記第１の振幅より大なる第２の振幅を有する出力信号及び前記出力信号の相補信号をそれぞれ出力する第３及び第４の端子と、
    第１の電源端子と前記第４及び第３の端子との間にそれぞれ接続されてなる第１極性の第１及び第２のトランジスタと、第２の電源端子と前記第４及び第３の端子との間にそれぞれ接続され、制御端が前記第３及び第４の端子にそれぞれ接続されてなる第２極性の第３及び第４のトランジスタと、を備えた出力回路と、
    前記第１の端子及び前記第４の端子より前記入力信号及び前記出力信号の相補信号を受け、前記入力信号及び前記出力信号の相補信号の値に基づき、前記第１のトランジスタの駆動制御用の電流出力の活性化、非活性化が制御され、活性化時に、前記第１のトランジスタに流れる電流を駆動制御する第１の電流制御回路と、
    前記第２の端子及び前記第３の端子より、前記入力信号の相補信号及び前記出力信号を受け、前記入力信号の相補信号及び前記出力信号の値に基づき、前記第２のトランジスタの駆動制御用の電流出力の活性化、非活性化が制御され、活性化時に、前記第２のトランジスタに流れる電流を駆動制御する第２の電流制御回路と、
    を備え、
    前記第１の電流制御回路は、
    前記第１の電源端子に一端が接続された第１の電流発生回路であって、直列形態に接続され、制御端に前記入力信号と前記出力信号の相補信号がそれぞれ入力される第１極性の第５、第６のトランジスタを備えた第１の電流発生回路と、
    前記第１の電流発生回路の出力電流を電圧信号に変換して、前記第１のトランジスタの制御端に出力する第１の電流電圧変換回路と、
    を備え、
    前記第２の電流制御回路は、
    前記第１の電源端子に一端が接続された第２の電流発生回路であって、直列形態に接続され、制御端に前記入力信号の相補信号と前記出力信号がそれぞれ入力される第１極性の第７、第８のトランジスタを備えた第２の電流発生回路と、
    前記第２の電流発生回路の出力電流を電圧信号に変換して、前記第２のトランジスタの制御端に出力する第２の電流電圧変換回路と、
    を備えている、ことを特徴とするレベルシフト回路。
  2. 前記第１の電流制御回路は、
    一端が前記第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号と前記出力信号の相補信号が入力される第１極性の前記第５、第６のトランジスタを備えた前記第１の電流発生回路と、
    前記第１の電流発生回路の出力端と前記第２の電源端子との間に接続された第１の抵抗と、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第１の電流発生回路の出力端に接続された第２極性の第９のトランジスタ及び第２の抵抗と、
    を備え、
    前記第９のトランジスタと前記第２の抵抗との接続点は、前記第１のトランジスタの制御端に接続され、
    前記第２の電流制御回路は、
    一端が前記第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号の相補信号と前記出力信号が入力される第１極性の前記第７、第８のトランジスタを備えた前記第２の電流発生回路と、
    前記第２の電流発生回路の出力端と前記第２の電源との間に接続された第３の抵抗と、 前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第２の電流発生回路の出力端に接続された第２極性の第１０のトランジスタ及び第４の抵抗と、
    を備え、
    前記第１０のトランジスタと前記第４の抵抗との接続点は前記第２のトランジスタの制御端に接続されている、ことを特徴とする請求項１記載のレベルシフト回路。
  3. 前記第１乃至第４の抵抗の少なくとも１つは、ダイオード接続されたトランジスタ、又は電流源で構成される、ことを特徴とする請求項２記載のレベルシフト回路。
  4. 前記第１の電流制御回路は、
    一端が第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号と前記出力信号の相補信号が入力される第１極性の前記第５、第６のトランジスタを備えた前記第１の電流発生回路と、
    前記第１の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第９のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第９のトランジスタの制御端に接続された第２極性の第１０のトランジスタ、及び、ダイオード接続された第１極性の第１１のトランジスタと、
    を備え、
    前記第１１のトランジスタの制御端は、前記第１のトランジスタの制御端に接続され、
    前記第２の電流制御回路は、
    一端が前記第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号の相補信号と前記出力信号が入力される第１極性の前記第７、第８のトランジスタを備えた前記第２の電流発生回路と、
    前記第２の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第１２のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第１２のトランジスタの制御端に接続された第２極性の第１３のトランジスタ、及び、ダイオード接続された第１極性の第１４のトランジスタと、
    を備え、
    前記第１４のトランジスタの制御端は、前記第２のトランジスタの制御端に接続されている、ことを特徴とする請求項１記載のレベルシフト回路。
  5. 前記第１の電流制御回路は、
    一端が第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号と前記出力信号の相補信号が入力される第１極性の前記第５、第６のトランジスタを備えた前記第１の電流発生回路と、
    前記第１の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第９のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第９のトランジスタの制御端に接続された第２極性の第１０のトランジスタ、及び、第１極性の第１１のトランジスタと、
    を備え、
    前記第１０のトランジスタと前記第１１のトランジスタとの接続点は、前記第１のトランジスタの制御端に接続され、
    前記第１１のトランジスタの制御端には、バイアス回路からバイアス電圧が供給され、
    前記第２の電流制御回路は、
    一端が第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号の相補信号と前記出力信号が入力される第１極性の前記第７、第８のトランジスタを備えた前記第２の電流発生回路と、
    前記第２の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第１２のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第１２のトランジスタの制御端に接続された第２極性の第１３のトランジスタ、及び、第１極性の第１４のトランジスタと、
    を備え、
    前記第１３のトランジスタと前記第１４のトランジスタとの接続点は、前記第２のトランジスタの制御端に接続され、
    前記第１４のトランジスタの制御端には、前記バイアス回路からバイアス電圧が供給される、ことを特徴とする請求項１記載のレベルシフト回路。
  6. 前記第１の電流制御回路は、
    一端が第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号と前記出力信号の相補信号が入力される第１極性の前記第５、第６のトランジスタを備えた前記第１の電流発生回路と、
    前記第１の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第９のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第９のトランジスタの制御端に接続された第２極性の第１０のトランジスタ、及び、第１極性の第１１のトランジスタと、
    を備え、
    前記第１０のトランジスタと前記第１１のトランジスタとの接続点は、前記第１のトランジスタの制御端に接続され、
    前記第１１のトランジスタの制御端は、前記第１の端子に接続され、
    前記第２の電流制御回路は、
    一端が第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に前記入力信号の相補信号と前記出力信号が入力される第１極性の前記第７、第８のトランジスタを備えた前記第２の電流発生回路と、
    前記第２の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第１２のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第１３トランジスタの制御端に接続された第２極性の第１３のトランジスタ、及び、第１極性の第１４のトランジスタと、
    を備え、
    前記第１３のトランジスタと前記第１４のトランジスタとの接続点は、前記第２のトランジスタの制御端に接続され、
    前記第１４のトランジスタの制御端は、前記第１の端子に接続され、
    前記第１の電流制御回路において、前記第１１のトランジスタと並列に接続され、制御端が、前記第２の端子に接続された第１極性の第１５のトランジスタを備え、
    前記第２の電流制御回路において、前記第１４のトランジスタと並列に接続され、制御端が、前記第２の端子に接続された第１極性の第１６のトランジスタを備えている、ことを特徴とする請求項１記載のレベルシフト回路。
  7. 前記第１の電流制御回路は、
    一端が第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号と出力信号の相補信号が入力される第１極性の前記第５、第６のトランジスタを備えた前記第１の電流発生回路と、
    前記第１の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第９のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が前記第９のトランジスタの制御端に接続された第２極性の第１０のトランジスタ、及び、第１の電流源と、
    を備え、
    前記第１０のトランジスタと前記第１の電流源との接続点は、前記第１のトランジスタの制御端に接続され、
    前記第２の電流制御回路は、
    一端が第１の電源端子に接続されるとともに直列形態に接続され、それぞれの制御端に入力信号の相補信号と出力信号が入力される第１極性の前記第７、第８のトランジスタを備えた前記第２の電流発生回路と、
    前記第２の電流発生回路の出力端と前記第２の電源端子との間に接続され、ダイオード接続された第２極性の第１２のトランジスタと、
    前記第１及び第２の電源端子間に直列形態に接続され、制御端が第１２のトランジスタの制御端に接続された第２極性の第１１のトランジスタ、及び、第２の電流源と、
    を備え、
    前記第１１のトランジスタと前記第２の電流源との接続点は、前記第２のトランジスタの制御端に接続され、
    さらに、前記第１の電流制御回路において、前記第１の電流源に並列に、第１極性の第１２のトランジスタを備え、
    前記第１２のトランジスタの制御端は、前記第２のトランジスタの制御端に接続され、
    前記第２の電流制御回路において、前記第２の電流源に並列に、第１極性の第１３のトランジスタを備え、
    前記第１３のトランジスタの制御端には、前記第１のトランジスタの制御端に接続されている、ことを特徴とする請求項１記載のレベルシフト回路。
  8. 前記出力回路は、
    前記第４の端子と前記第１の電源間に、前記第１のトランジスタと並列に接続され、前記入力信号に基づきオン・オフ制御される第１極性のトランジスタを備え、
    前記第３の端子と前記第１の電源間に、前記第２のトランジスタと並列に接続され、前記入力信号の相補信号に基づきオン・オフ制御される第１極性のトランジスタを備えている、ことを特徴とする請求項１乃至７のいずれか一に記載のレベルシフト回路。
  9. 前記第２の電源と前記第３の端子との間に接続され、制御端が前記第１の電流発生回路の出力端に接続された第２極性のトランジスタをさらに備え、
    前記第２の電源と前記第４の端子との間に接続され、制御端が前記第２の電流発生回路の出力端に接続された第２極性のトランジスタをさらに備えている、ことを特徴とする請求項１、２、４、５、６、７、８のいずれか一に記載のレベルシフト回路。
  10. 前記第１の振幅及び前記第２の振幅のそれぞれの一端を規定する最低電位は互いに等しく、前記第２の振幅の他端を規定する最高電位は、前記第１の振幅の最高電位よりも高い、ことを特徴とする請求項１記載のレベルシフト回路。
  11. 前記第１の振幅及び前記第２の振幅のそれぞれの一端を規定する最高電位は互いに等しく、前記第２の振幅の他端を規定する最低電位は、前記第１の振幅の最低電位よりも低い、ことを特徴とする請求項１記載のレベルシフト回路。
  12. 入力されたタイミング信号に基づき走査信号を出力する走査ドライバにおいて、請求項１乃至１１のいずれか一に記載の前記レベルシフト回路を備えている走査ドライバ。
  13. 入力されたデジタルデータ信号に基づきデータ線を駆動するデータドライバであって、請求項１乃至１１のいずれか一に記載の前記レベルシフト回路を備えているデータドライバ。
  14. 前記データドライバは、前記レベルシフト回路からの出力を受け、階調電圧を出力するデジタルアナログ変換器を備えている、請求項１３記載のデータドライバ。
  15. デジタルデータ信号を差動入力し差動出力する差動回路と、
    前記差動回路の出力を差動で第１、第２の端子に受け、レベルシフトした信号とその相補信号を第３、第４の端子より出力するレベルシフト回路と、
    を備えたレシーバ回路であって、
    前記レベルシフト回路が、請求項１乃至１１のいずれか一に記載のレベルシフト回路よりなる、レシーバ回路。
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