CN1992526A

CN1992526A - 电平移动电路以及使用该电平移动电路的驱动电路

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Publication number: CN1992526A
Application number: CNA2006101566093A
Authority: CN
Inventors: 土弘; 宫坂大吾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2005-12-28
Filing date: 2006-12-28
Publication date: 2007-07-04
Anticipated expiration: 2026-12-28
Also published as: CN1992526B; JP4816077B2; US20070146042A1; JP2007181025A; US7474138B2

Abstract

提供即使输入信号的振幅小、输出信号的振幅大也能够可靠工作的电平移动电路，包括：第一及第二端子(1、2)，输入具有第一振幅的输入信号(IN)及其互补信号(INB)；第三及第四端子(3、4)，输出具有比第一振幅大的第二振幅的输出信号(OUT)及其互补信号(OUTB)；输出电路(100)，其包括：分别连接在第一电源(VSS)与第四及第三端子之间的第一极性的第一及第二晶体管(M1、M2)；以及分别连接在第二电源(VDD2)与第四及第三端子之间、且控制端分别与第三及第四端子连接的第二极性的第三及第四晶体管(M3、M4)；第一电流控制电路(200)，基于所述输入信号(IN)和所述输出信号的互补信号(OUTB)进行控制以使驱动第四端子的电流流经第一晶体管(M1)；第二电流控制电路(300)，基于所述输入信号的互补信号(INB)和所述输出信号(OUT)进行控制以使驱动第三端子的电流流经第二晶体管(M2)。

Description

电平移动电路以及使用该电平移动电路的驱动电路

技术领域

本发明涉及电平移动电路以及使用该电平移动电路的驱动电路。

背景技术

近来在显示装置中，以轻薄、低功耗为特点的液晶显示装置(LCD)广泛普及，并且随着与大屏幕和运动图像相适应的技术的提高，大屏幕液晶电视也得以实现。作为这些液晶显示装置，使用可进行高精度显示的有源矩阵驱动方式的液晶显示装置。首先，参照图21来简要说明有源矩阵驱动方式的液晶显示装置的典型结构。在图21中，通过等价电路来示意性地示出了与液晶显示部的一个像素连接的主要结构。

通常，有源矩阵驱动方式的液晶显示装置的显示部(显示面板)960由将透明的像素电极964和薄膜晶体管(TFT)963布置成矩阵状的半导体基板(例如在玻璃SXGA面板的情况下，为1280×3象素列×1024像素行)、在整个面上形成一个透明电极966的相对基板、以及使这两个基板相对并在它们之间封装液晶的结构构成。

通过扫描信号来控制具有开关功能的TFT 963的导通/截止，当TFT963导通时，向像素电极964施加与视频数据信号对应的灰度信号电压，通过各个像素电极964与相对基板电极966之间的电位差来改变液晶的透过率，并由液晶电容965将该电位差保持恒定时间，由此来显示图像。

在半导体基板上，传输施加给各个像素电极964的多个电平电压(灰度信号电压)的数据线962和传输扫描信号的扫描线961被布置成格子状(在上述彩色SXGA面板的情况下，数据线为1280×3条，扫描线为1024条)，扫描线961和数据线962由于在彼此的交叉部生成的电容以及位于该交叉部与相对基板电极之间的液晶电容等而成为大的电容性负载。

由栅极驱动器970向扫描线961提供扫描信号，并且由数据驱动器980通过数据线962而向各个像素电极964提供灰度信号电压。另外，显示控制器950控制栅极驱动器970和数据驱动器980，并由显示控制器950提供它们各自需要的时钟CLK、控制信号、电源电压等，视频数据则被提供给数据驱动器980。目前，视频数据以数字数据为主流。

在一个帧期间(1/60·秒)进行与一个画面相当的数据的更新，用各个扫描线依次选择每一像素行(每条线)，并在选择期间内，通过各个数据线来提供灰度电压。

相对于栅极驱动器970至少提供2值的扫描信号就可以，数据驱动器980却需要用与灰度数相应的多值等级的灰度电压来驱动数据线。为此，数据驱动器980具有数模转换电路(DAC)，该数模转换电路(DAC)由将视频数据转换为灰度信号电压的译码器和将该灰度信号电压放大输出到数据线962上的运算放大器构成。

近来，随着液晶显示装置的高图像质量(多灰度化)的不断深入，扫描信号和灰度信号的电压振幅呈现出变高的趋势。因此，对栅极驱动器970和数据驱动器980的输出部提出了高电压化的要求。而另一方面，关于从显示控制器950向栅极驱动器970和数据驱动器980提供的各种控制信号和视频数据信号，却要求以少的配线数和低EMI等进行高速传输，从而这些信号的振幅变得越来越小。另外，为了抑制对随着多灰度化而增加的数据量进行处理的逻辑电路的面积增加(高成本化)，对栅极驱动器970和数据驱动器980的内部采用了微细加工，逻辑电路的电源电压随之呈现出低电压化的趋势。

即，对栅极驱动器970和数据驱动器980的输入部提出了低电压化的要求、而对输出部却提出了高电压化的要求。因此，在将输入部的低电压信号转换为输出部的高电压信号的电平移动电路中，必须将低振幅信号迅速转换为高振幅信号。

非专利文献1：近代科学社「超LSI入門シリ一ズ5 MOS集積回路の基礎」pp.157-167(図5-42)；

非专利文献2：SOCIETY FOR INFORMATION DISPLAY 2004INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERSVOLUME XXXV PP.1556-1559；

专利文献1：日本专利文献特开昭50-151433号公报：

专利文献2：日本专利文献特开平2-188024号公报：

专利文献3：日本专利文献特开昭59-154820号公报。

发明内容

但是，在以往的电平移动电路中存在如果输入振幅与输入振幅之比变小则容易发生误动作的问题。以下将说明本申请的发明人对该问题进行研究的结果。

下面，关于图22、图23、图24中示意性示出的以往的电平移动电路，以下述的电平移动电路为例进行说明。在所述电平移动电路中，从输入端子1、2分别输入低电源VSS与电源VDD1的电位差的低振幅信号IN及其反相信号INB，并可从输出端子3、4输出具有低电源VSS与电源VDD2(VDD2＞VDD1)的电位差且与输入信号IN同相的高振幅信号OUT及其反相信号OUTB。

图22是示出以往一般的电平移动电路的典型结构例的图。参照图22可知，包括：NMOS晶体管901、902，它们的源极与VSS连接，栅极分别与差动输入IN、INB(振幅VDD1-VSS)连接；以及PMOS晶体管903、904，它们的源极与电源VDD连接，漏极与NMOS晶体管901、902的漏极连接，并且各个连接点分别与输出OUTB、OUT连接；另外，PMOS晶体管903、904的栅极与输出OUTB、OUT交叉连接。

在该结构中，当输入信号IN、INB的电位发生变化时，晶体管901、902的放电动作和晶体管903、904的充电动作过渡性地同时发生，因此容易引起误动作或直通电流。

具体地说，例如作为初始状态，假设输入信号IN、INB分别为LOW电平(VSS)、HIGH电平(VDD1)，输出信号OUT、OUTB分别为LOW电平(VSS)、HIGH电平(VDD2)。晶体管901、902分别截止、导通，晶体管903、904分别导通/截止。

然后，当从该初始状态输入信号IN、INB分别变为HIGH电平、LOW电平时，紧接该变化，晶体管901、902分别导通/截止。并且，在刚发生变化后，输出信号OUT、OUTB分别为LOW电平、HIGH电平，晶体管903、904分别导通/截止。

因此，为了使电平移动动作正常进行，晶体管901以超过晶体管903的充电能力的放电能力将输出信号OUTB的电位降至LOW电平。当输出信号OUTB的电位变为LOW电平时，晶体管904导通，从而将输出信号OUT提高到电源电位VDD2。其结果是，晶体管903截止，电平移动结束。

因此，如果输入信号IN的振幅变小，则晶体管901的放电能力下降(晶体管901的漏极电流变小)，从而容易发生误动作。

另外，即使电平移动动作正常进行，如果输入信号OUTB的变化慢的话，就会出现晶体管901和晶体管903同时导通的期间，从而会产生从电源VDD2向VSS的直通电流(through current)，导致功耗增大。随之，输出信号OUTB的变化也会变慢。

图23是与图22的结构相比实现了高性能化的电平移动电路，其在图22的结构的中间级具有晶体管905、906。该电平移动电路包括：NMOS晶体管901、902，它们的源极与VSS连接，栅极分别与差动输入IN、INB连接；PMOS晶体管903、904，它们的源极与电源VDD2连接；PMOS晶体管905、906，它们的源极与PMOS晶体管903、904的漏极连接，漏极与NMOS晶体管901、902的漏极连接，各个连接点分别与输出OUTB、OUT连接，并且栅极与IN、INB连接；另外，PMOS晶体管903、904的栅极与输出OUTB、OUT交叉连接。

在图23的结构中，例如作为初始状态，假设输入信号IN、INB分别为LOW电平(VSS)、HIGH电平(VDD1)，输出信号OUT、OUTB分别为LOW电平(VSS)、HIGH电平(VDD2)。晶体管901、902分别截止、导通，晶体管903、904分别导通/截止。

当从该初始状态输入信号IN、INB分别变为HIGH电平、LOW电平时，紧接该变化，晶体管901导通，漏极电流流过，从而在晶体管905上产生与该电流相对应的漏极-源极间电位差VDS，输出信号OUTB从HIGH电平瞬时下降与晶体管905的漏极-源极间电位差VDS相应的量。由此，输出信号OUTB迅速下降，晶体管904导通，从而将输出信号OUT的电位向第二电源VDD2一侧提升，晶体管903截止，电平移动结束。

但是，如果增大低电源电压VSS与电源电压VDD2的电位差，则与晶体管905的漏极-源极间电位差相应的压降给高速动作带来的效果变小，从而出现与图22相同的问题。

若想防止图22、图23所示的电路结构中的误动作和功耗的增大，则必须充分增大晶体管的尺寸，以使晶体管901、902具有高放电能力。

尤其是，当输入信号的振幅小、其HIGH电平的电位VDD1接近晶体管901、902的阈值电压时，晶体管901、902的尺寸将很大。并且，此时为了驱动大尺寸的晶体管901、902，也必须增大提供输入信号的缓冲电路的尺寸。

另一方面，在专利文献2中公开了在图24中简要示出的电平移动电路，该电平移动电路即使输入信号的振幅小、输出信号的振幅大，也可以正常工作。

图24是在图22的电平移动电路(图22的M81、M82、M83、M84)中增加了第一及第二电流供应电路的结构。

第一电流供应电路仅在输入信号IN从LOW电平(VSS)向HIGH电平(VDD1)变化时动作。第二电流供应电路仅在输入信号INB从LOW电平(VSS)向HIGH电平(VDD1)变化时动作。

第一电流供应电路包括：PMOS晶体管M85，其源极与电源VDD2连接，漏极与栅极连接；PMOS晶体管M86，其源极与电源VDD2连接，栅极与PMOS晶体管M85的栅极连接；PMOS晶体管M89，其漏极与PMOS晶体管M85的漏极连接，栅极与IN连接；以及NMOS晶体管90，其漏极与NMOS晶体管M89的源极连接，栅极与OUTB连接，源极与VSS连接。第二电流供应电路包括：PMOS晶体管M88，其源极与电源VDD2连接，漏极与栅极连接；PMOS晶体管M87，其源极与电源VDD2连接，栅极与PMOS晶体管M88的栅极连接；NMOS晶体管M91，其漏极与PMOS晶体管M88的漏极连接，栅极与INB连接；以及NMOS晶体管92，其漏极与NMOS晶体管M91的源极连接，栅极与OUT连接，源极与VSS连接。

作为初始状态，假设输入信号IN、INB分别为LOW电平(VSS)、HIGH电平(VDD1)，输出信号OUT、OUTB分别为LOW电平(VSS)、HIGH电平(VDD2)。晶体管M81、M82分别截止、导通，晶体管M83、M84分别导通/截止。下面，对从该初始状态，输入信号IN、INB分别变为HIGH电平、LOW电平的情况。

紧接该变化，晶体管M81、M82分别导通/截止。另外，紧接该变化，输出信号OUT、OUTB变为LOW电平、HIGH电平，晶体管M83、M84分别导通/截止。

此时，在第一电流供应电路中，HIGH电平的信号输入晶体管M89、M90的栅极中，该晶体管M89、M90均导通，根据晶体管M89的栅极电压(VDD1)和源极电压(VSS)的电流通过电流反射镜(M85、M86)而输出，从而对输出端子OUT进行充电。

晶体管M86的输出电流提高了输出信号OUT的电位，使晶体管M83截止。

另一方面，晶体管M81降低了输出信号OUTB的电位，晶体管M84导通，从而电平移动结束。另外，当输出信号OUTB的电位下降时，第一电流供应电路的晶体管M90截止，第一电流供应电路被停止。

在图24中，由于紧接在从初始状态的变化之后，晶体管M83由于第一电流供应电路而截止，所以，晶体管M81即使不具有图22、图23的晶体管901所需的高放电能力也能够降低输出信号OUTB的电位。因此，能够可靠地进行电平移动动作。

另外，第二电流供应电路在输入信号INB从LOW电平向HIGH电平变化时动作，从而同样能够可靠地进行电平移动动作。

因此，图24的结构在输入信号的振幅小、输出信号的振幅大时具有比图22、图23的电路更高的动作可靠性。

如上所述，用于显示装置的驱动电路的电平移动电路被要求即使在输入信号的振幅小、输出信号的振幅大时也能够可靠并迅速地动作。

根据本申请发明人进行分析的结果，图24的电平移动电路存在以下问题，即：虽然输出信号OUT、OUTB从LOW电平向HIGH电平变化时很迅速，但从HIGH电平向LOW电平变化时有时会产生延迟。

具体地说，图24的输出信号OUT、OUTB的电位的上升能力提高了第一及第二电流供应电路的电流反射镜(M85、M86)、(M87、M88)的输出电流相对于输入电流的放大率，由此可以增大充电电流，提高充电能力。

另一方面，输出信号OUT、OUTB的电位的下降能力依赖于晶体管M81、M82，当输入信号IN、INB的振幅的HIGH电平的电位比较接近晶体管M81、M82的阈值电压时，即使增大晶体管M81、M82的尺寸也难以获得足够的放电能力。

就图24的电平移动电路，进行了其动作的电路仿真(SPICE)。图25示出了其结果。

图25是图24的电平移动电路中的输入信号IN、输出信号OUT的输入输出波形。输入信号、输出信号的HIGH电平的电位分别为1V(VDD1)和12V(VDD2)，LOW电平的电位均为GND电平。输入信号的HIGH电平的电位1V略大于晶体管M81、M82的阈值电压0.8V。

根据图25可知，由于输入信号的HIGH电平的电位位于晶体管M81、M82的阈值电压附近，所以，晶体管M81、M82不具有足够的放电能力，输出信号OUT的下降产生了延迟。另外，补充说明的是：在该仿真中使用的电压为了确认动作和效果而使用了简单的电压，并不一定要与在显示装置的驱动电路中实际使用的电压一致。

因此，本发明的目的在于，提供一种即使在输入信号的振幅小、输出信号的振幅大时也能够可靠并迅速地动作的电平移动电路，以及使用该电平移动电路的栅极驱动器和数据驱动器。

本申请中公开的发明为解决上述问题而大致如下构成。

本发明一个方面的电平移动电路包括：第一及第二端子，输入具有第一振幅的输入信号及其互补信号；第三及第四端子，输出具有比第一振幅大的第二振幅的输出信号及其互补信号；输出电路，其包括：第一极性的第一及第二晶体管，分别连接在第一电源与第四及第三端子之间；以及第二极性的第三及第四晶体管，分别连接在第二电源与第四及第三端子之间，并且它们的控制端分别与第三及第四端子连接；第一电流控制电路，从所述第一端子和所述第四端子接收所述输入信号和所述输出信号的互补信号，并基于所述输入信号和所述输出信号的互补信号的值来向所述第一晶体管的控制端输出第一电压信号，从而驱动控制流经所述第一晶体管的电流；以及第二电流控制电路，从所述第二端子和所述第三端子接收所述输入信号的互补信号和所述输出信号，并基于所述输入信号的互补信号和所述输出信号的值来向所述第二晶体管的控制端输出第二电压信号，从而驱动控制流经所述第二晶体管的电流。

在本发明中，不向所述输出电路中的所述第一及第二晶体管的控制端输入来自所述第一端子和所述第二端子的所述输入信号及其互补信号，每当通过激活所述第一电流控制电路来使所述第一晶体管导通时，所述第一晶体管的控制端的电位与所述第一电源电位之间的差电位的大小被自由设定为所述第一振幅以上(但为所述第二振幅以下)，每当通过激活所述第二电流控制电路来使所述第二晶体管导通时，所述第二晶体管的控制端的电位与所述第一电源电位之间的差电位的大小被自由设定为所述第一振幅以上(但为所述第二振幅以下)。

在本发明中，所述第一电流控制电路优选如下构成：其在来自所述第一端子和第四端子的所述输入信号和所述输出信号的互补信号均为第二逻辑值时被激活，从而使所述第一晶体管导通，当通过所述导通的所述第一晶体管，所述输出信号的互补信号从第二逻辑值变为第一逻辑值的电位时，变为非激活，从而使述第一晶体管截止。所述第二电流控制电路优选如下构成：其在来自所述第二端子和第三端子的所述输入信号的互补信号和所述输出信号均为第二逻辑值时被激活，从而使所述第二晶体管导通，当通过所述导通的所述第二晶体管，所述输出信号从第二逻辑值变为第一逻辑值的电位时，变为非激活，使所述第二晶体管截止。

在本发明中，所述第一电流控制电路优选包括：第一电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在控制端分别输入所述输入信号和所述输出信号的互补信号的两个晶体管；以及第一电流电压转换电路，在将所述第一电流生成电路的输出电流转换为所述第一电压信号后输出给所述第一晶体管的控制端；。所述第二电流控制电路包括：第二电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在控制端分别输入所述输入信号的互补信号和所述输出信号的两个晶体管；以及第二电流电压转换电路，在将所述第二电流生成电路的输出电流转换为所述第二电压信号后输出给所述第二晶体管的控制端。

在本发明中，所述第一电流控制电路优选包括：第一电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在各自的控制端输入所述输入信号和所述输出信号的互补信号的第一极性的第五、第六晶体管；第一电阻，连接在所述第一电流生成电路的输出端与所述第二电源之间；以及第二极性的第七晶体管和第二电阻，串联连接在所述第一与第二电源之间，该第七晶体管的控制端与所述第一电流生成电路的输出端连接；所述第七晶体管和所述第二电阻的连接点与所述第一晶体管的控制端连接。所述第二电流控制电路包括：第二电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在各自的控制端输入所述输入信号的互补信号和所述输出信号的第一极性的第八、第九晶体管；第三电阻，连接在所述第二电流生成电路的输出端与所述第二电源之间；以及第二极性的第十晶体管和第四电阻，串联连接在所述第一与第二电源之间，该第十晶体管的控制端与所述第二电流生成电路的输出端连接；所述第十晶体管和所述第四电阻的连接点与所述第二晶体管的控制端连接。

在本发明中，所述第一至第四电阻中的至少一个可以由连接成二极管(ダイオ一ト接続)的三极管、或电流源构成。

在本发明中，所述输出电路也可以包括：第一极性的晶体管，与所述第一晶体管并联连接在所述第四端子与所述第一电源之间，并基于所述输入信号而被导通/截止控制；以及第一极性的晶体管，与所述第二晶体管并联连接在所述第三端子与所述第一电源之间，并基于所述输入信号的互补信号而被导通/截止控制。

在本发明中，还可以包括：连接在所述第二电源与所述第三端子之间并且其控制端与所述第一电流生成电路的输出端连接的第二极性的晶体管；以及连接在所述第二电源与所述第四端子之间并且其控制端与所述第二电流生成电路的输出端连接的第二极性的晶体管。

本发明另一方面的扫描驱动器基于输入的时序信号来输出扫描信号，并具有上述本发明的电平移动电路。

本发明再一方面的数据驱动器基于输入的数字数据信号来驱动数据线，并具有上述本发明的电平移动电路。该数据驱动器具有接收来自所述电平移动电路的输出并输出灰度电压的数模转换器。

本发明又一方面的接收器电路包括：差动电路，差动输入并差动输出数字数据信号；以及电平移动电路，在第一、第二端子差动接收所述差动电路的输出，并将电平移动后的信号及其互补信号从第三、第四端子输出；所述电平移动电路由权利要求1～10、13、14中任一项所述的电平移动电路构成。

通过本发明实现了可应对高速化和高可靠性的电平移动电路，其即使在输入信号的振幅小或信号电压低、而被电平变换输出的信号的振幅大时也能够迅速动作并抑制了输出延迟、误动作等，从而能够可靠地动作。另外，本发明适用于有关显示装置的驱动器。并且，通过在差动接收输入信号的差动电路的后级设置本发明的电平移动电路，适用于接收器电路。

附图说明

图1是本发明第一实施例的电平移动电路的结构示意图；

图2是本发明第二实施例的电平移动电路的结构示意图；

图3是本发明第三实施例的电平移动电路的结构示意图；

图4是本发明第四实施例的电平移动电路的结构示意图；

图5是本发明第五实施例的电平移动电路的结构示意图；

图6是本发明第六实施例的电平移动电路的结构示意图；

图7是本发明第七实施例的电平移动电路的结构示意图；

图8是本发明第八实施例的电平移动电路的结构示意图；

图9是本发明第九实施例的栅极驱动器的结构示意图；

图10是本发明第九实施例的栅极驱动器中的信号电压振幅的变化示意图；

图11是本发明第十实施例的数据驱动器的结构示意图；

图12是电平移动电路和并联DAC的结构示意图；

图13是电平移动电路和串联DAC的结构示意图；

图14是本发明第十一实施例的接收器电路的结构示意图；

图15是本发明第十一实施例的接收器电路的应用例的示意图；

图16是用于说明图3所示实施例的动作的信号电压波形图；

图17是用于说明图3所示第三实施例的动作的信号电压波形图；

图18是用于说明图5所示实施例的动作的信号电压波形图；

图19是图1所示电路的输入输出波形的示意图；

图20是图8所示电路的输入输出波形的示意图；

图21是显示装置的结构示意图；

图22是电平移动电路的典型结构示意图；

图23是专利文献1的电平移动电路的结构示意图；

图24是专利文献2的电平移动电路的结构示意图；

图25是图24所示电路的输入输出波形的示意图。

具体实施方式

为了对上述本发明的各个方面进行更详细的描述，参照附图来进行说明。根据本发明第一实施方式的电平移动电路包括：

第一及第二端子(1、2)，输入具有第一振幅的输入信号(IN)及其互补信号(INB)；

第三及第四端子(3、4)，输出具有比第一振幅大的第二振幅的输出信号(OUT)及其互补信号(OUTB)；

输出电路(100)，其包括：第一极性的第一及第二晶体管(M1、M2)，分别连接在第一电源(VSS)与第四及第三端子之间；以及第二极性的第三及第四晶体管(M3、M4)，分别连接在第二电源(VDD2)与第四及第三端子之间，并且它们的控制端分别与第三及第四端子连接；

第一电流控制电路(200)，基于输入信号(IN)和输出信号的互补信号(OUTB)的值的组合，向所述第一晶体管的控制端输出第一电压信号(VA)，驱动控制流经第一晶体管(M1)的电流(Ia)，从而使第四端子(4)的输出信号的互补信号(OUTB)变为第一电源(VSS)的电位；

第二电流控制电路(300)，基于输入信号的互补信号(INB)和输出信号(OUT)的值的组合，向所述第二晶体管的控制端输出第二电压信号(VB)，驱动控制流经第二晶体管(M2)的电流(Ib)，从而使第三端子(3)的输出信号(OUT)变为第一电源(VSS)的电位。

第一电流控制电路(200)包括：与第一电源(VSS)连接的第一电流生成电路(210)，具有串联连接并在控制端输入输入信号(IN)和输出信号的互补信号(OUTB)的两个晶体管(M21、M22)；以及第一电流电压转换电路，将第一电流生成电路(210)的输出电流转换为第一电压信号(VA)并将其输出给第一晶体管(M1)的控制端。第二电流控制电路(300)包括：与第一电源(VSS)连接的第二电流生成电路(310)，具有串联连接并在控制端输入输入信号的互补信号(INB)和输出信号(OUT)的两个晶体管(M31、M32)；以及第二电流电压转换电路，将第二电流生成电路(310)的输出电流转换为第二电压信号(VB)并将其输出给第二晶体管(M2)的控制端。

以下说明本发明实施方式的作用。在第一电流控制电路(200)中，当输入信号(IN)和输出信号的互补信号(OUTB)均为第二逻辑值的电位时，第一电流生成电路(210)的两个晶体管(M21、M22)导通，从而生成电流(Ic)。通过所述第一电流电压转换电路来将电流(Ic)转换为从第一电源(VSS)到第二电源(VDD2)的电压范围内的第一电压信号(VA)并将其输出给第一晶体管(M1)的控制端，当生成了电流(Ic)时，使第一晶体管(M1)导通。此时，通过流经第一晶体管(M1)的电流(Ia)，在第四端子(4)与第一电源(VSS)之间有电流(Ia)流动，从而第四端子(4)的输出信号的互补信号(OUTB)从第二逻辑值变为第一逻辑值的电位。由此，控制端与第四端子(4)连接的第四晶体管(M4)也导通，从而通过流经第四晶体管(M4)的电流，第三端子(3)的输出信号(OUT)从第一逻辑值变为第二逻辑值的电位。当输出信号的互补信号(OUTB)从第二逻辑值变为第一逻辑值的电位时，第一电流生成电路(210)的两个晶体管(M21、M22)中的一个截止，电流(Ic)被切断，第一电流控制电路(200)停止。

在第二电流控制电路(300)中，当输入信号的互补信号(INB)和输出信号(OUTB)均为第二逻辑值的电位时，第二电流生成电路(310)的两个晶体管(M31、M32)导通，从而生成电流(Id)。通过所述第二电流电压转换电路将电流(Id)转换为从第一电源(VSS)到第二电源(VDD2)的电压范围内的第二电压信号(VB)并将其输出给第二晶体管(M2)。此时，通过流经第二晶体管(M2)的电流(Ib)，在第三端子(3)与第一电源(VSS)之间有电流(Ib)流动，从而第三端子(3)的输出信号(OUT)从第二逻辑值变为第一逻辑值的电位。由此，控制端与第三端子(3)连接的第三晶体管(M3)也导通，从而通过流经第三晶体管(M3)的电流，第四端子(4)的输出信号的互补信号(OUTB)从第一逻辑值变为第二逻辑值的电位。当输出信号(OUT)从第二逻辑值变为第一逻辑值的电位时，第二电流生成电路(310)的两个晶体管(M31、M32)中的一个截止，电流(Id)被切断，第二电流控制电路(300)停止。

构成所述输入信号(IN)及其互补信号(INB)的振幅的第一及第二逻辑值的电位是相对于在控制端输入所述输入信号或其互补信号的晶体管的阈值电压成为高电位及低电位的两个电压值。另外，第一及第二电源、第一及第二逻辑值、以及晶体管极性的关系如下所述。即，当第二电源(VDD2)相对于第一电源(VSS)为高电位时，第一及第二极性的晶体管分别为N沟道和P沟道的晶体管，第一及第二逻辑值分别为LOW电平和HIGH电平。另外，当第二电源(VDD2)相对于第一电源(VSS)为低电位时，第一及第二极性的晶体管分别为P沟道和N沟道的晶体管，第一及第二逻辑值分别为HIGH电平和LOW电平。

在本发明的一个实施方式中，第一电流控制电路(200)包括：第一电流生成电路(210)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号(IN)和输出信号的互补信号(OUTB)的两个第一极性的第五、第六晶体管(M21、M22)；第一电阻(R23)，连接在第一电流生成电路的输出端与第二电源(VDD2)之间；以及第二极性的第七晶体管(M24)和第二负荷电阻(R25)，以联连接在第一与第二电源(VSS、VDD2)之间，并且该第七晶体管(M24)的控制端与第一电流生成电路的输出端连接；第七晶体管(M24)和第二电阻(R25)的连接点(N2)被作为输出端，第七晶体管(M24)和第二电阻(R25)的连接点(N2)与第一晶体管(M1)的控制端连接。

第二电流控制电路(300)包括：第二电流生成电路(310)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号的互补信号(INB)和输出信号(OUT)的两个第一极性的第八、第九晶体管(M31、M32)；第三电阻(R33)，连接在第二电流生成电路的输出端与第二电源(VDD2)之间；以及第二极性的第十晶体管(M34)和第四电阻(R35)，以联连接在第一与第二电源(VSS、VDD2)之间，并且该第十晶体管(M34)的控制端与第二电流生成电路的输出端连接；第十晶体管和第四电阻(R35)的连接点(N4)被作为输出端，第十晶体管和第四电阻(R35)的连接点与第二晶体管(M2)的控制端连接。

在本发明的一个实施方式中，可将所述第一至第四电阻替换为连接成二极管的三极管或电流源。

在本发明的一个实施方式中，所述第一电流控制电路(200)包括：第一电流生成电路(210)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号(IN)和输出信号的互补信号(OUTB)的两个第一极性的第五、第六晶体管(M21、M22)；第二极性的第十一晶体管(M23)，连接在第一电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管(控制端和输出端被连接)；以及第二极性的第七晶体管(M24)和连接成二极管的第一极性的第十二晶体管(M25)，以联连接在第一及第二电源(VSS、VDD2)之间，并且该第七晶体管(M24)的控制端与第十一晶体管(M23)的控制端连接；第十二晶体管(M25)的控制端与第一晶体管(M1)的控制端连接。在该结构中，第十一晶体管(M23)和第七晶体管(M24)、以及第十二晶体管(M25)和第一晶体管(M1)分别起到电流反射镜(晶体管对)的作用，从而将第一电流生成电路(210)生成的电流(Ic)转换为流经第一晶体管(M1)的电流(Ia)。电流(Ia)根据构成各个电流反射镜(晶体管对)的两个晶体管的尺寸比而被转换为将电流(Ic)放大的电流值。

第二电流控制电路(300)包括：第二电流生成电路(310)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号的互补信号(INB)和输出信号(OUT)的两个第一极性的第八、第九晶体管(M31、M32)；第二极性的第十三晶体管(M33)，连接在第二电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管(控制端和输出端被连接)；以及第二极性的第十晶体管(M34)和被连接成二极管的第一极性的第十四晶体管(M35)，以联连接在第一与第二电源(VSS、VDD2)之间，并且该第十晶体管(M34)的控制端与第十三晶体管(M33)的控制端连接；第十四晶体管(M35)的控制端与第二晶体管(M2)的控制端连接。在该结构中，第十三晶体管(M33)和第十晶体管(M34)、以及第十四晶体管(M35)和第二二晶体管(M2)分别起到电流反射镜(晶体管对)的作用，从而将第二电流生成电路(210)生成的电流(Id)转换为流经第二晶体管(M2)的电流(Ib)。电流(Ib)根据构成各个电流反射镜(晶体管对)的两个晶体管的尺寸比而被转换为将电流(Id)放大的电流值。

在本发明的一个实施方式中，第一电流控制电路(200)包括：第一电流生成电路(210)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号(IN)和输出信号的互补信号(OUTB)的两个第一极性的第五、第六晶体管(M21、M22)；第二极性的第十一晶体管(M23)，连接在第一电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管；以及第二极性的第七晶体管(M24)和第一极性的第十二晶体管(M25)，串联连接在第一与第二电源(VSS、VDD2)之间，并且该第七晶体管(M24)的控制端与第十一晶体管(M23)的控制端连接；第七晶体管和第十二晶体管的连接点与第一晶体管(M1)的控制端连接。从偏压电路(400)向第一极性的第十二晶体管(M25)的控制端提供偏压(VB1)。在该结构中，第十一晶体管(M23)和第七晶体管(M24)起到电流反射镜的作用，第十二晶体管(M25)起到电流源的作用。并且，通过第一电流生成电路(210)生成的电流(Ic)，使第一晶体管(M1)的控制端的电位在从第一电源(VSS)到第二电源(VDD2)的电压范围内变化。由此，将流经第一晶体管(M1)的电流(Ia)转换为将电流(Ic)放大的电流值。

第二电流控制电路(300)包括：第二电流生成电路(310)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号的互补信号(INB)和输出信号(OUT)的两个第一极性的第八、第九晶体管(M31、M32)；第二极性的第十三晶体管(M33)，连接在第二电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管；以及第二极性的第十晶体管(M34)和第一极性的第十四晶体管(M35)，以联连接在第一与第二电源(VSS、VDD2)之间，并且该第十晶体管(M34)的控制端与第十三晶体管(M33)的控制端连接；第十晶体管和第十四晶体管的连接点与第二晶体管(M2)的控制端连接。从偏压电路(400)向第一极性的第十四晶体管(M35)的控制端提供偏压(VB1)。在该结构中，第十三晶体管(M33)和第十晶体管(M34)起到电流反射镜的作用，第十四晶体管(M35)起到电流源的作用。并且，根据第二电流生成电路(310)生成的电流(Id)，使第二晶体管(M2)的控制端的电位在从第一电源(VSS)到第二电源(VDD2)的电压范围内变化。由此，将流经第二晶体管(M2)的电流(Ib)转换为将电流(Id)放大的电流值。

在本发明的一个实施方式中，第一电流控制电路(200)包括：第一电流生成电路(210)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号(IN)和输出信号的互补信号(OUTB)的两个第一极性的第五、第六晶体管(M21、M22)；第二极性的第十一晶体管(M23)，连接在第一电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管；以及第二极性的第七晶体管(M24)和第一极性的第十二晶体管(M25)，串联连接在第一与第二电源(VSS、VDD2)之间，并且该第七晶体管(M24)的控制端与第十一晶体管(M23)的控制端连接；第七晶体管和第十二晶体管的连接点与第一晶体管(M1)的控制端连接，在第十二晶体管(M25A)的控制端输入输入信号(IN)。并且，在第一电流控制电路中，与第一极性的第十二晶体管(M25A)并联设置有第一极性的第十五晶体管(M25B)，并在第十五晶体管(M25B)的控制端输入输入信号的互补信号(INB)。在该结构中，第十二晶体管(M25A)和第十五晶体管(M25B)中必有一个导通，从而起到将输入信号(IN)或其互补信号(INB)的第二逻辑值的电位作为偏压的电流源的作用。

第二电流控制电路(300)包括：第二电流生成电路(310)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号的互补信号(INB)和输出信号(OUT)的两个第一极性的第八、第九晶体管(M31、M32)；第二极性的第十三晶体管(M33)，连接在第二电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管；以及第二极性的第十晶体管(M34)和第一极性的第十四晶体管(M35A)，串联连接在第一与第二电源(VSS、VDD2)之间，并且该第十晶体管(M34)的控制端与第十三晶体管(M33)的控制端连接；第十晶体管和第十四晶体管的连接点与第二晶体管(M2)的控制端连接，在第十四晶体管(M35A)的控制端输入输入信号的互补信号(INB)。并且，在第二电流控制电路中，与第一极性的第十四晶体管(M35A)并联设置有第一极性的第十六晶体管(M35B)，并向第十六晶体管(M35B)的控制端输入输入信号(IN)。在该结构中，第十四晶体管(M35A)和第十六晶体管(M35B)中必定有一个导通，从而起到将输入信号(IN)或其互补信号(INB)的第二逻辑值的电位作为偏压的电流源的作用。

在本发明的一个实施方式中，第一电流控制电路(200)包括：第一电流生成电路(210)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号(IN)和输出信号的互补信号(OUTB)的两个第一极性的第五、第六晶体管(M21、M22)；第二极性的第十一晶体管(M23)，连接在第一电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管；以及第二极性的第七晶体管(M24)和第一电流源(M25)，串联连接在第一与第二电源(VSS、VDD2)之间，并且该第七晶体管(M24)的控制端与第十一晶体管(M23)的控制端连接；第七晶体管(M24)和第一电流源(M25)的连接点与第一晶体管(M1)的控制端连接，并且在第一电流控制电路中，与第一电流源(M25)并联设置有第一极性的第十二晶体管(M26)，该第二晶体管(M2)的控制端与第十二晶体管(M26)的控制端连接。在该结构中，当在第一电流生成电路(210)的输出电流(Ic)被截断后第二电流控制电路(300)动作时，第十二晶体管(M26)使第一晶体管(M1)的控制端变为第一电源(VSS)的电位，从而起到使第一晶体管(M1)可靠截止的作用。

第二电流控制电路(300)包括：第二电流生成电路(310)，其一端与第一电源(VSS)连接，并且具有串联连接并在各自的控制端输入输入信号的互补信号(INB)和输出信号(OUT)的两个第一极性的第八、第九晶体管(M31、M32)；第二极性的第十三晶体管(M33)，连接在第二电流生成电路的输出端与第二电源(VDD2)之间，并被连接成二极管；以及第二极性的第十晶体管(M34)和第二电流源(M35)，串联连接在第一与第二电源(VSS、VDD2)之间，并且该第十晶体管(M34)的控制端与第十三晶体管(M33)的控制端连接；第十晶体管(M34)和第二电流源(M35)的连接点与第二晶体管(M2)的控制端连接。并且，在第二电流控制电路中，与第二电流源(M35)并联设置有第一极性的第十四晶体管(M36)，第一晶体管(M1)的控制端与第十四晶体管(M36)的控制端连接。在该结构中，当在第二电流生成电路(310)的输出电流(Id)被截断后第一电流控制电路(200)动作时，第十四晶体管(M36)使第二晶体管(M2)的控制端变为第一电源(VSS)的电位，从而起到使第二晶体管(M2)可靠截止的作用。

在本发明的一个实施方式中，输出电路(100)还可以包括：第一极性的晶体管(M5)，该晶体管(M5)与第一晶体管(M1)并联连接在第四端子(4)与第一电源(VSS)之间，并且控制端与第一端子(1)连接，从而基于输入信号(IN)而被控制导通/截止；以及第一极性的晶体管(M6)，该晶体管(M6)与第二晶体管(M2)并联连接在第三端子(3)与第一电源之间，并且控制端与第二端子(2)连接，从而基于输入信号的互补信号(INB)而被控制导通/截止。在该结构中，所述第一极性的晶体管(M5)在输入信号(IN)为第二逻辑值时导通，从而起到使输出信号的互补信号(OUTB)保持第一电源(VSS)的电位的作用。另外，所述第一极性的晶体管(M6)在输入信号的互补信号(INB)为第二逻辑值时导通，从而起到使输出信号(OUT)保持第一电源(VSS)的电位的作用。由此，能够对电源噪声等各种噪声抑制输出信号(OUT)及其互补信号(OUTB)的变动。

在本发明的一个实施方式中，还可以包括：第二极性的晶体管(M27)，该晶体管(M27)连接在第二电源(VDD2)与第三端子(3)之间，并且控制端与第一电流生成电路(210)的输出端连接；以及第二极性的晶体管(M37)，该晶体管(M37)连接在第二电源(VDD2)与第四端子(4)之间，并且控制端与所述第二电流生成电路(310)的输出端连接。在该结构中，当生成第一电流生成电路的输出电流(Ic)时，所述晶体管(M27)使电流在第二电源(VDD2)与第三端子(3)之间流动，从而起到使输出信号(OUT)变为第二电源(VDD2)的电位的作用。由此，第三晶体管(M3)截止，输出信号的互补信号(OUTB)迅速变为第一电源(VSS)的电位。另外，当生成第二电流生成电路的输出电流(Id)时，所述晶体管(M37)使电流在第二电源(VDD2)与第四端子(4)之间流动，从而起到使输出信号的互补信号(OUTB)变为第二电源(VDD2)的电位的作用。由此，第四晶体管(M4)截止，输出信号(OUT)迅速变为第一电源(VSS)的电位。

本发明一个实施方式的扫描驱动器在基于所输入的时序信号来输出扫描信号的扫描驱动器中设置有所述电平移动电路。

基于所输入的数字数据信号来驱动数据线的数据驱动器具有所述电平移动电路。

本发明一个实施方式的接收器电路包括将数字数据信号差动输入并差动输出的差动电路，和在第一、第二端子接收所述差动电路的输出的所述电平移动电路。下面以实施例进行详细说明。

【实施例】

图1是本发明第一实施方式的结构示意图。参照图1可知，本发明第一实施方式的电平移动电路包括输出电路100，和第一、第二电流控制电路200、300。

输出电路100包括：MOS晶体管M1、M2，它们的源极与低电位电源VSS连接，漏极分别与输出端子4、3连接；以及NMOS晶体管M3、M4，它们的源极与高电位电源VDD2连接，漏极分别与输出端子4、3连接。

第一电流控制电路200包括：第一电流生成电路210，其中，栅极分别与端子1(输入信号IN)、端子4(输出信号OUTB)连接的NMOS晶体管M21、M22以联连接；电阻R23，连接在高电位电源VDD2与晶体管M21的漏极之间；PMOS晶体管M24，其源极与电源VDD2连接，栅极与晶体管M21的漏极和电阻R23的连接节点N1连接；以及电阻R25，连接在PMOS晶体管M24的漏极与低电位电源VSS之间；电阻R25和晶体管M24的漏极的连接点N2与晶体管M1的栅极连接。

第二电流控制电路300包括：第二电流生成电路310，其中，栅极分别与端子2(输入信号INB)、端子3(输出信号OUT)连接的NMOS晶体管M31、M32以联连接；电阻R33，连接在高电位电源VDD2与晶体管M31的漏极之间；PMOS晶体管M34，其源极与高电位电源VDD2连接，栅极与晶体管M31的漏极和电阻R33的连接节点N3连接；以及电阻R35，连接在PMOS晶体管M34的漏极与电源VSS之间；电阻R35与晶体管M34的漏极的连接节点N4与晶体管M2的栅极连接。

电流生成电路210、310都仅在输入信号IN、INB从LOW电平向HIGH电平变化时生成输出电流Ic、Id，并通过这些输出电流Ic、Id来控制输出电路100的晶体管M1、M2，以使输出端子4和输出端子3的电压OUTB、OUT迅速下降到LOW电平(VSS)。在图1所示的结构中，输入信号IN、INB被连接到晶体管M21、M31的栅极上而不直接输入到输出电路100的晶体管M1、M2的栅极上。其动作原理如下：当输入信号IN从LOW电平变为HIGH电平时，由于OUTB为HIGH电平(VDD2)，所以晶体管M21、M22导通，连接点N1的电位下降，由此晶体管M24导通，有电流流过电阻R25，晶体管M1的栅极电位上升并使该晶体管M1导通，输出端子4被放电，从而OUTB变为LOW电平(VSS)。另一方面，当输入信号INB从LOW电平变为HIGH电平时，由于OUT为HIGH电平(VDD2)，所以晶体管M31、M32导通，节点N3的电位下降，由此晶体管M34导通，有电流流过电阻R35，晶体管M2的栅极电位上升并使该晶体管M2导通，输出端子3被放电，从而OUT变为LOW电平(VSS)。

图1所示的电平移动电路是输入图19所示的低振幅的输入信号IN及其反相信号INB并可输出与输入信号IN同相且高振幅的输出信号OUT及其反相信号OUTB的电平移动电路。在图19中，为了方便起见，仅示出了输入信号、输出信号的正转(正転)信号IN、OUT。电源电压的关系为：VDD2＞VDD1＞VSS。

可将输入信号IN，如HIGH电平的电位为VDD1、LOW电平的电位为VSS的信号1，或以基准电压Vref为中心且HIGH电平的电位为(Vref+Vd)、LOW电平的电位为(Vref-Vd)的信号2等小振幅信号电平移动为HIGH电平的电位为VDD2、LOW电平的电位为VSS的大振幅信号。输入信号1、2均以HIGH电平使输入信号的晶体管M21、M31导通，并均为LOW电平使所述晶体管M21、M31截止。信号2是处于信号1的振幅内的信号，当振幅特别小时，基准电压Vref接近晶体管M21、M31的阈值电压。

以下说明图1的电平移动电路的动作。

作为初始状态，假设从端子1、2输入的输入信号IN、INB分别为LOW电平、HIGH电平，从端子3、4输入的输出信号OUT、OUTB分别为LOW电平(VSS)、HIGH电平(VDD2)。

另外，在初始状态下，在第一电流控制电路200中，由于输入信号IN为LOW电平，所以晶体管M21截止，电流生成电路210的输出电流Ic被截断。电阻R23的一端的节点N1为VDD2，PMOS晶体管M24截止，电阻R25的一端N2为VSS。由此，晶体管M1也截止。

另一方面，在第二电流控制电路300中，由于输出信号OUT为LOW电平，所以晶体管M32截止，电流生成电路310的输出电流Id被截断。电阻R33的一端的节点N3为VDD2，PMOS晶体管M34截止，电阻R35的一端N4为VSS。由此，晶体管M2也截止。

如果对输入信号IN、INB从该初始状态分别变为HIGH电平、LOW电平的情形进行说明的话，则紧接该变化，在第一电流控制电路200中，输入信号IN变为HIGH电平，晶体管M21导通。另外，由于输出信号OUTB变为HIGH电平(VDD2)，所以晶体管M22也导通，由此电流生成电路210生成输出电流Ic。

另一方面，在第二电流控制电路300中，由于输入信号INB变为LOW电平、晶体管M31截止，所以输出电流Id保持截断状态，晶体管M2也保持截止。

在第一电流控制电路200中，如果有输出电流Ic流动，则负荷电阻R23的端子间电压增大，节点N1的电位下降，晶体管M24导通，从而在负荷电阻R25上有电流流过。

并且，随着负荷电阻R25的端子间电压的增大，晶体管M1的栅极-源极间电压增大并且该晶体管M1导通，从而端子4的输出信号OUTB下降为LOW电平(VSS)。

由于紧接在该变化之后晶体管M3导通，因此，晶体管M1需要具有比晶体管M3的充电能力高的放电能力。

但是，由于晶体管M1的栅极电位VA可在从低电源电压VSS到高电源电压VDD2的范围内变化，所以，晶体管M1即使不特别增大其尺寸也能够容易地获得高放电能力。

当端子4的输出信号OUTB变为LOW电平时，晶体管M4导通，端子3的输出信号OUT上升至HIGH电平(VDD2)，晶体管M3截止，电平移动结束。

由于电流生成电路210的晶体管M22在输出信号OUTB变为LOW电平时截止，所以输出电流Ic被截断，晶体管M1截止。

在输入信号IN为HIGH电平的期间，即使输出信号OUTB由于噪声等而暂时从VSS上升，也由于再次生成输出电流Ic而下降至LOW电平，因此动作可靠性不会下降。

以上对输入信号IN从LOW电平向HIGH电平变化时的动作进行了说明，当输入信号IN从HIGH电平向LOW电平变化时，第二电流控制电路300也同样地进行动作。

在图22、图23、图24的电平移动电路中，由输入信号IN、INB的HIGH电平的电位(VDD1)规定了使输出信号OUTB、OUT下降的晶体管901、902或M81、M82的栅极电位的上限，所以难以获得足够的放电能力。相对于此，在图1的电平移动电路中，具有不受输入信号IN、INB的HIGH电平的电位(VDD1)的制约的高放电能力的晶体管M1、M2。通过该结构，输出信号OUT、OUTB的下拉动作迅速，其结果，上拉动作也变得迅速。该结构构成了本发明的特征之一。

另外，在电流生成电路210、310中，由于晶体管M21、M31的栅极电位受到输入信号IN、INB的HIGH电平的电位(VDD1)的制约，所以输出电流Ic、Id为小电流，但在第一电流控制电路200中，通过在将输出电流Ic依次转换为晶体管M24、M1的电流的阶段进行放大，并在第二电流控制电路300中，通过在将输出电流Id依次转换为晶体管M34、M2的电流的阶段进行放大，晶体管M1、M2能够具有高放电能力。

另外，相对于图22、23的结构，图1的电平移动电路由于增加了第一及第二电流控制电路200、300而元件数增多，但由于各个晶体管不需要使用尺寸非常大的晶体管而能够以合理的尺寸实现，因此，提供输入信号的缓冲电路的尺寸也不需要很大。

另外，在图1中，负荷电阻R23、R25、R33、R35也可以用被连接成二极管的晶体管或恒流源来替代。

由此，图1的电平移动电路即使输入信号的振幅小、输出信号的振幅大，也能够实现高可靠性的动作。

另外，通过图1，对在从输入信号到输出信号的电平移动中将HIGH电平的电位向高电压一侧进行电平移动的电平移动电路进行了说明，但也可以是将LOW电平的电位向低电压一侧进行电平移动的电平移动电路。此时，构成电平移动电路的各个晶体管的极性与图1中的晶体管的极性相反。

另外，图2至图7说明的电平移动电路也一样，为了方便起见，示出了在从输入信号到输出信号的电平移动中将HIGH电平的电位向高电压一侧进行电平移动的电平移动电路的结构。

图2是本发明第二实施例的结构示意图，该图2是将图1中的负荷电阻R23、R25、R33、R35替换为连接成二极管的PMOS晶体管M23、NMOS晶体管M25、PMOS晶体管M33、NMOS晶体管M35而得的。晶体管M23和M24、晶体管M25和M1、晶体管M33和M34、晶体管M35和M2构成了电流反射镜，可通过输入侧和输出侧的晶体管尺寸的设定来提高输出电流相对于输入电流的电流放大率。由此，能够使将电流生成电路200、300的输出电流放大了的电流流经晶体管M1、M2，从而可使晶体管M1、M2具有高放电能力。

另外，在图2的结构中，电平移动电路仅由晶体管构成。不需要外部信号。

图3是本发明第三实施例的结构示意图。参照图3可知，在图1的负荷电阻R23、R33、R25、R35中，负荷电阻R23、R33被替换为连接成二极管的晶体管M23、M33，负荷电阻R25、R35被替换为电流源(在栅极接受偏压的晶体管M25、M35)。

晶体管M23与M24、晶体管M33与M34构成了电流反射镜。

如果充分减小电流源M25、M35的电流值，则晶体管M1、M2的栅极电位的变动幅度变大，从而能够提高晶体管M1、M2的电流驱动能力(放电能力)。

另外，晶体管M1、M2的栅极电位通过第一及第二电流控制电路200、300各自的动作，在暂时上升之后，以与电流源M25、M35的电流值相应的速度向低电源电压VSS下降。当电流源M25、M35的电流值足够小时，向低电源电压VSS变化的时间变缓，其间由于晶体管M1、M2保持导通状态，因而电压保持能力提高。但设定为在一个输出期间内晶体管M1、M2的栅极电位恢复为低电源电压VSS的电流值。

由于电流源M25、M35需要偏压，所以从偏压电路400提供偏压VB1(参照图3)。

偏压VB1可采用通过电位电源VSS与电源VDD1之间的电阻分割(分压电阻Ra和Rb)的方法等来生成。

也可以是将PMOS晶体管M23、M33作为电流源的结构。但是，还另外需要偏压。另外，当生成该偏压的偏压电路通过电源VDD1与高电源VDD2之间的电阻分割来生成偏压时，如果两个电源之间的电位差(VDD2-VDD1)大于(VDD1-VSS)，则其功耗就会大于偏压电路400的功耗。

图4是本发明第四实施例的结构示意图，其示出了在不使用偏压电路的情况下实现图3所示的电路的结构。图3中的晶体管M25、M35分别被替换成了在栅极分别输入输入信号IN、INB的晶体管对(M25A、M25B)、(M35A、M35B)。

由于输入信号IN、INB中的某一个为HIGH电平，所以，可通过将(M25A、M25B)、(M35A、M35B)的每对中的晶体管的尺寸(W/L比)设定为最佳来实现与电流源相同的作用。

图16是图3的动作仿真示意图，其示出了输入信号IN、输出信号OUT、以及晶体管M1的栅极端子电压VA的电压波形。为了明确与图25的差别，将各个电压条件、输入信号设为相同。

图16示出了输入信号OUT的电压变化没有延迟，可进行高速动作。

当输入信号IN从LOW电平(VSS＝0V)向HIGH电平(VDD1＝1V)变化时，电压VA的波形通过电流控制电路200而瞬时上升至比电源VDD1高的电压。因此，晶体管M1通过高放电能力使输出信号OUTB迅速地向LOW电平(VSS)下降，其结果是，输出电压OUT也迅速地向HIGH电平(VDD2)上升。

当输出信号OUTB变为LOW电平时，第一电流控制电路200由于晶体管M22截止而变为非工作状态。因此，电压VA以与电流源M23的放电能力(电流值)相应的速度下降。

当输入信号IN从HIGH电平向LOW电平变化时，其输出波形OUT也与图25所示的输出波形不同，会迅速变化。

这是因为此时晶体管M2的栅极电位被第二电流控制电路300瞬时提高至比电源VDD1高的电压的缘故。

图5使本发明第五实施例的结构示意图。图5是适于输入信号的数据周期短的场合的电平移动电路，其是具有使晶体管M1、M2的栅极-源极间短路的开关晶体管M26、M36的结构。

开关晶体管M26与电流源M25并联连接在VSS与晶体管M1的栅极之间，其栅极与晶体管M2的栅极被连在一起。当INB从LOW电平变为HIGH电平、即第二电流控制电路300动作从而提高了晶体管M2的栅极电位时，开关晶体管M26导通，从而起到使晶体管M1的栅极电位变为VSS的作用。因此，开关晶体管M26加速了晶体管M1的关断，以便在第二电流控制电路300动作时晶体管M1不妨碍电平移动动作。

开关晶体管M36与电流源M35并联连接在VSS与晶体管M2的栅极之间，其栅极与晶体管M1的栅极被连在一起。当INB从LOW电平变为HIGH电平、即第一电流控制电路200动作从而提高了晶体管M1的栅极电位时，开关晶体管M36也导通，从而起到使晶体管M2的栅极电位变为VSS的作用。因此，开关晶体管M36加速了晶体管M2的关断，以便在第一电流控制电路200动作时晶体管M2不妨碍电平移动动作。

在图3所示的结构中，为了提高晶体管M1、M2的电流驱动能力(放电能力)，希望将电流源M25、M35的电流值抑制得足够小。

但是，当输入信号的数据周期短时，有时会发生误动作。图17示出了在图3的电平移动电路中使输入信号的1个数据期间比图16短时的动作仿真。

为了方便起见，在图17中对输入信号的振幅大于图16的情况(HIGH电平的电位为2V的情况)进行了说明。此时，电流源M25、M35的电流值与图16的条件相同。此时，电压VA(晶体管M1的栅极电压)受到比图16强的升压作用，电压变化变大。这与不改变输入信号的振幅而减小电流源M25、M35的电流值的情况具有相同的作用。

在图17所示的例子中，由于缩短了1个数据期间，发生了晶体管M1的栅极电压VA在输入信号IN为HIGH电平的最初的数据期间内不能完全恢复为VSS的状态。因此，当在下一个数据期间内输入信号IN向LOW电平变化、第二电流控制电路300动作时，会发生晶体管M1保持导通的状态。由此妨碍了输出信号OUTB从LOW电平向HIGH的变化，从而会发生误动作。当在再下一个数据期间内输入信号IN变为HIGH电平、第一电流控制电路200动作时，也会发生晶体管M2保持导通的状态，由此妨碍了输出信号OUT从LOW电平向HIGH电平的变化，从而会发生误动作。

图18示出了在图5所示的电平移动电路中输入信号的1个数据期间与图17的条件相同时的动作仿真。

在图18中，即使在输入信号IN为HIGH电平的1个数据期间内晶体管M1的栅极电位VA无法完全恢复为VSS的情况下，如果在下一个数据期间内输入信号IN变为LOW电平、第二电流控制电路300动作，则晶体管M26导通，从而使晶体管M1的栅极电位VA瞬时向VSS下降并使晶体管M1截止。当在再下一个数据期间内输入信号IN变为HIGH电平时，晶体管M36导通，从而使晶体管M2的栅极电位瞬时向VSS下降并使晶体管M2截止。由此可防止误动作。

图6是本发明第六实施例的结构示意图。参照图6可知，该电平移动电路是在图1的结构上具有NMOS晶体管M5、M6，所述NMOS晶体管M5、M6位于输出输出信号OUTB、OUT的输出端子4、3与低电源VSS之间，并在各自的栅极输入输入信号IN、INB。当然也可以是在图2至图5所示的实施例的电平移动电路中具有NMOS晶体管M5、M6的结构。

晶体管M5、M6是用于在输出信号OUTB、OUT分别为LOW电平时将该电位可靠保持为VSS的元件。如在图1中进行说明的那样，在图1的电平移动电路中，晶体管M1、M2只要使OUTB、OUT变为LOW电平就分别截止。此时OUTB、OUT的电位由于元件的寄生电容而保持为LOW电平。因此，有时输出信号的电平会由于噪声等而发生变动。但是，即使LOW电平的输出信号由于噪声等而暂时上升，也会通过第一及第二电流控制电路200、300的动作而再次瞬时向LOW电平恢复，因此，即使不设置晶体管M5、M6，在实际应用上也不会有问题。

但是，当希望更可靠地保持输出信号的电平时，如果如图6所示那样具有晶体管M5、M6的话，就能够抑制由噪声等引起的输出信号的电平变动。即，当IN、INB分别为HIGH电平时，在OUTB、OUT通过第一及第二电流控制电路200、300的动作而向LOW电平变化之后，可通过导通的晶体管M5、M6来将OUTB、OUT稳定地保持为LOW电平(VSS)。

图7是本发明第七实施例的结构示意图。参照图7可知，本实施例的电平移动电路在图1的第一电流控制电路200中还具有PMOS晶体管M27，该PMOS晶体管M27的源极与电源VDD2连接，栅极与节点N1(电阻R23和晶体管M21的漏极的连接节点)连接，漏极与输出端子3连接。另外，第二电流控制电路300还具有PMOS晶体管M37，该PMOS晶体管M37的源极与电源VDD2连接，栅极与节点N3(电阻R33和晶体管M31的漏极的连接点)连接，漏极与输出端子4连接。该晶体管M27、M37起到与图24的晶体管M86、M87相同的作用。

在图1所示电平移动电路的动作的说明中，当输入信号IN、INB从初始状态分别变为HIGH电平、LOW电平时，晶体管M1导通，输出信号OUTB下降。然后在输出信号OUTB下降到一定程度时，输出信号OUT的上拉动作开始。

另一方面，在图7所示的结构中，当输入信号IN变为HIGH电平时，晶体管M21导通(此时M22为导通状态)，晶体管M24导通，将电阻R25的端子电压作为栅极电位的晶体管M1导通，输出OUTB开始从HIGH电平向LOW电平下降。此时，晶体管M27也导通，输出信号OUT的上拉动作与输出信号OUTB的下拉动作同时进行。

因此，输出信号的变化变得迅速，同时对输出信号变化时的直通电流的抑制效果也比图1的结构更加优良。

当输入信号IN、INB分别变为LOW电平、HIGH电平时，晶体管M37与晶体管M27一样也会产生将OUTB向HIGH电平上拉的作用。

图8是本发明第八实施例的结构示意图。图20是示出图8的电平移动电路的动作的时序波形图。图8的电平移动电路是在如图20所示那样从输入信号向输出信号的电平移动中将LOW电平的电位向低电位一侧进行电平移动的电平移动电路。此时的电源电压的关系为VSS＞VCC1＞VCC2。即，可将输入信号IN，如HIGH电平的电位为VSS、LOW电平的电位为VCC1的信号1，或以基准电压Vref为中心且HIGH电平的电位为(Vref+Vd)、LOW电平的电位为(Vref-Vd)的信号2等小振幅信号电平移动为HIGH电平的电位为VSS、LOW电平的电位为VCC2的大振幅信号。输入信号1、2均以LOW电平使输入信号的晶体管M21、M31导通，并均以HIGH电平使所述晶体管M21、M31截止。信号2是处于信号1的振幅内的信号，当振幅特别小时，基准电压Vref接近晶体管M21、M31的阈值电压。

图8也可以通过改变图1的晶体管的极性并使电源电压的电位电平反相来构成。在图8中，高电源电压为VSS，低电源电压为VCC2。另外，在图8中，使图1中的N沟道晶体管M1、M2、M21、M22、M31、M32为P沟道晶体管，使图1中的P沟道晶体管M3、M4、M24、434为N沟道晶体管。元件标号沿用图1的标号。对于图2至图7的结构来说，也可以通过图1和图8所示的晶体管极性的改变和电源电压电平的反相来变更为向低电位一侧的电平移动电路。

图9是本发明第九实施例的结构示意图，其示出了图21所示液晶显示装置的栅极驱动器970的结构，该栅极驱动器970具有本发明的电平移动电路。图10是图9中的信号电压振幅的变化示意图。

参照图9可知，栅极驱动器具有电平移动电路组(LS1)420和电平移动电路组(LS2)430。移位寄存器410输入CLK和起动脉冲，以CLK周期采样的启动脉冲被依次数据移位，经由LS1、LS2并通过缓冲器440依次输出扫描信号。LS1是向低电位一侧的电平移动电路。电平移动电路组LS2是将在LS1中被电平移动的信号向高电压一侧进行电平移动的电路。LS1从移位寄存器410输入振幅为VDD1(2.5V)和VSS(0V)的信号，并输出振幅为VDD1(2.5V)和VSS2(-8V)的输出信号。LS2输入振幅为VDD1(2.5V)和VSS2(-8V)的信号，并输出振幅为VDD2(30V)和VSS2(-8V)的信号并将其提供给缓冲器440。缓冲器440接收来自LS2的输出信号来驱动显示装置的扫描线。

用于液晶显示装置的栅极驱动器的电平移动电路被要求其输出信号的振幅相对于输入信号的振幅非常大，并且输出信号的电压的变化迅速。其原因在于，如果基于电平移动电路的输出信号而从栅极驱动器输出的扫描信号的电压变化有延迟，则在扫描信号向HIGH电平变化时，灰度信号向像素电极的提供就会产生延迟。另外，当扫描信号向LOW电平变化时，像素电极会通过TFT的寄生电容而发生电位变动，因此，在扫描信号的延迟期间会从数据线向像素电极提供多余的电荷，从而保持在像素电极与相对基板电极(对抗基板電極)之间的电位将产生偏差。这些影响会导致液晶显示装置的图像质量下降。因此，如果使用具有本发明电平移动电路的栅极驱动器，则能够抑制扫描信号的电压变化的延迟，从而能够实现高图像质量的液晶显示装置。

图11是本发明第十实施例的结构示意图，其示出了图21所示液晶显示装置的数据驱动器980的结构，该数据驱动器980具有本发明的电平移动电路。在图11中，用方框示出了数据驱动器的主要部分。参照图11可知，数据驱动器包括：移位寄存器510、数据寄存器/锁存器520、电平移动电路组530、数模转换器540、以及基准电压生成电路550。移动寄存器510基于时钟信号CLK来决定数据锁存器的定时。数据寄存器/锁存器520基于由移位寄存器510决定的定时来锁存数字数据，并根据控制信号向电平移动电路组输出，从而向数模转换器540送出被电平转换的数字数据。数模转换器540从基准电压生成电路550输入基准电压，并基于控制信号和数字数据而输出灰度电压信号。

图12示出了图11中电平移动电路组530、数模转换器540的与1个输出相应的结构的一个例子。在图12中示出了并行输入K比特的视频数字数据D1～DK，从2的K次方个的灰度电压译码出1个电压，并通过放大器放大输出的结构。在该结构中，1个输出所需的电平移动电路为K个。在灰度电压V(1)、V(2)、…V(2^K)与电压输出跟随器结构的差动放大器848的非反相输入端子之间具有基于来自电平移动电路531的输出信号而被开/关控制的开关(传输晶体管)221、222、…228，例如当(D1、D2、…DK)＝(0、0、…0)时，传输晶体管221、225、…227导通，向电压输出跟随器848输入灰度电压V(1)，当(D1、D2、…DK)＝(1、0、…0)时，传输晶体管222、225、…227导通，向电压输出跟随器848输入灰度电压V(2)。

图13示出了图11中电平移动电路组530、数模转换器540的与1个输出相应的结构的其他例子。在图13所示的例子中，串行输入K比特的视频数字数据D1…DK并进行电平移动，利用多个电容的电荷的再分配来生成灰度电压，然后通过放大器放大输出。在该结构中，1个输出所需的电平移动电路为1个，由于在输出灰度电压的期间内电平移动K比特的数据，所以需要高速动作。

基于比特数据按时间序列采样基准电压来获得灰度电压的方式是公知的。图13是这样的串行DAC的结构例(参照专利文献3(日本专利文献特开昭59-154820号公报))。

参照图13可知，该串行DAC包括：两个电容846、847，它们的一端与基准电压VR1的供应端子连接，另一端分别与端子Nd、Ne连接；开关841、842，与端子Nc连接，选择基准电压VR1或基准电压VR2的供应端子中的某一个；开关843、844，分别连接在端子Nc、Nd之间和端子Nd、Ne之间；开关845，连接在端子Ne和基准电压VR1的供应端子之间；以及将端子Ne作为输入端的电压输出跟随器848。电容846、847的电容值均为Cs。

最初，开关845暂时闭合，电容847两端的电位差被复位为0。

接着，开关843闭合，由开关841、842根据最下位比特数据D1将基准电压VR1、VR2中的某一个采样到端子Nd上，然后开关843断开。接着，开关844闭合，从而在电容846、847之间引起电荷的再分配，开关844断开，电荷被保持在电容847中。然后，根据下一个比特数据D2，开关841、842进行采样，并通过开关844而在电容846、847之间进行电荷再分配之后被保持。以下按照从低位的比特数据向高位的比特数据的顺序同样地重复进行采样和保持。在K比特数据的情况下，采样和保持的1个循环被重复进行K次，此时端子Ne的电压V_k由下式给出。

V_k＝(2^-1·D_k+2^-2·D_k-1+…+2^-k·D₁)·(VR2-VR1)

其中，D_k、D_k-1、…、D₁为0或1。

电压V_k通过电压输出跟随器848而被放大输出。

由此，图13的DAC可根据K比特数据来输出将基准电压VR1、VR2之间等分为2的K次方个的各个电压电平。

由于图13的DAC的结构不依赖于数据的比特数，可使比特数多的数据驱动器的电路规模非常小。但是，图13的DAC的输出电压是各个电压电平之间为等间隔的线性输出，因此无法直接输出符合液晶的伽马特性的灰度电压。

对此，近来在非专利文献2等中提出了以下方法：构成可进行数倍于输出所需灰度电压数的线性输出的DAC，并在所述多个线性输出电平中分配与液晶的γ特性相符的灰度电压。

在该方法中，比与实际输出的灰度电压数对应的比特数增加了2、3比特左右。因此，不依赖于比特数的图13中的DAC很适合。

图13对应于非专利文献1(图5-42)、专利文献3的图1、图2，在这些文献中分别介绍了其原理。

在图14、图15中，应用参照图1至图7进行说明的第一至第七实施例的电平移动电路来构成了发送接收数据的接口中的接收器电路(接收电路)。作为一个例子，可应用于视频数据的接收器电路(接收电路)，该接收器电路在图21所示液晶显示装置的显示控制器950与数据驱动器980之间的视频数据的发送接收的接口中被设置在数据驱动器980中。

接收器电路用于将LVDS等小振幅差动信号(Vref±0.2V等)迅速变换为驱动器的逻辑信号(低电源电压VSS＝0V、高电源电压VDD2＝2.5V～3.3V等)。

在第一至第七实施例的电平移动电路中，第一、第二电流控制电路200、300的晶体管M21、M31需要在输入信号IN、INB为HIGH电平及LOW电平时进行导通、截止动作。

当将振幅非常小的差动信号作为本发明电平移动电路的输入信号IN、INB而直接接受时，为了使电平移动电路正常工作，差动信号的基准电压Vref必须在晶体管M21、M31的阈值电压附近。因此，当将电平移动电路直接用作接收器电路时，其用途也就被限定了。因此，在本实施例中，通过在上述实施例中说明的电平移动电路的前级发置差动电路，可使差动信号的基准电压成为不依赖于所述阈值电压的值。因此，即使接收多种多样的差动信号IN0、IN0B，也可以进行电平移动动作。由于本发明的电平移动电路可高速动作，所以也可以用于高速串行接口的接收器电路。

图14示出了在电平移动电路的前级添加的差动电路的一个例子，与差动对(M41、M42)的输出对连接的负载元件对由电阻元件R43、R44构成。作为差动对的输入，接收差动信号IN0、IN0B，并将差动对的输出作为信号IN、INB而输入电平移动电路中。负载元件对可替换为晶体管结构的电流反射镜。

图15是示出图14的应用例的图。图15的差动电路具有由各自的电流源驱动并在输入对接收差动信号IN0、IN0B的两个差动对(M51、M52)、(M61、M62)，负载元件对(M53、M54)、(M63、M64)以电流反射镜结构而连接在各个差动对上，各个电流反射镜的输出端与电平移动电路的输入端子1、2连接。差动信号IN0、IN0B被分别输入所述两个差动对中的一个差动对的非反相输入端和另一个差动对的反相输入端。在该差动电路的结构中，即使差动信号IN0、IN0B的基准电压变化，差动电路的输出信号(IN、INB)的基准电压Vref也会位于电流反射镜的各个晶体管(M53、M54)、(M63、M64)的阈值电压附近。因此，以与差动电路的电流反射镜的晶体管相同的尺寸构成电平移动电路的晶体管(M21、M31)。

由此，即使输入差动电路的差动信号(IN0、IN0B)的基准电压为不同的电平，差动电路的输出(差动信号IN、INB)也会分别在HIGH电平时变为比所述阈值电压高的电位，在LOW电平时变为比所述阈值电压低的电位，从而可使电平移动电路正常工作。

在上述实施例中，晶体管当然不限于在单晶硅基板上形成的晶体管，也可以是在绝缘基板上形成的薄膜晶体管。另外，图1至图7的各图所示的电平移动电路的电流控制电路200和300示出了相互对称的结构示例，但当然也可以相互调换各图中的电流控制电路200。同样，当然也可以相互调换各图中的电流控制电路300。

以上，通过上述各个实施例对本发明进行了说明，但本发明并不仅限于上述实施例的结构，当然也包括本领域技术人员可在本发明的范围内进行的各种变形和修正。

Claims

1.一种电平移动电路，其特征在于，包括：

第一及第二端子，输入具有第一振幅的输入信号及其互补信号；

第三及第四端子，输出具有比第一振幅大的第二振幅的输出信号及其互补信号；

输出电路，其包括：第一极性的第一及第二晶体管，分别连接在第一电源与第四及第三端子之间；以及第二极性的第三及第四晶体管，分别连接在第二电源与第四及第三端子之间，并且它们的控制端分别与第三及第四端子连接；

第一电流控制电路，从所述第一端子和所述第四端子接收所述输入信号和所述输出信号的互补信号，并基于所述输入信号和所述输出信号的互补信号的值来向所述第一晶体管的控制端输出第一电压信号，从而驱动控制流经所述第一晶体管的电流；以及

第二电流控制电路，从所述第二端子和所述第三端子接收所述输入信号的互补信号和所述输出信号，并基于所述输入信号的互补信号和所述输出信号的值来向所述第二晶体管的控制端输出第二电压信号，从而驱动控制流经所述第二晶体管的电流。

2.如权利要求1所述的电平移动电路，其特征在于，

在所述输出电路中，不向所述第一及第二晶体管的控制端输入来自所述第一端子和所述第二端子的所述输入信号及其互补信号，

每当通过激活所述第一电流控制电路来使所述第一晶体管导通时，所述第一晶体管的控制端的电位与所述第一电源电位之间的差电位的大小被自由设定为所述第一振幅以上(但为所述第二振幅以下)，

每当通过激活所述第二电流控制电路来使所述第二晶体管导通时，所述第二晶体管的控制端的电位与所述第一电源电位之间的差电位的大小被自由设定为所述第一振幅以上(但为所述第二振幅以下)。

3.如权利要求1所述的电平移动电路，其特征在于，

所述第一电流控制电路在来自所述第一端子和第四端子的所述输入信号和所述输出信号的互补信号均为第二逻辑值时被激活，从而使所述第一晶体管导通，当通过所述导通的所述第一晶体管，所述输出信号的互补信号从第二逻辑值变为第一逻辑值的电位时，变为非激活，从而使所述第一晶体管截止；

所述第二电流控制电路在来自所述第二端子和第三端子的所述输入信号的互补信号和所述输出信号均为第二逻辑值时被激活，从而使所述第二晶体管导通，当通过所述导通的所述第二晶体管，所述输出信号从第二逻辑值变为第一逻辑值的电位时，变为非激活，从而使所述第二晶体管截止。

4.如权利要求1所述的电平移动电路，其特征在于，

所述第一电流控制电路包括：

第一电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在控制端分别输入所述输入信号和所述输出信号的互补信号的两个晶体管；以及

第一电流电压转换电路，在将所述第一电流生成电路的输出电流转换为所述第一电压信号后输出给所述第一晶体管的控制端；

所述第二电流控制电路包括：

第二电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在控制端分别输入所述输入信号的互补信号和所述输出信号的两个晶体管；以及

第二电流电压转换电路，在将所述第二电流生成电路的输出电流转换为所述第二电压信号后输出给所述第二晶体管的控制端。

5.如权利要求1所述的电平移动电路，其特征在于，

所述第一电流控制电路包括：

第一电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在各自的控制端输入所述输入信号和所述输出信号的互补信号的第一极性的第五、第六晶体管；

第一电阻，连接在所述第一电流生成电路的输出端与所述第二电源之间；以及

第二极性的第七晶体管和第二电阻，串联连接在所述第一与第二电源之间，该第七晶体管的控制端与所述第一电流生成电路的输出端连接；

所述第七晶体管和所述第二电阻的连接点与所述第一晶体管的控制端连接，

所述第二电流控制电路包括：

第二电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在各自的控制端输入所述输入信号的互补信号和所述输出信号的第一极性的第八、第九晶体管；

第三电阻，连接在所述第二电流生成电路的输出端与所述第二电源之间；以及

第二极性的第十晶体管和第四电阻，串联连接在所述第一与第二电源之间，该第十晶体管的控制端与所述第二电流生成电路的输出端连接；

所述第十晶体管和所述第四电阻的连接点与所述第二晶体管的控制端连接。

6.如权利要求5所述的电平移动电路，其特征在于，

所述第一至第四电阻中的至少一个由连接成二极管的三极管、或电流源构成。

7.如权利要求1所述的电平移动电路，其特征在于，

所述第一电流控制电路包括：

第一电流生成电路，其一端与所述第一电源连接，并且具有串联连接且在各自的控制端输入所述输入信号和输出信号的互补信号的第一极性的第五、第六晶体管；

第二极性的第十一晶体管，连接在所述第一电流生成电路的输出端与所述第二电源之间，并被连接成二极管；以及

第二极性的第七晶体管以及连接成二极管的第一极性的第十二晶体管，串联连接在所述第一及第二电源之间，该第七晶体管的控制端与所述第十一晶体管的控制端连接；

所述第十二晶体管的控制端与所述第一晶体管的控制端连接，

所述第二电流控制电路包括：

第二极性的第十三晶体管，连接在所述第二电流生成电路的输出端与所述第二电源之间，并被连接成二极管；以及

第二极性的第十晶体管及连接成二极管的第一极性的第十四晶体管，串联连接在所述第一与第二电源之间，该第十晶体管的控制端与所述第十三晶体管的控制端连接；

所述第十四晶体管的控制端与所述第二晶体管的控制端连接。

8.如权利要求1所述的电平移动电路，其特征在于，

所述第一电流控制电路包括：

第二极性的第七晶体管及第一极性的第十二晶体管，串联连接在所述第一与第二电源之间，该第七晶体管的控制端与所述第十一晶体管的控制端连接；

所述第七晶体管和所述第十二晶体管的连接点与所述第一晶体管的控制端连接，

从偏压电路向所述第十二晶体管的控制端提供偏压，

所述第二电流控制电路包括：

第二极性的第十晶体管和第一极性的第十四晶体管，串联连接在所述第一与第二电源之间，该第十晶体管的控制端与所述第十三晶体管的控制端连接；

所述第十晶体管和所述第十四晶体管的连接点与所述第二晶体管的控制端连接，

从所述偏压电路向所述第十四晶体管的控制端提供偏压。

9.如权利要求1所述的电平移动电路，其特征在于，

所述第一电流控制电路包括：

所述第十二晶体管的控制端与所述第一端子连接，

所述第二电流控制电路包括：

第二极性的第十晶体管及第一极性的第十四晶体管，串联连接在所述第一与第二电源之间，该第十晶体管的控制端与所述第十三晶体管的控制端连接；

所述第十四晶体管的控制端与所述第二端子连接，

在所述第一电流控制电路中具有控制端与所述第二端子连接的第一极性的第十五晶体管，该第十五晶体管与所述第十二晶体管并联连接，

在所述第二电流控制电路中具有控制端与所述第一端子连接的第一极性的第十六晶体管，该第十六晶体管与所述第十四晶体管并联连接。

10.如权利要求1所述的电平移动电路，其特征在于，

所述第一电流控制电路包括：

第二极性的第七晶体管及第一电流源，串联连接在所述第一与第二电源之间，该第七晶体管的控制端与所述第十一晶体管的控制端连接；

所述第七晶体管和所述第一电流源的连接点与所述第一晶体管的控制端连接，

所述第二电流控制电路包括：

第二极性的第十二晶体管，连接在所述第二电流生成电路的输出端与所述第二电源之间，并被连接成二极管；以及

第二极性的第十晶体管及第二电流源，串联连接在所述第一与第二电源之间，该第十晶体管的控制端与第十二晶体管的控制端连接；

所述第十晶体管和所述第二电流源的连接点与所述第二晶体管的控制端连接，

并且在所述第一电流控制电路中，与所述第一电流源并联设置有第一极性的第十三晶体管，

所述第十三晶体管的控制端与所述第二晶体管的控制端连接，

在所述第二电流控制电路中，与所述第二电流源并联设置有第一极性的第十四晶体管，

所述第十四晶体管的控制端与所述第一晶体管的控制端连接。

11.如权利要求1至10中任一项所述的电平移动电路，其特征在于，

所述输出电路包括：

第一极性的晶体管，与所述第一晶体管并联连接在所述第四端子与所述第一电源之间，并基于所述输入信号而被导通/截止控制；以及

第一极性的晶体管，与所述第二晶体管并联连接在所述第三端子与所述第一电源之间，并基于所述输入信号的互补信号而被导通/截止控制。

12.如权利要求4、5、7、8、9、10中任一项所述的电平移动电路，其特征在于，还包括：

第二极性的晶体管，连接在所述第二电源与所述第三端子之间，并且其控制端与所述第一电流生成电路的输出端连接；以及

第二极性的晶体管，连接在所述第二电源与所述第四端子之间，并且其控制端与所述第二电流生成电路的输出端连接。

13.如权利要求1所述的电平移动电路，其特征在于，规定所述第一振幅的一端的最低电位和规定所述第二振幅的一端的最低电位相等，规定所述第二振幅的另一端的最高电位高于所述第一振幅的最高电位。

14.如权利要求1所述的电平移动电路，其特征在于，规定所述第一振幅的一端的最高电位和规定所述第二振幅的一端的最高电位相等，规定所述第二振幅的另一端的最低电位低于所述第一振幅的最低电位。

15.一种扫描驱动器，基于输入的时序信号来输出扫描信号，其特征在于，具有权利要求1～10、13、14中任一项所述的所述电平移动电路。

16.一种数据驱动器，基于输入的数字数据信号来驱动数据线，其特征在于，具有权利要求1～10、13、14中任一项所述的所述电平移动电路。

17.如权利要求16所述的数据驱动器，其特征在于，具有接收来自所述电平移动电路的输出并输出灰度电压的数模转换器。

18.一种接收器电路，包括：

差动电路，差动输入并差动输出数字数据信号；以及

电平移动电路，在第一、第二端子差动接收所述差动电路的输出，并将电平移动后的信号及其互补信号从第三、第四端子输出；

所述接收器电路的特征在于，

所述电平移动电路由权利要求1～10、13、14中任一项所述的电平移动电路构成。