JP4295572B2 - レベルシフト回路 - Google Patents
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Description
図1は本発明の第1の実施の形態のレベルシフト回路を示す。同図において、VDDは高電圧電源、VSSは接地電源、INは入力端子、XINは反転入力端子、Oは出力ノード、XOは反転出力ノード、OUTは前記出力ノードOに接続された出力端子、XOUTは前記反転出力ノードXOに接続された反転出力端子である。この1対の出力端子OUT及び反転出力端子XOUTは、常に1対備える必要はなく、必要に応じて何れか一方の端子OUT又はXOUTのみを備えれば良い。
i2=i1*(W2/L2)/(W1/L1)
で表現されて、電流i2は電流i1の所定倍α(=(W2/L2)/(W1/L1))となる。例えば、L1=L2=0.4μmとし、W1=1μm、W2=10μmとすると、他方のP型トランジスタ5bに流れる電流i2は、一方のP型トランジスタ5aに流れる電流i1の10倍の電流となり、この電流が他方のP型トランジスタ5bのドレイン電極から出力される。
以上、入力信号INの立上り変化時を例に挙げて説明したが、反転入力信号XINの立上り変化時も既述の説明と同様であるので、その説明を省略する。
図3は本発明の第2の実施の形態のレベルシフト回路を示す。
図8は本発明の第3の実施の形態のレベルシフト回路を示す。
以上説明したように、請求項1〜10記載の発明のレベルシフト回路によれば、入力信号及び反転入力信号の取込み用の第1及び第2のN型トランジスタに流れる電流を各々第1及び第2のカレントミラー回路により所定倍に増幅して、電流駆動能力を高めたので、出力信号及び反転出力信号のレベル変化を高速にでき、レベルシフト回路の動作速度の向
ベルへの変化時間を効果的に短縮させることができる。
図12は本発明の第4の実施の形態のレベルシフト回路を示す。
次に、本発明の第5の実施の形態を説明する。
図14は前記第5の実施の形態のレベルシフト回路の変形例を示す。
XIN 反転入力端子
O 出力ノード
XO 反転出力ノード
1 信号入力用の第1のN型トランジスタ
2 信号入力用の第2のN型トランジスタ
10 第1のカレントミラー回路
11 第2のカレントミラー回路
10P、11P P型カレントミラー回路
10N、11N N型カレントミラー回路
15 P型トランジスタ(第1の電流遮断回路)
16 P型トランジスタ(第2の電流遮断回路)
20 第1の変化速度促進回路
21 第2の変化速度促進回路
30 第1のP型トランジスタ
33 第1のバッファ回路
35 第2のP型トランジスタ
38 第2のバッファ回路
40 第1の制御回路
41 第2の制御回路
50 安定化回路
50a 第1のN型トランジスタ
50b 第2のN型トランジスタ
Claims (10)
- 1対の入力端子及び反転入力端子、及び1対の出力ノード及び反転出力ノードを有し、
前記入力端子及び反転入力端子に入力信号及び反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号を前記出力ノード及び反転出力ノードに伝達するレベルシフト回路であって、
前記入力端子がゲート電極に接続された信号入力用の第1のN型トランジスタと、
前記反転入力端子がゲート電極に接続された信号入力用の第2のN型トランジスタと、
前記第1のN型トランジスタと前記反転出力ノードとの間に配置され、前記第1のN型トランジスタに流れる電流を所定倍に増幅し、この増幅した電流を前記反転出力ノードから引き抜く第1のカレントミラー回路と、
前記第2のN型トランジスタと前記出力ノードとの間に配置され、前記第2のN型トランジスタに流れる電流を所定倍に増幅し、この増幅した電流を前記出力ノードから引き抜く第2のカレントミラー回路と、
前記第1のカレントミラー回路に接続され、前記出力信号の変化の終了後に、前記第1のカレントミラー回路が流す電流を遮断する第1の電流遮断回路と、
前記第2のカレントミラー回路に接続され、前記反転出力信号の変化の終了後に、前記第2のカレントミラー回路が流す電流を遮断する第2の電流遮断回路とを備える
ことを特徴とするレベルシフト回路。 - 1対の入力端子及び反転入力端子、及び1対の出力ノード及び反転出力ノードを有し、
前記入力端子及び反転入力端子に入力信号及び反転入力信号が入力され、前記入力信号及び反転入力信号の振幅レベルを、この振幅レベルよりも大きい振幅レベルにシフトし、このシフト後の振幅レベルを持つ出力信号及びこの出力信号を反転した反転出力信号を前記出力ノード及び反転出力ノードに伝達するレベルシフト回路であって、
前記入力端子がゲート電極に接続された信号入力用の第1のN型トランジスタと、
前記反転入力端子がゲート電極に接続された信号入力用の第2のN型トランジスタと、
前記第1のN型トランジスタと前記反転出力ノードとの間に配置され、前記第1のN型トランジスタに流れる電流を所定倍に増幅し、この増幅した電流を前記反転出力ノードから引き抜く第1のカレントミラー回路と、
前記第2のN型トランジスタと前記出力ノードとの間に配置され、前記第2のN型トランジスタに流れる電流を所定倍に増幅し、この増幅した電流を前記出力ノードから引き抜く第2のカレントミラー回路と、
前記第1のカレントミラー回路に接続され、前記第1のカレントミラー回路が流す電流を遮断する第1の電流遮断回路と、
前記第2のカレントミラー回路に接続され、前記第2のカレントミラー回路が流す電流を遮断する第2の電流遮断回路とを備える
ことを特徴とするレベルシフト回路。 - 前記請求項1又は2記載のレベルシフト回路において、
前記第1及び第2のカレントミラー回路は、
P型トランジスタにより構成されたP型カレントミラー回路と、N型トランジスタにより構成されたN型カレントミラー回路とを縦続接続した組を少なくとも1組備える
ことを特徴とするレベルシフト回路。 - 前記請求項1〜3の何れか1項に記載のレベルシフト回路において、
前記第1の電流遮断回路は、ゲート電極に前記出力信号を受けるP型トランジスタにより構成され、
前記第2の電流遮断回路は、ゲート電極に前記反転出力信号を受けるP型トランジスタにより構成される
ことを特徴とするレベルシフト回路。 - 前記請求項1〜4の何れか1項に記載のレベルシフト回路において、
前記第1のカレントミラー回路のP型カレントミラー回路に並列に接続され、前記反転出力ノードの反転出力信号により制御されて、前記反転出力信号がLレベルからHレベルに変化する速度を速める第1の変化速度促進回路と、
前記第2のカレントミラー回路のP型カレントミラー回路に並列に接続され、前記出力ノードの出力信号により制御されて、前記出力信号がLレベルからHレベルに変化する速度を速める第2の変化速度促進回路とを備えた
ことを特徴とするレベルシフト回路。 - 前記請求項5記載のレベルシフト回路において、
前記第1の変化速度促進回路は、
前記第1のカレントミラー回路のP型カレントミラー回路に並列に接続された第1のP型トランジスタと、
出力側が前記第1のP型トランジスタのゲート電極に接続され、前記反転出力ノードの反転出力信号により制御される第1のバッファ回路とを備え、
前記第2の変化速度促進回路は、
前記第2のカレントミラー回路のP型カレントミラー回路に並列に接続された第2のP型トランジスタと、
出力側が前記第2のP型トランジスタのゲート電極に接続され、前記出力ノードの出力信号により制御される第2のバッファ回路とを備えた
ことを特徴とするレベルシフト回路。 - 前記請求項6記載のレベルシフト回路において、
前記第1の変化速度促進回路は、更に、
前記出力ノードの出力信号の変化が終了した後に前記第1のバッファ回路の動作を許容する第1の制御回路を備え、
前記第2の変化速度促進回路は、更に、
前記反転出力ノードの反転出力信号の変化が終了した後に前記第2のバッファ回路の動作を許容する第2の制御回路を備えた
ことを特徴とするレベルシフト回路。 - 前記請求項1〜7の何れか1項に記載のレベルシフト回路において、
電源が供給され始めた初期状態において、前記出力ノード及び前記反転出力ノードの電位状態を早期に確定させて安定させる安定化回路を備えた
ことを特徴とするレベルシフト回路。 - 前記請求項8記載のレベルシフト回路において、
前記安定化回路は、
ゲート電極が前記出力ノードに接続され、ドレイン電極が前記反転出力ノードに接続され、ソース電極が接地された第1のN型トランジスタと、
ゲート電極が前記反転出力ノードに接続され、ドレイン電極が前記出力ノードに接続され、ソース電極が接地された第2のN型トランジスタとを備える
ことを特徴とするレベルシフト回路。 - 前記請求項1〜9の何れか1項に記載のレベルシフト回路において、
前記出力ノードの出力信号及び反転出力ノードの反転出力信号のうち少なくとも一方の信号が外部出力される
ことを特徴とするレベルシフト回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003273548A JP4295572B2 (ja) | 2003-07-11 | 2003-07-11 | レベルシフト回路 |
US10/862,584 US6873186B2 (en) | 2003-07-11 | 2004-06-08 | Level shift circuit |
CNB2004100636013A CN1264276C (zh) | 2003-07-11 | 2004-07-12 | 电平位移电路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003273548A JP4295572B2 (ja) | 2003-07-11 | 2003-07-11 | レベルシフト回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005033718A JP2005033718A (ja) | 2005-02-03 |
JP4295572B2 true JP4295572B2 (ja) | 2009-07-15 |
Family
ID=34210752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003273548A Expired - Fee Related JP4295572B2 (ja) | 2003-07-11 | 2003-07-11 | レベルシフト回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4295572B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4814705B2 (ja) * | 2005-10-13 | 2011-11-16 | パナソニック株式会社 | 半導体集積回路装置及び電子装置 |
JP4816077B2 (ja) * | 2005-12-28 | 2011-11-16 | 日本電気株式会社 | レベルシフト回路及びそれを用いたドライバ回路 |
KR100884001B1 (ko) | 2006-02-22 | 2009-02-17 | 삼성전자주식회사 | 입력 차단 모드에서 전류가 흐르지 않으며 고정된 출력값을발생하는 레벨 쉬프터 및 레벨 쉬프팅 방법 |
KR100795694B1 (ko) | 2006-08-28 | 2008-01-17 | 삼성전자주식회사 | 저전력 레벨 쉬프터 및 저전력 레벨 쉬프팅 방법 |
JP5024141B2 (ja) | 2008-03-21 | 2012-09-12 | 富士通セミコンダクター株式会社 | パターンデータの作成方法、そのパターンデータを作成するプログラム、及び、そのプログラムを含む媒体 |
JP5194954B2 (ja) * | 2008-03-31 | 2013-05-08 | 富士通セミコンダクター株式会社 | レベルコンバータ |
JP2018042077A (ja) * | 2016-09-07 | 2018-03-15 | ルネサスエレクトロニクス株式会社 | レベルシフト回路および半導体装置 |
WO2020100681A1 (ja) * | 2018-11-14 | 2020-05-22 | ソニーセミコンダクタソリューションズ株式会社 | レベルシフト回路、及び電子機器 |
-
2003
- 2003-07-11 JP JP2003273548A patent/JP4295572B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2005033718A (ja) | 2005-02-03 |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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