JP4401268B2 - 出力バッファ回路及び半導体装置 - Google Patents

Description

本発明は、半導体装置の出力バッファ回路に関し、特にプリエンファシス機能を有する出力バッファ回路に関する。

近年のブロードバンド化、高速化に伴い、シリアル伝送における伝送波形の劣化は重要な問題となってきている。プリエンファシス機能とは、パタン依存での伝送劣化を防ぐため、信号の変化時の送信側振幅を強調し、受信側の波形を改善する技術である。ＧＨｚクラスの伝送においては、表皮効果、誘電損失は伝送路の距離当たりの信号減衰量の対数が周波数の対数に比例して増大していくため、プリエンファシスが必要不可欠となる。

プリエンファシスは、プリエンファシスが効いてる時と、効いてない時で、信号レベルが異なるため、動作周波数が高くなるにつれて、その遅延差がジッタとなって現れ、最終的に、ｅｙｅ開口スペックに支障をきたすため、プリエンファシス機能を使用している時の、ジッタを削減する手段が必要となる。

ところで、低電圧で動作可能で、伝播遅延時間が小さく高速動作に適したプリエンファシス機能を有する出力バッファ回路として、例えば特許文献１には、図９に示すような構成が開示されている。図９を参照すると、第１のバッファＢ１は、ソース電極が高位電源ＶＤＤに接続された第１のＰチャネル電界効果トランジスタＰ１と、ソース電極が低位電源ＶＳＳに接続された第１のＮチャネル電界効果トランジスタＮ１とからなり、第２のバッファＢ２は、ソース電極が高位電源ＶＤＤに接続された第２のＰチャネル電界効果トランジスタＰ２と、ソース電極が低位電源ＶＳＳに接続された第２のＮチャネル電界効果トランジスタＮ２と、からなり、第１のＰチャネル電界効果トランジスタＰ１の駆動能力は、第２のＮチャネル電界効果トランジスタＮ２の駆動能力よりも大きく、第１のＮチャネル電界効果トランジスタＮ１の駆動能力は、第２のＰチャネル電界効果トランジスタＰ２の駆動能力よりも大きく設定されている。図９において、Ｌは伝送線路であり、その始端は、バッファ回路の出力端子ＴＯＵＴに接続され、その終端は、受信側の受信端子ＴＲＶに接続されている。Ｒｔは終端抵抗である。

図１１は、図９の出力バッファ回路の入力信号、出力信号の一例を示す図である。図９において、端子ＴＡには、図１１のカレントビット信号ＳＯ１が入力され、端子ＴＢには、反転プレビット信号ＳＯ２が入力される。この反転プレビット信号ＳＯ２はカレントビット信号ＳＯ１を反転させ、１ｂｉｔシフトさせたものである。端子ＴＡ、ＴＢに、信号ＳＯ１，ＳＯ２を入力すると、出力バッファ回路の出力端子ＴＯＵＴには、図１１の出力信号ＳＯＵＴのような出力波形が得られる。信号ＳＯ１、ＳＯ２の各ｂｉｔが（１、１）、又は、（０、０）の時、出力信号ＳＯＵＴはＶｏｈ１又はＶｏｌ１レベルになり、ＳＯ１、ＳＯ２のｂｉｔがそれぞれ（１、０）又は（０、１）の時、ＳＯＵＴはＶｏｈ２又はＶｏｌ２レベルになる。カレントビット信号ＳＯ１が０から１に、１から０に切り替わる１ｂｉｔだけ、出力信号ＳＯＵＴにより強調され、伝送路損失による低減分を、予めドライバ（出力バッファ）側で強調して送り出す構成とされている。カレントビット信号ＳＯ１の０から１への遷移時には、レベルＶｏｌ２からレベルＶｏｈ１（＞Ｖｏｈ２）に遷移し（プリエンファシスされる）、カレントビット信号ＳＯ１の１から０への遷移時には、レベルＶｏｈ２からレベルＶｏｌ１（＜Ｖｏｌ２）に遷移している（プリエンファシスされる）。

図１０は、特許文献１に開示されている別の構成であり、図９の構成に対して、出力バッファＢ２において、Ｐチャネル電界効果トランジスタＰ３、Ｎチャネル電界効果トランジスタＮ３を、Ｐチャネル電界効果トランジスタＰ２のソース電極と高位電源ＶＤＤ、Ｎチャネル電界効果トランジスタＮ２のソース電極と低位電源ＶＳＳにそれぞれ挿入し、端子ＴＳからの信号をインバータＩＮＶ３で反転した信号をＰチャネル電界効果トランジスタＰ３のゲート電極に入力し、端子ＴＳからの信号をＮチャネル電界効果トランジスタＮ３のゲート電極に入力し、オン・オフ制御するスイッチ機能を持たせている。

特開２００２−９４３６５号公報（第１図、第４図）

図１１からも容易に理解できるように、伝送すべき論理信号が変化したときは必ず一定期間プリエンファシスオンの状態になる。しかし、論理信号が変化する直前は、プリエンファシスがオンの場合とオフの場合とがある。この論理信号が変化する直前にプリエンファシスがオンであるか、オフであるかの違いにより、論理信号が変化する直前のスタート地点となる電圧が異なることとなり、ジッタの原因となる。たとえば、図１１の出力信号ＳＯＵＴがローレベルからハイレベルに変化するときに、直前にプリエンファシスがオフであれば、ＳＯＵＴ信号は、Ｖｏｌ２からスタートすればよいのに対して、直前にプリエンファシスオンであれば、ＳＯＵＴ信号は、Ｖｏｌ１からスタートしなければならず、ハンディキャップをつけたスタートとなり当然にＳＯＵＴ信号が立ち上がるまでのタイミングは遅れる。また、同様に、出力信号ＳＯＵＴがハイレベルからローレベルに変化するときも、直前にプリエンファシスがオフであれば、ＳＯＵＴ信号は、Ｖｏｈ２からスタートすればよいのに対して、直前にプリエンファシスオンであれば、ＳＯＵＴ信号は、Ｖｏｈ１からスタートしなければならず、ＳＯＵＴ信号の立下るまでのタイミングは遅れる。

なお、プリエンファシス機能を使用するような高速伝送の領域ではノイズ耐性に優れてる差動信号伝送が一般的である。この差動信号を誤りなく高速に伝送するためには、差動の正と負の信号により囲まれた領域をできるだけ広く確保する必要がある。この領域はeye開口と呼ばれている。

ここで、図１２、図１３を参照して、ｅｙｅ開口とそのスペックについて説明しておく。図１２は、ｅｙｅ開口スペックの概要図であり、代表的なｅｙｅ開口スペックである。１ｂｉｔ＝１ＵＩ（Ｕｎｉｔ Ｉｎｔｅｒｖａｌ）とし、幅Ｗａ、Ｗｂ、振幅Ｈａなどが定義されている。

図１３は、シミュレーション波形とｅｙｅ開口スペックとの関係を示す図である。図のようにシミュレーション波形がｅｙｅ開口スペック（中間の６角形）の外側にあり、ｅｙｅ開口を横切っていなければ、スペックを満足することになる。

次に、プリエンファシス機能のない出力バッファとプリエンファシス機能つき出力バッファを差動で用いた場合のeye開口スペックと出力波形について図面を用いてより詳しく説明する。

図１４は、プリエンファシス機能無し時の出力波形の概略を示す図であり、ＴｒｕｅとＢａｒは、差動信号の正転信号と反転信号をそれぞれ表している。Ｅｙｅパターンは、図１４で１ｂｉｔのデータで区切り、それを重ね合わせたものである。

図１５は、プリエンファシス機能有り時の出力波形概略図であり、図１４の出力信号にプリエンファシスを効かせたものである。Ｔｒｕｅ、Ｂａｒ信号と共に、１ｂｉｔ分プリエンファシスがかかっている状態を示す。

図１６は、図１５の（１）の部分拡大図である。図１６は、プリエンファシスを効かせたときの出力波形を表す。すでに説明したようにプリエンファシスを効かせた時（プリエンファシス・オン）の状態から出力波形が反転する場合とプリエンファシスを効かせない時（プリエンファシス・オフ）の状態から出力波形が反転する場合で、出力波形のスタート電位が異なることから波形の立ち上がりと立ち下りに遅延差が生じ、それがジッタとなって表れてしまう。

ジッタが増加すると、必然的にｅｙｅ開口も小さくなり、受信端で認識できる信号レベルは劣化し、所望の伝送速度を満足出来なくなる。

また、伝送媒体、伝送速度によって信号の減衰量が異なるため、プリエンファシスのレベルは可変出来るように設計することが一般的である。例えば、減衰量の少ない伝送媒体、もしくは伝送距離が短い、伝送速度が遅い場合等において、プリエンファシスの効きを弱くするか、もしくはプリエンファシス機能を使用せず、伝送速度が速い場合は、プリエンファシスの効きを強くする等の制御も行われる。

図１７は、プリエンファシス機能無し時のシミュレーション出力波形図であり、プリエンファシスがオンの時のレベルを小さくし、プリエンファシスがオフの時と同程度にしたものである。立ち上がり、立ち下りのタイミングが同じであることから、ジッタは少ない。すなわち、伝送線路の遅延を考えなければ、プリエンファシス機能つきの方が、ジッタ特性はより厳しくなることがわかる。

図１８（Ａ）は、図１７のプリエンファシス機能時に、半導体の製造プロセスのバラツキ、測定等のバラツキを考慮するとジッタが大きくなる理由を説明するための模式図である。図１８（Ｂ）は、図１６のプリエンファシス機能有り時に、半導体の製造プロセスのバラツキ、測定等のバラツキを考慮することによりジッタが大きくなる理由を説明するための模式図である。図１８（Ａ）と図１８（Ｂ）を対比すれば容易に理解できるように、プリエンファシスがオフのときに比べて、プリエンファシスがオンのときに、波形の立ち上がり、立ち下がり時間に遅延差が生じて、ジッタが増大する。

したがって、本発明は、上記課題を解決すべく創案されたものであって、その目的は、プリエンファシス機能を有し、ジッタを低減する出力バッファ回路を提供することにある。

本願発明は、前記目的を達成するため、概略以下の構成とされる。

本発明に係る出力バッファ回路は、出力信号の変化時に容量によるカップリングを生じさせることによって、ジッタを低減するようにしたものである。本発明の１つのアスペクト（側面）に係る出力バッファ回路は、論理信号が変化したときに一定期間プリエンファシスして伝送線路を駆動する機能を有する出力バッファ回路であって、前記論理信号が変化する直前のプリエンファシス・オンオフの差異に起因するジッタを抑制するように、出力バッファの入力側と出力側との間に容量を接続したことを特徴とする。

本発明に係る出力バッファ回路においては、第１の論理信号を入力し前記伝送線路を駆動する第１のバッファ回路と、前記第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力が前記第１のバッファ回路の出力と共通接続されたバッファと、前記バッファと電源間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される少なくとも１つのスイッチを備えた第２のバッファ回路と、前記第１のバッファ回路の入力端子と、前記第２のバッファ回路の前記バッファと前記スイッチの接続点との間に接続される少なくとも１つの容量と、を備えた構成としてもよい。

本発明に係る出力バッファ回路においては、第１の論理信号を入力して前記伝送線路を駆動する第１のバッファ回路と、前記第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力が前記第１のバッファ回路の出力と共通接続されたバッファと、前記バッファと電源間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される少なくとも１つのスイッチを備えた第２のバッファ回路と、前記第２のバッファ回路の前記スイッチの制御端子と、前記バッファと前記スイッチとの接続点間に接続される容量と、を備えた構成としてもよい。

本発明に係る出力バッファ回路においては、第１の論理信号を入力して前記伝送線路を駆動する第１のバッファ回路と、前記第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力端子が前記第１のバッファ回路の出力端子と共通接続された第２のバッファ回路と、前記第１のバッファ回路の入力端子と、前記第１及び第２のバッファ回路の共通接続された出力端子との間に接続される容量と、を備えた構成としてもよい。

本発明に係る出力バッファ回路においては、前記容量を配線間容量で構成してもよい。前記配線間容量を規定する配線間隔を切り替えることで、前記容量の容量値を選択自在とした構成としてもよい。

本発明の他のアスペクトに係る半導体装置は、出力バッファ回路として、上記した本発明に係る出力バッファ回路のいずれかを備えている。

本発明によれば、プリエンファシス機能を備えた出力バッファ回路において、出力信号の変化時に容量によるカップリングを生じさせることによって、ジッタを低減できる。また、本発明によれば、クロストークを活用する容量結合の工夫を行うことで、出力端子容量の増加を抑制しつつ、ジッタを低減することもできる。

本発明を実施するための最良の形態について説明する。本発明は、プリエンファシス機能（パタン依存での伝送劣化を防ぐ為、信号の変化時の送信側振幅を強調し、受信端の波形を改善する）を具備した半導体集積回路の出力（Ｉ／Ｏ）回路において、出力信号の変化時に容量によるカップリングを生じさせることによって、高速伝送時のジッタを低減している。

本発明の一実施の形態に係る出力バッファ回路は、図１を参照すると、第１の論理信号を入力して前記伝送線路（Ｌ）を駆動する第１のバッファ回路（反転バッファ回路（Ｔ１、Ｔ２））（Ｍ１）と、前記第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力が前記第１のバッファ回路の出力と共通接続された反転バッファ（Ｔ４，Ｔ５）と、反転バッファ（Ｔ４，Ｔ５）の第１の端子（Ｔ４のソース電極）と第１の電源（ＶＤＤ）間に接続され、制御端子に入力される信号に基づき、オン・オフ制御される第１のスイッチ（Ｔ３）と、反転バッファ（Ｔ４，Ｔ５）の第２の端子（Ｔ５のソース電極）と第２の電源（ＶＳＳ）間に接続され、制御端子に入力される信号に基づき、第１のスイッチ（Ｔ３）と連動してオン・オフ制御される第２のスイッチ（Ｔ６）とを備えた第２のバッファ回路（Ｍ２）と、を備え、第１のバッファ回路（Ｍ１）の入力端（ＡＡ）と第２のバッファ回路（Ｍ２）の反転バッファ（Ｔ４，Ｔ５）と第１のスイッチ（Ｔ３）の接続点（ＡＣ）の間、第１のバッファ回路（Ｍ１）の入力端（ＡＡ）と第２のバッファ回路（Ｍ２）の反転バッファ（Ｔ４，Ｔ５）と第２のスイッチ（Ｔ６）の接続点（ＡＤ）との間に、それぞれ、第１、第２の容量（Ｚ１、Ｚ２）を備えている。

本実施形態に係る半導体装置によれば、容量（Ｚ１、Ｚ２）は、例えば配線間容量よりなり、配線間隔を切り替えることで、最適な容量値を選択自在とする構成としてもよい。以下、実施例に即して説明する。

図１は、本発明の一実施例の構成を示す図である。図１を参照すると、端子Ａに入力される信号をインバータＩＮＶ１で反転した信号を入力とする第１のバッファＭ１は、ソース電極が高位電源ＶＤＤに接続された第１のＰチャネル電界効果トランジスタＴ１と、ソース電極が低位電源ＶＳＳに接続された第１のＮチャネル電界効果トランジスタＴ２とからなり、電界効果トランジスタＴ１、Ｔ２のゲート電極はインバータＩＮＶ１の出力端子に共通接続され、ドレイン電極同士の接続ノードは、出力端子Ｄに接続されている。端子Ｂに入力される信号をインバータＩＮＶ２で反転した信号を入力とする第２のバッファＭ２は、ソース電極が高位電源ＶＤＤに接続された第２のＰチャネル電界効果トランジスタＴ３と、ソース電極が第２のＰチャネル電界効果トランジスタＴ３のドレイン電極に接続された第３のＰチャネル電界効果トランジスタＴ４と、ソース電極が低位電源ＶＳＳに接続された第２のＮチャネル電界効果トランジスタＴ６と、ソース電極が第２のＮチャネル電界効果トランジスタＴ６のドレイン電極に接続された第３のＮチャネル電界効果トランジスタＴ５と、を備え、電界効果トランジスタＴ４、Ｔ５のゲート電極はインバータＩＮＶ２の出力端子に共通接続され、ドレイン電極同士の接続ノードは、出力端子Ｄに接続されている。第２のＰチャネル電界効果トランジスタＴ３のゲート電極には、端子Ｃからの信号をインバータＩＮＶ４で反転した信号が入力され、第２のＮチャネル電界効果トランジスタＴ６のゲート電極には、インバータＩＮＶ４の出力をインバータＩＮＶ３で反転した信号が入力され、電界効果トランジスタＴ３、Ｔ６は、端子Ｃの信号がＨＩＧＨレベルのときオンし、端子Ｃの信号がＬＯＷレベルのときオフするスイッチとして機能する。

さらに、第１のバッファＭ１の電界効果トランジスタＴ１、Ｔ２のゲート電極の共通接続ノード（ＡＡ）と、第２のバッファＭ２の第２のＮチャネル電界効果トランジスタＴ６のドレイン電極と第３のＮチャネル電界効果トランジスタＴ５のソース電極の接続ノード（ＡＤ）とは容量Ｚ１を介して接続され、電界効果トランジスタＴ１、Ｔ２のゲート電極の共通接続ノード（ＡＡ）と、第２のバッファＭ２の第２のＰチャネル電界効果トランジスタＴ３のドレイン電極と第３のＰチャネル電界効果トランジスタＴ４のソース電極の接続ノード（ＡＣ）とは容量Ｚ２を介して接続されている。

図１のノードＡ、ノードＢには、例えば図７に示すノードＡ、Ｂの信号波形が入力される。ここでは、ノードＡ、ノードＢへ同一の信号を入力している。図１のノードＣには、図７にノードＣとして示す信号が入力される。図１のノードＡ、ノードＢへの入力信号とノードＣへの入力信号が、図７の領域Ｆ（ノードＡ、Ｂ、ノードＣはＨＩＧＨレベルに遷移）に示すような状態の場合、図１のインバータＩＮＶ１の出力は、ＨＩＧＨレベルからＬＯＷレベルに遷移し、Ｐチャネル電界効果トランジスタＴ１がオンする。図１のインバータＩＮＶ２の出力ノード（ＡＢ）は、ＨＩＧＨレベルからＬＯＷレベルに遷移し、Ｐチャネル電界効果トランジスタＴ４がオンする。インバータＩＮＶ４は、ＨＩＧＨレベルからＬＯＷレベルとなり、Ｐチャネル電界効果トランジスタＴ３がオンする。また、Ｎチャネル電界効果トランジスタＴ２、Ｔ５はいずれもオフする。

このため、ノードＤ（バッファ回路の出力端子）からの出力信号は、プリエンファシスがオンされた状態となり、図７のノードＤの波形領域Ｅに示すように第１の出力バッファＭ１と第２の出力バッファが協働してノードＤの波形を急速に立ち上げる。この時、ノードＡ、Ｂ、Ｃの入力データが立ち上がってから、ノードＤがＨＩＧＨレベルに立ち上がるまでの遅延が、領域Ｆの分だけあったとする。Ｐチャネル電界効果トランジスタＴ１、Ｎチャネル電界効果トランジスタＴ２のゲート電極ノード（ＡＡ）と、第２のバッファ（プリエンファシス部）Ｍ２のノードＡＣ間に容量Ｚ２を追加し、同様にＰチャネル電界効果トランジスタＴ１、Ｎチャネル電界効果トランジスタＴ２のゲートＡＡと第２のバッファのノードＡＤ間に容量Ｚ１が接続されていることにより、図３のＢ点では、Ｎチャネル電界効果トランジスタＴ２、Ｔ５がオンし始め、Ｐチャネル電界効果トランジスタＴ１、Ｔ４はオフし始める。この時、Ｐチャネル電界効果トランジスタＴ３、Ｎチャネル電界効果トランジスタＴ６もオンし始める。もう一方の差動信号は、全く逆の動作をする。なお、図３は、図１に示した実施例のシミュレーション波形（ｅｙｅ表示）を示す図であり、図２は、図１０に示した従来回路のシミュレーション波形（ｅｙｅ表示）を示す図である。

なお、この実施例では、Ａ点、Ｂ点の電圧が変化する直前のＣ点の電圧がローレベルであり、プリエンファシスオフである場合に、Ａ点、Ｂ点の電圧の変化に伴うＤ点の電圧の変化を遅延させるように容量Ｚ１、Ｚ２を設けている。これにより、Ａ点、Ｂ点の電圧が変化する直前にプリエンファシスオンであるか否かに係わらず、Ａ点、Ｂ点の電圧が変化してから、Ｄ点の電圧を変化するまでの時間を同じになるようにしてジッタを改善している。

すなわち、たとえば、ＡＡ点、ＡＢ点の電位がハイからローレベルに変わろうとするとき、直前のプリエンファシスがオフであれば、電界効果トランジスタＴ３はオフしており、ＡＡ点の電位の下降につれて、ＡＣ点の電位も下降しようとする。しかし、ＡＡ点の電位の下降と同時にＡＦ点の電位も下降し、電界効果トランジスタＴ３が導通し始める。電界効果トランジスタＴ３が導通するとＡＣ点の電位は逆に上昇し始めるので、容量Ｚ２は、ＡＡ点の電位の下降を抑制し、結果として電界効果トランジスタＴ１の導通を遅らせる方向に働く。

一方、ＡＡ点、ＡＢ点の電位がハイからローレベルに変わろうとするとき、直前のプリエンファシスがオンであれば、電界効果トランジスタＴ３はオンしているので、ＡＣ点の電位はＶＤＤ固定であり、ＡＣ点の電位の変化が、ＡＡ点の電位の変化を抑制するように働くことはない。従って、ＡＡ点、ＡＢ点の電位がハイからローレベルに変わる直前にプリエンファシスがオンであるかオフであるかによるＤ点の電位がハイレベルに立ち上がるまでの時間の差を容量Ｚ２により抑制することができる。

同様に、ＡＡ点、ＡＢ点がローからハイレベルに変わろうとするとき、直前のプリエンファシスがオンであるかオフであるかによって、Ｄ点の電位がローに立ち下がるまでの時間の差についても、容量Ｚ１によって抑制できる。したがって、Ｚ１、Ｚ２の容量値を適切に選べば、論理信号の変化する直前にプリエンファシスオン、オフであるかの違いによるジッタの発生を抑制することができる。

さらに、本実施例によれば、容量Ｚ１、Ｚ２をノードＡＤ（トランジスタＴ５、Ｔ６の接続点）、ノードＡＣ（トランジスタＴ３、Ｔ４の接続点）にそれぞれ付加しているので、出力端子Ｄには、直接容量を付加しておらず、出力端子Ｄの容量の増加を防ぐことができる。

この時、電源電圧＝１．１Ｖ、Ｔｊ＝２５℃、動作周波数＝１．６ＧＨｚ、ＦＲ４(Laminate)相当の伝送線路（図１のＬ）を１ｍ付加した条件における、従来回路（図１０の構成）と、図１の実施例を比較した結果を、図４に示す。図４（Ａ）は、従来回路（比較例）、図４（Ｂ）は、本実施例のドライバー端波形、レシーバ端波形を示している。ドライバー端、レシーバ端とも、本実施例は、従来の回路（比較例）と比べて、ジッタを減少している事がシミュレーションでも確認されている。

次に、本発明の第２の実施例について説明する。図５は、本発明の第２の実施例の構成を示す図である。本実施例は、図１に示した前記実施例とは、容量Ｚ１、Ｚ２の接続構成が相違している。容量Ｚ２は、インバータＩＮＶ４の出力であるノードＡＦと、第２、第３のＰチャネル電界効果トランジスタＴ３、Ｔ４の接続ノードＡＣ間に接続され、容量Ｚ１は、インバータＩＮＶ３の出力であるノードＡＥと、第２、第３のＮチャネル電界効果トランジスタＴ６、Ｔ５の接続ノードＡＤ間に接続されている。これ以外の構成は、図１と同一である。

本実施例において、図３のＢ点の時、Ｐチャネル電界効果トランジスタＴ１、Ｔ４はオンからオフし始め、Ｎチャネル電界効果トランジスタＴ２、Ｔ５はオフからオンし始める。また、プリエンファシスはオフからオンに変わるので、ノードＣは、ＬＯＷレベルからＨＩＧＨレベルに遷移し、Ｐチャネル電界効果トランジスタＴ３、Ｎチャネル電界効果トランジスタＴ６もオフからオンし始める。

この時、ノードＡＤは、容量Ｚ１のカップリングによりＬＯＷレベルに遷移する瞬間に、一時的に、ＨＩＧＨレベル側に引き上げられ、図３のＢ点のようになり、前記実施例と同等の作用効果を奏する。

一方、プリエンファシスがオンのままであるときは、ＡＤ点はＧＮＤ固定であるので、ＡＤ点の変位によって出力が遅延することがないので、結果として、論理信号が変化する直前にプリエンファシスがオンであるかオフに起因するジッタの発生を防ぐことができる。

また、この実施例でも出力端子Ｄには直接容量を付加していないので、外部から見た出力端子Ｄの容量の増加を抑制できる点でも、前記実施例と同等の作用効果を奏する。

次に、本発明の第３の実施例について説明する。図６は、本発明の第３の実施例の構成を示す図である。本実施例は、図１に示した前記実施例とは、容量Ｚ１、Ｚ２の接続構成が相違している。容量Ｚ１の接続を、電界効果トランジスタＴ１、Ｔ２のゲート電極の共通接続ノードＡＡと、ノードＡＧ（端子Ｄ）間に接続する。図１の容量Ｚ２は設けられない。これ以外の構成は図１と同様である。

図３のＢ点の時、Ｐチャネル電界効果トランジスタＴ１、Ｔ４はオンからオフし始め、Ｎチャネル電界効果トランジスタＴ２、Ｔ５はオフからオンし始める。Ｐチャネル電界効果トランジスタＴ３、Ｎチャネル電界効果トランジスタＴ６もオフからオンし始める。
図３のＢ点の時、ノードＡＡがＬＯＷレベルからＨＩＧＨレベルに遷移しようとする時、容量Ｚ１のカップリングで一時的にノードＡＧもＨＩＧＨレベル側に引き上げられ、前記実施例と同等な効果をもたらす。

この実施例では、ノードＡＡ点とノードＤ点との間に容量Ｚ１を設けることにより、電界効果トランジスタＴ１、Ｔ２により構成されるバッファによる出力を遅延させ、電界効果トランジスタＴ３〜Ｔ６で構成されるバッファによる効果を優先させることにより、プリエンファシスオンとオフとの差異に起因するジッタを低減することができる。

次に、本発明の第４の実施例について説明する。図１、図５、図６の容量Ｚ１、Ｚ２は、信号のレベルにより可変する機能を具備することを可能としている。例えば、容量Ｚ１、Ｚ２の追加方法の一つとして、図８（Ａ）、図８（Ｂ）に示すように、ノードＡＡと、ノードＡＣ間のレイアウト上の配線距離を変更するだけで、配線間容量を調整する方法がある。図８（Ｂ）の構成に比べて、図８（Ａ）の構成の方が結合（カップリング）が強く、配線間隔を切り替える機能を追加することで、プリエンファシスのレベル、信号のレベル、電源電圧レベルによって最適な容量値を選択することが可能となる。

この配線による容量値の切換は、半導体装置基板上に設けられた配線層が複数に及ぶ場合、たとえば、最上位の配線層のレイアウトの変更だけで、ＡＡ点、ＡＣ点間の容量が変えられるように、最上位の配線層にレイアウトスペースを設けておくことにより、容易に実現できる。

また、予め記憶させたデータによりスイッチ（不図示）を切り替えることで、容量を変えられるような回路を設けてもよい。

以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例の回路構成を示す図である。 比較例（従来回路）でのシミュレーション波形を示す図（ｅｙｅ表示）である。 本発明の第１の実施例でのシミュレーション波形（図ｅｙｅ表示）である。 （A）は、比較例、（B）は、本発明の第１の実施例でのシミュレーション波形図（ドライバー端、レシーバ端（ｅｙｅ表示）、（C）は、従来回路と実施例１でのシミュレーション結果比較を示す図である。 本発明の第２の実施例の回路構成を示す図である。 本発明の第３の実施例の回路構成を示す図である。 本発明の第１の実施例の内部ノードの信号波形を示す図である。 （A）、（B）は本発明の第４の実施例を説明するための図であり、配線相互間容量小、配線相互間容量大を示している。 従来の出力バッファ回路の構成を示す図である。 従来の出力バッファ回路の別の構成を示す図である。 図９の回路の信号波形を示す図である。 ｅｙｅ開口スペックの概要を説明する図である。 シミュレーション波形とｅｙｅ開口スペックの関係を説明するための図である。 プリエンファシス機能無し時の出力波形の概略を示す図である。 プリエンファシス機能有り時の出力波形の概略を示す図である。 プリエンファシス機能有り時のシミュレーション出力波形（ｅｙｅ表示）を示す図である。 プリエンファシス機能無し時のシミュレーション出力波形（ｅｙｅ表示）を示す図である （Ａ）は、プリエンファシス無し時にジッタが生じる理由を説明するための図であり、 （Ｂ）は、プリエンファシス有り時にジッタが生じる理由を説明するための図である。

符号の説明

Ｔ１、Ｔ３、Ｔ４ Ｐチャネル電界効果トランジスタ
Ｔ２、Ｔ５、Ｔ６ Ｎチャネル電界効果トランジスタ
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４ インバータ
Ｌ 伝送線路
Ｒｔ 終端抵抗
Ｍ１ 第１のバッファ
Ｍ２ 第２のバッファ
Ｚ１、Ｚ２ 容量

Claims (6)

1. 論理信号が変化したときに一定期間プリエンファシスして伝送線路を駆動する機能を有する出力バッファ回路であって、
   前記論理信号が変化する直前のプリエンファシス・オンオフの差異に起因するジッタを抑制するように、出力バッファの入力側と出力側との間に容量を接続したことを特徴とする出力バッファ回路。
2. 前記出力バッファ回路は、
   第１の論理信号を入力して前記伝送線路を駆動する第１のバッファ回路と、
   前記第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力端子が前記第１のバッファ回路の出力端子と共通接続された第２のバッファ回路と、
   前記第１のバッファ回路の入力端子と、前記第１及び第２のバッファ回路の共通接続された出力端子との間に接続される容量と、
   を備えている、ことを特徴とする請求項１記載の出力バッファ回路。
3. プリエンファシス機能を有し伝送線路に論理信号を送出する出力バッファ回路であって、
   第１の論理信号を入力して前記伝送線路を駆動する第１のバッファ回路と、
   前記第１の論理信号に対して所定の論理関係にある第２の論理信号を入力し、出力端子が前記第１のバッファ回路の出力端子と共通接続された第２のバッファ回路と、
   前記第１のバッファ回路の入力端子と、前記第１及び第２のバッファ回路の共通接続された出力端子との間に接続される容量と、
   を備えている、ことを特徴とする出力バッファ回路。
4. 前記容量が配線間容量よりなる、ことを特徴とする請求項１乃至３のいずれか一に記載の出力バッファ回路。
5. 前記配線間容量を規定する配線間隔を切り替えることで、前記容量の容量値が選択自在とされる、ことを特徴とする請求項４に記載の出力バッファ回路。
6. 出力バッファ回路として、請求項１乃至５のいずれか一に記載の出力バッファ回路を備えたことを特徴とする半導体装置。

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