KR100656470B1 - 반도체 메모리의 드라이버 제어장치 및 방법 - Google Patents

반도체 메모리의 드라이버 제어장치 및 방법 Download PDF

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Abstract

본 발명은 코드값에 따라 임피던스가 조절되는 적어도 하나 이상의 드라이빙 수단, 상기 적어도 하나 이상의 드라이빙 수단 각각의 임피던스 값을 설정값으로 조정하기 위한 제 1 코드 및 제 2 코드를 출력하는 임피던스 조절수단, 타이밍 데이터에 해당하는 시간동안 조정 코드를 출력하는 드라이빙 강화 제어수단, 및 상기 적어도 하나 이상의 드라이빙 수단의 드라이빙 능력이 강화되도록 상기 조정 코드를 이용하여 상기 제 1 코드 및 제 2 코드 값 각각에 대응되도록 조정한 제 1 강화 코드 및 제 2 강화 코드를 출력하는 드라이빙 강화수단을 포함한다.
프리 앰퍼시스, 드라이버, 임피던스

Description

반도체 메모리의 드라이버 제어장치 및 방법{Apparatus and Method for Controlling Driver of Semiconductor Memory}
도 1은 종래의 기술에 따른 반도체 메모리의 드라이버 제어장치의 구성을 나타낸 블록도,
도 2는 본 발명에 따른 반도체 메모리의 드라이버 제어장치의 구성을 나타낸 블록도,
도 3은 도 2의 드라이빙 강화 제어부의 내부 구성을 나타낸 회로도,
도 4는 도 2의 드라이빙 강화부의 내부 구성을 나타낸 회로도,
도 5는 도 2의 드라이버 제어부의 내부 구성을 나타낸 회로도,
도 6은 도 2의 데이터 처리부의 내부 구성을 나타낸 회로도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 임피던스 조절부 210: 드라이빙 강화 제어부
211: 타이밍 제어부 211-1: 타이밍 신호 생성부
211-2: 다중화부
211-3: 코드출력 인에이블 신호 생성부 212: 조정코드 출력부
220: 드라이빙 강화부 221: 가산기
230, 260, 290: 드라이버 제어부 231: 데이터 변환부
232: 풀업 드라이버 제어부 233: 풀다운 드라이버 제어부
240, 270, 300: 데이터 처리부 241: 풀업 데이터 처리부
242: 풀다운 데이터 처리부 310: 패드
본 발명은 반도체 메모리에 관한 것으로서, 특히 반도체 메모리의 드라이버 제어장치 및 방법에 관한 것이다.
일반적으로 반도체 메모리는 다양한 데이터 입출력 임피던스(Impedance)에 대응할 수 있도록 임피던스 값이 다른 다수의 드라이버를 구비하고 있으며, 다수의 드라이버를 선택적으로 동작시킴으로써, 다양한 입출력 임피던스 구현이 가능하다.
또한 소정 타이밍, 예를 들어, 데이터 천이(Transition)가 발생한 경우 상기 천이된 데이터 드라이빙 타이밍에 임피던스를 저하시켜 드라이빙 능력을 향상시키기 위한 프리 앰퍼시스(Pre-emphasis) 기능이 구비되어 있는데, 이를 위해 추가적인 드라이버를 필요로 한다.
이하, 종래의 기술에 따른 반도체 메모리의 드라이버 제어장치를 설명하면 다음과 같다.
그 구성을 살펴보면, 도 1에 도시된 바와 같이, 제 1 내지 제 3 드라이버(40, 70, 100), 상기 제 1 내지 제 3 드라이버(40, 70, 100)의 임피던스 값을 설정값으로 조정하기 위한 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 출력하는 임피 던스 조절부(10), 드라이버 인에이블신호(stinf<0:2>)에 따라 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 출력하는 드라이버 제어부(20, 50, 80), 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)에 따라 데이터(UP: 풀업 데이터, DN: 풀다운 데이터)를 상기 제 1 내지 제 3 드라이버(40, 70, 100)에 출력하는 데이터 처리부(30, 60, 90), 입력된 보조 코드에 따라 드라이빙 능력을 강화시키기 위한 보조 드라이버(120), 드라이빙 강화 인에이블 신호(PE)에 따라 상기 보조 코드를 상기 보조 드라이버(120)로 출력하는 보조 코드 처리부(110), 및 상기 제 1 내지 제 3 드라이버(40, 70, 100)와 보조 드라이버(120)의 출력단에 공통 연결되어 데이터를 외부로 출력하기 위한 패드(130)를 포함한다.
상기 제 1 내지 제 3 드라이버(40, 70 100) 및 보조 드라이버(120)는 소오스가 전원단(VDDQ)에 공통 연결되고 드레인에 저항이 각각 연결된 복수개의 PMOS 트랜지스터를 포함하는 풀업 드라이버와, 소오스가 접지단에 공통 연결되고 드레인에 데이터 풀다운용 저항이 각각 연결된 복수개의 NMOS 트랜지스터를 포함하는 풀다운 드라이버 세트(Set)로 이루어진다. 이때 드라이버의 수는 회로설계에 따라 달라질 수 있으며, 도 1은 3개의 드라이버와 1개의 보조 드라이버를 사용한 예를 든 것이다.
이와 같이 구성된 종래기술에 따른 반도체 메모리의 드라이버 제어장치의 동작을 설명하면 다음과 같다.
상기 임피던스 조절부(10)는 각 드라이버의 임피던스 값이 기설정된 값과 일치되도록 각 드라이버의 임피던스를 조절하기 위한 제 1 코드(PC<0:5>) 및 제 2 코 드(NC<0:5>)를 출력한다.
상기 드라이버 제어부(20, 50, 80)는 드라이버 인에이블 신호(stinf<0:2>)에 따라 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 데이터 처리부(30, 60, 90)로 출력하거나 차단한다. 예를 들어, 드라이버 제어부(20)는 stinf<0>가 하이로 인에이블되어 있으면 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 제 1 드라이버(40)로 출력하고, 상기 stinf<0>가 로우로 디스에이블되어 있으면 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 출력하지 않는다.
상기 데이터 처리부(30, 60, 90)는 제 1 코드(PC<0:5>)에 따라 풀업 데이터(UP)를 상기 제 1 내지 제 3 드라이버(40, 70, 100)의 풀업 드라이버에 출력하고, 제 2 코드(NC<0:5>)에 따라 풀다운 데이터(DN)를 상기 제 1 내지 제 3 드라이버(40, 70, 100)의 풀다운 드라이버에 출력한다.
따라서 상기 제 1 내지 제 3 드라이버(40, 70, 100)가 임피던스에 맞도록 데이터 드라이빙 동작을 수행한다.
이때 데이터 천이에 따라 프리 앰퍼시스 기능을 수행해야 할 경우, 드라이빙 강화 인에이블 신호(PE)가 인에이블되고, 그에 따라 보조코드 처리부(110)가 기설정된 보조코드를 출력한다.
따라서 보조 드라이버(120)가 동작하여 데이터 드라이빙 능력을 강화시킨다.
즉, 제 1 내지 제 3 드라이버(40, 70, 100)와 보조 드라이버(120)는 서로 연결된 상태이고, 내부 풀업 드라이버 또는 풀 다운 드라이버의 저항들이 서로 병렬 연결되어 있다. 따라서 보조 드라이버(120)가 동작하면 전체 드라이버의 임피던스 값을 감소시키고 그에 따라 드라이빙 능력이 강화된다.
그러나 종래의 기술에 따른 반도체 메모리의 드라이버 제어장치는 다음과 같은 문제점이 있다.
첫째, 각 드라이버는 트랜지스터와 저항의 연결노드로 인한 커패시턴스가 존재하는데, 드라이버의 수가 늘어남에 따라 커패시턴스가 증가하여 임피던스 특성을 악화시킨다.
둘째, 프리 앰퍼시스를 위한 드라이버 추가로 인해 레이아웃 면적을 증가시킨다.
본 발명은 상술한 종래의 문제점을 해결하기 위하여 안출한 것으로서, 임피던스 특성악화를 개선하고 레이아웃 면적을 축소시킬 수 있도록 한 반도체 메모리의 드라이버 제어장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리의 드라이버 제어장치는 코드값에 따라 임피던스가 조절되는 적어도 하나 이상의 드라이빙 수단; 상기 적어도 하나 이상의 드라이빙 수단 각각의 임피던스 값을 설정값으로 조정하기 위한 제 1 코드 및 제 2 코드를 출력하는 임피던스 조절수단; 타이밍 데이터에 해당하는 시간동안 조정 코드를 출력하는 드라이빙 강화 제어수단; 및 상기 적어도 하나 이상의 드라이빙 수단의 드라이빙 능력이 강화되도록 상기 조정 코드를 이용하여 상기 제 1 코드 및 제 2 코드 값 각각에 대응되도록 조정한 제 1 강화 코드 및 제 2 강화 코드를 출력하 는 드라이빙 강화수단을 포함함을 특징으로 한다.
본 발명에 따른 반도체 메모리의 드라이버 제어방법은 코드값에 따라 임피던스가 조절되는 적어도 하나 이상의 데이터 드라이빙 수단을 갖는 반도체 메모리의 드라이버 제어방법에 있어서, 옵셋 데이터에 따라 상기 코드값을 조정하기 위한 조정 코드를 생성하는 단계; 타이밍 데이터에 해당하는 시간동안 상기 조정코드를 이용하여 상기 코드값을 변경시키는 단계; 및 상기 데이터 드라이빙 수단을 통해 상기 변경된 코드값에 상응하여 변경된 임피던스로 데이터를 드라이빙하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리의 드라이버 제어장치 및 방법의 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 메모리의 드라이버 제어장치의 구성을 나타낸 블록도, 도 3은 도 2의 드라이빙 강화 제어부의 내부 구성을 나타낸 회로도, 도 4는 도 2의 드라이빙 강화부의 내부 구성을 나타낸 회로도, 도 5는 도 2의 드라이버 제어부의 내부 구성을 나타낸 회로도, 도 6은 도 2의 데이터 처리부의 내부 구성을 나타낸 회로도이다.
본 발명에 따른 반도체 메모리의 드라이버 제어장치는 프리 앰퍼시스 기능을 별도의 드라이버 없이 수행할 수 있도록 구성한 것으로, 도 2에 도시된 바와 같이, 복수개의 드라이버(250, 280, 310), 상기 복수개의 드라이버(250, 280, 310) 각각의 임피던스 값을 설정값으로 조정하기 위한 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 출력하는 임피던스 조절부(200), 타이밍 데이터(TD<O:N>)에 해당하는 시간동안 옵셋 데이터(offset<0:5>)에 따른 조정 코드(PEC<0:5>)를 출력하는 드라이빙 강화 제어부(210), 상기 조정 코드(PEC<0:5>)를 이용하여 상기 복수개의 드라이버(250, 280, 310)의 드라이빙 능력이 강화되도록 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>) 값을 조정한 제 1 강화 코드(PC_E<0:5>) 및 제 2 강화 코드(NC_E<0:5>)를 출력하는 드라이빙 강화부(220), 드라이버 인에이블 신호(stinf<0:2>)에 따라 상기 제 1 강화 코드(PC_E<0:5>) 및 제 2 강화 코드(NC_E<0:5>)의 출력여부를 결정하는 복수개의 드라이버 제어부(230, 260, 290), 상기 제 1 강화 코드(PC_E<0:5>) 및 제 2 강화 코드(NC_E<0:5>)에 따라 데이터(UP: 풀업 데이터, DN: 풀다운 데이터)를 상기 복수개의 드라이버(250, 280, 310)에 출력하는 복수개의 데이터 처리부(240, 270, 300), 및 상기 복수개의 드라이버(250, 280, 310)의 출력단에 공통 연결되어 데이터를 외부로 출력하기 위한 패드(320)를 포함한다.
상기 복수개의 드라이버(250, 280, 310)의 내부 구성은 동일하다. 즉, 소오스가 전원단(VDDQ)에 공통 연결되고 드레인에 저항이 각각 연결된 복수개의 PMOS 트랜지스터를 포함하는 풀업 드라이버와, 소오스가 접지단에 공통 연결되고 드레인에 데이터 풀다운용 저항이 각각 연결된 복수개의 NMOS 트랜지스터를 포함하는 풀다운 드라이버 세트(Set)로 이루어진다. 이때 드라이버의 수는 회로설계에 따라 달라질 수 있으며, 도 2는 3개의 드라이버를 사용한 예를 든 것이다. 또한 각 드라이버를 구성하는 트랜지스터 및 저항의 수는 정해진 것이 아니며, 도 2의 구성은 풀업 드라이버 및 풀다운 드라이버에 대해 트랜지스터와 저항을 각각 6개로 구성한 예를 든 것이다.
상기 드라이버의 임피던스값은 소자특성 차이와 환경 등에 따라 실제 요구되는 값과 다를 수 있다. 따라서 코드 입력을 통해 드라이버 내부의 트랜지스터를 선택적으로 온 시켜 연결되는 저항의 수를 조정함으로써 임피던스값을 실제 요구되는 값으로 매칭시킨다. 이때 도 2와 같이, 풀업 드라이버와 풀다운 드라이버의 트랜지스터의 수가 각각 6개 인 경우 제 1 코드 및 제 2 코드는 각각 6비트가 된다.
상기 드라이빙 강화 제어부(210)는 도 3에 도시된 바와 같이, 타이밍 데이터(TD<0:N>)에 의해 설정된 시간동안 코드출력 인에이블 신호(CE)를 인에이블 시키는 타이밍 제어부(211), 및 상기 코드출력 인에이블 신호(CE)의 인에이블 타이밍에 옵셋 데이터(offset<0:5>)에 따른 조정 코드(PEC<0:5>)를 출력하는 조정 코드 출력부(212)를 포함한다. 이때 타이밍 데이터(TD<0:N>) 및 옵셋 데이터(offset<0:5>)는 반도체 메모리의 각종 동작조건을 설정하는 모드 레지스터에 설정하여 이후 동작시 제공받을 수 있으며, 그 데이터 값은 반도체 메모리 동작 테스트 등을 통해 설정 및 가변이 가능하다.
상기 타이밍 제어부(211)는 복수개의 지연소자(Delay)로 구성되어 DLL(Delay Locked Loop) 클럭을 소정 단위시간씩 지연시킨 타이밍신호를 생성하는 타이밍신호 생성부(211-1), 상기 타이밍신호를 입력받는 복수개의 스위치(SW)로 구성되어 상기 타이밍신호 생성부(211-1)에서 출력된 타이밍신호를 입력받고 상기 타이밍 데이터(TD<0:N>)에 따라 그 중에서 하나를 출력하는 다중화부(211-2), 상기 다중화부(211-2)에서 출력된 타이밍 신호를 이용하여 코드출력 인에이블 신호(CE)를 생성하 는 코드출력 인에이블 신호 생성부(211-3)를 포함한다. 상기 코드출력 인에이블 신호 생성부(211-3)는 상기 다중화부(211-2)의 출력을 입력받는 제 1 인버터(IV11), 상기 제 1 인버터(IV11)의 출력과 상기 DLL 클럭을 입력받는 제 1 낸드 게이트(ND11), 상기 제 1 낸드 게이트(ND11)의 출력을 입력받아 상기 코드출력 인에이블 신호(CE)를 출력하는 제 2 인버터(IV12)를 포함한다.
상기 조정 코드 출력부(212)는 각각의 제 1 입력단에 옵셋 데이터(offset<0:5>)를 입력받고 제 2 입력단에 상기 코드출력 인에이블 신호(CE)를 입력받는 제 2 내지 제 7 낸드 게이트(ND12 ~ ND17), 상기 제 2 내지 제 7 낸드 게이트(ND12 ~ ND17)의 출력을 입력받아 상기 조정 코드(PEC<0:5>)를 출력하는 제 3 내지 제 8 인버터(IV13 ~ IV18)를 포함한다.
상기 드라이빙 강화부(220)는 도 4에 도시된 바와 같이, 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)에 조정 코드(PEC<0:5>)를 가산하여 제 1 강화 코드(PC_E<0:5>) 및 제 2 강화 코드(NC_E<0:5>)를 출력하는 가산기(221)를 포함한다.
상기 드라이버 제어부(230)는 도 5에 도시된 바와 같이, 풀업 및 풀다운 드라이빙이 가능하도록 데이터를 변환하는 데이터 변환부(231), 드라이버 인에이블 신호(stinf<0>)에 따라 제 1 강화 코드(PC_E<0:5>)의 출력여부를 결정하는 풀업 드라이버 제어부(232), 및 상기 드라이버 인에이블 신호(stinf<0>)에 따라 제 2 강화 코드(NC_E<0:5>)의 출력여부를 결정하는 풀다운 드라이버 제어부(233)를 포함한다. 그 이외의 드라이버 제어부(260, 290)는 상기 드라이버 제어부(230)와 동일하게 구성된다.
상기 데이터 변환부(231)는 풀업 데이터(UP)를 입력받아 반전된 풀업 데이터(Upb)를 출력하는 제 1 인버터(IV21), 풀다운 데이터(DN)를 입력받아 반전된 풀다운 데이터(DNb)를 출력하는 제 2 인버터(IV22)를 포함한다.
상기 풀업 드라이버 제어부(232)는 드라이버 인에이블 신호(stinf<0>)를 입력받아 반전된 드라이버 인에이블 신호(stinfb<0>)를 출력하는 제 3 인버터(IV23), 제 1 강화 코드(PC_E<0:5>)를 입력받는 제 4 내지 제 9 인버터(IV24 ~ IV29), 제 1 입력단에 상기 반전된 드라이버 인에이블 신호(stinfb<0>)를 공통 입력받고 제 2 입력단에 상기 제 4 내지 제 9 인버터(IV24 ~ IV29)의 출력을 입력받아 상기 제 1 강화 코드(PC_E<0:5>)를 출력하는 제 1 내지 제 6 노아 게이트(NR21 ~ NR26)를 포함한다.
상기 풀다운 드라이버 제어부(233)는 제 1 입력단에 드라이버 인에이블 신호(stinf<0>)를 공통 입력받고 제 2 입력단에 제 2 강화 코드(NC_E<0:5>)를 입력받아 반전된 제 2 강화 코드(NC_Eb<0:5>)를 출력하는 제 1 내지 제 6 낸드 게이트(ND21 ~ ND26)를 포함한다.
상기 데이터 처리부(240)는 도 6에 도시된 바와 같이, 제 1 강화 코드(PC_E<0:5>)에 따라 반전된 풀업 데이터(UPb)를 상기 드라이버(250)에 출력하는 풀업 데이터 처리부(241), 및 반전된 제 2 강화 코드(NC_Eb<0:5>)에 따라 반전된 풀다운 데이터(DNb)를 상기 드라이버(250)에 출력하는 풀다운 데이터 처리부(242)를 포함한다. 그 이외의 데이터 처리부(270, 300)는 상기 데이터 처리부(240)와 동일하게 구성된다.
상기 풀업 데이터 처리부(241)는 상기 반전된 풀업 데이터(Upb)의 출력여부를 결정하는 로직회로가 제 1 강화 코드(PC_E<0:5>)의 비트 수 만큼 구비되어 있으며, 모든 로직회로의 구성은 동일하므로 그 중에서 제 1 강화 코드(PC_E<0>)를 입력받는 로직회로의 구성을 설명하면 다음과 같다. 상기 반전된 풀업 데이터(Upb)를 입력받는 제 1 인버터(IV31), 상기 PC_E<0>를 입력받는 제 2 인버터(IV32), 입력단에 상기 제 1 인버터(IV31)의 출력을 입력받고 제 1 제어단에 상기 제 2 인버터(IV32)의 출력을 입력받으며 제 2 제어단에 상기 PC_E<0>를 입력받는 패스 게이트(PG31), 게이트에 상기 제 2 인버터(IV32)의 출력을 입력받고 드레인이 상기 패스 게이트(PG31)의 출력단과 연결되고 소오스가 접지된 트랜지스터(M31), 상기 트랜지스터(M31)의 드레인과 연결된 제 3 인버터(IV33)를 포함한다.
상기 풀다운 데이터 처리부(242)는 상기 반전된 풀다운 데이터(DNb)의 출력여부를 결정하는 로직회로가 반전된 제 2 강화 코드(NC_Eb<0:5>)의 비트 수 만큼 구비되어 있으며, 모든 로직회로의 구성은 동일하므로 그 중에서 NC_Eb<0>를 입력받는 로직회로의 구성을 설명하면 다음과 같다. 상기 반전된 풀다운 데이터(DNb)를 입력받는 제 1 인버터(IV41), 상기 NC_Eb<0>를 입력받는 제 2 인버터(IV42), 입력단에 상기 제 1 인버터(IV41)의 출력을 입력받고 제 1 제어단에 상기 NC_Eb<0>를 입력받고 제 2 제어단에 상기 제 2 인버터(IV42)의 출력을 입력받는 패스 게이트(PG41), 게이트에 상기 제 2 인버터(IV42)의 출력을 입력받고 소오스가 상기 패스 게이트(PG31)의 출력단과 연결되고 드레인에 전원(VDD)이 연결된 트랜지스터(M41), 상기 트랜지스터(M41)의 소오스와 연결된 제 3 인버터(IV43)를 포함한다.
이와 같이 구성된 본 발명에 따른 반도체 메모리의 드라이버 제어동작을 설명하면 다음과 같다.
먼저, 도 3의 드라이빙 강화 제어부(210)의 타이밍 제어부(211)의 타이밍 신호 생성부(211-1)에서 복수개의 지연소자(Delay)를 통해 DLL 클럭을 지연시켜 타이밍 신호를 생성한다.
다중화부(211-2)의 스위치(SW) 즉, 트랜지스터 중에서 하나가 타이밍 데이터(TD<0:5>)에 따라 턴온 된다.
상기 다중화부(211-2)의 턴온 된 스위치에 해당하는 타이밍 신호가 코드출력 인에이블 신호 생성부(211-3)에 입력된다.
상기 코드출력 인에이블 신호 생성부(211-3)가 상기 다중화부(211-2)의 출력을 DLL 클럭과 동기시켜 소정 인에이블 구간을 갖는 코드출력 인에이블 신호(CE)를 출력한다.
그리고 조정 코드 출력부(212)에서 상기 코드출력 인에이블 신호(CE)가 하이로 인에이블된 구간동안 조정 코드(PEC<0:5>)를 출력한다. 이때 코드출력 인에이블 신호(CE)가 로우로 디스에이블된 구간동안 조정 코드(PEC<0:5>)의 코드값은 0 으로 고정된다.
그리고 도 4의 드라이빙 강화부(220)의 가산기(221)가 임피던스 조절부(210)에서 출력되는 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)에 상기 조정 코드(PEC<0:5>)를 가산하여 제 1 강화 코드(PC_E<0:5>) 및 제 2 강화 코드(NC_E<0:5>)를 복수개의 드라이버 제어부(230, 260, 290)로 출력한다. 이때 제 1 강화 코드 (PC_E<0:5>) 및 제 2 강화 코드(NC_E<0:5>)는 드라이빙 강화를 위해 요구되는 임피던스를 설정하기 위한 코드이다.
예를 들어, 제 1 코드(PC<0:5>)가 “110000” 상기 제 1 강화 코드(PC_E<0:5>)가 “110110” 조정 코드(PEC)는 “000110”된다.
그리고 도 5의 드라이버 제어부(230)는 데이터 변환부(231)에서 반전된 풀업 데이터(UPb) 및 반전된 풀다운 데이터(DNb)를 출력한다. 풀업 드라이버 제어부(232)는 stinf<0>가 하이로 인에이블된 경우 상기 제 1 강화 코드(PC_E<0:5>)를 데이터 처리부(240)로 출력하고, 풀다운 드라이버 제어부(233)는 stinf<0>가 하이로 인에이블된 경우 반전된 제 2 강화 코드(NC_Eb<0:5>)를 상기 데이터 처리부(240)로 출력한다. 그 이외의 드라이버 제어부(260, 290) 또한 상기 드라이버 제어부(230)와 동일하게 동작한다.
그리고 도 6의 데이터 처리부(240)의 풀업 데이터 처리부(241)는 제 1 강화 코드(PC_E<0:5>) 중에서 자신에게 입력된 코드가 하이로 인에이블된 경우 반전된 풀업 데이터(UPb<0:5>)를 드라이버(250)로 출력한다. 예를 들어, PC_E<0>가 하이로 인에이블 된 경우 패스 게이트(PG31)가 턴온되므로 상기 반전된 풀업 데이터(UPb<0>)가 드라이버(250)로 출력된다. 또한 풀다운 데이터 처리부(242)는 반전된 제 2 강화 코드(NC_Eb<0:5>) 중에서 자신에게 입력된 코드가 로우로 디스에이블된 경우 반전된 풀다운 데이터(DNb<0:5>)를 드라이버(250)로 출력한다. 예를 들어, NC_Eb<0>가 로우로 디스에이블 된 경우(NC_E<0>는 하이로 인에이블) 패스 게이트(PG41)가 턴온되므로 상기 반전된 풀다운 데이터(DNb<0>)가 드라이버(250)로 출력 된다. 그 이외의 데이터 처리부(270, 300) 또한 상기 데이터 처리부(240)와 동일하게 동작한다.
그리고 복수개의 드라이버(250, 280, 310)는 반전된 풀업 데이터(UPb<0>) 및 반전된 풀다운 데이터(DNb<0:5>)에 따라 데이터를 드라이빙하여 패드(320)를 통해 출력한다. 이때 복수개의 드라이버(250, 280, 310)는 제 1 강화 코드(PC_E<0:5>) 및 제 2 강화 코드(NC_Eb<0:5>)로 인해 풀업 데이터와 풀다운 데이터를 입력받는 트랜지스터의 수가 증가하고 그에 따라 연결되는 저항의 수가 증가하여 전체 임피던스가 감소되므로, 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)를 입력 받을 때와 비교하여 드라이빙 능력이 강화된다.
다시 말해, 도 1에 도시된 종래기술의 보조 드라이버(120)에서 프리 앰퍼시스 기능을 수행하던 것을 본 발명에서는 상기 도 2의 복수개의 드라이버(250, 280, 310)를 이용하여 수행할 수 있도록 한 것이다. 물론 상기 복수개의 드라이버(250, 280, 310)는 상기 드라이빙 강화 제어부(210)에서 조정 코드(PEC<0:5>)가 모두 0으로 출력될 때는 상기 제 1 코드(PC<0:5>) 및 제 2 코드(NC<0:5>)에 따라 일반적인 데이터 드라이빙 동작을 수행한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부 터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리의 드라이버 제어장치 및 방법은 추가 드라이버 없이 드라이빙 능력 강화가 가능하므로 다음과 같은 효과가 있다.
첫째, 프리 앰퍼시스를 수행하기 위한 추가 드라이버가 필요없어 커패시턴스가 감소되므로 임피던스 특성을 향상시킬 수 있다.
둘째, 추가 드라이버가 필요 없어 드라이버 형성면적이 감소되므로 레이아웃 마진이 증가된다.

Claims (29)

  1. 코드값에 따라 임피던스가 조절되는 적어도 하나 이상의 드라이빙 수단;
    상기 적어도 하나 이상의 드라이빙 수단 각각의 임피던스 값을 설정값으로 조정하기 위한 제 1 코드 및 제 2 코드를 출력하는 임피던스 조절수단;
    타이밍 데이터에 해당하는 시간동안 조정 코드를 출력하는 드라이빙 강화 제어수단; 및
    상기 적어도 하나 이상의 드라이빙 수단의 드라이빙 능력이 강화되도록 상기 조정 코드를 이용하여 상기 제 1 코드 및 제 2 코드 값에 각각 대응되도록 조정한 제 1 강화 코드 및 제 2 강화 코드를 출력하는 드라이빙 강화수단을 포함하는 반도체 메모리의 드라이버 제어장치.
  2. 제 1 항에 있어서,
    상기 드라이빙 강화 제어수단은
    상기 타이밍 데이터에 의해 설정된 시간동안 코드출력 인에이블 신호를 인에이블 시키는 타이밍 제어부, 및
    상기 코드출력 인에이블 신호의 인에이블 타이밍에 옵셋 데이터에 따른 조정 코드를 출력하는 조정 코드 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  3. 제 2 항에 있어서,
    상기 타이밍 데이터 및 상기 옵셋 데이터는 모드 레지스터에 설정되는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  4. 제 2 항에 있어서,
    상기 타이밍 제어부는
    소정 단위시간 만큼의 시차를 갖고 발생되는 타이밍신호를 생성하는 타이밍신호 생성부,
    상기 타이밍 데이터에 따라 상기 타이밍신호 생성부에서 출력된 타이밍신호 중에서 하나를 출력하는 다중화부, 및
    상기 다중화부에서 출력된 타이밍 신호를 이용하여 코드출력 인에이블 신호를 생성하는 코드출력 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  5. 제 4 항에 있어서,
    상기 타이밍신호 생성부는 DLL(Delay Locked Loop) 클럭을 소정 단위시간씩 지연시켜 출력하는 복수개의 지연소자(Delay)를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  6. 제 4 항에 있어서,
    상기 다중화부는 상기 타이밍 신호를 입력받고 상기 타이밍 데이터에 따라 턴온되는 복수개의 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  7. 제 4 항에 있어서,
    상기 코드출력 인에이블 신호 생성부는
    상기 다중화부의 출력을 입력받는 제 1 인버터,
    상기 제 1 인버터의 출력과 상기 DLL 클럭을 입력받는 제 1 낸드 게이트, 및
    상기 제 1 낸드 게이트의 출력을 입력받아 상기 코드출력 인에이블신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  8. 제 2 항에 있어서,
    상기 조정 코드 출력부는
    각각의 제 1 입력단에 상기 옵셋 데이터를 입력받고 제 2 입력단에 상기 코드출력 인에이블 신호를 입력받는 제 1 내지 제 6 낸드 게이트, 및
    상기 제 1 내지 제 6 낸드 게이트의 출력을 입력받아 상기 조정 코드를 출력하는 제 1 내지 제 6 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  9. 제 1 항에 있어서,
    상기 드라이빙 강화수단은
    상기 제 1 코드 및 제 2 코드에 상기 조정 코드를 가산하여 제 1 강화 코드 및 제 2 강화 코드를 출력하는 가산기를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  10. 코드값에 따라 임피던스가 조절되는 적어도 하나 이상의 데이터 드라이빙 수단을 갖는 반도체 메모리의 드라이버 제어방법에 있어서,
    옵셋 데이터에 따라 상기 코드값을 조정하기 위한 조정 코드를 생성하는 단계;
    타이밍 데이터에 해당하는 시간동안 상기 조정코드를 이용하여 상기 코드값을 변경시키는 단계; 및
    상기 데이터 드라이빙 수단을 통해 상기 변경된 코드값에 상응하여 변경된 임피던스로 데이터를 드라이빙하는 단계를 포함하는 반도체 메모리의 드라이버 제어방법.
  11. 제 10 항에 있어서,
    상기 옵셋 데이터 및 타이밍 데이터는 모드 레지스터 셋팅에 의해 설정됨을 특징으로 하는 반도체 메모리의 드라이버 제어방법.
  12. 제 10 항에 있어서,
    상기 타이밍 데이터에 해당하는 시간은 상기 DLL 클럭을 소정 시간 지연시켜 생성된 시간인 것을 특징으로 하는 반도체 메모리의 드라이버 제어방법.
  13. 제 10 항에 있어서,
    상기 조정코드를 이용하여 상기 코드값을 변경시키는 단계는
    상기 데이터 드라이빙 수단의 임피던스가 감소하도록 상기 코드값에 상기 조정코드를 가산하는 단계인 것을 특징으로 하는 반도체 메모리의 드라이버 제어방법.
  14. 기설정된 적어도 하나의 코드에 대응되는 임피던스로 데이터 드라이빙을 수행하는 적어도 하나 이상의 드라이빙 수단;
    소정 시간동안 상기 적어도 하나 이상의 드라이빙 수단의 드라이빙 능력이 강화되도록 상기 기설정된 적어도 하나의 코드를 변경시키는 드라이빙 제어수단;
    드라이버 인에이블 신호에 따라 상기 변경된 코드를 상기 적어도 하나 이상의 드라이빙 수단에 출력 또는 차단하는 적어도 하나 이상의 드라이버 제어수단; 및
    상기 변경된 코드에 따라 데이터를 상기 적어도 하나 이상의 드라이빙 수단에 출력하는 적어도 하나 이상의 데이터 처리수단을 포함하는 반도체 메모리의 드라이버 제어장치.
  15. 제 14 항에 있어서,
    상기 드라이빙 제어수단은
    타이밍 데이터에 해당하는 시간동안 조정 코드를 출력하는 드라이빙 강화 제어수단, 및
    상기 적어도 하나 이상의 드라이빙 수단의 드라이빙 능력이 강화되도록 상기 조정 코드를 이용하여 상기 기설정된 적어도 하나의 코드를 변경한 적어도 하나의 강화 코드를 출력하는 드라이빙 강화수단을 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  16. 제 15 항에 있어서,
    상기 드라이빙 강화 제어수단은
    상기 타이밍 데이터에 의해 설정된 시간동안 코드출력 인에이블 신호를 인에이블 시키는 타이밍 제어부, 및
    상기 코드출력 인에이블 신호의 인에이블 타이밍에 옵셋 데이터에 따른 조정 코드를 출력하는 조정 코드 출력부를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  17. 제 16 항에 있어서,
    상기 타이밍 제어부는
    소정 단위시간 만큼의 시차를 갖고 발생되는 타이밍신호를 생성하는 타이밍신호 생성부,
    상기 타이밍 데이터에 따라 상기 타이밍신호 생성부에서 출력된 타이밍신호 중에서 하나를 출력하는 다중화부, 및
    상기 다중화부에서 출력된 타이밍 신호를 이용하여 코드출력 인에이블 신호를 생성하는 코드출력 인에이블 신호 생성부를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  18. 제 17 항에 있어서,
    상기 타이밍신호 생성부는 DLL(Delay Locked Loop) 클럭을 소정 단위시간씩 지연시켜 출력하는 복수개의 지연소자(Delay)를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  19. 제 17 항에 있어서,
    상기 다중화부는 상기 타이밍 신호를 입력받고 상기 타이밍 데이터에 따라 턴온되는 복수개의 스위치를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  20. 제 17 항에 있어서,
    상기 코드출력 인에이블 신호 생성부는
    상기 다중화부의 출력을 입력받는 제 1 인버터,
    상기 제 1 인버터의 출력과 상기 DLL 클럭을 입력받는 제 1 낸드 게이트, 및
    상기 제 1 낸드 게이트의 출력을 입력받아 상기 코드출력 인에이블신호를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  21. 제 16 항에 있어서,
    상기 조정 코드 출력부는
    각각의 제 1 입력단에 상기 옵셋 데이터를 입력받고 제 2 입력단에 상기 코드출력 인에이블 신호를 입력받는 제 1 내지 제 6 낸드 게이트, 및
    상기 제 1 내지 제 6 낸드 게이트의 출력을 입력받아 상기 조정 코드를 출력하는 제 1 내지 제 6 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  22. 제 15 항에 있어서,
    상기 드라이빙 강화수단은
    상기 기설정된 적어도 하나의 코드에 상기 조정 코드를 가산하여 상기 적어도 하나의 강화 코드를 출력하는 가산기를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  23. 제 14 항에 있어서,
    상기 드라이버 제어수단은
    풀업 및 풀다운 드라이빙이 가능하도록 데이터를 변환하는 데이터 변환부,
    상기 드라이버 인에이블 신호에 따라 상기 적어도 하나의 강화 코드 중에서 제 1 강화 코드의 출력여부를 결정하는 풀업 드라이버 제어부, 및
    상기 드라이버 인에이블 신호에 따라 상기 적어도 하나의 강화 코드 중에서 제 2 강화 코드의 출력여부를 결정하는 풀다운 드라이버 제어부를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  24. 제 23 항에 있어서,
    상기 데이터 변환부는 풀업 데이터를 입력받아 반전된 풀업 데이터를 출력하는 제 1 인버터, 및
    풀다운 데이터를 입력받아 반전된 풀다운 데이터를 출력하는 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  25. 제 23 항에 있어서,
    상기 풀업 드라이버 제어부는
    상기 드라이버 인에이블 신호를 입력받아 반전된 드라이버 인에이블 신호를 출력하는 제 1 인버터,
    상기 제 1 강화 코드를 입력받는 제 2 내지 제 7 인버터, 및
    제 1 입력단에 상기 반전된 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 내지 제 7 인버터의 출력을 입력받아 상기 제 1 강화 코드를 출력하는 제 1 내지 제 6 노아 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  26. 제 23 항에 있어서,
    상기 풀다운 드라이버 제어부는 제 1 입력단에 상기 드라이버 인에이블 신호를 공통 입력받고 제 2 입력단에 상기 제 2 강화 코드를 입력받아 반전된 제 2 강화 코드를 출력하는 제 1 내지 제 6 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  27. 제 14 항에 있어서,
    상기 데이터 처리수단은
    상기 제 1 강화 코드에 따라 반전된 풀업 데이터를 상기 드라이빙 수단에 출력하는 풀업 데이터 처리부, 및
    반전된 제 2 강화 코드에 따라 반전된 풀다운 데이터를 상기 드라이빙 수단에 출력하는 풀다운 데이터 처리부를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  28. 제 27 항에 있어서,
    상기 풀업 데이터 처리부는
    상기 반전된 풀업 데이터를 입력받는 제 1 인버터,
    상기 제 1 강화 코드를 입력받는 제 2 인버터,
    입력단에 상기 제 1 인버터의 출력을 입력받고 제 1 제어단에 상기 제 2 인버터의 출력을 입력받으며 제 2 제어단에 상기 제 1 강화 코드를 입력받는 패스 게이트,
    게이트에 상기 제 2 인버터의 출력을 입력받고 드레인이 상기 패스 게이트의 출력단과 연결되고 소오스가 접지된 트랜지스터, 및
    상기 트랜지스터의 드레인과 연결된 제 3 인버터를 포함하는 로직회로가 상기 제 1 강화 코드의 비트 수 만큼 구비되는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
  29. 제 27 항에 있어서,
    상기 풀다운 데이터 처리부는
    상기 반전된 풀다운 데이터를 입력받는 제 1 인버터,
    상기 반전된 제 2 강화 코드를 입력받는 제 2 인버터,
    입력단에 상기 제 1 인버터의 출력을 입력받고 제 1 제어단에 상기 반전된 제 2 강화 코드를 입력받고 제 2 제어단에 상기 제 2 인버터의 출력을 입력받는 패스 게이트,
    게이트에 상기 제 2 인버터의 출력을 입력받고 소오스가 상기 패스 게이트의 출력단과 연결되고 드레인에 전원이 연결된 트랜지스터, 및
    상기 트랜지스터의 소오스와 연결된 제 3 인버터를 포함하는 것을 특징으로 하는 반도체 메모리의 드라이버 제어장치.
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