KR100328833B1 - 반도체 메모리의 센스앰프 제어신호 발생회로 - Google Patents

반도체 메모리의 센스앰프 제어신호 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리의 센스앰프 제어신호 발생회로에 관한 것으로, 특히 정상 동작시와 리프레쉬 동작시의 신호 경로를 달리하여 리프레쉬 동작시에는 오버드라이빙 구간의 펄스폭을 줄임으로써 리프레쉬 전류를 감소시킬 수 있는 반도체 메모리의 센스앰프 제어신호 발생회로에 관한 것이다.
이와 같은 본 발명은 센스앰프 인에이블 신호를 소정의 제 1 지연시간만큼 지연시켜 출력하는 제 1 지연부와; 상기 제 1 지연부의 출력신호를 소정의 제 2 지연시간만큼 지연시켜 출력하는 제 2 지연부와; 리프레쉬 제어신호에 따라 상기 제 1 지연부 또는 제 2 지연부로부터 인가되는 지연신호에 대하여 정상 동작과 리프레쉬 동작으로 구분하여 논리 연산을 수행하는 논리부;로 구성되어, 정상 동작시와 리프레쉬 동작시의 오버드라이빙 구간이 서로 다르게 설정되도록 하는 것을 특징으로 한다.

Description

반도체 메모리의 센스앰프 제어신호 발생회로{SENSE AMPLIFIER CONTROL SIGNAL GENERATING CIRCUIT OF SEMICONDUCTOR MEMORY}
본 발명은 반도체 메모리 회로에 관한 것으로, 특히 반도체 메모리의 센스앰프 제어신호 발생회로에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 비트라인 센싱을 보다 빨리 수행하기 위하여 센스앰프 초기 구동시 높은 전압을 가해 구동시키고 그 후에 낮은 전압으로 센싱하는 오버드라이빙 방법을 사용한다.
도 1은 종래 일반적인 반도체 메모리에서 센스앰프 제어신호를 발생시키기 위한 제어회로를 도시한 것으로, 이에 도시한 바와 같이, 센스앰프 인에이블 신호(SAEBi)를 소정시간(tD) 지연시켜 출력하는 지연부(10)와, 상기 센스앰프 인에이블신호(SAEBi)와 그의 지연신호를 논리 조합하여 제 1 및 제 2 센스앰프 제어신호(SAP1B, SAP2B)를 발생시키는 논리부(20)를 포함하여 구성된다.
여기서, 상기 논리부(20)는 센스앰프 인에이블 신호(SAEBi)와 지연부(10)로부터의 출력신호를 노아링하여 출력하는 제 1 노아게이트(NR1)와, 상기 센스앰프 인에이블 신호(SAEBi)를 버퍼링하는 제 1 및 제 2 인버터(INV1, INV2)와, 상기 제 1 노아게이트(NR1)의 출력신호를 버퍼링하는 제 4 및 제 5 인버터(INV4, INV5)와, 상기 제 2 및 제 5 인버터(INV2, INV5)의 출력신호를 노아링하는 제 2 노아게이트(NR2)와, 상기 제 2 노아게이트(NR2)의 출력신호를 반전하여 제 1 센스앰프 제어신호(SAP1B)를 출력하는 제 3 인버터(INV3)와, 상기 제 5 인버터(INV5)의 출력신호를 순차적으로반전하여 제 2 센스앰프 제어신호(SAP2B)를 출력하는 제 6 내지 제 8 인버터(INV6 ~ INV8)로 구성된다.
이와 같이 구성된 센스앰프 제어신호 발생회로의 동작과정을 도 2에 도시한 신호 파형도를 참조하여 설명하면 다음과 같다.
먼저, 센스앰프 인에이블 신호(SAEBi)가 '로우(low)'로 액티브되면 상기 신호는 지연부(10)를 거쳐 소정시간(tD) 지연된 신호(A1)로 출력된다. 그리고 상기 센스앰프 인에이블 신호(SAEBi)와 상기 지연신호(A1)는 제 1 노아게이트(NR1)에 의해 노아링되어 B1 과 같은 신호가 출력된다.
또한, 상기 센스앰프 인에이블 신호(SAEBi)는 제 1 및 제 2 인버터(INV1, INV2)를 거쳐 버퍼링된 신호(C1)로 출력되고, 상기 B1 신호는 제 4 및 제 5 인버터(INV4, INV5)를 통해 버퍼링된 신호(D1)로 출력된다.
그리고, 상기 제 2 및 제 5 인버터(INV2, INV5)의 출력신호(C1, D1)는 제 2 노아게이트(NR2)에 의해 노아링되고 제 3 인버터(INV3)에 의해 반전되어 상기 지연부(10)의 지연시간(tD) 만큼의 펄스폭을 가지는 제 1 센스앰프 제어신호(SAP1B)가 생성된다. 여기서 상기 제 1 센스앰프 제어신호(SAP1B)의 펄스폭(tD)이 센스앰프의 오버드라이빙 구간(tD)이 되는 것이다.
한편, 상기 제 5 인버터(INV5)의 출력신호(D1)는 제 6 내지 제 8 인버터(INV6 ~ INV8)를 거쳐 제 2 센스앰프 제어신호(SAP2B)가 생성된다.
결국, 상기 제 1 센스앰프 제어신호(SAP1B)가 먼저 액티브되어 소정시간(tD) 동안 오버드라이빙을 수행한 후, 상기 제 1 센스앰프 제어신호(SAP1B)가 디스에이블되는시점에서 상기 제 2 센스앰프 제어신호(SAP2B)가 액티브되어 센스앰프를 제어하는 것이다.
여기서, 상기 제 1 센스앰프 제어신호(SAP1B)는 레벨 쉬프터(level shifter)를 통해 높은 전압을 가지는 신호로 인가되고, 제 2 센스앰프 제어신호(SAP2B)는 낮은 전압을 가지는 신호로 인가되어, 비트라인을 빨리 센싱하기 위해 먼저 높은 전압 레벨을 가지는 제 1 센스앰프 제어신호(SAP1B)를 이용해 비트라인 신호를 증폭시키고, 그 후 낮은 전압을 가지는 제 2 센스앰프 제어신호(SAP2B)를 이용해 신호를 증폭시키는 것이다.
그러나, 이와 같은 종래의 반도체 메모리의 센스앰프 제어신호 발생회로는 리프레쉬 동작시 전체 뱅크가 동시에 동작하므로 상술한 높은 전압을 사용하는 오버드라이빙 구간에서의 전류 소모가 큰 문제점이 있었다.
이와 같은 문제점을 해결하기 위하여, 본 발명은 정상 동작시와 리프레쉬 동작시의 신호 경로를 달리하여 리프레쉬 동작시에는 오버드라이빙 구간의 펄스폭을 줄임으로써 리프레쉬 전류를 감소시킬 수 있도록 하는 반도체 메모리의 센스앰프 제어신호 발생회로를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 수단은 반도체 메모리 회로의 센스앰프 제어신호 발생회로에 있어서, 센스앰프 인에이블 신호를 소정의 제 1 지연시간만큼 지연시켜 출력하는 제 1 지연부와; 상기 제 1 지연부의 출력신호를 소정의 제 2 지연시간만큼 지연시켜 출력하는 제 2 지연부와; 리프레쉬 제어신호에 따라 상기 제 1 지연부 또는제 2 지연부로부터 인가되는 지연신호에 대하여 정상 동작과 리프레쉬 동작으로 구분하여 논리 연산을 수행하는 논리부;로 구성되어, 정상 동작시와 리프레쉬 동작시의 오버드라이빙 구간이 서로 다르게 설정되도록 하는 것을 특징으로 한다.
도 1은 종래 일반적인 센스앰프 제어신호 발생회로를 도시한 블록도.
도 2는 상기 도 1의 각 지점에서의 신호 파형도.
도 3은 본 발명의 실시예에 따른 반도체 메모리의 센스앰프 제어신호 발생회로를 도시한 블록도
도 4는 상기 도 3의 각 지점에서의 신호 파형을 도시한 것으로서,
(A)는 정상 동작 경로에 따른 신호의 출력 파형도이고,
(B)는 리프레쉬 동작 경로에 따른 신호의 출력 파형도임.
***** 도면의주요부분에대한부호설명*****
10, 30, 40 : 지연부 20, 50 : 논리부
INV1 ~ INV11 : 인버터 NR1 ~ NR4 : 노아게이트
이하, 첨부한 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 3은 본 발명의 일 실시예에 따른 반도체 메모리의 센스앰프 제어신호 발생회로를 도시한 것으로서, 이에 도시한 바와 같이, 센스앰프 인에이블 신호(SAEBi)를 소정의 제 1 지연시간(tD1)만큼 지연시켜 출력하는 제 1 지연부(30)와, 상기 제 1 지연신호를 소정의 제 2 지연시간(tD2)만큼 지연시켜 출력하는 제 2 지연부(40)와, 리프레쉬 제어신호(REF)에 따라 상기 제 1 지연부(30) 또는 제 2 지연부(40)로부터 인가되는 지연신호에 대하여 정상 동작과 리프레쉬 동작으로 구분하여 논리 연산을 수행하는 제 1 논리부(50)와, 센스앰프 인에이블 신호(SAEBi)와 상기 제 1 논리부(50)의 출력신호를 논리 조합하여 제 1 및 제 2 센스앰프 제어신호(SAP1B, SAP2B)를 발생시키는 제 2 논리부(20)를 포함하여 구성된다.
여기서, 상기 제 2 논리부(20)는 도 1에 도시한 종래 회로에서의 논리부(20)와 동일하게 구성되므로 도 1과 동일한 참조 부호를 부여하고 그의 상세한 구성 설명은 생략한다.
그리고, 상기 제 1 논리부(50)는 상기 제 2 지연부(40)로부터 인가된 신호를 반전하는 제 9 인버터(INV9)와, 상기 제 1 지연부(30)의 출력신호를 반전하는 제 10 인버터(INV9)와, 리프레쉬 제어신호(REF)를 반전하는 제 11 인버터(INV11)와, 리프레쉬제어신호(REF)와 상기 제 9 인버터(INV9)의 출력신호를 노아링하여 출력하는 제 3 노아게이트(NR3)와, 상기 제 10 및 제 11 인버터(INV10, INV11)의 출력신호를 노아링하여 출력하는 제 4 노아게이트(NR4)로 구성된다.
이와 같이 구성된 본 발명의 실시예에 따른 반도체 메모리의 센스앰프 제어신호 발생회로의 동작과정을 첨부한 도면 도 4(A) 및 도 4(B)를 참조하여 정상 동작과 리프레쉬 동작으로 나누어 설명하면 다음과 같다.
여기서, 도 4(A)는 상기 도 3의 센스앰프 제어신호 발생회로가 정상 동작시에 각 지점에서의 신호 파형을 도시한 것이고, 도 4(B)는 레프레쉬 동작시의 신호파형을 도시한 것이다.
먼저, 정상 동작시에는 리프레쉬 제어신호(REF)는 '로우(low)'가 되며 도 3에 점선으로 도시된 바와 같은 정상 경로(Normal Path)가 형성되게 된다.
즉, 센스앰프 인에이블 신호(SAEBi)는 제 1 및 제 2 지연부(30, 40)를 거쳐 상기 제 1 지연부(30)의 지연시간(tD1)과 제 2 지연부(40)의 지연시간(tD2)을 더한 시간(tD1+tD2)만큼이 지연되어 제 9 인버터(INV9)에 의해 반전된다.
상기 반전된 신호와 '로우' 레벨의 리프레쉬 제어신호(REF)는 제 3 노아게이트(NR3)에 의해 노아링되어 도 4(A)의 A2 에 도시한 바와 같이 센스앰프 인에이블 신호(SAEBi)가 소정시간(tD1+tD2)만큼 지연된 신호의 형태로 출력된다.
한편, 상기 '로우' 레벨의 리프레쉬 제어신호(REF)는 제 11 인버터(INV11)에 의해 반전되고, 상기 제 1 지연부(30)에 의해 제 1 지연시간(tD1)만큼 지연된 신호는 제 10 인버터(INV10)에 의해 반전되어, 상기 제 10 및 제 11 인버터(INV10, INV11)의출력신호는 제 4 노아게이트(NR4)에 의해 노아링되어 B2 와 같이 '로우' 레벨의 신호가 출력된다.
그리고, 센스앰프 인에이블 신호(SAEBi)와 제 3 및 제 4 노아게이트(NR3, NR4)의 출력신호(A2, B2)는 제 2 논리부(20)의 제 1 노아게이트(NR1)에 의해 노아링되어 C2 와 같은 신호가 출력된다.
이어, 상기 제 1 노아게이트(NR1)의 출력신호(C2)는 제 4 및 제 5 인버터(INV4, INV5)에 의해 순차 반전되어 제 2 노아게이트(NR2)에 인가되고, 상기 센스앰프 인에이블 신호(SAEBi)는 제 1 및 제 2 인버터(INV1, INV2)에 의해 순차 반전되어 제 2 노아게이트(NR2)에 인가된다.
따라서, 상기 제 2 및 제 5 인버터(INV2, INV5)의 출력신호(D2, E2)는 제 2 노아게이트(NR2)에 의해 노아링되고 제 3 인버터(INV3)에 의해 반전되어 제 1 센스앰프 제어신호(SAP1B)가 발생된다. 여기서 상기 제 1 센스앰프 제어신호(SAP1B)의 펄스폭(tD1+tD2)은 종래의 일반적인 반도체 회로에서의 센스앰프 오버드라이빙 구간과 동일하게 설정한 것이다.
한편, 상기 제 5 인버터(INV5)의 출력신호(E2)는 제 6 내지 제 8 인버터(INV6 ~ INV8)에 의해 순차 반전되어 제 2 센스앰프 제어신호(SAP2B)가 발생된다.
결국, 상기 제 1 센스앰프 제어신호(SAP1B)가 먼저 액티브되어 소정시간(tD1+tD2)동안 오버드라이빙을 수행한 후, 상기 제 1 센스앰프 제어신호(SAP1B)가 디스에이블되는 시점에서 상기 제 2 센스앰프 제어신호(SAP2B)가 액티브되어 센스앰프를 제어하는 것이다.
두 번째로, 리프레쉬 동작시에 상기 회로의 동작과정을 도 4(B)를 참조하여 살펴보면 다음과 같다.
먼저, 리프레쉬 동작시에는 상기 리프레쉬 제어신호(REF)가 '하이(High)'레벨로 액티브되어, 도 3에 도시한 리프레쉬 경로(Refresh Path)가 형성된다.
즉, 제 3 노아게이트(NR3)의 출력신호(A2)는 도 4(B)의 A2 와 같이 '로우' 레벨이 되고, 제 4 노아게이트(NR4)의 출력신호(B2)는 도 4(B)의 B2 에 도시된 바와 같이, 센스앰프 인에이블 신호(SAEBi)가 제 1 지연부(30)의 지연시간(tD1) 만큼 지연된 신호의 형태로 출력된다.
그리고, 센스앰프 인에이블 신호(SAEBi)와 제 3 및 제 4 노아게이트(NR3, NR4)의 출력신호(A2, B2)는 제 1 노아게이트(NR1)에 의해 노아링되어 C2 와 같은 신호가 출력된다.
이어, 상기 제 1 노아게이트(NR1)의 출력신호(C2)는 제 4 및 제 5 인버터(INV4, INV5)에 의해 순차 반전되어 제 2 노아게이트(NR2)에 인가되고, 상기 센스앰프 인에이블 신호(SAEBi)는 제 1 및 제 2 인버터(INV1, INV2)에 의해 순차 반전되어 제 2 노아게이트(NR2)에 인가된다.
따라서, 상기 제 2 및 제 5 인버터(INV2, INV5)의 출력신호(D2, E2)는 제 2 노아게이트(NR2)에 의해 노아링되고 제 3 인버터(INV3)에 의해 반전되어 도 4(B)에 도시한 바와 같이, 제 1 지연부(30)의 지연시간(tD1)만큼의 펄스폭을 가지는 제 1 센스앰프 제어신호(SAP1B)가 발생되는 것이다.
한편, 상기 제 5 인버터(INV5)의 출력신호(E2)는 제 6 내지 제 8 인버터(INV6 ~INV8)에 의해 순차 반전되어 제 2 센스앰프 제어신호(SAP2B)가 발생된다.
즉, 상기 제 1 센스앰프 제어신호(SAP1B)가 먼저 액티브되어 소정시간(tD1) 동안 오버드라이빙을 수행한 후, 상기 제 1 센스앰프 제어신호(SAP1B)가 디스에이블되는 시점에서 상기 제 2 센스앰프 제어신호(SAP2B)가 액티브되어 센스앰프를 제어하게 되는데, 상기 제 1 센스앰프 제어신호(SAP1B)의 펄스폭(tD1)은 정상동작시의 펄스폭(tD1+tD2)보다 그 크기가 작으므로 오버드라이빙 구간이 그 만큼 줄어들게 되는 것이다.
이상에서 살펴본 바와 같이, 본 발명에 따른 센스앰프 제어신호 발생회로는 정상 동작과 리프레쉬 동작시의 신호경로를 달리하여, 리프레쉬 동작시 높은 전압을 사용하는 오버드라이빙 구간을 줄임으로써 전류 소모를 감소시킬 수 있는 있는 효과가 있다.

Claims (6)

  1. 반도체 메모리 회로에 있어서, 센스앰프 인에이블 신호를 소정의 제 1 지연시간만큼 지연시켜 출력하는 제 1 지연부와; 상기 제 1 지연부의 출력신호를 소정의 제 2 지연시간만큼 지연시켜 출력하는 제 2 지연부와; 리프레쉬 제어신호를 입력받아 상기 리프레쉬 제어신호가 액티브되지 않은 경우에는 상기 제2지연부의 출력신호를 선택하여 제 1 신호를 출력하고, 상기 리프레쉬 제어신호가 액티브된 경우에는 상기 제1지연부의 출력신호를 선택하여 제 2 신호를 출력하는 제 1 논리부와; 상기 제 1 논리부로부터 인가되는 제 1 및 제 2 신호와 상기 센스앰프 인에이블 신호를 조합하여 센스앰프 제어신호를 발생시키는 제 2 논리부로 구성되어, 정상 동작시와 리프레쉬 동작시의 오버드라이빙 구간이 서로 다르게 설정되는 것을 특징으로 하는 반도체 메모리의 센스앰프 제어신호 발생회로.
  2. 청구항2는 삭제 되었습니다.
  3. 청구항3는 삭제 되었습니다.
  4. 제 1항에 있어서, 상기 제 1 논리부는 상기 제 2 지연부로부터 인가된 신호를 반전하는 제 1 인버터와; 상기 제 1 지연부의 출력신호를 반전하는 제 2 인버터와; 리프레쉬 제어신호를 반전하는 제 3 인버터와; 리프레쉬 제어신호와 상기 제 1 인버터의 출력신호를 노아링하여 출력하는 제 1 노아게이트와; 상기 제 2 및 제 3 인버터의 출력신호를 노아링하여 출력하는 제 2 노아게이트로 구성된 것을 특징으로 하는 반도체 메모리의 센스앰프 제어신호 발생회로.
  5. 제 1항에 있어서, 상기 제 2 논리부는 센스앰프 인에이블 신호와 상기 제 1 및 제 2 노아게이트의 출력신호를 노아링하여 출력하는 제 3 노아게이트와; 상기 센스앰프 인에이블 신호를 순차 반전하는 제 4 및 제 5 인버터와; 상기 제 3 노아게이트의 출력신호를 순차 반전하는 제 6 및 제 7 인버터와; 상기 제 5 및 제 7 인버터의 출력신호를 노아링하는 제 4 노아게이트와; 상기 제 4 노아게이트의 출력신호를 반전하여 제 1 센스앰프 제어신호를 출력하는 제 8 인버터와; 상기 제 7 인버터의 출력신호를 순차적으로 반전하여 제 2 센스앰프 제어신호를 출력하는 제 9 내지 제 11 인버터로 구성된 것을 특징으로 하는 반도체 메모리의 센스앰프 제어신호 발생회로.
  6. 제 5항에 있어서, 상기 제 1 센스앰프 제어신호는 오버드라이빙을 수행하도록 높은 전압으로 인가되는 신호이고, 제 2 센스앰프 제어신호는 상기 제 1 센스앰프 제어신호가 디스에이블되는 시점에서 인에이블되어 낮은 전압으로 센스앰프를 제어하도록 하는 신호인 것을 특징으로 하는 반도체 메모리의 센스앰프 제어신호 발생회로.
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