KR100940844B1 - 반도체 메모리 장치의 센스앰프 구동회로 - Google Patents

반도체 메모리 장치의 센스앰프 구동회로 Download PDF

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Abstract

본 발명은 제 1 내지 제 3 구동신호를 입력 받아 오버드라이브 신호, 제 1 및 제 2 제어신호를 생성하고, 동작모드에 따라 가변하는 상기 오버드라이브 신호를 생성하는 구동신호 제어부; 및 상기 오버드라이브 신호, 상기 제 1 및 제 2 제어신호를 입력 받아 센스앰프를 구동하는 센스앰프 드라이버; 를 포함한다.
리프레쉬, 셀프 리프레쉬, 전류저감

Description

반도체 메모리 장치의 센스앰프 구동회로 {Sense Amplifier Driving Circuit for Semiconductor Memory Apparatus}
본 발명은 반도체 메모리 장치의 설계에 관한 것으로 더 상세하게는 반도체 메모리 장치의 센스앰프 구동회로에 관한 것이다.
일반적으로 반도체 메모리 장치에서 워드라인이 활성화되면 비트라인과 비트바라인 사이에 차지 쉐어링(Charge Sharing)이 일어나고, 그 이후에 센스엠프가 동작한다. 이때 센스앰프는 비트라인 또는 비트바라인이 빠르게 목표전압(코어전압) 레벨에 도달할 수 있도록 초기에 일정 펄스 구간 동안 외부전압(VDD)을 이용하는 오버드라이브 동작을 수행하게 된다.
도 1은 종래기술에 따른 센스앰프 구동회로의 구동신호 제어부(10)를 보여주는 도면이다.
종래기술에 따른 센스앰프 구동회로의 구동신호 제어부(10)는 제 1 구동신호(SAP1_O)를 입력 받아 제 1 제어신호(SAP1_C)를 생성하는 제 1 드라이버(11), 제 2 구동신호(SAP2_O)를 입력 받아 제 2 제어신호(SAP2_C)를 생성하는 제 2 드라이버(12) 및 제 3 구동신호(SAN_O)를 입력 받아 제 3 제어신호(SAN_C)를 생성하는 제 3 드라이버(13)로 구성된다.
상기 제 1 구동신호(SAP1_O)는, 외부에서 액티브 명령이 들어오면, 반도체 메모리 장치가 오버드라이브 동작을 수행할 수 있도록 하는 하이 레벨의 펄스 신호이다. 상기 제 2 구동신호(SAP2_O)는 비트라인 또는 비트바라인이 코어전압 레벨을 유지하도록 제 1 구동신호(SAP1_O)가 디스에이블 된 직후 로우로 인에이블 되는 신호이다. 상기 제 3 구동신호(SAN_O)는 비트라인 또는 비트바라인을 접지전압 레벨로 하강시키기 위해 액티브 명령이 들어오면 하이로 인에이블 되는 신호이다.
상기 제 1 드라이버(11)는 제 1 구동신호(SAP1_O)를 구동전압(VPP) 레벨로 상승시켜 제 1 제어신호(SAP_C)를 생성하며, 제 2 및 제 3 드라이버(12, 13)는 제 2 및 제 3 제어신호(SAP2_O, SAN_O)를 각각 외부전압(VDD) 레벨로 상승시켜 제 2 및 제 3 제어신호(SAP2_C, SAN_C)를 생성한다.
도 2는 상기 제어신호들(SAP1_C, SAP2_C, SAN_C)을 입력 받는 센스앰프 드라이버(20) 및 센스앰프를 보여주는 도면이다.
상기 제 1 제어신호(SAP1_C)는 센스앰프 드라이버(20)의 제 1 엔모스 트랜지스터(N1)의 게이트로 입력된다. 상기 제 1 제어신호(SAP1_C)가 인에이블 되면, 상기 제 1 엔모스 트랜지스터(N1)가 턴온 되어 외부전압(VDD)을 센스앰프의 제 1 전원단자(RTO)에 제공하고 상기 센스엠프는 오버드라이브 동작을 수행한다.
상기 제 2 제어신호(SAP2_C)는 상기 센스앰프 드라이버(20)의 제 1 피모스 트랜지스터(P1)로 입력된다. 상기 제 2 제어신호(SAP2_C)가 인에이블 되면, 상기 제 1 피모스 트랜지스터(P1)가 턴온 되어 코어전압(VCORE)을 상기 센스앰프의 제 1 전원단자(RTO)에 제공하고, 비트라인 또는 비트바라인이 코어전압 레벨을 유지하도록 한다.
상기 제 3 제어신호(SAN_C)는 상기 센스엠프 드라이버(20)의 제 2 엔모스 트랜지스터(N2)로 입력된다. 상기 제 3 제어신호(SAN_C)가 인에이블 되면, 상기 제 2 엔모스 트랜지스터(N2)가 턴온 되어 접지전압을 상기 센스앰프의 제 2 전원단자(SB)에 제공하고, 비트라인 또는 비트바라인을 접지전압 레벨로 하강시킨다.
도 3은 종래기술에 따른 각 제어신호들(SAP1_C, SAP2_C, SAN_C)의 타이밍도이다.
제 1 제어신호(SAP1_C)는 제 1 구동신호(SAP_O)를 입력 받는 제 1 드라이버(11)에 의해 구동전압(VPP)의 레벨로 인에이블 되고, 제 2 제어신호(SAP2_C)는 제 2 구동신호(SAP2_O)를 입력 받는 제 2 드라이버(12)에 의해 로우로 인에이블 되며, 제 3 제어신호(SAN_C)는 제 3 구동신호(SAN_O)를 입력 받는 제 3 드라이버(13)에 의해 외부전압(VDD) 레벨로 인에이블 된다.
상기 제 1 드라이버(11)는 상기 제 1 구동신호(SAP1_O)를 입력 받아 구동전압(VPP) 레벨로 인에이블 된 제 1 제어신호(SAP_C)를 생성하여 센스앰프 드라이버(20)의 제 1 엔모스 트랜지스터(N1)에 제공함으로써, 외부전압(VDD)이 상기 센스앰프의 제 1 전원단자(RTO)에 충분히 제공되도록 한다. 외부전압(VDD) 보다 높은 구동전압(VPP) 레벨의 신호가 상기 제 1 엔모스 트랜지스터(N1)의 게이트로 입력되어, 상기 제 1 엔모스 트랜지스터(N1)의 문턱전압에 의한 손실 없이 외부전압(VDD)이 그대로 제 1 전원단자(RTO)에 제공될 수 있기 때문이다. 상기 구동전압(VPP) 레 벨의 제 1 제어신호(SAP1_C)의 인가로 오버드라이브 동작이 수행되어 빠른 센싱을 가능하게 한다.
한편, 반도체 메모리 장치는 셀에 저장된 데이터를 유지하기 위해 주기적으로 리프레쉬 동작을 수행한다. 상기 리프레쉬 동작에서는, 빠른 센싱을 필요로 하지 않기 때문에, 제 1 구동신호(SAP1_O)를 구동전압(VPP) 레벨까지 구동하는 것과 구동된 제 1 제어신호(SAP1_C)를 이용하여 오버드라이브 동작을 수행하는 것은 필요 없는 전류의 소모를 일으킨다. 상기와 같은 문제를 극복하기 위해 제 1 구동신호(SAP1_O)를 외부전압(VDD) 레벨로 구동하여 제 1 제어신호(SAP1_C)를 생성하는 방법이 사용되어 왔지만, 이 경우에는 전압 제공이 충분하지 못하여 리프레쉬 동작이 충분히 수행될 수 없는 문제점이 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 전류 소모를 감소시키면서도, 충분히 리프레쉬 동작이 수행될 수 있도록 하는 반도체 메모리 장치의 센스앰프 구동회로를 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 센스앰프 구동회로는 제 1 내지 제 3 구동신호를 입력 받아 오버드라이브 신호, 제 1 및 제 2 제어신호를 생성하고, 동작모드에 따라 가변하는 상기 오버드라이브 신호를 생성하는 구동신호 제어부; 및 상기 오버드라이브 신호, 상기 제 1 및 제 2 제어신호를 입력받아 센스앰프를 구동하는 센스앰프 드라이버; 를 포함한다.
본 발명에 의하면, 노멀 동작에서는 종래와 동일하게 센스앰프를 구동하여 반도체 메모리 장치의 빠른 성능을 확보하고, 리프레쉬 동작에서는 전류 소모를 감소시키면서도 충분히 리프레쉬 동작이 수행될 수 있도록 한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 블록도이다.
본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로는 구동신호 제어부(100) 및 센스앰프 드라이버(20)를 포함한다.
상기 구동신호 제어부(100)는 제 1 내지 제 3 구동신호(SAP1_O, SAP2_O, SAN_O)를 입력 받아 상기 제 1 내지 제 3 구동신호(SAP1_O, SAP2_O, SAN_O)를 구동전압(VPP) 또는 외부전압(VDD) 레벨로 풀업하고, 리프레쉬 신호(REF)의 인에이블 여부에 따라 상기 풀업 된 신호들을 선택하여 오버드라이브 신호, 제 1 및 제 2 제어신호(SAP1_C, SAP2_C, SAN_C)를 생성한다.
상기 제 1 내지 제 3 구동신호(SAP1_O, SAP2_O, SAN_O)는 센스앰프 드라이버(20)를 구동시키기 위한 신호들이다. 상기 구동전압(VPP)은 반도체 메모리 장치에서 사용되기 위해 외부전압(VDD)을 펌핑한 전압으로, 상기 외부전압(VDD)보다 고전위의 전압이다. 또한, 상기 리프레쉬 신호(REF)는 반도체 메모리 장치가 리프레쉬 동작을 수행함을 알리는 신호이다. 예를 들어, 반도체 메모리 장치가 셀프 리프레쉬 동작을 수행할 때, 상기 리프레쉬 신호(REF)는 인에이블 되고, 셀프 리프레쉬 동작을 수행하지 않을 때, 디스에이블 되는 신호이다.
도 5는 도 4에 도시된 구동신호 제어부(100)의 회로도이다.
상기 구동신호 제어부(100)는 제 1 내지 제 3 드라이버(110, 120, 130) 및 신호 선택부(140)를 포함한다. 상기 제 1 드라이버(110)는 상기 제 1 구동신호(SAP1_O)를 입력 받아 상기 구동전압(VPP)과 접지전압 사이에서 스윙하는 신호를 출력한다. 상기 제 2 및 제 3 드라이버(120, 130)는 각각 제 2 및 제 3 구동신호(SAP2_O, SAN_O)를 입력 받아 상기 외부전압(VDD)과 접지전압 사이에서 스윙하는 신호를 출력한다. 상기 신호 선택부(140)는 리프레쉬 신호(REF)에 응답하여 상기 제 1 드라이버(110)의 출력 또는 제 3 드라이버(130)의 출력을 오버드라이브 신 호(SAP1_C)로 제공한다. 제 2 드라이버(120)의 출력은 제 1 제어신호(SAP2_C)로 제공되며, 제 3 드라이버(130)의 출력은 제 2 제어신호(SAN_C)로 제공된다.
도 5를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 상세한 구성을 살펴보면 다음과 같다.
상기 제 1 드라이버(110)는 제 1 구동신호(SAP1_O)를 입력 받아 구동전압(VPP)과 접지전압 사이에서 스윙하는 신호를 출력하는 직렬로 연결된 인버터 두 개(111, 112)로 구성된다. 상기 제 2 및 제 3 드라이버(120, 130)는 각각 제 2 및 제 3 구동신호(SAP2_O, SAN_O)를 입력 받아 외부전압(VDD)과 접지전압 사이에서 스윙하는 신호를 출력하는 직렬로 연결된 인버터 두 개(121과 122, 131과132)로 구성된다.
위에서 언급한대로, 상기 신호 선택부(140)는 리프레쉬 신호(REF), 제 1 및 제 3 드라이버(110, 130)의 출력을 입력으로 하는 제 1 및 제 2 패스 게이트(PG1, PG2)로 구성될 수 있다. 상기 리프레쉬 신호(REF) 및 제 1 드라이버(110)의 출력이 상기 제 1 패스 게이트(PG1)로 입력되고, 상기 리프레쉬 신호(REF) 및 제 3 드라이버(130)의 출력이 상기 제 2 패스 게이트(PG2)로 입력된다.
상기 센스앰프 드라이버(20)는 제 1 및 제 2 풀업 드라이버(21, 22) 및 풀다운 드라이버(23)를 포함한다. 상기 제 1 풀업 드라이버(21)는 오버드라이브 신호(SAP1_C)에 응답하여 상기 센스앰프로 전압을 제공하여 상기 센스앰프를 구동시킨다. 상기 제 2 풀업 드라이버(22)는 제 1 제어신호(SAP2_C)에 응답하여 코어전압(VCORE)을 상기 센스앰프로 제공하여 상기 센스앰프를 구동시킨다. 상기 풀다운 드라이버(23)는 제 2 제어신호(SAN_C)에 응답하여 상기 센스앰프로 접지전압을 제공한다. 상기 센스앰프 드라이버(20)는 종래기술로 상기한 것 이외의 상세한 설명은 생략하기로 한다.
도 6은 본 발명의 실시예에 따라 생성되는 오버드라이브 신호(SAP1_C) 및 제어신호들(SAP2_C, SAN_C)의 타이밍도이다. 도 6을 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 동작을 살펴보면 다음과 같다.
외부에서 액티브 명령이 들어오면 센스앰프를 구동시키기 위해서, 제 1 내지 제 3 구동신호(SAP1_O, SAP2_O, SAN_O)가 생성된다. 제 1 구동신호(SAP1_O)는 오버드라이브 동작을 위한 신호로 하이 레벨의 펄스 신호이다. 제 2 구동신호(SAP2_O)는 비트라인 또는 비트바라인을 코어전압(VCORE) 레벨로 유지하기 위해서 상기 제 1 구동신호(SAP1_O)가 디스에이블 될 때 로우로 인에이블 되는 신호이다. 제 3 구동신호(SAN_O)는 비트라인 또는 비트바라인을 접지전압 레벨로 하강시키기 위해 액티브 명령이 들어오면 하이로 인에이블 되는 신호이다. 상기 제 1 내지 제 3 구동신호(SAP1_O, SAP2_O, SAN_O)는 각각 제 1 내지 제 3 드라이버(110, 120, 130)로 입력된다. 상기 제 1 드라이버(110)는 상기 제 1 구동신호(SAP1_O)를 구동전압(VPP) 레벨로 구동하고, 제 2 및 제 3 드라이버(120, 130)는 제 2 및 제 3 구동신호(SAP2_O, SAN_O)를 각각 외부전압(VDD) 레벨로 구동한다.
반도체 메모리 장치의 노멀 동작(리프레쉬 동작을 제외한 동작)에서, 상기 리프레쉬 신호(REF)는 로우로 디스에이블 된다. 상기 리프레쉬 신호(REF)를 입력 받아 제 1 패스 게이트(PG1)는 제 2 패스 게이트(PG2)는 턴오프 된다. 따라서, 턴 온 된 제 1 패스 게이트(PG1)를 통해 구동전압(VPP) 레벨로 구동된 제 1 드라이버(110)의 출력이 오버드라이브 신호(SAP1_C)로 생성된다. 제 3 드라이버(130)의 출력은 그대로 제 2 제어신호(SAN_C)로 생성된다.
반도체 메모리 장치의 노멀 동작에서는, 구동전압(VPP) 레벨로 구동된 오버드라이브 신호(SAP1_C)가 센스앰프 드라이버(20)의 제 1 풀업 드라이버(21)에 입력된다. 따라서 제 1 풀업 드라이버(21)는 외부전압을 센스앰프로 제공하여, 상기 센스앰프가 오버드라이브 동작을 수행할 수 있도록 한다. 또한 짧은 인에이블 구간 동안만 외부전압(VDD)이 인가되어 전류소모를 감소시킬 수 있다.
위와 반대로, 반도체 메모리 장치의 리프레쉬 동작에서, 상기 리프레쉬 신호(REF)는 하이로 인에이블 된다. 상기 리프레쉬 신호(REF)를 입력 받아 제 1 패스 게이트(PG1)는 턴오프 되고, 제 2 패스 게이트(PG2)는 턴온 된다. 따라서, 턴온 된 제 2 패스 게이트(PG2)를 통해 제 3 드라이버(130)의 출력이 오버드라이브 신호(SAP1_C)로 생성된다. 또한, 제 3 드라이버(130)의 출력은 그대로 제 2 제어신호(SAN_C)로 생성된다.
반도체 메모리 장치의 리프레쉬 동작에서, 외부전압(VDD) 레벨로 구동된 오버드라이브 신호(SAP1_C)가 센스앰프 드라이버(20)의 제 1 풀업 드라이버(21)로 입력된다. 따라서 제 1 풀업 드라이버(21)는 외부전압(VDD)보다 낮은 레벨의 전압을 센스앰프로 제공하고, 상기 센스앰프를 구동한다. 상기 센스앰프로 외부전압(VDD)보다 낮은 레벨의 전압을 제공하는 대신에 긴 인에이블 구간 동안 상기 전압을 제공함으로써, 반도체 메모리 장치가 리프레쉬 동작을 충분히 수행할 수 있도록 한 다.
상기 제 1 내지 제 2 제어신호(SAP2_C, SAN_C)는 종래기술과 동일하게 센스앰프 드라이버(20)로 입력되고, 상기 센스앰프 드라이버(20)는 센스앰프를 구동한다.
본 발명은 노멀 동작에서는, 종래와 동일한 제어신호를 이용하여 오버드라이브 동작 등을 수행할 수 있게 하여 반도체 메모리 장치의 성능을 확보할 수 있다. 또한 반대로 리프레쉬 동작에서는, 외부전압 레벨까지 구동되고 펄스 폭이 큰 제 3 드라이버의 출력을 오버드라이브 신호로 이용함으로써, 전류 소모를 감소시키고 안정적인 리프레쉬 동작을 보장할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래기술에 따른 구동신호 제어부의 상세 회로도,
도 2는 제어신호를 입력 받는 센스앰프 드라이버 및 센스앰프를 보여주는 도면,
도 3은 종래기술에 따라 생성되는 제어신호의 타이밍도,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 센스앰프 구동회로의 블록도,
도 5는 도 4의 구동신호 제어부의 상세 회로도,
도 6은 본 발명의 실시예에 따라 생성되는 제어신호의 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10/100: 구동신호 제어부 20: 센스앰프 드라이버
11/110: 제 1 드라이버 12/120: 제 2 드라이버
13/130: 제 3 드라이버 140: 신호 선택부

Claims (16)

  1. 제 1 내지 제 3 구동신호를 입력 받아 오버드라이브 신호, 제 1 및 제 2 제어신호를 생성하고, 동작모드에 따라 가변하는 전압 레벨을 갖는 상기 오버드라이브 신호를 생성하는 구동신호 제어부; 및
    상기 오버드라이브 신호, 상기 제 1 및 제 2 제어신호를 입력 받아 센스앰프를 구동하는 센스앰프 드라이버;
    를 포함하는 반도체 메모리 장치의 센스앰프 구동회로.
  2. 제 1 항에 있어서,
    상기 구동신호 제어부는, 리프레쉬 동작모드일 때 제 1 전압을 상기 오버드라이브 신호로 생성하고, 노멀 동작모드일 때 제 2 전압을 상기 오버드라이브 신호로 생성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  3. 제 1 항에 있어서,
    상기 구동신호 제어부는, 리프레쉬 신호가 인에이블 되면 상기 리프레쉬 신호가 디스에이블 되었을 때보다 더 긴 인에이블 구간을 갖는 상기 오버드라이브 신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  4. 제 2 항에 있어서,
    상기 구동신호 제어부는, 상기 제 1 구동신호를 입력 받아 상기 제 2 전압과 접지전압 사이에서 스윙하는 신호를 생성하는 제 1 드라이버;
    상기 제 2 구동신호를 입력 받아 상기 제 1 전압과 접지전압 사이에서 스윙하는 신호를 생성하여 상기 제 1 제어신호로 제공하는 제 2 드라이버;
    상기 제 3 구동신호를 입력 받아 상기 제 1 전압과 접지전압 사이에서 스윙하는 신호를 생성하여 상기 제 2 제어신호로 제공하는 제 3 드라이버; 및
    리프레쉬 신호에 응답하여 상기 제 1 드라이버 내지 제 3 드라이버의 출력을 선택적으로 상기 오버드라이브 신호로 제공하는 신호 선택부;
    를 포함하는 반도체 메모리 장치의 센스앰프 구동회로.
  5. 제 4 항에 있어서,
    상기 신호 선택부는, 상기 리프레쉬 신호가 디스에이블 되면 상기 제 1 드라이버의 출력을 상기 오버드라이브 신호로 출력하고, 상기 리프레쉬 신호가 인에이블 되면 상기 제 3 드라이버의 출력을 상기 오버드라이브 신호로 출력하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  6. 제 4 항에 있어서,
    상기 신호 선택부는, 상기 리프레쉬 신호의 인에이블 여부에 따라 턴온 여부가 결정되어 상기 제 1 드라이버의 출력을 상기 오버드라이브 신호로 생성하는 제 1 패스 게이트; 및
    상기 리프레쉬 신호의 인에이블 여부에 따라 턴온 여부가 결정되어 상기 제 3 드라이버의 출력을 상기 오버드라이브 신호를 생성하는 제 2 패스 게이트;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  7. 제 2 항에 있어서,
    상기 제 2 전압은, 상기 제 1 전압보다 더 큰 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  8. 제 2 항에 있어서,
    상기 제 1 전압은, 외부전압인 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  9. 제 2 항에 있어서,
    상기 제 2 전압은, 구동전압인 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  10. 오버드라이브 신호에 응답하여 센스앰프로 제 1 전압 또는 제 2 전압을 제공하는 제 1 풀업 드라이버, 제 1 제어신호에 응답하여 상기 센스앰프로 코어전압을 제공하는 제 2 풀업 드라이버 및 제 2 제어신호에 응답하여 상기 센스앰프로 접지전압을 제공하는 풀다운 드라이버를 포함하고, 제 1 구간 및 제 2 구간 동안 상기 센스앰프를 구동시키는 센스앰프 구동회로로서,
    리프레쉬 신호가 인에이블 되면, 상기 제 1 풀업 드라이버는 상기 제 1 구간 및 상기 제 2 구간 동안 상기 제 1 전압을 제공하여 상기 센스앰프를 구동하고, 상기 제 2 풀업 드라이버는 상기 제 2 구간 동안 상기 코어전압을 제공하여 상기 센스앰프를 구동하는 반도체 메모리 장치의 센스앰프 구동회로.
  11. 제 10 항에 있어서,
    상기 리프레쉬 신호가 디스에이블 되면, 상기 제 1 풀업 드라이버는 상기 제 1 구간 동안 상기 제 2 전압을 제공하여 상기 센스앰프를 구동하고, 상기 제 2 풀업 드라이버는 상기 제 2 구간 동안 상기 코어전압을 제공하여 상기 센스앰프를 구동하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  12. 제 10 항에 있어서,
    제 1 내지 제 2 구동신호를 입력 받아 상기 오버드라이브 신호, 상기 제 1 및 제 2 제어신호를 생성하는 제어신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  13. 제 12 항에 있어서,
    상기 제어신호 생성부는, 상기 제 1 구동신호를 입력 받아 구동전압과 접지전압 사이에서 스윙하는 신호를 생성하는 제 1 드라이버;
    상기 제 2 구동신호를 입력 받아 외부전압과 접지전압 사이에서 스윙하는 신호를 생성하여 상기 제 1 제어신호로 제공하는 제 2 드라이버;
    상기 제 3 구동신호를 입력 받아 외부전압과 접지전압 사이에서 스윙하는 신호를 생성하여 상기 제 2 제어신호로 제공하는 제 3 드라이버; 및
    상기 리프레쉬 신호에 응답하여 상기 제 1 드라이버의 출력과 와 제 3 드라이버의 출력을 선택적으로 상기 오버드라이브 신호로 제공하는 신호 선택부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  14. 제 13 항에 있어서,
    상기 신호 선택부는, 상기 리프레쉬 신호가 디스에이블 되면 상기 제 1 드라이버의 출력을 상기 오버드라이브 신호로 제공하고, 상기 리프레쉬 신호가 인에이블 되면 상기 제 3 드라이버의 출력을 상기 오버드라이브 신호로 제공하는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  15. 제 13 항에 있어서,
    상기 신호 선택부는, 상기 리프레쉬 신호의 인에이블 여부에 따라 턴온 여부가 결정되어 상기 제 1 드라이버의 출력을 상기 오버드라이브 신호로 생성하는 제 1 패스 게이트; 및
    상기 리프레쉬 신호의 인에이블 여부에 따라 턴온 여부가 결정되어 상기 제 3 드라이버의 출력을 상기 오버드라이브 신호를 생성하는 제 2 패스 게이트;
    로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
  16. 제 10 항에 있어서,
    상기 제 2 전압은, 상기 제 1 전압보다 더 큰 것을 특징으로 하는 반도체 메모리 장치의 센스앰프 구동회로.
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