KR100402246B1 - 반도체 메모리 소자 및 그의 쓰기 구동 방법 - Google Patents

반도체 메모리 소자 및 그의 쓰기 구동 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 쓰기 경로에 관한 것이며, 셀 전원전압의 감소에 따른 감지증폭기의 풀-업 구동력 저하를 방지할 수 있는 감지증폭기 전원 구동장치와, 반도체 메모리 소자 및 그의 쓰기 구동 방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 메모리 셀에 대한 쓰기 동작시 비트라인을 구동하기 위한 감지증폭기의 풀-업 전원 및 풀-다운 전원을 제공하기 위한 감지증폭기 전원 구동장치에 있어서, 상기 풀-다운 전원으로서 접지전압을 제공하기 위한 수단; 제어신호에 응답하여 상기 풀-업 전원으로서 셀 전원전압 또는 상기 셀 전원전압 보다 일정전위 만큼 높은 고전압을 선택적으로 제공하기 위한 수단을 구비하는 감지증폭기 전원 구동장치가 제공된다.

Description

반도체 메모리 소자 및 그의 쓰기 구동 방법{Semiconductor memory device and write driving method thereof}
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 반도체 메모리 소자의 쓰기 경로에 관한 것이다.
DRAM의 경우, 로우어드레스스트로브(/RAS) 신호가 활성화되는 시점에 어드레스 단자에 있던 신호를 로우 어드레스로 인식하여 내부 회로로 받아들인다. 이에 의해 특정 워드라인이 인에이블 되고 그 워드라인에 연결된 다수의 메모리 셀의 비트라인 쌍이 각각의 비트라인 감지증폭기에 의해 증폭된다. 이후, 컬럼어드레스스트로브(/CAS) 신호가 활성화되면 어드레스 단자의 신호를 컬럼 어드레스로 인식하여 내부 회로로 받아들인다. 이후, 컬럼 디코더가 인에이블 되어 상기 다수의 메모리 셀 중 어느 한 컬럼에 속한 메모리 셀만이 선택된다.
그리고, 특정 메모리 셀의 컬럼이 선택되기에 조금 앞서 쓰기인에이블(/WE) 신호가 활성화 되어 해당 사이클이 쓰기 동작임을 DRAM에 알려주게 되며, 특정 컬럼이 선택되면 쓰기 데이터는 쓰기 드라이버에 의해 데이터 버스 라인에 실리게 되고, 데이터 버스 라인의 전위는 선택된 컬럼의 비트라인에 전달된다.
한편, 해당 쓰기 동작 이후 후속되는 메모리 액세스(읽기/쓰기) 동작을 짧은 시간 내에 연속적으로 수행하기 위해 상기한 바와 같이 데이터 버스라인의 전위를가능한한 빠른 시간 내에 프리차지하여 쓰기 경로를 원상 회복시키도록 요구한다. 이와 같이 요구되는 시간을 '쓰기 회복시간(Write Recovery Time)'이라 하며, 이 시간이 길어질수록 새로운 메모리 액세스 동작에 소요되는 시간이 더불어 길어지기 때문에 메모리 소자의 고속 동작에 제한을 가하게 된다.
그런데, 통상적인 쓰기 구동 방식에서 기존 메모리 셀에 저장되어 있는 데이터(비트라인 전위)와 반대의 데이터가 입력되는 경우, 단펄스(short pulse) 신호인 컬럼 선택신호의 인에이블 구간 동안 비트라인의 데이터는 반전되고, 컬럼 선택신호의 디스에이블 이후에는 비트라인 감지증폭기가 단독으로 비트라인 쌍의 전위를 셀 전원전압(Vcc)과 접지전압(Vss)까지 구동하게 된다. 따라서, 감지증폭기의 구동력은 쓰기 회복시간 등의 규격(specification)에 큰 영향을 미치게 된다.
도 1은 종래기술에 따른 반도체 메모리 소자의 쓰기 경로의 블록 다이어그램이다. 도 1을 참조하면, 종래의 반도체 메모리 소자의 쓰기 경로는, 메모리 셀(19)과, 풀-업 및 풀-다운 전원으로 메모리 셀(19)의 비트라인을 구동하기 위한 감지증폭기(18)와, 감지증폭기(18)의 풀-업 전원으로서 셀 전원전압(Vcc)을 제공하고 풀-다운 전원으로서 접지전압(Vss)을 제공하기 위한 감지증폭기 전원구동부(16)와, RAS 신호에 응답하여 감지증폭기 전원구동부(16)를 제어하기 위한 풀-업 및 풀-다운 제어신호(Pu, Pd)를 생성하는 감지증폭기 전원구동 제어부(14)와, 쓰기 명령에 응답하여 쓰기 제어신호를 생성하기 위한 쓰기 제어부(10)와, 쓰기 제어신호에 응답하여 입력 데이터에 대응하는 레벨로 감지증폭기(18)의 입력단을 구동하기 위한 쓰기 구동부(12)를 구비한다.
도 2는 상기 도 1의 감지증폭기 전원구동부(16)의 회로도이다. 도 2를 참조하면, 감지증폭기 전원구동부(16)는 풀-업 제어신호(Pu)에 제어받아 감지증폭기(18)의 풀-업 전원단을 셀 전원전압(Vcc)으로 구동하기 위한 풀-업 전원구동부(20)와, 풀-다운 제어신호(Pd)에 제어받아 감지증폭기(18)의 풀-다운 전원단을 접지전압(Vss)으로 구동하기 위한 풀-다운 전원구동부(24)를 구비한다. 풀-업 전원구동부(20)는 풀-업 제어신호(Pu)를 게이트 입력으로 하며 셀 전원전압(Vcc)와 감지증폭기(18)의 풀-업 전원단 사이에 접속된 NMOS 트랜지스터로 구성되며, 풀-다운 전원구동부(24)는 풀-다운 제어신호(Pd)를 게이트 입력으로 하며 접지전압(Vss)과 감지증폭기(18)의 풀-다운 전원단 사이에 접속된 NMOS 트랜지스터로 구성된다.
전술한 바와 같이 감지증폭기 전원구동부(16)는 RAS 신호가 활성화 되어 있는 전구간 내에서의 쓰기 명령의 인가 여부와 관계없이 RAS 신호의 상태에 따라 감지증폭기(18)의 풀-업 전원으로 셀 전원전압(Vcc)을, 그리고 풀-다운 전원으로 접지전압(Vss)을 공급하게 된다.
도 3은 종래기술에 따른 반도체 메모리 소자의 쓰기 동작 파형도이다. 도 3을 참조하면, 외부 클럭신호(CLK)의 라이징 에지에 동기하여 RAS 신호가 활성화되면, 풀-업 제어신호(Pu) 및 풀-다운 제어신호(Pu)가 활성화된다. 이어서, 감지증폭기 전원구동부(16)는 풀-업 제어신호(Pu) 및 풀-다운 제어신호(Pu)를 인가받아 풀-업 전원 및 풀-다운 전원으로서 각각 셀 전원전압(Vcc) 및 접지전압(Vss)을 출력하게 된다. 이에 따라, 감지증폭기(18)는 입력단에 인가된 신호에 따라 비트라인 쌍(BL, /BL)을 셀 전원전압(Vcc) 및 접지전압(Vss)으로 구동하게 된다. 한편, RAS신호가 활성화된 상태에서 쓰기 명령이 인가된 후 컬럼 선택신호(CS)가 활성화된 구간 동안 쓰기 구동부(12)에 의해 선택된 비트라인 쌍(BL, /BL)의 전위가 반전(해당 비트라인의 데이터와 반대의 데이터가 입력되는 경우)된다. 이후, 감지증폭기(18)의 동작에 의해 비트라인 쌍(BL, /BL)이 셀 전원전압(Vcc) 및 접지전압(Vss) 레벨로 충/방전된다. 한편, 프리차지 신호가 인가되어 RAS가 비활성화 되면 풀-업 제어신호(Pu) 및 풀-다운 제어신호(Pu) 역시 비활성화되어 감지증폭기(18)가 더 이상 동작하지 않게 된다.
상기와 같이 종래기술에 반도체 메모리 소자는 RAS 신호가 활성화되어 있는 전구간 내에서 쓰기 명령의 활성화 여부와 관계없이 감지증폭기(18)의 풀-업 전원(Pu)으로는 셀 전원전압(Vcc)을, 풀-다운 전원(Pd)으로는 접지전압(Vss)을 공급하게 된다. 이 경우, 셀 전원전압(Vcc)의 낮아지면 감지증폭기(18) 자체의 구동력이 떨어질 경우에 대한 별도의 대비책을 갖추고 있지 않다. 즉, 쓰기 동작 후 비트라인 프리차지 모드에 진입할 때, 프리차지 개시 이전에 비트라인을 셀 전원전압(Vcc)까지 충분히 활성화시키지 못하는 현상이 발생할 수 있다. 이러한 현상은 쓰기 회복시간의 증가를 야기하여 반도체 메모리 소자의 전기적 특성을 저하시키는 요인이 되고 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 셀 전원전압의 감소에 따른 감지증폭기의 풀-업 구동력 저하를 방지할 수 있는감지증폭기 전원 구동장치와, 반도체 메모리 소자 및 그의 쓰기 구동 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체 메모리 소자의 쓰기 경로의 블록 다이어그램.
도 2는 상기 도 1의 감지증폭기 전원구동부의 회로도.
도 3은 종래기술에 따른 반도체 메모리 소자의 쓰기 동작 파형도.
도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 쓰기 경로의 블록 다이어그램.
도 5는 상기 도 4에 도시된 감지증폭기 전원구동부의 회로 예시도.
도 6은 본 발명에 따른 반도체 메모리 소자의 동작 파형 예시도.
도 7은 종래기술 및 본 발명에 따른 반도체 메모리 소자의 쓰기 동작 특성을 나타내는 시뮬레이션 파형도.
* 도면의 주요 부분에 대한 부호의 설명
40 : 쓰기 제어부 42 : 쓰기 구동부
44 : 감지증폭기 전원구동 제어부 46 : 감지증폭기 전원구동부
48 : 감지증폭기 49 : 메모리 셀
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 메모리 셀에 대한 쓰기 동작시 비트라인을 구동하기 위한 감지증폭기의 풀-업 전원 및 풀-다운 전원을 제공하기 위한 감지증폭기 전원 구동장치에 있어서, 상기 풀-다운 전원으로서 접지전압을 제공하기 위한 수단; 제어신호에 응답하여 상기 풀-업 전원으로서 셀 전원전압 또는 상기 셀 전원전압 보다 일정전위 만큼 높은 고전압을 선택적으로 제공하기 위한 수단을 구비하는 감지증폭기 전원 구동장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 메모리 셀; 상기 메모리 셀에 대한 쓰기 동작시 비트라인을 구동하기 위한 감지증폭 수단: 쓰기 명령에 응답하여 상기 감지증폭 수단에 데이터를 인가하기 위한 쓰기 구동 수단; 및 비트라인 활성화 신호 및 상기 쓰기 명령에 응답하여 상기 감지증폭 수단의 풀-다운 전원으로서 접지전압을 제공하고, 상기 감지증폭 수단의 풀-업 전원으로서 셀 전원전압 또는 상기 셀 전원전압 보다 일정전위 만큼 높은 고전압을 선택적으로 제공하기 위한 전원 구동 수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 메모리 셀과, 상기 메모리 셀에 대한 쓰기 동작시 비트라인 쌍을 구동하기 위한 감지증폭부를 구비하는 반도체 메모리 소자의 쓰기 구동 방법에 있어서, 비트라인 활성화 신호의 활성화에 응답하여접지전압 및 셀 전원전압으로 상기 비트라인 쌍을 구동하는 단계와, 쓰기 명령에 응답하여 상기 접지전압 및 상기 셀 전원전압 보다 일정전위 만큼 높은 고전압으로 상기 비트라인 쌍을 구동하는 단계를 포함하는 반도체 메모리 소자의 쓰기 구동 방법이 제공된다.
전술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 발명의 일 실시예에 따른 반도체 메모리 소자의 쓰기 경로의 블록 다이어그램이다. 도 4를 참조하면, 본 실시예에 따른 반도체 메모리 소자의 쓰기 경로는, 메모리 셀(49)과, 풀-업 및 풀-다운 전원으로 메모리 셀(49)의 비트라인을 구동하기 위한 감지증폭기(48)와, 감지증폭기(48)의 풀-업 전원(Vcc, Vcc+Vt) 및 풀-다운 전원(Vss)을 제공하기 위한 감지증폭기 전원구동부(46)와, 로우어드레스스트로브(RAS) 신호 및 쓰기 명령에 응답하여 감지증폭기 전원구동부(46)를 제어하기 위한 제1 및 제2 풀-업 제어신호(Pu1, Pu2)와 풀-다운 제어신호(Pd)를 생성하는 감지증폭기 전원구동 제어부(44)와, 쓰기 명령에 응답하여 쓰기 제어신호를 생성하기 위한 쓰기 제어부(40)와, 쓰기 제어신호에 응답하여 입력 데이터에 대응하는 레벨로 감지증폭기(48)의 입력단을 구동하기 위한 쓰기 구동부(42)를 구비한다.
즉, 본 실시예에 따른 반도체 메모리 소자의 쓰기 경로의 블록 구성은 기본적으로 상기 도 1에 도시된 종래기술에 따른 블록 구성과 유사하다. 그러나, 감지증폭기 전원구동 제어부(44)가 RAS 신호 뿐만 아니라 쓰기 명령에도 제어받도록 구성하였으며, 쓰기 명령의 인가 여부에 따라 풀-업 제어신호(Pu1, Pu2)를 선택적으로 발생시킨다. 그리고, 감지증폭기 전원구동부(46)는 감지증폭기 전원구동 제어부(44)로부터 인가된 풀-업 제어신호(Pu1, Pu2)에 따라 감지증폭기(48)의 풀-업 전원으로서 셀 전원전압(Vcc) 또는 전원전압보다 일정전위 이상 높은 레벨의 고전압(Vcc+Vt)을 공급하게 된다.
도 5는 상기 도 4의 감지증폭기 전원구동부(46)의 회로도이다. 도 5를 참조하면, 감지증폭기 전원구동부(46)는, 제1 풀-업 제어신호(Pu1)에 제어받아 감지증폭기(48)의 풀-업 전원단을 셀 전원전압(Vcc)으로 구동하기 위한 제1 풀-업 전원구동부(50)와, 제2 풀-업 제어신호(Pu2)에 제어받아 감지증폭기(48)의 풀-업 전원단을 고전압(Vcc+Vt)으로 구동하기 위한 제2 풀-업 전원구동부(52)와, 풀-다운 제어신호(Pd)에 제어받아 감지증폭기(48)의 풀-다운 전원단을 접지전압(Vss)으로 구동하기 위한 풀-다운 전원구동부(54)를 구비한다. 여기서, 제1 풀-업 전원구동부(50)는 제1 풀-업 제어신호(Pu1)를 게이트 입력으로 하며 셀 전원전압(Vcc)과 감지증폭기(48)의 풀-업 전원단 사이에 접속된 NMOS 트랜지스터로 구성되며, 제2 풀-업 전원구동부(52)는 와 풀-다운 전원구동부(24)는 제2 풀-업 제어신호(Pu2)를 게이트 입력으로 하며 고전압(Vcc+Vt)과 감지증폭기(48)의 풀-업 전원단 사이에 접속된 NMOS 트랜지스터로 구성되며, 풀-다운 전원구동부(54)는 풀-다운 제어신호(Pd)를 게이트 입력으로 하며 접지전압(Vss)과 감지증폭기(48)의 풀-다운 전원단 사이에 접속된 NMOS 트랜지스터로 구성된다. 고전압(Vcc+Vt)은 셀 전원전압(Vcc) 보다 NMOS 트랜지스터의 문턱전압(Vt)만큼 높은 전위값을 가지며, 경우에 따라 이들NMOS 트랜지스터를 PMOS 트랜지스터로 대체할 수 있다.
한편, 감지증폭기 전원구동 제어부(44)는 RAS 신호 및 쓰기 명령을 논리 조합하여 제어신호를 생성하는 통상적인 신호 발생기로 구성되며, 두 풀-업 제어신호(pu1, pu2)가 서로 반전 상태를 나타내도록 한다. 예를 들어, RAS 신호가 활성화된 후 쓰기 명령이 활성화되기 이전에는 pu1='로직하이', pu2='로직로우'로 발생시키고, 쓰기 명령이 인가되면 pu1='로직로우', pu2='로직하이'로 발생시키도록 제어한다. 신호 발생기의 구성 및 동작은 이미 널리 공지된 기술이므로 그에 대한 설명은 생략하기로 한다.
도 6은 본 발명에 따른 반도체 메모리 소자의 동작 파형 예시도로서, 이를 참조하여 상기 도 4 및 도 5에 도시된 회로의 동작을 설명한다.
우선, 외부 클럭신호(CLK)의 라이징 에징에 동기하여 RAS 신호가 활성화되면, 제1 풀-업 제어신호(pu1) 및 풀-다운 제어신호(pd)가 인에이블 되며, 제1 풀-업 제어신호(pu1) 및 풀-다운 제어신호(pd)에 의해 감지증폭기 전원구동부(46)의 제1 풀-업 전원구동부(50)와 풀-다운 전원구동부(54)의 NMOS 트랜지스터가 턴온되어 감지증폭기(48)의 풀-업 전원으로 셀 전원전압(Vcc)를, 풀-다운 전원으로 접지전압(Vss)을 각각 공급하게 된다. 이에 따라, 감지증폭기(48)가 비트라인 쌍(BL, /BL)을 셀 전원전압(Vcc) 및 접지전압(Vss)으로 구동한다.
한편, 상기와 같이 RAS 신호가 활성화된 상태에서 쓰기 명령이 인가되면 상기 제1 풀-업 제어신호(pu1)는 디스에이블되고 제2 풀-업 제어신호(pu2)가 인에이블 되며, 감지증폭기 전원구동부(46)의 제2 풀-업 전원구동부(52)의 NMOS 트랜지스터가 턴온되어 감지증폭기(48) 풀-업 전원으로 고전압(Vcc+Vt)을, 풀-다운 전원으로 접지전압(Vss)을 각각 공급하게 된다. 이에 따라, 감지증폭기(48)가 비트라인 쌍(BL, /BL)을 고전압(Vcc+Vt) 및 접지전압(Vss)으로 구동한다.
쓰기 명령이 인가된 후 컬럼 선택신호(CS)가 활성화된 구간 동안 쓰기 구동부(12)에 의해 선택된 비트라인 쌍(BL, /BL)의 전위가 반전(해당 비트라인의 데이터와 반대의 데이터가 입력되는 경우)된다. 이후, 감지증폭기(48)의 동작에 의해 비트라인 쌍(BL, /BL)이 고전압(Vcc+Vt) 및 접지전압(Vss) 레벨로 충/방전된다.
제2 풀-업 제어신호(Pu2)의 인에이블 구간은 해당 메모리 소자의 버스트 길이에 따라 결정되며, 버스트 길이에 따른 마지막 데이터가 선택된 메모리 셀에 기록되면, 감지증폭기 전원구동부(46)는 고전압(Vcc+Vt) 공급동작을 멈추고 다시 전원전압(Vcc) 공급 동작을 시작한다.
한편, 비트라인 프리차지 신호가 인가되어 RAS 신호가 비활성화 되면 감지증폭기 전원구동부(46)는 풀-업 및 풀-다운 전원 공급 동작을 완전히 멈추고 비트라인 프리차지 동작을 수행하게 된다.
전술한 바와 같이 본 발명을 적용하면, 쓰기 동작이 수행되는 구간에서 감지증폭기가 셀 전원전압(Vcc) 보다 높은 고전압(Vcc+Vt)으로 풀-업 구동되므로 컬럼 선택신호(CS)의 활성화 구간 이후 감지증폭기가 비트라인을 구동할 때 구동력이 향상되어 보다 빠른 비트라인의 충/방전을 이룰 수 있게 된다. 한편, 본 발명에서는 버스트 길이에 따른 마지막 데이터가 선택된 메모리 셀에 기록된 후 프리차지 신호가 인가되기 이전에 비트라인을 다시 셀 전원전압으로 비트라인을 풀-업 구동하므로 후속 프리차지 모드로의 전환 시간을 증가시키지 않는다.
도 7은 종래기술 및 본 발명에 따른 반도체 메모리 소자의 쓰기 동작 특성을 나타내는 시뮬레이션 파형도로서, 컬럼 선택신호(CS)의 활성화 구간에서 쓰기 드라이버에 의해 반전된 비트라인 쌍(BL, /BL)의 전위차가 종래기술(b)에 비해 본 발명(a)에서 보다 빠르게 회복되고 있음을 알 수 있다. 이는 본 발명의 적용에 의해 감지증폭기의 구동력을 향상시킴으로써 쓰기 회복시간이 단축되고 쓰기 동작시의 타이밍 마진이 확보됨을 방증하는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 바와 같이 본 발명은 반도체 메모리 소자의 쓰기 경로에 포함된 감지증폭기의 풀-업 구동력을 개선함으로써 셀 전원전압 손실이나 저감에 따른 쓰기 회복시간의 증가를 방지하여 쓰기 동작의 고속화를 구현할 수 있다.

Claims (20)

  1. 메모리 셀에 대한 쓰기 동작시 비트라인을 구동하기 위한 감지증폭기의 풀-업 전원 및 풀-다운 전원을 제공하기 위한 감지증폭기 전원 구동장치에 있어서,
    상기 풀-다운 전원으로서 접지전압을 제공하기 위한 수단;
    제어신호에 응답하여 상기 풀-업 전원으로서 셀 전원전압 또는 상기 셀 전원전압 보다 일정전위 만큼 높은 고전압을 선택적으로 제공하기 위한 수단
    을 구비하는 감지증폭기 전원 구동장치.
  2. 메모리 셀;
    상기 메모리 셀에 대한 쓰기 동작시 비트라인을 구동하기 위한 감지증폭 수단:
    쓰기 명령에 응답하여 상기 감지증폭 수단에 데이터를 인가하기 위한 쓰기 구동 수단; 및
    비트라인 활성화 신호 및 상기 쓰기 명령에 응답하여 상기 감지증폭 수단의 풀-다운 전원으로서 접지전압을 제공하고, 상기 감지증폭 수단의 풀-업 전원으로서 셀 전원전압 또는 상기 셀 전원전압 보다 일정전위 만큼 높은 고전압을 선택적으로 제공하기 위한 전원 구동 수단
    을 구비하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 쓰기 구동 수단은,
    상기 쓰기 명령에 응답하여 쓰기 제어 신호를 출력하는 쓰기 제어부와,
    상기 쓰기 제어 신호에 응답하여 상기 감지증폭 수단의 입력단을 구동하기 위한 쓰기 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 전원 구동 수단은,
    상기 비트라인 활성화 신호 및 상기 쓰기 명령을 논리 조합하여 풀-다운 제어 신호와 제1 및 제2 풀-업 제어 신호를 생성하기 위한 제어 신호 생성부와,
    상기 풀-다운 제어 신호와 상기 제1 및 제2 풀-업 제어 신호에 응답하여 상기 풀-다운 전원과 상기 풀-업 전원을 생성하기 위한 전원구동부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 전원구동부는,
    상기 풀-다운 제어 신호에 응답하여 상기 풀-다운 전원으로서 상기 접지전원을 생성하는 풀-다운 전원 드라이버;
    상기 제1 풀-업 제어 신호에 응답하여 상기 풀-업 전원으로서 상기 셀 전원전압을 생성하기 위한 제1 풀-업 전원 드라이버; 및
    상기 제2 풀-업 제어 신호에 응답하여 상기 풀-업 전원으로서 상기 셀 전원전압을 생성하기 위한 제2 풀-업 전원 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 풀-다운 전원 드라이버는 상기 풀-다운 제어 신호를 게이트 입력으로 하며, 상기 접지전압을 상기 감지증폭 수단의 풀-다운 전원단에 제공하는 제1 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 제1 풀-업 전원 드라이버는 상기 제1 풀-업 제어 신호를 게이트 입력으로 하며, 상기 셀 전원전압을 상기 감지증폭 수단의 풀-업 전원단에 제공하는 제2 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제2 풀-업 전원 드라이버는 상기 제2 풀-업 제어 신호를 게이트 입력으로 하며, 상기 고전압을 상기 감지증폭 수단의 풀-업 전원단에 제공하는 제3 모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제5항에 있어서,
    상기 제1 풀-업 제어 신호 및 상기 풀-다운 제어 신호는 상기 비트라인 활성화 신호의 활성화에 동기되어 인에이블되는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제9항에 있어서,
    상기 제2 풀업 제어 신호는 상기 쓰기 명령에 동기되어 인에이블되는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제9항에 있어서,
    상기 풀-다운 제어 신호는 상기 비트라인 활성화 신호의 비활성화에 동기되어 디스에이블되는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제9항에 있어서,
    상기 제1 풀-업 제어 신호는 상기 쓰기 명령 또는 상기 비트라인 활성화 신호의 비활성화에 동기되어 디스에이블되는 것을 특징으로 하는 반도체 메모리 소자.
  13. 제10항에 있어서,
    상기 제2 풀-업 제어 신호는 버스트 길이에 따라 그 인에이블 구간이 결정되는 것을 특징으로 하는 반도체 메모리 소자.
  14. 제8항에 있어서,
    상기 고전압은 상기 셀 전원전압 보다 상기 제3 모스 트랜지스터의 문턱전압만큼 높은 전압 레벨인 것을 특징으로 하는 반도체 메모리 소자.
  15. 제12항에 있어서,
    상기 비트라인 활성화 신호는 로우어드레스스트로브 신호인 것을 특징으로 하는 반도체 메모리 소자.
  16. 제15항에 있어서,
    상기 비트라인 활성화 신호는 프리차지 신호에 의해 비활성화되는 것을 특징으로 하는 반도체 메모리 소자.
  17. 메모리 셀과, 상기 메모리 셀에 대한 쓰기 동작시 비트라인 쌍을 구동하기 위한 감지증폭부를 구비하는 반도체 메모리 소자의 쓰기 구동 방법에 있어서,
    비트라인 활성화 신호의 활성화에 응답하여 접지전압 및 셀 전원전압으로 상기 비트라인 쌍을 구동하는 단계와,
    쓰기 명령에 응답하여 상기 접지전압 및 상기 셀 전원전압 보다 일정전위 만큼 높은 고전압으로 상기 비트라인 쌍을 구동하는 단계
    를 포함하는 반도체 메모리 소자의 쓰기 구동 방법.
  18. 제17항에 있어서,
    컬럼 선택 신호의 인에이블 구간 동안 상기 비트라인 쌍의 전위를 반전시키는 단계를 더 포함하는 반도체 메모리 소자의 쓰기 구동 방법.
  19. 제17항에 있어서,
    버스트 길이에 따른 마지막 데이터가 상기 메모리 셀에 기록된 후 상기 비트라인 쌍이 프리차지 되기 이전의 구간에서 상기 접지전압 및 상기 셀 전원전압으로 상기 비트라인 쌍을 구동하는 단계를 더 포함하는 반도체 메모리 소자의 쓰기 구동 방법.
  20. 제17항에 있어서,
    상기 고전압은 상기 셀 전원전압 보다 모스 트랜지스터의 문턱전압만큼 높은 전압 레벨인 것을 특징으로 하는 반도체 메모리 소자의 쓰기 구동 방법.
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