KR101034600B1

KR101034600B1 - 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자

Info

Publication number: KR101034600B1
Application number: KR1020050036606A
Authority: KR
Inventors: 서주영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2005-05-02
Filing date: 2005-05-02
Publication date: 2011-05-12
Also published as: KR20060114485A

Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 오버 드라이빙 제어에 관한 것이다. 본 발명은 비트라인 오버 드라이빙에 따른 파워 노이즈 발생을 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명에서는 오버 드라이빙 구간 동안 전원전압단(VDD)과 코어전압단(VCORE)을 단락시키지 않고 분리시킴으로써 파워 노이즈 발생을 방지한다. 이를 위해 본 발명에서는 코어전압단(VCORE)과 오버 드라이버 사이에 오버 드라이빙 펄스에 제어 받는 스위치를 추가적으로 배치하였으며, 이 스위치는 오버 드라이빙 구간에서 오프되어 전원전압단(VDD)과 코어전압단(VCORE)이 분리되도록 한다.

비트라인 감지증폭기, 오버 드라이빙, 전원전압, 코어전압, 단락

Description

비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE HAVING BIT LINE OVER DRIVING SCHEME}

도 1은 오버 드라이빙 방식을 채택한 DRAM 코어의 구성을 나타낸 도면.

도 2는 상기 도 1의 회로의 동작 파형을 시뮬레이션한 도면.

도 3은 상기 도 1의 회로의 주요 신호의 파형을 나타낸 타이밍 다이어그램.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 구성을 개략적으로 나타낸 도면.

* 도면의 주요 부분에 대한 부호의 설명

p1: 스위칭 PMOS 트랜지스터

p2: 오버 드라이버 PMOS 트랜지스터

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 소자의 비 트라인 오버 드라이빙 제어에 관한 것이다.

반도체 메모리 칩을 구성하는 선폭 및 셀 사이즈의 지속적인 스케일링 다운이 진행됨에 따라 전원전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.

현재 대부분의 반도체 메모리 칩은 외부전압(전원전압)을 인가 받아 내부전압을 발생시키기 위한 내부전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 DRAM과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어전압(VCORE)을 사용하고 있다.

로우 어드레스에 의해서 선택된 워드라인이 활성화되면 그 워드라인에 연결된 다수개의 메모리 셀의 데이터가 비트라인에 전달되고, 비트라인 감지증폭기는 비트라인 쌍의 전압 차이를 감지 및 증폭하게 된다. 이러한 수천 개의 비트라인 감지증폭기가 한꺼번에 동작하게 되는데, 이때 비트라인 감지증폭기의 풀업 전원 라인(통상, RTO 라인이라 함)을 구동하는데 사용되는 코어전압단(VCORE)으로부터 많은 양의 전류가 소모된다. 그런데, 동작 전압이 낮아지는 추세에서는 코어전압(VCORE) 역시 상대적으로 낮아질 수밖에 없으며, 이러한 코어전압(VCORE)을 이용하여 짧은 시간에 많은 셀의 데이터를 증폭하는데는 무리가 따른다.

이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하공유 직후)에 비트라인 감지증폭기의 RTO 라인을 일정 시간 동안 코어전압(VCORE)보다 높은 전압(통상적으로 전원전압(VDD))으로 구동하는 비 트라인 감지증폭기 오버드라이빙 방식을 채택하게 되었다.

도 1은 오버 드라이빙 방식을 채택한 DRAM 코어의 구성을 나타낸 도면이다.

도 1을 참조하면, DRAM 코어에는 오버 드라이빙의 채택 여부와 관계없이 비트라인 감지증폭기(30)와, 상위 비트라인 분리부(10) 및 하위 비트라인 분리부(50)와, 비트라인 이퀄라이즈/프리차지부(20)와, 컬럼 선택부(40)와, 비트라인 감지증폭기 전원라인 구동부(60)가 배치된다.

여기서, 상위 비트라인 분리부(10)는 상위 분리신호(BISH)에 응답하여 상위 메모리 셀 어레이와 감지증폭기(30)를 분리/연결하기 위한 것이며, 하위 비트라인 분리부(50)는 하위 분리신호(BISL)에 응답하여 하위 메모리 셀 어레이와 감지증폭기(30)를 분리/연결하기 위한 것이다.

그리고, 비트라인 감지증폭기(30)는 인에이블 신호가 활성화되어 SB 전원라인 및 RTO 전원라인이 예정된 전압 레벨로 구동되면 비트라인 쌍(BL, BLB) - 전하공유 상태로 미세한 전압차를 가짐 - 의 전압차를 감지하여, 하나는 접지전압(VSS)으로 하나는 코어전압(VCORE)으로 증폭한다.

또한, 비트라인 이퀄라이즈/프리차지부(20)는 비트라인에 대한 감지/증폭 및 재저장 과정을 종료한 후에 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 쌍(BL, BLB)을 비트라인 프리차지 전압(VBLP) - 통상 VCORE/2 - 으로 프리차지하기 위한 것이다.

그리고, 컬럼 선택부(40)는 리드 커맨드가 인가되면 컬럼 선택신호(YI)에 응답하여 감지증폭기(30)에 의해 감지/증폭된 데이터를 세그먼트 데이터 버스(SIO, SIOB)에 전달한다.

한편, 비트라인 감지증폭기 전원라인 구동부(60)는 제1 전원라인 구동 제어신호(SAP)에 응답하여 코어전압단(VCORE)에 걸린 전압으로 RTO 전원라인을 구동하기 위한 제1 노말 드라이버 트랜지스터(M2)와, 제2 전원라인 구동 제어신호(SAN)에 응답하여 접지전압(VSS)으로 SB 전원라인을 구동하기 위한 제2 노말 드라이버 트랜지스터(M3)와, 액티브 커맨드를 받아 생성된 오버 드라이빙 신호(OVD)를 인가 받아 오버 드라이빙 펄스(SAOVDP) - 오버 드라이버 제어신호 - 를 생성하기 위한 오버 드라이빙 펄스 생성부(64)와, 오버 드라이빙 펄스(SAOVDP)에 응답하여 코어전압단(VCORE)을 전원전압(VDD)으로 구동하기 위한 오버 드라이버 트랜지스터(M1)와, 비트라인 이퀄라이즈 신호(BLEQ)에 응답하여 비트라인 감지증폭기(30)의 RTO 전원라인 및 SB 전원라인을 비트라인 프리차지 전압(VBLP)으로 프리차지하기 위한 비트라인 감지증폭기 전원라인 이퀄라이즈/프리차지부(62)를 구비한다.

여기에서는, 오버 드라이빙 펄스(SAOVDP)를 하이 액티브 펄스로 규정하고 오버 드라이버 트랜지스터(M1)를 NMOS 트랜지스터로 구현하는 경우를 예시하고 있으나, 풀업 구동에 보다 유리한 PMOS 트랜지스터를 사용할 수도 있다.

도 2는 상기 도 1의 회로의 동작 파형을 시뮬레이션한 도면이며, 도 3은 상기 도 1의 회로의 주요 신호의 파형을 나타낸 타이밍 다이어그램으로서, 이하 이를 참조하여 상기 도 1의 회로의 동작을 간단하게 살펴본다.

우선 액티브 커맨드가 인가되어 워드라인이 활성화되고 셀에 저장된 데이터가 전하공유에 의해 비트라인 쌍(BL, BLB)에 각각 유기된 후, 일정 시간 이후에 제 1 및 제2 전원라인 구동 제어신호(SAP, SAN)가 논리레벨 하이로 활성화된다. 곧이어, 오버 드라이빙 펄스(SAOVDP)가 논리레벨 하이로 활성화되고 이에 따라 RTO 전원라인이 오버 드라이빙 된다. 즉, 제1 및 제2 전원라인 구동 제어신호(SAP, SAN), 오버 드라이빙 펄스(SAOVDP)가 모두 논리레벨 하이로 활성화되면 트랜지스터 M1, M2, M3가 모두 턴온되어 RTO 전원라인을 전원전압(VDD)으로 구동하고 SB 전원라인을 접지전압(VSS)으로 구동하게 된다.

이후, 일정 시간이 지나면 오버 드라이빙 펄스(SAOVDP)가 논리레벨 로우로 비활성화되어 제1 및 제2 전원라인 구동 제어신호(SAP, SAN)가 논리레벨 로우로 비활성화될 때까지 RTO 전원라인을 코어전압(VCORE)으로 구동하게 된다.

상기와 같은 비트라인 오버 드라이빙 방식을 블라인드 방식이라 부르고 있는데, 오버 드라이빙 펄스(SAOVDP)의 펄스 구간동안 코어전압단(VCORE)과 전원전압단(VDD)을 단락시키는 것이 특징이다.

이 경우, 전원전압단(VDD)과 코어전압단(VCORE)이 단락되면서 전원전압단(VDD)으로부터 코어전압단(VCORE)으로 전류가 유입되어 코어전압(VCORE)의 전위를 불안정하게 하며, 이는 결국 파워 노이즈로 나타나게 된다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인 오버 드라이빙에 따른 파워 노이즈 발생을 방지할 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 전원라인 구동 제어신호에 응답하여 비트라인 감지증폭기 풀업 전원 라인을 코어전압으로 구동하기 위한 노말 드라이버; 오버 드라이빙 펄스에 응답하여 상기 노말 드라이버에 전원전압을 전달하기 위한 오버 드라이버; 및 상기 오버 드라이빙 펄스의 반전신호에 응답하여 상기 오버 드라이버와 코어전압단의 연결을 제어하기 위한 스위칭 수단을 구비하는 반도체 메모리 소자가 제공된다.

본 발명에서는 오버 드라이빙 구간 동안 전원전압단(VDD)과 코어전압단(VCORE)을 단락시키지 않고 분리시킴으로써 파워 노이즈 발생을 방지한다. 이를 위해 본 발명에서는 코어전압단(VCORE)과 오버 드라이버 사이에 오버 드라이빙 펄스에 제어 받는 스위치를 추가적으로 배치하였으며, 이 스위치는 오버 드라이빙 구간에서 오프되어 전원전압단(VDD)과 코어전압단(VCORE)이 분리되도록 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 본 발명의 바람직한 실시예를 소개하기로 한다.

도 4는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 구성을 개략적으로 나타낸 도면이다.

도 4를 참조하면 본 실시예에 따른 반도체 메모리 소자는, 전원라인 구동 제어신호(SAN)에 응답하여 비트라인 감지증폭기 풀업 전원 라인을 코어전압(CORE)으 로 구동하기 위한 노말 드라이버 PMOS 트랜지스터(도시되지 않음)와, 하나의 인버터를 통과한 오버 드라이빙 펄스(saovdp)에 응답하여 노말 드라이버 PMOS 트랜지스터에 전원전압(VDD)을 전달하기 위한 오버 드라이버 PMOS 트랜지스터(p2)와, 2개의 인버터를 통과한 오버 드라이빙 펄스(saovdp)에 응답하여 오버 드라이버 PMOS 트랜지스터와 코어전압단(VCORE)의 연결을 제어하기 위한 스위칭 PMOS 트랜지스터(p1)를 구비한다.

즉, 본 실시예는 종래기술과 비교할 때, 오버 드라이빙 구간 동안 전원전압단(VDD)과 코어전압단(VCORE)을 분리시키기 위한 스위칭 PMOS 트랜지스터(p1)를 추가적으로 배치한 것이다.

상기와 같이 스위칭 PMOS 트랜지스터(p1)를 배치하면, 오버 드라이빙 펄스(saovdp)가 논리레벨 하이로 활성화되면 오버 드라이버 PMOS 트랜지스터(p2)가 턴온되어 오버 드라이빙을 수행하게 된다. 이때, 노말 드라이버 PMOS 트랜지스터 역시 턴온된 상태이다.

종래에는 이 두 트랜지스터가 동시에 턴온되면 전원전압단(VDD)과 코어전압단(VCORE)이 단락되는 상황이 발생하였으나, 본 실시예에는 스위칭 PMOS 트랜지스터(p1)가 턴오프된 상태이므로 전원전압단(VDD)과 코어전압단(VCORE)이 단락되지 않게 된다.

따라서, 본 실시예를 적용하면, 오버 드라이빙 구간에서 전원전압단(VDD)으로부터 코어전압단(VCORE)으로의 전류 유입을 차단할 수 있으며, 이로 인하여 코어전압(VCORE) 라인의 파워 노이즈를 방지할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서는 RTO 라인 드라이버 트랜지스터 및 스위칭 트랜지스터로 PMOS 트랜지스터를 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 이를 NMOS 트랜지스터와 같은 다른 종류의 트랜지스터로 대체하는 경우에도 적용된다. 뿐만 아니라, 전술한 실시예에서 예시한 인버터 등은 입력되는 신호의 극성에 따라 추가로 사용되거나 사용되지 않을 수도 있다.

전술한 본 발명은 코어전압(VCORE) 라인의 파워 노이즈를 방지하는 효과가 있으며, 이로 인하여 반도체 메모리 소자의 동작 특성을 개선하는 효과를 기대할 수 있다.

Claims

전원라인 구동 제어신호에 응답하여 비트라인 감지증폭기 풀업 전원 라인을 코어전압으로 구동하기 위한 노말 드라이버;

오버 드라이빙 펄스에 응답하여 상기 노말 드라이버에 전원전압을 전달하기 위한 오버 드라이버; 및

상기 오버 드라이빙 펄스의 반전신호에 응답하여 상기 오버 드라이버와 코어전압단의 연결을 제어하기 위한 스위칭 수단

을 구비하는 반도체 메모리 소자.