KR100668512B1 - 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자및 그 구동방법 - Google Patents

공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자및 그 구동방법 Download PDF

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법에 관한 것이다. 본 발명은 비트라인 제어회로 및 그를 위한 금속배선에 의한 칩 면적 증가를 억제할 수 있는 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다. 본 발명은 상부 및 하부 비트라인 이퀄라이즈부가 비트라인 분리부 외부(메모리 셀 쪽)에 배치되는 공유 비트라인 감지증폭기 구조를 가지는 반도체 메모리 소자를 구현함에 있어서, 상부/하부 비트라인 분리신호로 상/하부 비트라인 분리부는 물론 비트라인 이퀄라이즈부까지 제어하도록 하였다. 이 경우, 단위 비트라인 제어회로에 비트라인 이퀄라이즈 신호 생성부를 두지 않아도 될 뿐만 아니라, 비트라인 이퀄라이즈 신호를 전달하기 위한 금속배선이 필요 없게 되므로 칩 면적 증가를 억제할 수 있다.
공유, 비트라인 감지증폭기, 비트라인 분리신호, 비트라인 이퀄라이즈 신호, 중계기

Description

공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법{SEMICONDUCTOR MEMORY DEVICE HAVING SHARED BIT LINE SENSE AMPLIFIER SCHEME AND DRIVING METHOD THEREOF}
도 1은 공유 비트라인 감지증폭기 구조를 가진 DRAM 코어의 일부 구성을 나타낸 회로도.
도 2는 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 생성하기 위한 종래의 비트라인 제어회로의 블럭 다이어그램.
도 3은 본 발명의 일 실시예에 따른 DRAM 코어의 일부분을 나타낸 회로도.
도 4는 도 3의 상부 비트라인 분리신호 및 하부 비트라인 분리신호를 생성하기 위한 비트라인 제어회로를 예시한 도면.
도 5는 도 3의 비트라인 이퀄라이즈부의 구현예를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명
40: 상부 비트라인 이퀄라이즈부
42: 상부 비트라인 분리부
44: 컬럼 선택부
46: 하부 비트라인 분리부
48: 하부 비트라인 이퀄라이즈부
BLSA: 비트라인 감지증폭기
VBLP: 비트라인 프리차지 전압
BLEQ: 비트라인 이퀄라이즈 신호
BISH, BISL: 비트라인 분리신호
본 발명은 반도체 설계 기술에 관한 것으로, 특히 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법에 관한 것이다.
DRAM으로 대표되는 대부분의 반도체 메모리 소자는 비트라인에 실린 미약한 데이터 신호를 감지하기 위하여 비트라인 감지증폭기를 사용하고 있다. 한편, 반도체 메모리 소자에서 메모리 셀이 모여 있는 코어 영역은 메모리 셀 어레이와 비트라인 감지증폭기 어레이가 컬럼 방향으로 반복적으로 배치되는 구조를 가진다. 즉, 하나의 비트라인 감지증폭기 어레이를 중심으로 그 상/하부에는 항상 메모리 셀 어레이가 존재하게 되고, 이에 비트라인 감지증폭기의 효율을 극대화하고 칩 면적을 줄이기 위하여 하나의 비트라인 감지증폭기가 그 상/하부의 메모리 셀 어레이에 공동으로 사용되는 공유 비트라인 감지증폭기 구조가 일반화되어 있다.
도 1은 공유 비트라인 감지증폭기 구조를 가진 DRAM 코어의 일부 구성을 나타낸 회로도이다.
도 1을 참조하면, 비트라인 감지증폭기(BLSA)는 여러 가지 형태로 구현되고 있지만, 통상 풀업 전원라인(RTO 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(Sb 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구현된다.
한편, 전술한 바와 같이 비트라인 감지증폭기(BLSA)는 그 상부에 배치된 셀 어레이 0 블럭과 그 하부에 배치된 셀 어레이 1 블럭에 공유되며, 비트라인 감지증폭기(BLSA)와 메모리 셀 어레이 사이에는 비트라인 분리부, 비트라인 이퀄라이즈부, 비트라인 프리차지부, 컬럼 선택부 등이 배치된다.
먼저, 비트라인 감지증폭기(BLSA)와 셀 어레이 0 블럭 사이에는, 상부 비트라인 분리신호(BISH)에 제어 받아 상부 비트라인 쌍(BLU, BLbU)과 비트라인 감지증폭기(BLSA)를 연결/분리하기 위한 NMOS 트랜지스터(m1, m2)와, 비트라인 이퀄라이즈 신호(BLEQ)에 제어 받아 비트라인 쌍(BL, BLb)을 비트라인 프리차지 전압(VBLP, 통상 Vdd/2 레벨임)으로 프리차지하기 위한 NMOS 트랜지스터(m3, m4)와, 비트라인 이퀄라이즈 신호(BLEQ)에 제어 받아 상부 비트라인 쌍(BLU, BLbU)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m0)가 구비된다.
그리고, 비트라인 감지증폭기(BLSA)와 셀 어레이 1 블럭 사이에는, 하부 비트라인 분리신호(BISL)에 제어 받아 하부 비트라인 쌍(BLD, BLbD)과 비트라인 감지증폭기(BLSA)를 연결/분리하기 위한 NMOS 트랜지스터(m5, m6)와, 비트라인 이퀄라 이즈 신호(BLEQ)에 제어 받아 하부 비트라인 쌍(BLD, BLbD)을 이퀄라이즈하기 위한 NMOS 트랜지스터(m7), 그리고 컬럼 선택신호(CY)에 제어 받아 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 두 개의 NMOS 트랜지스터가 구비된다.
도 2는 비트라인 분리신호(BISH, BISL) 및 비트라인 이퀄라이즈 신호(BLEQ)를 생성하기 위한 종래의 비트라인 제어회로의 블럭 다이어그램이다.
도 2를 참조하면, 종래기술에 따른 비트라인 제어회로는, 블럭 어드레스 신호(ax)를 입력받아 각 메모리 셀 어레이에 대응하는 블럭 선택 신호(bs_0, bs_1)를 생성하기 위한 블럭 제어부(100)와, 블럭 선택 신호(bs_0, bs_1)에 응답하여 비트라인 분리신호(BISH, BISL)를 생성하기 위한 비트라인 분리신호 생성부(110)와, 블럭 선택 신호에 응답하여 비트라인 이퀄라이즈 신호(BLEQ)를 생성하기 위한 비트라인 이퀄라이즈 신호 생성부(120)를 구비한다. 여기서, 블럭 제어부(100)는 각 메모리 셀 어레이에 대응하는 다수의 블럭 선택신호 생성부를 구비한다.
다시 도 1을 참조하면, 프리차지 상태에서 NMOS 트랜지스터 m0~m7은 모두 턴온된 상태를 유지하고 있다. 액티브 커맨드가 인가되어 셀 어레이 0 블럭이 선택되면, 블럭 선택 신호 bs_0는 논리레벨 하이, bs_1는 논리레벨 로우가 된다.
한편, 블럭 선택 신호(bs_0, bs_1)의 조합에 의해 상부 비트라인 분리신호(BISH)는 논리레벨 하이 상태를 유지하여 NMOS 트랜지스터 m1, m2는 턴온 상태를 유지하게 되고, 하부 비트라인 분리신호(BISL)는 논리레벨 로우로 비활성화되어 NMOS 트랜지스터 m5, m6이 턴오프 된다.
그리고, 블럭 선택 신호 bs_0이 논리레벨 하이로 활성화됨에 따라 비트라인 이퀄라이즈 신호(BLEQ)는 논리레벨 로우로 비활성화되어 NMOS 트랜지스터 m0, m3, m4, m7을 턴오프시킨다.
따라서, 종래기술에 따르면 도 2에 도시된 바와 같이 비트라인 분리신호 생성부(110)와 비트라인 이퀄라이즈 신호 생성부(120)를 별도로 둘 수밖에 없으며, 각 신호가 별도의 신호선을 가져야 하기 때문에 많은 수의 금속배선이 필요하다. 전술한 바와 같이 비트라인 감지증폭기는 어레이 형태로 배치되고, 소자 내에는 수많은 비트라인 감지증폭기 어레이가 존재하기 때문에 비트라인 제어회로와 그를 위한 금속배선에 의한 면적 증가 요인이 결코 적지 않다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 비트라인 제어회로 및 그를 위한 금속배선에 의한 칩 면적 증가를 억제할 수 있는 공유 비트라인 감지증폭기 구조를 가진 반도체 메모리 소자 및 그 구동방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 연결된 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭수단; 상부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 상부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 상부 비트라인 분리수단; 하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 하부 비트라인 분리수단; 상기 하부 비트라인 분리신호에 응답하여 상기 상부 셀 어레이의 비트라인 쌍을 이퀄라이즈하기 위한 상부 비트라인 이퀄라이즈수단; 및 상기 상부 비트라인 분리신호에 응답하여 상기 하부 셀 어레이의 비트라인 쌍을 이퀄라이즈하기 위한 하부 비트라인 이퀄라이즈수단을 구비하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 연결된 비트라인 쌍에 실린 데이터를 증폭하는 단계; 상부 비트라인 분리신호에 응답하여 비트라인 감지증폭기와 상부 셀 어레이의 비트라인 쌍을 선택적으로 분리하는 단계; 하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭기와 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하는 단계; 상기 하부 비트라인 분리신호에 응답하여 상기 상부 셀 어레이의 비트라인 쌍을 이퀄라이즈하는 단계; 및 상기 상부 비트라인 분리신호에 응답하여 상기 하부 셀 어레이의 비트라인 쌍을 이퀄라이즈하는 단계를 포함하는 반도체 메모리 소자의 구동방법이 제공된다.
본 발명은 상부 및 하부 비트라인 이퀄라이즈부가 비트라인 분리부 외부(메모리 셀 쪽)에 배치되는 공유 비트라인 감지증폭기 구조를 가지는 반도체 메모리 소자를 구현함에 있어서, 상부/하부 비트라인 분리신호로 상/하부 비트라인 분리부는 물론 비트라인 이퀄라이즈부까지 제어하도록 하였다. 이 경우, 단위 비트라인 제어회로에 비트라인 이퀄라이즈 신호 생성부를 두지 않아도 될 뿐만 아니라, 비트 라인 이퀄라이즈 신호를 전달하기 위한 금속배선이 필요 없게 되므로 칩 면적 증가를 억제할 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 DRAM 코어의 일부분을 나타낸 회로도이다.
도 3을 참조하면, 본 실시예에 따른 DRAM은, 그 상부에 배치된 셀 어레이 0 블럭과 그 하부에 배치된 셀 어레이 1 블럭 중 연결된 블럭의 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭기(BLSA)와, 상부 비트라인 분리신호(BISH)에 응답하여 비트라인 감지증폭기(BLSA)와 셀 어레이 0 블럭의 비트라인 쌍(BLU, BLbU)을 선택적으로 분리하기 위한 상부 비트라인 분리부(42)와, 하부 비트라인 분리신호(BISL)에 응답하여 비트라인 감지증폭기(BLSA)와 셀 어레이 1 블럭의 비트라인 쌍(BLD, BLbD)을 선택적으로 분리하기 위한 하부 비트라인 분리부(46)와, 하부 비트라인 분리신호(BISL)에 응답하여 셀 어레이 0 블럭의 비트라인 쌍(BLU, BLbU)을 이퀄라이즈하기 위한 상부 비트라인 이퀄라이즈부(40)와, 상부 비트라인 분리신호(BISH)에 응답하여 셀 어레이 1 블럭의 비트라인 쌍(BLD, BLbD)을 이퀄라이즈하기 위한 하부 비트라인 이퀄라이즈부(48)를 구비한다.
한편, 비트라인의 감지증폭 동작과는 직접적으로 관련된 회로는 아니지만, 컬럼 선택신호(CY)에 응답하여 연결된 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 컬럼 선택부(44)가 비트라인 감지증폭기(BLSA)와 함께 상부 비트라인 분리부(42) 및 하부 비트라인 분리부(46) 사이에 배치된다.
여기서, 상부 비트라인 분리부(42)는 상부 비트라인 분리신호(BISH)를 게이트 입력으로 하여 상부 비트라인 쌍(BLU, BLbU)과 비트라인 감지증폭기(BLSA)를 연결/분리하기 위한 NMOS 트랜지스터(m8, m9)를 구비한다.
또한, 하부 비트라인 분리부(46)는 하부 비트라인 분리신호(BISL)를 게이트 입력으로 하여 하부 비트라인 쌍(BLD, BLbD)과 비트라인 감지증폭기(BLSA)를 연결/분리하기 위한 NMOS 트랜지스터(m10, m11)를 구비한다.
한편, 비트라인 감지증폭기(BLSA)는 풀업 전원라인(RTO 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 PMOS 트랜지스터와 풀다운 전원라인(Sb 라인)과 비트라인 쌍(BL, BLb) 사이에 연결된 2개의 NMOS 트랜지스터로 구현하였으며, 컬럼 선택부(44)는 컬럼 선택신호(CY)를 게이트 입력으로 하여 비트라인 쌍(BL, BLb)과 세그먼트 데이터 버스 쌍(SIO, SIOb)을 선택적으로 연결하기 위한 두 개의 NMOS 트랜지스터로 구현하였다.
도 4는 도 3의 상부 비트라인 분리신호(BISH) 및 하부 비트라인 분리신호(BISL)를 생성하기 위한 비트라인 제어회로를 예시한 도면이다.
도 4를 참조하면, 도시된 비트라인 제어회로는, 블럭 어드레스 신호(ax)를 입력받아 각 메모리 셀 어레이에 대응하는 블럭 선택 신호(bs_0, bs_1)를 생성하기 위한 블럭 제어부(200)와, 블럭 선택 신호(bs_0, bs_1)에 응답하여 비트라인 분리신호(BISH, BISL)를 생성하기 위한 비트라인 분리신호 생성부(210)를 구비한다.
종래의 비트라인 제어회로(도 1 참조)와 비교하여, 도 4의 비트라인 제어회로는 비트라인 이퀄라이즈 신호 생성부(120)가 생략되었다. 이처럼 비트라인 이퀄라이즈 신호 생성부를 별도로 두지 않는 것은 도 3에 도시된 바와 같이 비트라인 이퀄라이즈부(40, 48)를 비트라인 이퀄라이즈 신호(BLEQ)로 제어하지 않고 비트라인 분리신호(BISH, BISL)로 제어하기 때문이다.
여기서, 블럭 제어부(200)는 각 메모리 셀 어레이에 대응하는 다수의 블럭 선택신호 생성부를 구비한다.
그리고, 비트라인 분리신호 생성부(210)는 하부 블럭 선택신호(bs_1)를 입력받아 상부 비트라인 분리신호(BISH)를 생성하기 위한 상부 비트라인 분리신호 생성부와, 상부 블럭 선택신호(bs_0)를 입력받아 하부 비트라인 분리신호(BISL)를 생성하기 위한 하부 비트라인 분리신호 생성부를 구비한다.
여기서, 상부 비트라인 분리신호 생성부는 하부 블럭 선택신호(bs_1)를 입력으로 하는 인버터(INV1)와, 인버터(INV1)의 출력신호의 활성화 레벨을 높이기 위한 레벨 쉬프터(LS1)를 구비하며, 하부 비트라인 분리신호 생성부는 상부 블럭 선택신호(bs_0)를 입력으로 하는 인버터(INV3)와, 인버터(INV3)의 출력신호의 활성화 레벨을 높이기 위한 레벨 쉬프터(LS2)를 구비한다.
레벨 쉬프터(LS1)는 승압전원단(VPP)에 각각의 소오스가 접속되며 각각의 게이트가 서로의 드레인에 크로스 접속된 두 PMOS 트랜지스터(MP1, MP2)와, PMOS 트 랜지스터(MP1)의 드레인에 그 드레인이 접속되고 입력단(N1)에 그 소오스가 접속되며 전원전압(VDD)을 게이트 입력으로 하는 NMOS 트랜지스터(MN1)와, PMOS 트랜지스터(MP2)의 드레인에 그 드레인이 접속되고 접지전압단(VSS)에 그 소오스가 접속되며 입력단(N1)에 그 게이트가 접속된 NMOS 트랜지스터(MN2)와, PMOS 트랜지스터(MP2)의 드레인에 접속된 인버터(INV2)를 구비한다.
전술한 레벨 쉬프터(LS1)의 구성은 널리 공지된 회로로서 레벨 쉬프터(LS2) 역시 동일한 구성을 가진다. 한편, 이처럼 레벨 쉬프터(LS1, LS2)를 사용하여 비트라인 분리신호(BLIH, BISL)를 생성하는 것은 도 3에 도시된 바와 같이 비트라인 분리 트랜지스터가 NMOS 트랜지스터로 구성되기 때문에 문턱전압 손실을 고려하여 전원전압(VDD)보다 높은 승압전원(VPP)으로 구동하기 위함이다.
도 5는 도 3의 비트라인 이퀄라이즈부(40, 48)의 구현예를 나타낸 회로도이다.
우선, 도 5의 (a)에 도시된 비트라인 이퀄라이즈부(40, 48)는, 비트라인 분리신호(BIS)를 게이트 입력으로 하며 비트라인 쌍(BL, BLb) 사이에 접속된 NMOS 트랜지스터와, 비트라인 분리신호(BIS)를 게이트 입력으로 하며 비트라인 프리차지 전압(VBLP, 통상 Vdd/2 레벨임)과 각 비트라인 쌍(BL, BLb) 사이에 접속된 두 NMOS 트랜지스터를 구비한다.
다음으로, 도 5의 (b)에 도시된 비트라인 이퀄라이즈부(40, 48)는, 비트라인 분리신호(BIS)를 게이트 입력으로 하며 비트라인 프리차지 전압(VBLP, 통상 Vdd/2 레벨임)과 각 비트라인 쌍(BL, BLb) 사이에 접속된 두 NMOS 트랜지스터를 구비한 다.
또한, 도 5의 (c)에 도시된 비트라인 이퀄라이즈부(40, 48)는, 비트라인 분리신호(BIS)를 게이트 입력으로 하며 비트라인 쌍(BL, BLb) 사이에 접속된 NMOS 트랜지스터를 구비한다.
도 5의 (a) 및 (b)의 경우, 상부 비트라인 이퀄라이즈부(40) 및 하부 비트라인 이퀄라이즈부(48) 양쪽에 비트라인 프리차지 전압(VBLP)이 각각 인가되나, 도 5의 (c)의 경우에는 상부 비트라인 이퀄라이즈부(40)나 하부 비트라인 이퀄라이즈부(48) 중에 하나는 도 5의 (a) 및 (b)와 같이 비트라인 프리차지 전압(VBLP)을 인가할 수 있는 회로로 구현해야 한다.
프리차지 상태에서 상부 비트라인 분리신호(BISH) 및 하부 비트라인 분리신호(BISL)가 모두 논리레벨 하이 상태이므로, NMOS 트랜지스터 m8~m11은 모두 턴온된 상태를 유지하고 있으며, 비트라인 이퀄라이즈부(40, 48) 내의 모든 NMOS 트랜지스터 역시 턴온 상태를 유지하고 있다.
액티브 커맨드가 인가되어 셀 어레이 0 블럭이 선택되면, 블럭 선택 신호 bs_0는 논리레벨 하이, bs_1는 논리레벨 로우가 된다. 블럭 선택 신호(bs_0, bs_1)의 조합에 의해 상부 비트라인 분리신호(BISH)는 논리레벨 하이 상태를 유지하여 상부 비트라인 분리부(42)의 NMOS 트랜지스터 m8, m9 및 하부 비트라인 이퀄라이즈부(48)의 모든 NMOS 트랜지스터 역시 턴온 상태를 유지하게 된다. 한편, 하부 비트라인 분리신호(BISL)는 논리레벨 로우로 비활성화되므로 하부 비트라인 분리부(46)의 NMOS 트랜지스터 m10, m11 및 상부 비트라인 이퀄라이즈부(40)의 모든 NMOS 트 랜지스터는 턴오프 된다.
이와 반대로, 셀 어레이 1 블럭이 선택되면, 블럭 선택 신호 bs_0는 논리레벨 로우, bs_1는 논리레벨 하이가 된다. 따라서, 하부 비트라인 분리신호(BISL)는 논리레벨 하이 상태를 유지하여 하부 비트라인 분리부(46)의 NMOS 트랜지스터 m10, m11 및 상부 비트라인 이퀄라이즈부(40)의 모든 NMOS 트랜지스터 역시 턴온 상태를 유지하게 된다. 한편, 상부 비트라인 분리신호(BISH)는 논리레벨 로우로 비활성화되므로 상부 비트라인 분리부(42)의 NMOS 트랜지스터 m8, m9 및 하부 비트라인 이퀄라이즈부(48)의 모든 NMOS 트랜지스터는 턴오프 된다.
이상을 살펴보면, 비트라인 분리신호로 비트라인 이퀄라이즈부를 제어하더라도 정상적인 동작이 가능함을 알 수 있으며, 이는 비트라인 이퀄라이즈 신호를 생성하기 위한 회로를 별도로 두지 않아도 됨을 의미한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 트랜지스터는 입력 신호 및 출력 신호의 활성화 레벨에 따라 그 종류가 다르게 구현되어야 할 것이다.
또한, 전술한 실시예에서는 비트라인 분리신호의 활성화 레벨로 승압전원(VPP)을 사용하는 경우를 일례로 들어 설명하였으나, 비트라인 분리신호의 레벨은 본 발명에 있어 중요한 사항이 아니다.
전술한 본 발명은 비트라인 제어회로를 간소화할 수 있으며, 이로 인하여 반도체 메모리 칩의 면적을 줄이는 효과가 있다.

Claims (13)

  1. 연결된 비트라인 쌍에 실린 데이터를 증폭하기 위한 비트라인 감지증폭수단;
    상부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 상부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 상부 비트라인 분리수단;
    하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭수단과 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하기 위한 하부 비트라인 분리수단;
    상기 하부 비트라인 분리신호에 응답하여 상기 상부 셀 어레이의 비트라인 쌍을 이퀄라이즈하기 위한 상부 비트라인 이퀄라이즈수단; 및
    상기 상부 비트라인 분리신호에 응답하여 상기 하부 셀 어레이의 비트라인 쌍을 이퀄라이즈하기 위한 하부 비트라인 이퀄라이즈수단
    을 구비하는 반도체 메모리 소자.
  2. 제1항에 있어서,
    컬럼 선택신호에 응답하여 연결된 비트라인 쌍과 세그먼트 데이터 버스 쌍을 선택적으로 연결하기 위한 컬럼 선택수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서,
    상기 상부 비트라인 분리수단은,
    상기 상부 비트라인 분리신호를 게이트 입력으로 하여 상기 상부 셀 어레이의 비트라인 쌍과 상기 비트라인 감지증폭수단을 연결/분리하기 위한 제1 및 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 하부 비트라인 분리수단은,
    상기 하부 비트라인 분리신호를 게이트 입력으로 하여 상기 하부 셀 어레이의 비트라인 쌍과 상기 비트라인 감지증폭수단을 연결/분리하기 위한 제3 및 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서,
    상기 하부 비트라인 분리신호는 상기 상부 셀 어레이에 대응하는 제1 블럭 선택신호를 입력으로 하는 하부 비트라인 분리신호 생성부에서 생성하고, 상기 상부 비트라인 분리신호는 상기 하부 셀 어레이에 대응하는 제2 블럭 선택신호를 입력으로 하는 상부 비트라인 분리신호 생성부에서 생성하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제5항에 있어서,
    상기 하부 비트라인 분리신호 생성부는,
    상기 제1 블럭 선택신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호의 활성화 레벨을 높이기 위한 제1 레벨 쉬프팅부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서,
    상기 상부 비트라인 분리신호 생성부는,
    상기 제2 블럭 선택신호를 반전시키기 위한 제2 인버터와,
    상기 제2 인버터의 출력신호의 활성화 레벨을 높이기 위한 제2 레벨 쉬프팅부를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 제7항에 있어서,
    상기 제1 및 제2 레벨 쉬프팅부는 각각,
    승압전원단(VPP)에 각각의 소오스가 접속되며 각각의 게이트가 서로의 드레인에 크로스 접속된 제1 및 제2 PMOS 트랜지스터;
    상기 제1 PMOS 트랜지스터의 드레인에 그 드레인이 접속되고 입력단에 그 소오스가 접속되며 전원전압을 게이트 입력으로 하는 제1 NMOS 트랜지스터;
    상기 제2 PMOS 트랜지스터의 드레인에 그 드레인이 접속되고 접지전압단에 그 소오스가 접속되며 상기 입력단에 그 게이트가 접속된 제2 NMOS 트랜지스터; 및
    상기 제2 PMOS 트랜지스터의 드레인에 접속된 제3 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서,
    상기 상부 비트라인 이퀄라이즈수단은,
    상기 하부 비트라인 분리신호를 게이트 입력으로 하며 상기 상부 셀 어레이의 비트라인 쌍 사이에 접속된 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제1항에 있어서,
    상기 하부 비트라인 이퀄라이즈수단은,
    상기 상부 비트라인 분리신호를 게이트 입력으로 하며 상기 하부 셀 어레이의 비트라인 쌍 사이에 접속된 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  11. 제1항에 있어서,
    상기 상부/하부 비트라인 이퀄라이즈수단은,
    상기 하부/상부 비트라인 분리신호를 게이트 입력으로 하며 비트라인 프리차지 전압과 상기 상부/하부 셀 어레이의 비트라인 쌍 사이에 접속된 제1 및 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  12. 제1항에 있어서,
    상기 상부/하부 비트라인 이퀄라이즈수단은,
    상기 하부/상부 비트라인 분리신호를 게이트 입력으로 하며 상기 상부/하부 셀 어레이의 비트라인 쌍 사이에 접속된 제1 NMOS 트랜지스터와,
    상기 하부/상부 비트라인 분리신호를 게이트 입력으로 하며 비트라인 프리차지 전압과 상기 상부/하부 셀 어레이의 비트라인 쌍 사이에 접속된 제2 및 제3 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  13. 연결된 비트라인 쌍에 실린 데이터를 증폭하는 단계;
    상부 비트라인 분리신호에 응답하여 비트라인 감지증폭기와 상부 셀 어레이 의 비트라인 쌍을 선택적으로 분리하는 단계;
    하부 비트라인 분리신호에 응답하여 상기 비트라인 감지증폭기와 하부 셀 어레이의 비트라인 쌍을 선택적으로 분리하는 단계;
    상기 하부 비트라인 분리신호에 응답하여 상기 상부 셀 어레이의 비트라인 쌍을 이퀄라이즈하는 단계; 및
    상기 상부 비트라인 분리신호에 응답하여 상기 하부 셀 어레이의 비트라인 쌍을 이퀄라이즈하는 단계
    를 포함하는 반도체 메모리 소자의 구동방법.
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