JP2007095264A - 共有ビットライン感知増幅器構造を有する半導体メモリ素子及びその駆動方法 - Google Patents

共有ビットライン感知増幅器構造を有する半導体メモリ素子及びその駆動方法 Download PDF

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Abstract

【課題】共有ビットライン感知増幅器構造を有する半導体メモリ素子及びその駆動方法を提供すること。
【解決手段】接続されたビットライン対に載せられたデータを増幅するビットライン感知増幅手段と、上部ビットライン分離信号に応答し、前記ビットライン感知増幅手段と上部セルアレイのビットライン対とを選択的に分離する上部ビットライン分離手段と、下部ビットライン分離信号に応答し、前記ビットライン感知増幅手段と下部セルアレイのビットライン対とを選択的に分離する下部ビットライン分離手段と、前記下部ビットライン分離信号に応答し、前記上部セルアレイのビットライン対を等化する上部ビットライン等化手段と、前記上部ビットライン分離信号に応答し、前記下部セルアレイのビットライン対を等化する下部ビットライン等化手段とを備える。
【選択図】図３

Description

本発明は、半導体設計技術に関し、特に、共有ビットライン感知増幅器構造を有する半導体メモリ素子及びその駆動方法に関する。
ＤＲＡＭで代表される殆どの半導体メモリ素子は、ビットラインに載せられた微弱なデータ信号を感知するために、ビットライン感知増幅器を使用している。一方、半導体メモリ素子において、メモリセルが集まっているコア領域は、メモリセルアレイ及びビットライン感知増幅器アレイがカラム方向に繰り返し配置される構造を有する。すなわち、１つのビットライン感知増幅器アレイを基準とし、その上部／下部には、常にメモリセルアレイが存在し、そのため、ビットライン感知増幅器の効率を極大化し、かつチップ面積を低減するために、１つのビットライン感知増幅器がその上部／下部のメモリセルアレイに共用の共有ビットライン感知増幅器構造が一般化している（特許文献１参照）。
図１は、共有ビットライン感知増幅器構造を有するＤＲＡＭコアの一部構成を示す回路図である。
同図に示すように、ビットライン感知増幅器ＢＬＳＡは、複数の形態で具現されているが、通常、プルアップ電源ラインＲとビットライン対ＢＬ、ＢＬＢとの間に接続された２つのＰＭＯＳトランジスタと、プルダウン電源ラインＳＢとビットライン対ＢＬ、ＢＬＢとの間に接続された２つのＮＭＯＳトランジスタとで具現される。
一方、上述のように、ビットライン感知増幅器は、その上部に配置されたセルアレイ０ブロック及びその下部に配置されたセルアレイ１ブロックに共有され、ビットライン感知増幅器ＢＬＳＡとメモリセルアレイとの間には、ビットライン分離部、ビットライン等化部、ビットラインプリチャージ部、カラム選択部などが配置される。
まず、ビットライン感知増幅器ＢＬＳＡとセルアレイ０ブロックとの間には、上部ビットライン分離信号ＢＩＳＨの制御を受けて、上部ビットライン対ＢＬＵ、ＢＬＢＵとビットライン感知増幅器ＢＬＳＡとを接続／分離するためのＮＭＯＳトランジスタＭ１、Ｍ２と、ビットライン等化信号ＢＬＥＱの制御を受けて、ビットライン対ＢＬ、ＢＬＢをビットラインプリチャージ電圧ＶＢＬＰ（通常、Ｖｄｄ／２レベルである）にプリチャージするためのＮＭＯＳトランジスタＭ３、Ｍ４と、ビットライン等化信号ＢＬＥＱの制御を受けて、上部ビットライン対ＢＬＵ、ＢＬＢＵを等化するためのＮＭＯＳトランジスタＭ０とが備えられる。
そして、ビットライン感知増幅器ＢＬＳＡとセルアレイ１ブロックとの間には、下部ビットライン分離信号ＢＩＳＬの制御を受けて、下部ビットライン対ＢＬＤ、ＢＬＢＤとビットライン感知増幅器ＢＬＳＡとを接続／分離するためのＮＭＯＳトランジスタＭ５、Ｍ６と、ビットライン等化信号ＢＬＥＱの制御を受けて、下部ビットライン対ＢＬＤ、ＢＬＢＤを等化するためのＮＭＯＳトランジスタＭ７と、カラム選択信号ＣＹの制御を受けて、ビットライン対ＢＬ、ＢＬＢとセグメントデータバス対ＳＩＯ、ＳＩＯＢを選択的に接続するための２つのＮＭＯＳトランジスタとが備えられる。
図２は、ビットライン分離信号ＢＩＳＨ、ＢＩＳＬ及びビットライン等化信号ＢＬＥＱを生成するための従来のビットライン制御回路のブロック図である。
同図に示すように、従来の技術に係るビットライン制御回路は、ブロックアドレス信号ＡＸを受信し、各メモリセルアレイに対応するブロック選択信号ＢＳ＿０、ＢＳ＿１を生成するためのブロック制御部１００と、ブロック選択信号ＢＳ＿０、ＢＳ＿１に応答し、ビットライン分離信号ＢＩＳＨ、ＢＩＳＬを生成するためのビットライン分離信号生成部１１０と、ブロック選択信号に応答し、ビットライン等化信号ＢＬＥＱを生成するためのビットライン等化信号生成部１２０とを備える。ここで、ブロック制御部１００は、各メモリセルアレイに対応する複数のブロック選択信号生成部を備える。
再び図１を参照すれば、プリチャージ状態においてＮＭＯＳトランジスタＭ０〜Ｍ７は、全てターンオンした状態を維持している。アクティブコマンドが印加されて、セルアレイ０ブロックが選択されれば、ブロック選択信号ＢＳ＿０は、論理レベルハイとなり、ＢＳ＿１は、論理レベルローとなる。
一方、ブロック選択信号ＢＳ＿０、ＢＳ＿１の組み合わせにより、上部ビットライン分離信号ＢＩＳＨは、論理レベルハイ状態を維持して、ＮＭＯＳトランジスタＭ１、Ｍ２は、ターンオン状態を維持し、下部ビットライン分離信号ＢＩＳＬは、論理レベルローに非アクティブになって、ＮＭＯＳトランジスタＭ５、Ｍ６がターンオフする。
そして、ブロック選択信号ＢＳ＿０が論理レベルハイにアクティブになるに伴い、ビットライン等化信号ＢＬＥＱは、論理レベルローに非アクティブになって、ＮＭＯＳトランジスタＭ０、Ｍ３、Ｍ４、Ｍ７をターンオフさせる。
したがって、従来の技術によれば、図２に示すように、ビットライン分離信号生成部１１０とビットライン等化信号生成部１２０を別に備えなければならず、各信号が別の信号線を持たなければならないため、多数の金属配線を必要とする。上述のように、ビットライン感知増幅器は、アレイ形態に配置され、素子内には、数多くのビットライン感知増幅器アレイが存在するため、ビットライン制御回路と、それに応じる金属配線の増加により、チップ面積が増加するという問題がある。
特開平１０‐１８８５８０号公報
本発明は、上記の従来の技術の問題点を解決するためになされたものであって、その目的は、ビットライン制御回路及びそれに応じる金属配線の増加によるチップ面積の増加を抑制できる共有ビットライン感知増幅器構造を有する半導体メモリ素子及びその駆動方法を提供することにある。
上記の目的を達成すべく、本発明のうち、請求項１に記載の発明は、接続されたビットライン対に載せられたデータを増幅するビットライン感知増幅手段と、上部ビットライン分離信号に応答し、前記ビットライン感知増幅手段と上部セルアレイのビットライン対とを選択的に分離する上部ビットライン分離手段と、下部ビットライン分離信号に応答し、前記ビットライン感知増幅手段と下部セルアレイのビットライン対とを選択的に分離する下部ビットライン分離手段と、前記下部ビットライン分離信号に応答し、前記上部セルアレイのビットライン対を等化する上部ビットライン等化手段と、前記上部ビットライン分離信号に応答し、前記下部セルアレイのビットライン対を等化する下部ビットライン等化手段とを備えたことを特徴とする半導体メモリ素子を提供する。また、請求項２に記載の発明は、カラム選択信号に応答し、接続されたビットライン対とセグメントデータバス対とを選択的に接続するカラム選択手段をさらに備えたことを特徴とする請求項１に記載の半導体メモリ素子を提供する。また、請求項３に記載の発明は、前記上部ビットライン分離手段が、前記上部ビットライン分離信号をゲート入力とし、前記上部セルアレイのビットライン対と前記ビットライン感知増幅手段とを接続／分離するための第１及び第２ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子を提供する。また、請求項４に記載の発明は、前記下部ビットライン分離手段が、前記下部ビットライン分離信号をゲート入力とし、前記下部セルアレイのビットライン対と前記ビットライン感知増幅手段とを接続／分離するための第３及び第４ＮＭＯＳトランジスタを備えたことを特徴とする請求項３に記載の半導体メモリ素子を提供する。また、請求項５に記載の発明は、前記下部ビットライン分離信号が、前記上部セルアレイに対応する第１ブロック選択信号を入力とする下部ビットライン分離信号生成部から生成され、前記上部ビットライン分離信号が、前記下部セルアレイに対応する第２ブロック選択信号を入力とする上部ビットライン分離信号生成部から生成されることを特徴とする請求項１に記載の半導体メモリ素子を提供する。また、請求項６に記載の発明は、前記下部ビットライン分離信号生成部が、前記第１ブロック選択信号を反転させる第１インバータと、前記第１インバータの出力信号のアクティブレベルを高めるための第１レベルシフト部とを備えることを特徴とする請求項５に記載の半導体メモリ素子を提供する。また、請求項７に記載の発明は、前記上部ビットライン分離信号生成部が、前記第２ブロック選択信号を反転させる第２インバータと、前記第２インバータの出力信号のアクティブレベルを高めるための第２レベルシフト部とを備えたことを特徴とする請求項６に記載の半導体メモリ素子を提供する。また、請求項８に記載の発明は、前記第１及び第２レベルシフト部それぞれが、昇圧電源端ＶＰＰにそれぞれのソースが接続し、それぞれのゲートが互いのドレインにクロス接続された第１及び第２ＰＭＯＳトランジスタと、前記第１ＰＭＯＳトランジスタのドレインにそのドレインが接続され、入力端にそのソースが接続され、電源電圧をゲート入力とする第１ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインにそのドレインが接続され、接地電圧端にそのソースが接続され、前記入力端にそのゲートが接続された第２ＮＭＯＳトランジスタと、前記第２ＰＭＯＳトランジスタのドレインに接続された第３インバータとを備えたことを特徴とする請求項７に記載の半導体メモリ素子を提供する。また、請求項９に記載の発明は、前記上部ビットライン等化手段が、前記下部ビットライン分離信号をゲート入力とし、前記上部セルアレイのビットライン対の間に接続された第１ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子を提供する。また、請求項１０に記載の発明は、前記下部ビットライン等化手段が、前記上部ビットライン分離信号をゲート入力とし、前記下部セルアレイのビットライン対の間に接続された第１ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子を提供する。また、請求項１１に記載の発明は、前記上部／下部ビットライン等化手段が、前記下部／上部ビットライン分離信号をゲート入力とし、ビットラインプリチャージ電圧と前記上部／下部セルアレイのビットライン対との間に接続された第１及び第２ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子を提供する。また、請求項１２に記載の発明は、前記上部／下部ビットライン等化手段が、前記下部／上部ビットライン分離信号をゲート入力とし、前記上部／下部セルアレイのビットライン対の間に接続された第１ＮＭＯＳトランジスタと、前記下部／上部ビットライン分離信号をゲート入力とし、ビットラインプリチャージ電圧と前記上部／下部セルアレイのビットライン対との間に接続された第２及び第３ＮＭＯＳトランジスタとを備えたことを特徴とする請求項１に記載の半導体メモリ素子を提供する。
また、請求項１３に記載の発明は、接続されたビットライン対に載せられたデータを増幅するステップと、上部ビットライン分離信号に応答し、ビットライン感知増幅器と上部セルアレイのビットライン対とを選択的に分離するステップと、下部ビットライン分離信号に応答し、前記ビットライン感知増幅器と下部セルアレイのビットライン対とを選択的に分離するステップと、前記下部ビットライン分離信号に応答し、前記上部セルアレイのビットライン対を等化するステップと、前記上部ビットライン分離信号に応答し、前記下部セルアレイのビットライン対を等化するステップとを含むことを特徴とする半導体メモリ素子の駆動方法を提供する。
本発明は、上部及び下部ビットライン等化手段（従来発明の上部及び下部ビットライン等化部に相当）がビットライン分離手段（従来発明のビットライン分離部に相当）の外部（メモリセル側）に配置される共有ビットライン感知増幅器構造を有する半導体メモリ素子を具現するにおいて、上部／下部ビットライン分離信号で上部／下部ビットライン分離手段はもちろん、ビットライン等化手段まで制御させている。この場合、単位ビットライン制御回路にビットライン等化信号生成部を備えなくても良く、かつビットライン等化信号を伝達するための金属配線が必要なくなるため、チップ面積の増加を抑制できる。
本発明によれば、ビットライン制御回路を簡素化でき、これによって半導体メモリチップの面積を低減するという効果がある。
以下、本発明の最も好ましい実施形態を、添付した図面を参照しながら説明する。
図３は、本発明の一実施形態に係るＤＲＡＭコアの一部分を示す回路図である。
同図に示すように、本実施形態に係るＤＲＡＭは、その上部に配置されたセルアレイ０ブロックとその下部に配置されたセルアレイ１ブロックのうち、接続されたブロックのビットライン対に載せられたデータを増幅するビットライン感知増幅器（ビットライン感知増幅手段）ＢＬＳＡと、上部ビットライン分離手段ＢＩＳＨに応答し、ビットライン感知増幅器ＢＬＳＡとセルアレイ０ブロックのビットライン対ＢＬＵ、ＢＬＢＵとを選択的に分離する上部ビットライン分離手段４２と、下部ビットライン分離信号ＢＩＳＬに応答し、ビットライン感知増幅器ＢＬＳＡとセルアレイ１ブロックのビットライン対ＢＬＤ、ＢＬＢＤとを選択的に分離する下部ビットライン分離手段４６と、下部ビットライン分離信号ＢＩＳＬに応答し、セルアレイ０ブロックのビットライン対ＢＬＵ、ＢＬＢＵを等化する上部ビットライン等化手段４０と、上部ビットライン分離信号ＢＩＳＨに応答し、セルアレイ１ブロックのビットライン対ＢＬＤ、ＢＬＢＤを等化する下部ビットライン等化手段４８とを備える。
一方、ビットラインの感知増幅動作と直接的な関連のある回路ではないが、カラム選択信号ＣＹに応答して接続されたビットライン対ＢＬ、ＢＬＢとセグメントデータバス対ＳＩＯ、ＳＩＯＢとを選択的に接続するカラム選択手段４４が、ビットライン感知増幅器ＢＬＳＡと共に、上部ビットライン分離手段４２と下部ビットライン分離手段４６との間に配置される。
ここで、上部ビットライン分離手段４２は、上部ビットライン分離信号ＢＩＳＨをゲート入力として、上部セルアレイのビットライン対ＢＬＵ、ＢＬＢＵとビットライン感知増幅器ＢＬＳＡとを接続／分離するためのＮＭＯＳトランジスタＭ８、Ｍ９を備える。
また、下部ビットライン分離手段４６は、下部ビットライン分離信号ＢＩＳＬをゲート入力として、下部セルアレイのビットライン対ＢＬＤ、ＢＬＢＤとビットライン感知増幅器ＢＬＳＡとを接続／分離するためのＮＭＯＳトランジスタＭ１０、Ｍ１１を備える。
一方、ビットライン感知増幅器ＢＬＳＡは、プルアップ電源ラインＲＴＯとビットライン対ＢＬ、ＢＬＢとの間に接続された２つのＰＭＯＳトランジスタと、プルダウン電源ラインＳＢとビットライン対ＢＬ、ＢＬＢとの間に接続された２つのＮＭＯＳトランジスタとで具現されており、カラム選択手段４４は、カラム選択信号ＣＹをゲート入力として、ビットライン対ＢＬ、ＢＬＢとセグメントデータバス対ＳＩＯ、ＳＩＯＢとを選択的に接続するための２つのＮＭＯＳトランジスタで具現した。
図４は、図３の上部ビットライン分離信号ＢＩＳＨ及び下部ビットライン分離信号ＢＩＳＬを生成するためのビットライン制御回路を示す図である。
同図に示すように、ビットライン制御回路は、ブロックアドレス信号ＡＸを受信し、各メモリセルアレイに対応するブロック選択信号ＢＳ＿０、ＢＳ＿１を生成するためのブロック制御部２００と、ブロック選択信号ＢＳ＿０、ＢＳ＿１に応答し、ビットライン分離信号ＢＩＳＨ、ＢＩＳＬを生成するためのビットライン分離信号生成部２１０とを備える。
従来のビットライン制御回路（図１を参照）と比較して、図４のビットライン制御回路は、ビットライン等化信号生成部１２０が省略されている。このようにビットライン等化信号生成部を別に備えないのは、図３に示すように、ビットライン等化部４０、４８をビットライン等化信号ＢＬＥＱで制御せず、ビットライン分離信号ＢＩＳＨ、ＢＩＳＬで制御するためである。
ここで、ブロック制御部２００は、各メモリセルアレイに対応する複数のブロック選択信号生成部を備える。
そして、ビットライン分離信号生成部２１０は、下部ブロック選択信号（第２ブロック選択信号）ＢＳ＿１を受信し、上部ビットライン分離信号ＢＩＳＨを生成する上部ビットライン分離信号生成部と、上部ブロック選択信号（第１ブロック選択信号）ＢＳ＿０を受信し、下部ビットライン分離信号ＢＩＳＬを生成する下部ビットライン分離信号生成部とを備える。
ここで、上部ビットライン分離信号生成部は、下部ブロック選択信号ＢＳ＿１を入力として該信号を反転させるインバータＩＮＶ１と、インバータＩＮＶ１の出力信号のアクティブレベルを高めるためのレベルシフト部ＬＳ１を備え、下部ビットライン分離信号生成部は、上部ブロック選択信号ＢＳ＿０を入力として該信号を反転させるインバータＩＮＶ３と、インバータＩＮＶ３の出力信号のアクティブレベルを高めるためのレベルシフト部ＬＳ２とを備える。
レベルシフト部ＬＳ１は、昇圧電源端ＶＰＰにそれぞれのソースが接続され、それぞれのゲートが互いのドレインにクロス接続された２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＰＭＯＳトランジスタＭＰ１のドレインにそのドレインが接続され、入力端Ｎ１にそのソースが接続され、電源電圧ＶＤＤをゲート入力とするＮＭＯＳトランジスタＭＮ１と、ＰＭＯＳトランジスタＭＰ２のドレインにそのドレインが接続され、接地電圧端ＶＳＳにそのソースが接続され、入力端Ｎ１にそのゲートが接続されたＮＭＯＳトランジスタＭＮ２と、ＰＭＯＳトランジスタＭＰ２のドレインに接続されたインバータＩＮＶ２とを備える。
上述のレベルシフト部ＬＳ１の構成は、広く公知された回路であって、レベルシフト部ＬＳ２も同じ構成を有する。一方、このようにレベルシフト部ＬＳ１、ＬＳ２を使用してビットライン分離信号ＢＬＩＨ、ＢＩＳＬを生成することは、図３に示すように、ビットライン分離トランジスタがＮＭＯＳトランジスタで構成されるため、しきい電圧損失を考慮して電源電圧ＶＤＤより電圧（ＶＰＰ）で駆動するためである。
図５Ａ〜図５Ｃは、図３に示すビットライン等化手段の具現例を示す回路図である。
まず、図５Ａに示すビットライン等化手段は、ビットライン分離信号ＢＩＳをゲート入力として、ビットライン対ＢＬ、ＢＬＢの間に接続されたＮＭＯＳトランジスタと、ビットライン分離信号ＢＩＳをゲート入力として、ビットラインプリチャージ電圧ＶＢＬＰ（通常、Ｖｄｄ／２レベルである）と各ビットライン対ＢＬ、ＢＬＢとの間に接続された２つのＮＭＯＳトランジスタとを備える。
次に、図５Ｂに示すビットライン等化手段は、ビットライン分離信号ＢＩＳをゲート入力として、ビットラインプリチャージ電圧ＶＢＬＰ（通常Ｖｄｄ／２レベルである）と各ビットライン対ＢＬ、ＢＬＢとの間に接続された２つのＮＭＯＳトランジスタを備える。
また、図５Ｃに示すビットライン等化手段は、ビットライン分離信号ＢＩＳをゲート入力として、ビットライン対ＢＬ、ＢＬＢの間に接続されたＮＭＯＳトランジスタを備える。
図５Ａ及び図５Ｂの場合、上部ビットライン等化手段及び下部ビットライン等化手段の両方にビットラインプリチャージ電圧ＶＢＬＰがそれぞれ印加されるが、図５Ｃの場合は、上部ビットライン等化手段や下部ビットライン等化手段のうちのいずれかは、図５Ａ及び図５Ｂのように、ビットラインプリチャージ電圧ＶＢＬＰを印加できる回路で具現しなければならない。
プリチャージ状態において、上部ビットライン分離信号ＢＩＳＨ及び下部ビットライン分離信号ＢＩＳＬが全て論理レベルハイ状態であるため、ＮＭＯＳトランジスタＭ８〜Ｍ１１は、全てターンオンした状態を維持しており、ビットライン等化手段４０、４８内の全てのＮＭＯＳトランジスタもターンオン状態を維持している。
アクティブコマンドが印加されてセルアレイ０ブロックが選択されれば、ブロック選択信号ＢＳ＿０は、論理レベルハイとなり、ＢＳ＿１は、論理レベルローとなる。ブロック選択信号ＢＳ＿０、ＢＳ＿１の組み合わせにより、上部ビットライン分離信号ＢＩＳＨは、論理レベルハイ状態を維持し、上部ビットライン分離手段４２のＮＭＯＳトランジスタＭ８、Ｍ９及び下部ビットライン等化手段４８の全てのＮＭＯＳトランジスタもターンオン状態を維持するようになる。一方、下部ビットライン分離信号ＢＩＳＬは、論理レベルローに非アクティブになるため、下部ビットライン分離手段４６のＮＭＯＳトランジスタＭ１０、Ｍ１１及び上部ビットライン等化手段４０の全てのＮＭＯＳトランジスタは、ターンオフする。
これとは反対に、セルアレイ１ブロックが選択されれば、ブロック選択信号ＢＳ＿０は、論理レベルローとなり、ＢＳ＿１は、論理レベルハイとなる。したがって、下部ビットライン分離信号ＢＩＳＬは、論理レベルハイ状態を維持し、下部ビットライン分離手段４６のＮＭＯＳトランジスタＭ１０、Ｍ１１及び上部ビットライン等化手段４０の全てのＮＭＯＳトランジスタもターンオン状態を維持するようになる。一方、上部ビットライン分離信号ＢＩＳＨは、論理レベルローに非アクティブになるため、上部ビットライン分離手段４２のＮＭＯＳトランジスタＭ８、Ｍ９及び下部ビットライン等化手段４８の全てのＮＭＯＳトランジスタはターンオフする。
以上から、ビットライン分離信号でビットライン等化手段を制御しても、正常的な動作が可能であることが分かり、これは、ビットライン等化信号を生成するための回路を別に備えなくても良いということを意味する。
上述した本発明の好ましい実施形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
例えば、上述の実施形態において例示したトランジスタは、入力信号及び出力信号のアクティブレベルに応じて、その種類が異なるように具現されるべきである。
また、上述した実施形態では、ビットライン分離信号のアクティブレベルとして昇圧電源ＶＰＰを使用する場合を一例に挙げて説明したが、ビットライン分離信号のレベルは、本発明において重要な事項ではない。
共有ビットライン感知増幅器構造を有するＤＲＡＭコアの一部構成を示す回路図である。 ビットライン分離信号及びビットライン等化信号を生成するための従来のビットライン制御回路のブロック図である。 本発明の一実施形態に係るＤＲＡＭコアの一部分を示す回路図である。 図３の上部ビットライン分離信号及び下部ビットライン分離信号を生成するためのビットライン制御回路を示す図である。 図３に示されたビットライン等化手段の具現例を示す回路図である。 図３に示されたビットライン等化手段の具現例を示す回路図である。 図３に示されたビットライン等化手段の具現例を示す回路図である。
符号の説明
４０ 上部ビットライン等化手段
４２ 上部ビットライン分離手段
４４ カラム選択手段
４６ 下部ビットライン分離手段
４８ 下部ビットライン等化手段
ＢＬＳＡ ビットライン感知増幅器
ＶＢＬＰ ビットラインプリチャージ電圧
ＢＬＥＱ ビットライン等化信号
ＢＩＳＨ、ＢＩＳＬ ビットライン分離信号

Claims (13)

  1. 接続されたビットライン対に載せられたデータを増幅するビットライン感知増幅手段と、
    上部ビットライン分離信号に応答し、前記ビットライン感知増幅手段と上部セルアレイのビットライン対とを選択的に分離する上部ビットライン分離手段と、
    下部ビットライン分離信号に応答し、前記ビットライン感知増幅手段と下部セルアレイのビットライン対とを選択的に分離する下部ビットライン分離手段と、
    前記下部ビットライン分離信号に応答し、前記上部セルアレイのビットライン対を等化する上部ビットライン等化手段と、
    前記上部ビットライン分離信号に応答し、前記下部セルアレイのビットライン対を等化する下部ビットライン等化手段と
    を備えたことを特徴とする半導体メモリ素子。
  2. カラム選択信号に応答し、接続されたビットライン対とセグメントデータバス対とを選択的に接続するカラム選択手段をさらに備えたことを特徴とする請求項１に記載の半導体メモリ素子。
  3. 前記上部ビットライン分離手段が、
    前記上部ビットライン分離信号をゲート入力とし、前記上部セルアレイのビットライン対と前記ビットライン感知増幅手段とを接続／分離するための第１及び第２ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子。
  4. 前記下部ビットライン分離手段が、
    前記下部ビットライン分離信号をゲート入力とし、前記下部セルアレイのビットライン対と前記ビットライン感知増幅手段とを接続／分離するための第３及び第４ＮＭＯＳトランジスタを備えたことを特徴とする請求項３に記載の半導体メモリ素子。
  5. 前記下部ビットライン分離信号が、前記上部セルアレイに対応する第１ブロック選択信号を入力とする下部ビットライン分離信号生成部から生成され、前記上部ビットライン分離信号が、前記下部セルアレイに対応する第２ブロック選択信号を入力とする上部ビットライン分離信号生成部から生成されることを特徴とする請求項１に記載の半導体メモリ素子。
  6. 前記下部ビットライン分離信号生成部が、
    前記第１ブロック選択信号を反転させる第１インバータと、
    前記第１インバータの出力信号のアクティブレベルを高めるための第１レベルシフト部と
    を備えることを特徴とする請求項５に記載の半導体メモリ素子。
  7. 前記上部ビットライン分離信号生成部が、
    前記第２ブロック選択信号を反転させる第２インバータと、
    前記第２インバータの出力信号のアクティブレベルを高めるための第２レベルシフト部と
    を備えたことを特徴とする請求項６に記載の半導体メモリ素子。
  8. 前記第１及び第２レベルシフト部それぞれが、
    昇圧電源端ＶＰＰにそれぞれのソースが接続し、それぞれのゲートが互いのドレインにクロス接続された第１及び第２ＰＭＯＳトランジスタと、
    前記第１ＰＭＯＳトランジスタのドレインにそのドレインが接続され、入力端にそのソースが接続され、電源電圧をゲート入力とする第１ＮＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのドレインにそのドレインが接続され、接地電圧端にそのソースが接続され、前記入力端にそのゲートが接続された第２ＮＭＯＳトランジスタと、
    前記第２ＰＭＯＳトランジスタのドレインに接続された第３インバータと
    を備えたことを特徴とする請求項７に記載の半導体メモリ素子。
  9. 前記上部ビットライン等化手段が、
    前記下部ビットライン分離信号をゲート入力とし、前記上部セルアレイのビットライン対の間に接続された第１ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子。
  10. 前記下部ビットライン等化手段が、
    前記上部ビットライン分離信号をゲート入力とし、前記下部セルアレイのビットライン対の間に接続された第１ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子。
  11. 前記上部／下部ビットライン等化手段が、
    前記下部／上部ビットライン分離信号をゲート入力とし、ビットラインプリチャージ電圧と前記上部／下部セルアレイのビットライン対との間に接続された第１及び第２ＮＭＯＳトランジスタを備えたことを特徴とする請求項１に記載の半導体メモリ素子。
  12. 前記上部／下部ビットライン等化手段が、
    前記下部／上部ビットライン分離信号をゲート入力とし、前記上部／下部セルアレイのビットライン対の間に接続された第１ＮＭＯＳトランジスタと、
    前記下部／上部ビットライン分離信号をゲート入力とし、ビットラインプリチャージ電圧と前記上部／下部セルアレイのビットライン対との間に接続された第２及び第３ＮＭＯＳトランジスタと
    を備えたことを特徴とする請求項１に記載の半導体メモリ素子。
  13. 接続されたビットライン対に載せられたデータを増幅するステップと、
    上部ビットライン分離信号に応答し、ビットライン感知増幅器と上部セルアレイのビットライン対とを選択的に分離するステップと、
    下部ビットライン分離信号に応答し、前記ビットライン感知増幅器と下部セルアレイのビットライン対とを選択的に分離するステップと、
    前記下部ビットライン分離信号に応答し、前記上部セルアレイのビットライン対を等化するステップと、
    前記上部ビットライン分離信号に応答し、前記下部セルアレイのビットライン対を等化するステップと
    を含むことを特徴とする半導体メモリ素子の駆動方法。
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