JP4680471B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、メモリセルアレイ電源電圧が低くなってもセンス増幅器の動作特性の低下が少ない半導体メモリ装置に関する。
【０００２】
【従来の技術】
今まで、半導体メモリ装置は大容量化、高速化、消費電力節減化のために発展し続けられてきている。特に、ＤＲＡＭにおいては、消費電力節減化のために、隣り合う二つのメモリセルアレイブロックにより共有される共有ビットラインセンス増幅器が用いられ、共有ビットラインセンス増幅器の電源電圧としてメモリセルアレイ電源電圧が用いられる。メモリセルアレイ電源電圧は外部より印加される電源電圧が内部において降下された電圧である。
【０００３】
ところで、メモリセルアレイ電源電圧を低くし過ぎる場合、ビットラインセンス増幅器の動作特性が低下するといった問題がある。
【０００４】
図１は、従来のＤＲＡＭのメモリセルアレイ及びその回路図であり、図２は、図１に示された従来のＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【０００５】
図１を参照すれば、ビットラインセンス増幅器Ｓ１〜Ｓ４は、隣り合う二つのメモリセルアレイブロック１１，１３により共有される。第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉは初期に等化回路Ｅ１〜Ｅ４によりＶｂ１レベルに等化され、第２メモリセルアレイブロック１３に接続されたビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊは初期に等化回路Ｅ５〜Ｅ８によりＶｂ１レベルに等化される。
【０００６】
次に、図２に示されたように、第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊは外部電源電圧Ｖｄｄレベルに初期化される。次に、第１分離制御信号ＰＩＳＯｉが昇圧電圧Ｖｐｐレベルとなり、第２分離制御信号ＰＩＳＯｊが接地電圧Ｖｓｓレベルとなれば、第１分離トランジスタ対Ｔ１〜Ｔ８がターンオンされ、第２分離トランジスタ対Ｔ９〜Ｔ１６はターンオフされる。すなわち、第１メモリセルアレイブロック１１が選択され、第２メモリセルアレイブロック１３は選択されない。
【０００７】
次に、第１メモリセルアレイブロック１１のメモリセルのワードラインＷＬが昇圧電圧Ｖｐｐレベルとなり、センス増幅器制御信号ＬＡＰＧが論理”ロー”レベルとなり、センス増幅器制御信号の反転信号ＬＡＮＧが論理”ハイ”レベルとなれば、センス増幅器Ｓ１〜Ｓ４が動作し始める。すなわち、第１スイッチＳＷ１がターンオンされてメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに供給され、第２スイッチＳＷ２がターンオンされて接地電圧ＶＳＳがセンス増幅器Ｓ１〜Ｓ４の接地電圧ノードＬＡＢに供給される。これにより、センス増幅器Ｓ１〜Ｓ４は、第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉのデータを増幅する。
【０００８】
ところで、図２に示されたような方式では、センス増幅器Ｓ１〜Ｓ４の動作初期に略Ｖｐｐレベルを有するＰＩＳＯｉにより第１分離トランジスタ対Ｔ１〜Ｔ８が予めターンオンされるがゆえに、選択されたメモリセルアレイブロック、すなわち第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が大きくなってしまう。その結果、センス増幅器Ｓ１〜Ｓ４の動作特性が低下し、しかも増幅速度が遅くなる。
【０００９】
図３は、図１に示された従来のＤＲＡＭにおけるセンス増幅器の他の方式の動作を示す波形図である。図３に示された方式は、図２に示された方式の短所を改善するよう改良されたものである。
【００１０】
図３に示された方式では、初期に第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊが外部電源電圧Ｖｄｄレベルとなった後、センス増幅器Ｓ１〜Ｓ４の動作初期に第１分離制御信号ＰＩＳＯｉは外部電源電圧Ｖｄｄレベルを保ち、第２分離制御信号ＰＩＳＯｊは接地電圧Ｖｓｓレベルとなる。センス増幅器Ｓ１〜Ｓ４の動作中期から第１分離制御信号ＰＩＳＯｉが昇圧電圧Ｖｐｐレベルとなる。
【００１１】
このため、図３に示されたような方式では、センス増幅器Ｓ１〜Ｓ４の動作初期にはＶｄｄレベルを有するＰＩＳＯｉにより第１分離トランジスタ対Ｔ１〜Ｔ８がターンオフされるので、選択されたメモリセルアレイブロック、すなわち第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が減る。これにより、センス増幅器Ｓ１〜Ｓ４の増幅速度が速まる。
【００１２】
しかし、図３に示されたような方式では、センス増幅器Ｓ１〜Ｓ４に供給されるメモリセルアレイ電源電圧Ｖａｒｒａｙが相対的に高い場合、メモリセルとビットラインとの間に共有される電荷によりデータがセンス増幅器Ｓ１〜Ｓ４によく伝達できなくなる。これを防止するためにメモリセルアレイ電源電圧Ｖａｒｒａｙを下げれば、センス増幅器Ｓ１〜Ｓ４の動作特性が低下するといった短所がある。
【００１３】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、例えば、メモリセルアレイ電源電圧が低くなってもセンス増幅器の動作特性の低下が少ない半導体メモリ装置を提供するところにある。
【００１４】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の一面による半導体メモリ装置は、メモリセルアレイブロックと、前記メモリセルアレイブロックに接続されるビットライン対と、前記ビットライン対間の電圧差を感知して増幅するセンス増幅器と、分離制御信号に応答して前記ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる分離トランジスタ対と、センス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達する第１スイッチと、所定の制御信号に応答して前記分離制御信号を前記センス増幅器の電源電圧ノードに伝達する第２スイッチとを備え、前記センス増幅器の電源電圧として前記メモリセルアレイ電源電圧及び前記分離制御信号が併用されることを特徴とする。
【００１５】
前記技術的課題を達成するために、本発明の他の一面による半導体メモリ装置は、第１メモリセルアレイブロックと、前記第１メモリセルアレイブロックに接続される第１ビットライン対と、第２メモリセルアレイブロックと、前記第２メモリセルアレイブロックに接続される第２ビットライン対と、第１等化信号に応答して前記第１ビットライン対を等化させる第１等化部と、第２等化信号に応答して前記第２ビットライン対を等化させる第２等化部と、前記第１ビットライン対又は前記第２ビットライン対間の電圧差を感知して増幅するセンス増幅器と、第１分離制御信号に応答して前記第１ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる第１分離トランジスタ対と、第２分離制御信号に応答して前記第２ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる第２分離トランジスタ対と、センス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達する第１スイッチと、第１制御信号に応答して前記第１分離制御信号を前記センス増幅器の電源電圧ノードに伝達する第２スイッチと、第２制御信号に応答して前記第２分離制御信号を前記センス増幅器の電源電圧ノードに伝達する第３スイッチと、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号、前記第１等化信号及び前記第２等化信号に応答して前記第１制御信号及び前記第２制御信号を生じる制御信号発生回路とを備えることを特徴とする。
【００１６】
好ましくは、前記制御信号発生回路は、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第２等化信号に応答して前記第１制御信号を生じる第１制御信号発生回路と、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第１等化信号に応答して前記第２制御信号を生じる第２制御信号発生回路とを備える。
【００１７】
好ましくは、前記第２スイッチ及び第３スイッチは、ＮＭＯＳトランジスタである。
【００１８】
好ましくは、前記第１制御信号発生回路は、ソース及びドレインの内の一方に前記第２等化信号が印加され、ゲートに前記センス増幅器制御信号が印加され、ソース及びドレインの内の他方が前記第１制御信号の出力される出力ノードに接続されるＰＭＯＳトランジスタと、ソース及びドレインの内の一方に前記第２等化信号が印加され、ゲートに前記センス増幅器制御信号の反転信号が印加され、そのソース及びドレインの内の他方が前記出力ノードに接続される第１ＮＭＯＳトランジスタと、ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号が印加され、そのソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタとを備える。
【００１９】
好ましくは、前記第２制御信号発生回路は、ソース及びドレインの内の一方に前記第１等化信号が印加され、ゲートに前記センス増幅器制御信号が印加され、そのソース及びドレインの内の他方が前記第２制御信号の出力される出力ノードに接続されるＰＭＯＳトランジスタと、ソース及びドレインの内の一方に前記第１等化信号が印加され、ゲートに前記センス増幅器制御信号の反転信号が印加され、そのソース及びドレインの内の他方が前記出力ノードに接続される第１ＮＭＯＳトランジスタと、ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号が印加され、そのソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタとを備える。
【００２０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって成し遂げられる目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２１】
以下、添付した図面に基づき、本発明の好ましい実施形態について説明することにより本発明を詳述する。図中、同じ要素には同じ参照符号を使用した。
【００２２】
図４は、本発明の好ましい実施形態に係るＤＲＡＭのメモリセルアレイ及びその回路図である。ここでは、説明の簡略化のために、二つのメモリセルアレイブロック及びこれに関わる回路だけが示されている。
【００２３】
図４を参照すれば、本発明の好ましい実施形態に係るＤＲＡＭは、第１メモリセルアレイブロック４１、第１メモリセルアレイブロック４１に接続される第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉ、及び第１等化信号ＰＥＱｉに応答して第１ビットライン対を等化させる第１等化回路Ｅ１〜Ｅ４を備える。また、本発明の好ましい実施形態に係るＤＲＡＭは、第２メモリセルアレイブロック４３、第２メモリセルアレイブロック４３に接続される第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊ、及び第２等化信号ＰＥＱｊに応答して第２ビットライン対を等化させる第２等化回路Ｅ５〜Ｅ８を備える。
【００２４】
また、本発明の好ましい実施形態に係るＤＲＡＭは、第１分離トランジスタ対Ｔ１〜Ｔ８、第２分離トランジスタ対Ｔ９〜Ｔ１６、分離制御回路４５、共有センス増幅器Ｓ１〜Ｓ４、第１スイッチＳＷ１及び第２スイッチＳＷ２を備える。
【００２５】
第１分離トランジスタ対Ｔ１〜Ｔ８は第１分離制御信号ＰＩＳＯｉに応答して第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉと共有センス増幅器Ｓ１〜Ｓ４の入力対とを接続もしくは分離させる。第２分離トランジスタ対Ｔ９〜Ｔ１６は第２分離制御信号ＰＩＳＯｊに応答して第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊと共有センス増幅器Ｓ１〜Ｓ４の入力対とを接続もしくは分離させる。分離トランジスタ対Ｔ１〜Ｔ１６はＮＭＯＳトランジスタよりなる。一方、分離制御回路４５は第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊを発生する。分離制御回路４５の構成及び動作については図７及び図８を参照して詳述する。
【００２６】
第１スイッチＳＷ１はＰＭＯＳトランジスタよりなり、センス増幅器制御信号ＬＡＰＧに応答してメモリセルアレイ電源電圧Ｖａｒｒａｙをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する。第２スイッチＳＷ２はＮＭＯＳトランジスタよりなり、センス増幅器制御信号ＬＡＰＧの反転信号ＬＡＮＧに応答して接地電圧ＶＳＳをセンス増幅器Ｓ１〜Ｓ４の接地電圧ノードＬＡＢに伝達する。メモリセルアレイ電源電圧Ｖａｒｒａｙは外部より印加される電源電圧ＶｄｄがＤＲＡＭ内において降下されたものである。
【００２７】
共有センス増幅器Ｓ１〜Ｓ４は各々の第１ビットライン対又は各々の第２ビットライン対間の電圧差を感知して増幅する。例えば、第１分離制御信号ＰＩＳＯｉが論理”ロー”レベルとなり、第２分離制御信号ＰＩＳＯｊが論理”ハイ”レベルとなる場合、第１分離トランジスタ対Ｔ１〜Ｔ８はターンオフされ、第２分離トランジスタ対Ｔ９〜Ｔ１６はターンオンされる。これにより、第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉと共有センス増幅器Ｓ１〜Ｓ４の入力対とは分離され、第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊと共有センス増幅器Ｓ１〜Ｓ４の入力対とは接続される。これにより、共有センス増幅器Ｓ１〜Ｓ４は各々の第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊ間の電圧差を感知して増幅する。
【００２８】
等化回路Ｅ１〜Ｅ８及びセンス増幅器Ｓ１〜Ｓ４の構成及び動作は当業者にとって周知であるため、ここでは詳細な説明を省く。
【００２９】
特に、本発明の好ましい実施形態に係るＤＲＡＭは、第１制御信号ＣＮＴ１に応答して第１分離制御信号ＰＩＳＯｉをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する第３スイッチＳＷ３、第２制御信号ＣＮＴ２に応答して第２分離制御信号ＰＩＳＯｊをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する第４スイッチＳＷ４、及び第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２を発生する制御信号発生回路４７をさらに備える。
【００３０】
ここで、第３スイッチＳＷ３及び第４スイッチＳＷ４はＮＭＯＳトランジスタよりなる。しかし、第３スイッチＳＷ３及び第４スイッチＳＷ４はＰＭＯＳトランジスタよりなっても良い。制御信号発生回路４７はセンス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ、第１等化信号ＰＥＱｉ及び第２等化信号ＰＥＱｊに応答して第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２を発生する。制御信号発生回路４７の構成及び動作については図５及び図６を参照して詳述する。
【００３１】
従って、本発明の好ましい実施形態に係るＤＲＡＭにおいては、センス増幅器Ｓ１〜Ｓ４の電源電圧として、第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊの内から選択されるいずれか一方及びメモリセルアレイ電源電圧Ｖａｒｒａｙが併用される。例えば、第１制御信号ＣＮＴ１が論理”ハイ”となる場合には第３スイッチＳＷ３がターンオンされ、第１分離制御信号ＰＩＳＯｉ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。第２制御信号ＣＮＴ２が論理”ハイ”となる場合には第４スイッチＳＷ４がターンオンされ、第２分離制御信号ＰＩＳＯｉ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。
【００３２】
図５は、図４に示された制御信号発生回路の回路図である。
【００３３】
図５を参照すれば、制御信号発生回路４７は、センス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ及び第２等化信号ＰＥＱｊに応答して第１制御信号ＣＮＴ１を発生する第１制御信号発生回路５１と、センス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ及び第１等化信号ＰＥＱｉに応答して第２制御信号ＣＮＴ２を発生する第２制御信号発生回路５３とを備える。
【００３４】
第１制御信号発生回路５１はＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及びＮＭＯＳトランジスタＮ２を含んでなる。ＰＭＯＳトランジスタＰ１はソース及びドレインの内の一方に第２等化信号ＰＥＱｊが印加され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方が第１制御信号ＣＮＴ１を出力する出力ノードに接続される。ＮＭＯＳトランジスタＮ１はソース及びドレインの内の一方に第２等化信号ＰＥＱｊが印加され、ゲートにセンス増幅器制御信号の反転信号ＬＡＮＧが印加され、該ソース及びドレインの内の他方が前記出力ノード（ＣＮＴ１）に接続される。ＮＭＯＳトランジスタＮ２はソース及びドレインの内の一方が前記出力ノード（ＣＮＴ１）に接続され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方に接地電圧Ｖｓｓが印加される。
【００３５】
第２制御信号発生回路５３はＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ３、及びＮＭＯＳトランジスタＮ４を含んでなる。ＰＭＯＳトランジスタＰ２はソース及びドレインの内の一方に第１等化信号ＰＥＱｉが印加され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方が第２制御信号ＣＮＴ２を出力する出力ノードに接続される。ＮＭＯＳトランジスタＮ３はソース及びドレインの内の一方に第１等化信号ＰＥＱｉが印加され、ゲートにセンス増幅器制御信号の反転信号ＬＡＮＧが印加され、該ソース及びドレインの内の他一方が前記出力ノード（ＣＯＮＴ２）に接続される。ＮＭＯＳトランジスタＮ４はソース及びドレインの内の一方が前記出力ノード（ＣＯＮＴ２）に接続され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方に接地電圧Ｖｓｓが印加される。
【００３６】
図６は、図５に示された信号のタイミング図の一例である。以下、図５に示された回路及び図４に示された回路の動作を図６のタイミング図と対応させて説明する。
【００３７】
プレチャージ状態では、図６に示されたように、第１等化信号ＰＥＱｉ及び第２等化信号ＰＥＱｊが論理”ハイ”となり、センス増幅器制御信号ＬＡＰＧは論理”ハイ”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ロー”となる。これにより、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ３はターンオフされ、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ４はターンオンされる。従って、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２は共に論理”ロー”となる。
【００３８】
その結果、図４に示された第３スイッチＳＷ３及び第４スイッチＳＷ４はターンオフされ、センス増幅器制御信号ＬＡＰＧは論理”ハイ”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ロー”となるため、第１スイッチＳＷ１及び第２スイッチＳＷ２もターンオフされ、図４に示されたセンス増幅器Ｓ１〜Ｓ４は動作しない。
【００３９】
次に、例えば図６に示されたように、第２等化信号ＰＥＱｊが論理”ハイ”に保たれ、第１等化信号ＰＥＱｉが論理”ロー”となり、センス増幅器制御信号ＬＡＰＧが論理”ロー”となり、センス増幅器制御信号の反転信号ＬＡＮＧが論理”ハイ”となれば、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ３はターンオンされ、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ４はターンオフされる。これにより、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を介して第２等化信号ＰＥＱｊの論理”ハイ”値が伝達され、第１制御信号ＣＮＴ１が論理”ハイ”となる。また、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ３を介して第１等化信号ＰＥＱｉの論理”ロー”値が伝達され、第２制御信号ＣＮＴ２は論理”ロー”となる。
【００４０】
その結果、図４に示された第３スイッチＳＷ３がターンオンされ、第４スイッチＳＷ４はターンオフされる。この時、センス増幅器制御信号ＬＡＰＧは論理”ロー”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ハイ”となるために、第１スイッチＳＷ１及び第２スイッチＳＷ２はターンオンされる。従って、第３スイッチＳＷ３を介して第１分離制御信号ＰＩＳＯｉがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達され、第１スイッチＳＷ１を介してメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達される。すなわち、第１分離制御信号ＰＩＳＯｉ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。
【００４１】
一方、第２等化信号ＰＥＱｊが論理”ロー”となり、第１等化信号ＰＥＱｉが論理”ハイ”となる場合には、第１制御信号ＣＮＴ１が論理”ロー”となり、第２制御信号ＣＮＴ２は論理”ハイ”となる。その結果、図４に示された第３スイッチＳＷ３がターンオフされ、第４スイッチＳＷ４はターンオンされる。従って、第４スイッチＳＷ４を介して第２分離制御信号ＰＩＳＯｊがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達され、第２スイッチＳＷ２を介してメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達される。すなわち、第２分離制御信号ＰＩＳＯｊ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。
【００４２】
第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊは周辺回路領域に位置する分離制御回路４５により生成される。図７は図４に示された分離制御回路４５の回路図である。
【００４３】
図７を参照すれば、分離制御回路４５は、制御信号ＢＬＥＱｊ、ＢＬＳｉＤＰに応答して第１分離制御信号ＰＩＳＯｉを発生する第１分離制御信号発生回路７１と、制御信号ＢＬＥＱｉ、ＢＬＳｊＤＰに応答して第２分離制御信号ＰＩＳＯｊを発生する第２分離制御信号発生回路７３とを備える。
【００４４】
第１分離制御信号発生回路７１はＰＭＯＳトランジスタＰ３，Ｐ４及びＮＭＯＳトランジスタＮ５，Ｎ６，Ｎ７を含んでなり、第２分離制御信号発生回路７３はＰＭＯＳトランジスタＰ５、Ｐ６及びＮＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０を含んでなる。
【００４５】
図８は、図７に示された信号のタイミング図の一例であり、図９は、図４に示された本発明の好ましい実施形態に係るＤＲＡＭにおいて、センス増幅器の動作を示す波形図である。以下、図８及び図９を参照し、図７に示された分離制御回路の動作及び図４に示されたセンス増幅器の動作をより詳細に説明する。
【００４６】
初期にＢＬＥＱｊは論理”ロー”、ＢＬＳｉＤＰは論理”ハイ”、ＢＬＥＱｉは論理”ロー”、ＢＬＳｊＤＰは論理”ハイ”となる。これにより、Ｎ５及びＰ４がターンオンされてＰＩＳＯｉが外部電源電圧Ｖｄｄレベルとなり、Ｎ８及びＰ６がターンオンされてＰＩＳＯｊも外部電源電圧Ｖｄｄレベルとなる。これにより、センス増幅器Ｓ１〜Ｓ４の動作初期に、Ｖｄｄレベルを有するＰＩＳＯｉ又はＰＩＳＯｊがメモリセルアレイ電源電圧Ｖａｒｒａｙと共にセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに供給される。
【００４７】
次に、例えば図８に示されたように、ＢＬＥＱｊは論理”ロー”を保ち、ＢＬＳｊＤＰは論理”ハイ”を保ち、ＢＬＳｉＤＰが論理”ロー”、ＢＬＥＱｉが論理”ハイ”となれば、ＰＩＳＯｉは昇圧電圧Ｖｐｐレベルとなり、ＰＩＳＯｊは接地電圧Ｖｓｓレベルとなる。
【００４８】
以上のように、本発明の好ましい実施形態のＤＲＡＭによれば、センス増幅器Ｓ１〜Ｓ４の動作初期に対して、Ｖｄｄレベルを有するＰＩＳＯｉ又はＰＩＳＯｊがメモリセルアレイ電源電圧Ｖａｒｒａｙと共にセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに供給される。したがって、本発明の好ましい実施形態に係るＤＲＡＭによれば、メモリセルアレイ電源電圧Ｖａｒｒａｙが低くなっても、図９に示されたようにセンス増幅器Ｓ１〜Ｓ４の動作特性の低下が少ないという効果がある。換言すれば、ビットライン対ＢＬ／ＢＬＢの電圧レベルが迅速且つ完全に増幅される長所がある。
【００４９】
この時、Ｖｄｄレベルを有するＰＩＳＯｉ又はＰＩＳＯｊのセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡへの供給はビットラインＢＬのレベルがＶｄｄ−Ｖｔｈｎとなるまで続き、このレベルを超えれば自動的にＮＭＯＳトランジスタＳＷ３，ＳＷ４がターンオフされる。これにより、ビットラインＢＬのレベルが高くなり過ぎることが防止される。ここで、ＶｔｈｎはＮＭＯＳトランジスタＳＷ３，ＳＷ４のしきい電圧である。
【００５０】
以上、図面及び明細書において本発明の最適の実施形態が開示された。ここで、特定の用語が使用されたが、これは単に本発明を説明するために使用されたものであり、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するために使用されたものではない。従って、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施形態が可能であるという点が理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【００５１】
【発明の効果】
以上述べたように、本発明に係る半導体メモリ装置は、例えば、メモリセルアレイ電源電圧が低くなってもセンス増幅器の動作特性の低下が少ないという長所がある。
【図面の簡単な説明】
【図１】従来のＤＲＡＭのメモリセルアレイ及びその回路図である。
【図２】図１に示された従来のＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【図３】図１に示された従来のＤＲＡＭにおけるセンス増幅器の他の方式の動作を示す波形図である。
【図４】本発明に係るＤＲＡＭのメモリセルアレイ及びその回路図である。
【図５】図４に示された制御信号発生回路の回路図である。
【図６】図５に示された信号のタイミング図の一例を示すものである。
【図７】図４に示された分離制御回路の回路図である。
【図８】図７に示された信号のタイミング図の一例を示すものである。
【図９】図４に示された本発明に係るＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【符号の説明】
４７ 制御信号発生回路
５１ 第１制御信号発生回路
５３ 第２制御信号発生回路
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、メモリセルアレイ電源電圧が低くなってもセンス増幅器の動作特性の低下が少ない半導体メモリ装置に関する。
【０００２】
【従来の技術】
今まで、半導体メモリ装置は大容量化、高速化、消費電力節減化のために発展し続けられてきている。特に、ＤＲＡＭにおいては、消費電力節減化のために、隣り合う二つのメモリセルアレイブロックにより共有される共有ビットラインセンス増幅器が用いられ、共有ビットラインセンス増幅器の電源電圧としてメモリセルアレイ電源電圧が用いられる。メモリセルアレイ電源電圧は外部より印加される電源電圧が内部において降下された電圧である。
【０００３】
ところで、メモリセルアレイ電源電圧を低くし過ぎる場合、ビットラインセンス増幅器の動作特性が低下するといった問題がある。
【０００４】
図１は、従来のＤＲＡＭのメモリセルアレイ及びその回路図であり、図２は、図１に示された従来のＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【０００５】
図１を参照すれば、ビットラインセンス増幅器Ｓ１〜Ｓ４は、隣り合う二つのメモリセルアレイブロック１１，１３により共有される。第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉは初期に等化回路Ｅ１〜Ｅ４によりＶｂ１レベルに等化され、第２メモリセルアレイブロック１３に接続されたビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊは初期に等化回路Ｅ５〜Ｅ８によりＶｂ１レベルに等化される。
【０００６】
次に、図２に示されたように、第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊは外部電源電圧Ｖｄｄレベルに初期化される。次に、第１分離制御信号ＰＩＳＯｉが昇圧電圧Ｖｐｐレベルとなり、第２分離制御信号ＰＩＳＯｊが接地電圧Ｖｓｓレベルとなれば、第１分離トランジスタ対Ｔ１〜Ｔ８がターンオンされ、第２分離トランジスタ対Ｔ９〜Ｔ１６はターンオフされる。すなわち、第１メモリセルアレイブロック１１が選択され、第２メモリセルアレイブロック１３は選択されない。
【０００７】
次に、第１メモリセルアレイブロック１１のメモリセルのワードラインＷＬが昇圧電圧Ｖｐｐレベルとなり、センス増幅器制御信号ＬＡＰＧが論理”ロー”レベルとなり、センス増幅器制御信号の反転信号ＬＡＮＧが論理”ハイ”レベルとなれば、センス増幅器Ｓ１〜Ｓ４が動作し始める。すなわち、第１スイッチＳＷ１がターンオンされてメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに供給され、第２スイッチＳＷ２がターンオンされて接地電圧ＶＳＳがセンス増幅器Ｓ１〜Ｓ４の接地電圧ノードＬＡＢに供給される。これにより、センス増幅器Ｓ１〜Ｓ４は、第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉのデータを増幅する。
【０００８】
ところで、図２に示されたような方式では、センス増幅器Ｓ１〜Ｓ４の動作初期に略Ｖｐｐレベルを有するＰＩＳＯｉにより第１分離トランジスタ対Ｔ１〜Ｔ８が予めターンオンされるがゆえに、選択されたメモリセルアレイブロック、すなわち第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が大きくなってしまう。その結果、センス増幅器Ｓ１〜Ｓ４の動作特性が低下し、しかも増幅速度が遅くなる。
【０００９】
図３は、図１に示された従来のＤＲＡＭにおけるセンス増幅器の他の方式の動作を示す波形図である。図３に示された方式は、図２に示された方式の短所を改善するよう改良されたものである。
【００１０】
図３に示された方式では、初期に第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊが外部電源電圧Ｖｄｄレベルとなった後、センス増幅器Ｓ１〜Ｓ４の動作初期に第１分離制御信号ＰＩＳＯｉは外部電源電圧Ｖｄｄレベルを保ち、第２分離制御信号ＰＩＳＯｊは接地電圧Ｖｓｓレベルとなる。センス増幅器Ｓ１〜Ｓ４の動作中期から第１分離制御信号ＰＩＳＯｉが昇圧電圧Ｖｐｐレベルとなる。
【００１１】
このため、図３に示されたような方式では、センス増幅器Ｓ１〜Ｓ４の動作初期にはＶｄｄレベルを有するＰＩＳＯｉにより第１分離トランジスタ対Ｔ１〜Ｔ８がターンオフされるので、選択されたメモリセルアレイブロック、すなわち第１メモリセルアレイブロック１１に接続されたビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉの負荷が減る。これにより、センス増幅器Ｓ１〜Ｓ４の増幅速度が速まる。
【００１２】
しかし、図３に示されたような方式では、センス増幅器Ｓ１〜Ｓ４に供給されるメモリセルアレイ電源電圧Ｖａｒｒａｙが相対的に高い場合、メモリセルとビットラインとの間に共有される電荷によりデータがセンス増幅器Ｓ１〜Ｓ４によく伝達できなくなる。これを防止するためにメモリセルアレイ電源電圧Ｖａｒｒａｙを下げれば、センス増幅器Ｓ１〜Ｓ４の動作特性が低下するといった短所がある。
【００１３】
【発明が解決しようとする課題】
本発明が解決しようとする技術的課題は、例えば、メモリセルアレイ電源電圧が低くなってもセンス増幅器の動作特性の低下が少ない半導体メモリ装置を提供するところにある。
【００１４】
【課題を解決するための手段】
前記技術的課題を達成するために、本発明の一面による半導体メモリ装置は、メモリセルアレイブロックと、前記メモリセルアレイブロックに接続されるビットライン対と、前記ビットライン対間の電圧差を感知して増幅するセンス増幅器と、分離制御信号に応答して前記ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる分離トランジスタ対と、センス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達する第１スイッチと、所定の制御信号に応答して前記分離制御信号を前記センス増幅器の電源電圧ノードに伝達する第２スイッチとを備え、前記センス増幅器の電源電圧として前記メモリセルアレイ電源電圧及び前記分離制御信号が併用されることを特徴とする。
【００１５】
前記技術的課題を達成するために、本発明の他の一面による半導体メモリ装置は、第１メモリセルアレイブロックと、前記第１メモリセルアレイブロックに接続される第１ビットライン対と、第２メモリセルアレイブロックと、前記第２メモリセルアレイブロックに接続される第２ビットライン対と、第１等化信号に応答して前記第１ビットライン対を等化させる第１等化部と、第２等化信号に応答して前記第２ビットライン対を等化させる第２等化部と、前記第１ビットライン対又は前記第２ビットライン対間の電圧差を感知して増幅するセンス増幅器と、第１分離制御信号に応答して前記第１ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる第１分離トランジスタ対と、第２分離制御信号に応答して前記第２ビットライン対と前記センス増幅器の入力対とを接続もしくは分離させる第２分離トランジスタ対と、センス増幅器制御信号に応答してメモリセルアレイ電源電圧を前記センス増幅器の電源電圧ノードに伝達する第１スイッチと、第１制御信号に応答して前記第１分離制御信号を前記センス増幅器の電源電圧ノードに伝達する第２スイッチと、第２制御信号に応答して前記第２分離制御信号を前記センス増幅器の電源電圧ノードに伝達する第３スイッチと、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号、前記第１等化信号及び前記第２等化信号に応答して前記第１制御信号及び前記第２制御信号を生じる制御信号発生回路とを備えることを特徴とする。
【００１６】
好ましくは、前記制御信号発生回路は、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第２等化信号に応答して前記第１制御信号を生じる第１制御信号発生回路と、前記センス増幅器制御信号、前記センス増幅器制御信号の反転信号及び前記第１等化信号に応答して前記第２制御信号を生じる第２制御信号発生回路とを備える。
【００１７】
好ましくは、前記第２スイッチ及び第３スイッチは、ＮＭＯＳトランジスタである。
【００１８】
好ましくは、前記第１制御信号発生回路は、ソース及びドレインの内の一方に前記第２等化信号が印加され、ゲートに前記センス増幅器制御信号が印加され、ソース及びドレインの内の他方が前記第１制御信号の出力される出力ノードに接続されるＰＭＯＳトランジスタと、ソース及びドレインの内の一方に前記第２等化信号が印加され、ゲートに前記センス増幅器制御信号の反転信号が印加され、そのソース及びドレインの内の他方が前記出力ノードに接続される第１ＮＭＯＳトランジスタと、ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号が印加され、そのソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタとを備える。
【００１９】
好ましくは、前記第２制御信号発生回路は、ソース及びドレインの内の一方に前記第１等化信号が印加され、ゲートに前記センス増幅器制御信号が印加され、そのソース及びドレインの内の他方が前記第２制御信号の出力される出力ノードに接続されるＰＭＯＳトランジスタと、ソース及びドレインの内の一方に前記第１等化信号が印加され、ゲートに前記センス増幅器制御信号の反転信号が印加され、そのソース及びドレインの内の他方が前記出力ノードに接続される第１ＮＭＯＳトランジスタと、ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号が印加され、そのソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタとを備える。
【００２０】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって成し遂げられる目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２１】
以下、添付した図面に基づき、本発明の好ましい実施形態について説明することにより本発明を詳述する。図中、同じ要素には同じ参照符号を使用した。
【００２２】
図４は、本発明の好ましい実施形態に係るＤＲＡＭのメモリセルアレイ及びその回路図である。ここでは、説明の簡略化のために、二つのメモリセルアレイブロック及びこれに関わる回路だけが示されている。
【００２３】
図４を参照すれば、本発明の好ましい実施形態に係るＤＲＡＭは、第１メモリセルアレイブロック４１、第１メモリセルアレイブロック４１に接続される第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉ、及び第１等化信号ＰＥＱｉに応答して第１ビットライン対を等化させる第１等化回路Ｅ１〜Ｅ４を備える。また、本発明の好ましい実施形態に係るＤＲＡＭは、第２メモリセルアレイブロック４３、第２メモリセルアレイブロック４３に接続される第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊ、及び第２等化信号ＰＥＱｊに応答して第２ビットライン対を等化させる第２等化回路Ｅ５〜Ｅ８を備える。
【００２４】
また、本発明の好ましい実施形態に係るＤＲＡＭは、第１分離トランジスタ対Ｔ１〜Ｔ８、第２分離トランジスタ対Ｔ９〜Ｔ１６、分離制御回路４５、共有センス増幅器Ｓ１〜Ｓ４、第１スイッチＳＷ１及び第２スイッチＳＷ２を備える。
【００２５】
第１分離トランジスタ対Ｔ１〜Ｔ８は第１分離制御信号ＰＩＳＯｉに応答して第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉと共有センス増幅器Ｓ１〜Ｓ４の入力対とを接続もしくは分離させる。第２分離トランジスタ対Ｔ９〜Ｔ１６は第２分離制御信号ＰＩＳＯｊに応答して第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊと共有センス増幅器Ｓ１〜Ｓ４の入力対とを接続もしくは分離させる。分離トランジスタ対Ｔ１〜Ｔ１６はＮＭＯＳトランジスタよりなる。一方、分離制御回路４５は第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊを発生する。分離制御回路４５の構成及び動作については図７及び図８を参照して詳述する。
【００２６】
第１スイッチＳＷ１はＰＭＯＳトランジスタよりなり、センス増幅器制御信号ＬＡＰＧに応答してメモリセルアレイ電源電圧Ｖａｒｒａｙをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する。第２スイッチＳＷ２はＮＭＯＳトランジスタよりなり、センス増幅器制御信号ＬＡＰＧの反転信号ＬＡＮＧに応答して接地電圧ＶＳＳをセンス増幅器Ｓ１〜Ｓ４の接地電圧ノードＬＡＢに伝達する。メモリセルアレイ電源電圧Ｖａｒｒａｙは外部より印加される電源電圧ＶｄｄがＤＲＡＭ内において降下されたものである。
【００２７】
共有センス増幅器Ｓ１〜Ｓ４は各々の第１ビットライン対又は各々の第２ビットライン対間の電圧差を感知して増幅する。例えば、第１分離制御信号ＰＩＳＯｉが論理”ロー”レベルとなり、第２分離制御信号ＰＩＳＯｊが論理”ハイ”レベルとなる場合、第１分離トランジスタ対Ｔ１〜Ｔ８はターンオフされ、第２分離トランジスタ対Ｔ９〜Ｔ１６はターンオンされる。これにより、第１ビットライン対ＢＬ０ｉ／ＢＬ０Ｂｉ〜ＢＬ３ｉ／ＢＬ３Ｂｉと共有センス増幅器Ｓ１〜Ｓ４の入力対とは分離され、第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊと共有センス増幅器Ｓ１〜Ｓ４の入力対とは接続される。これにより、共有センス増幅器Ｓ１〜Ｓ４は各々の第２ビットライン対ＢＬ０ｊ／ＢＬ０Ｂｊ〜ＢＬ３ｊ／ＢＬ３Ｂｊ間の電圧差を感知して増幅する。
【００２８】
等化回路Ｅ１〜Ｅ８及びセンス増幅器Ｓ１〜Ｓ４の構成及び動作は当業者にとって周知であるため、ここでは詳細な説明を省く。
【００２９】
特に、本発明の好ましい実施形態に係るＤＲＡＭは、第１制御信号ＣＮＴ１に応答して第１分離制御信号ＰＩＳＯｉをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する第３スイッチＳＷ３、第２制御信号ＣＮＴ２に応答して第２分離制御信号ＰＩＳＯｊをセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達する第４スイッチＳＷ４、及び第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２を発生する制御信号発生回路４７をさらに備える。
【００３０】
ここで、第３スイッチＳＷ３及び第４スイッチＳＷ４はＮＭＯＳトランジスタよりなる。しかし、第３スイッチＳＷ３及び第４スイッチＳＷ４はＰＭＯＳトランジスタよりなっても良い。制御信号発生回路４７はセンス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ、第１等化信号ＰＥＱｉ及び第２等化信号ＰＥＱｊに応答して第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２を発生する。制御信号発生回路４７の構成及び動作については図５及び図６を参照して詳述する。
【００３１】
従って、本発明の好ましい実施形態に係るＤＲＡＭにおいては、センス増幅器Ｓ１〜Ｓ４の電源電圧として、第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊの内から選択されるいずれか一方及びメモリセルアレイ電源電圧Ｖａｒｒａｙが併用される。例えば、第１制御信号ＣＮＴ１が論理”ハイ”となる場合には第３スイッチＳＷ３がターンオンされ、第１分離制御信号ＰＩＳＯｉ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。第２制御信号ＣＮＴ２が論理”ハイ”となる場合には第４スイッチＳＷ４がターンオンされ、第２分離制御信号ＰＩＳＯｉ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。
【００３２】
図５は、図４に示された制御信号発生回路の回路図である。
【００３３】
図５を参照すれば、制御信号発生回路４７は、センス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ及び第２等化信号ＰＥＱｊに応答して第１制御信号ＣＮＴ１を発生する第１制御信号発生回路５１と、センス増幅器制御信号ＬＡＰＧ、センス増幅器制御信号の反転信号ＬＡＮＧ及び第１等化信号ＰＥＱｉに応答して第２制御信号ＣＮＴ２を発生する第２制御信号発生回路５３とを備える。
【００３４】
第１制御信号発生回路５１はＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、及びＮＭＯＳトランジスタＮ２を含んでなる。ＰＭＯＳトランジスタＰ１はソース及びドレインの内の一方に第２等化信号ＰＥＱｊが印加され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方が第１制御信号ＣＮＴ１を出力する出力ノードに接続される。ＮＭＯＳトランジスタＮ１はソース及びドレインの内の一方に第２等化信号ＰＥＱｊが印加され、ゲートにセンス増幅器制御信号の反転信号ＬＡＮＧが印加され、該ソース及びドレインの内の他方が前記出力ノード（ＣＮＴ１）に接続される。ＮＭＯＳトランジスタＮ２はソース及びドレインの内の一方が前記出力ノード（ＣＮＴ１）に接続され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方に接地電圧Ｖｓｓが印加される。
【００３５】
第２制御信号発生回路５３はＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ３、及びＮＭＯＳトランジスタＮ４を含んでなる。ＰＭＯＳトランジスタＰ２はソース及びドレインの内の一方に第１等化信号ＰＥＱｉが印加され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方が第２制御信号ＣＮＴ２を出力する出力ノードに接続される。ＮＭＯＳトランジスタＮ３はソース及びドレインの内の一方に第１等化信号ＰＥＱｉが印加され、ゲートにセンス増幅器制御信号の反転信号ＬＡＮＧが印加され、該ソース及びドレインの内の他一方が前記出力ノード（ＣＯＮＴ２）に接続される。ＮＭＯＳトランジスタＮ４はソース及びドレインの内の一方が前記出力ノード（ＣＯＮＴ２）に接続され、ゲートにセンス増幅器制御信号ＬＡＰＧが印加され、該ソース及びドレインの内の他方に接地電圧Ｖｓｓが印加される。
【００３６】
図６は、図５に示された信号のタイミング図の一例である。以下、図５に示された回路及び図４に示された回路の動作を図６のタイミング図と対応させて説明する。
【００３７】
プレチャージ状態では、図６に示されたように、第１等化信号ＰＥＱｉ及び第２等化信号ＰＥＱｊが論理”ハイ”となり、センス増幅器制御信号ＬＡＰＧは論理”ハイ”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ロー”となる。これにより、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ３はターンオフされ、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ４はターンオンされる。従って、第１制御信号ＣＮＴ１及び第２制御信号ＣＮＴ２は共に論理”ロー”となる。
【００３８】
その結果、図４に示された第３スイッチＳＷ３及び第４スイッチＳＷ４はターンオフされ、センス増幅器制御信号ＬＡＰＧは論理”ハイ”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ロー”となるため、第１スイッチＳＷ１及び第２スイッチＳＷ２もターンオフされ、図４に示されたセンス増幅器Ｓ１〜Ｓ４は動作しない。
【００３９】
次に、例えば図６に示されたように、第２等化信号ＰＥＱｊが論理”ハイ”に保たれ、第１等化信号ＰＥＱｉが論理”ロー”となり、センス増幅器制御信号ＬＡＰＧが論理”ロー”となり、センス増幅器制御信号の反転信号ＬＡＮＧが論理”ハイ”となれば、ＰＭＯＳトランジスタＰ１、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ１及びＮＭＯＳトランジスタＮ３はターンオンされ、ＮＭＯＳトランジスタＮ２及びＮＭＯＳトランジスタＮ４はターンオフされる。これにより、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１を介して第２等化信号ＰＥＱｊの論理”ハイ”値が伝達され、第１制御信号ＣＮＴ１が論理”ハイ”となる。また、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ３を介して第１等化信号ＰＥＱｉの論理”ロー”値が伝達され、第２制御信号ＣＮＴ２は論理”ロー”となる。
【００４０】
その結果、図４に示された第３スイッチＳＷ３がターンオンされ、第４スイッチＳＷ４はターンオフされる。この時、センス増幅器制御信号ＬＡＰＧは論理”ロー”となり、センス増幅器制御信号の反転信号ＬＡＮＧは論理”ハイ”となるために、第１スイッチＳＷ１及び第２スイッチＳＷ２はターンオンされる。従って、第３スイッチＳＷ３を介して第１分離制御信号ＰＩＳＯｉがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達され、第１スイッチＳＷ１を介してメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達される。すなわち、第１分離制御信号ＰＩＳＯｉ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。
【００４１】
一方、第２等化信号ＰＥＱｊが論理”ロー”となり、第１等化信号ＰＥＱｉが論理”ハイ”となる場合には、第１制御信号ＣＮＴ１が論理”ロー”となり、第２制御信号ＣＮＴ２は論理”ハイ”となる。その結果、図４に示された第３スイッチＳＷ３がターンオフされ、第４スイッチＳＷ４はターンオンされる。従って、第４スイッチＳＷ４を介して第２分離制御信号ＰＩＳＯｊがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達され、第２スイッチＳＷ２を介してメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに伝達される。すなわち、第２分離制御信号ＰＩＳＯｊ及びメモリセルアレイ電源電圧Ｖａｒｒａｙがセンス増幅器Ｓ１〜Ｓ４の電源電圧として併用される。
【００４２】
第１分離制御信号ＰＩＳＯｉ及び第２分離制御信号ＰＩＳＯｊは周辺回路領域に位置する分離制御回路４５により生成される。図７は図４に示された分離制御回路４５の回路図である。
【００４３】
図７を参照すれば、分離制御回路４５は、制御信号ＢＬＥＱｊ、ＢＬＳｉＤＰに応答して第１分離制御信号ＰＩＳＯｉを発生する第１分離制御信号発生回路７１と、制御信号ＢＬＥＱｉ、ＢＬＳｊＤＰに応答して第２分離制御信号ＰＩＳＯｊを発生する第２分離制御信号発生回路７３とを備える。
【００４４】
第１分離制御信号発生回路７１はＰＭＯＳトランジスタＰ３，Ｐ４及びＮＭＯＳトランジスタＮ５，Ｎ６，Ｎ７を含んでなり、第２分離制御信号発生回路７３はＰＭＯＳトランジスタＰ５、Ｐ６及びＮＭＯＳトランジスタＮ８、Ｎ９、Ｎ１０を含んでなる。
【００４５】
図８は、図７に示された信号のタイミング図の一例であり、図９は、図４に示された本発明の好ましい実施形態に係るＤＲＡＭにおいて、センス増幅器の動作を示す波形図である。以下、図８及び図９を参照し、図７に示された分離制御回路の動作及び図４に示されたセンス増幅器の動作をより詳細に説明する。
【００４６】
初期にＢＬＥＱｊは論理”ロー”、ＢＬＳｉＤＰは論理”ハイ”、ＢＬＥＱｉは論理”ロー”、ＢＬＳｊＤＰは論理”ハイ”となる。これにより、Ｎ５及びＰ４がターンオンされてＰＩＳＯｉが外部電源電圧Ｖｄｄレベルとなり、Ｎ８及びＰ６がターンオンされてＰＩＳＯｊも外部電源電圧Ｖｄｄレベルとなる。これにより、センス増幅器Ｓ１〜Ｓ４の動作初期に、Ｖｄｄレベルを有するＰＩＳＯｉ又はＰＩＳＯｊがメモリセルアレイ電源電圧Ｖａｒｒａｙと共にセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに供給される。
【００４７】
次に、例えば図８に示されたように、ＢＬＥＱｊは論理”ロー”を保ち、ＢＬＳｊＤＰは論理”ハイ”を保ち、ＢＬＳｉＤＰが論理”ロー”、ＢＬＥＱｉが論理”ハイ”となれば、ＰＩＳＯｉは昇圧電圧Ｖｐｐレベルとなり、ＰＩＳＯｊは接地電圧Ｖｓｓレベルとなる。
【００４８】
以上のように、本発明の好ましい実施形態のＤＲＡＭによれば、センス増幅器Ｓ１〜Ｓ４の動作初期に対して、Ｖｄｄレベルを有するＰＩＳＯｉ又はＰＩＳＯｊがメモリセルアレイ電源電圧Ｖａｒｒａｙと共にセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡに供給される。したがって、本発明の好ましい実施形態に係るＤＲＡＭによれば、メモリセルアレイ電源電圧Ｖａｒｒａｙが低くなっても、図９に示されたようにセンス増幅器Ｓ１〜Ｓ４の動作特性の低下が少ないという効果がある。換言すれば、ビットライン対ＢＬ／ＢＬＢの電圧レベルが迅速且つ完全に増幅される長所がある。
【００４９】
この時、Ｖｄｄレベルを有するＰＩＳＯｉ又はＰＩＳＯｊのセンス増幅器Ｓ１〜Ｓ４の電源電圧ノードＬＡへの供給はビットラインＢＬのレベルがＶｄｄ−Ｖｔｈｎとなるまで続き、このレベルを超えれば自動的にＮＭＯＳトランジスタＳＷ３，ＳＷ４がターンオフされる。これにより、ビットラインＢＬのレベルが高くなり過ぎることが防止される。ここで、ＶｔｈｎはＮＭＯＳトランジスタＳＷ３，ＳＷ４のしきい電圧である。
【００５０】
以上、図面及び明細書において本発明の最適の実施形態が開示された。ここで、特定の用語が使用されたが、これは単に本発明を説明するために使用されたものであり、意味の限定や特許請求の範囲上に記載された本発明の範囲を制限するために使用されたものではない。従って、この技術分野における当業者であれば、これより各種の変形及び均等な他の実施形態が可能であるという点が理解できるであろう。よって、本発明の真の技術的な保護範囲は特許請求の範囲上の技術的な思想によって定まるべきである。
【００５１】
【発明の効果】
以上述べたように、本発明に係る半導体メモリ装置は、例えば、メモリセルアレイ電源電圧が低くなってもセンス増幅器の動作特性の低下が少ないという長所がある。
【図面の簡単な説明】
【図１】従来のＤＲＡＭのメモリセルアレイ及びその回路図である。
【図２】図１に示された従来のＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【図３】図１に示された従来のＤＲＡＭにおけるセンス増幅器の他の方式の動作を示す波形図である。
【図４】本発明に係るＤＲＡＭのメモリセルアレイ及びその回路図である。
【図５】図４に示された制御信号発生回路の回路図である。
【図６】図５に示された信号のタイミング図の一例を示すものである。
【図７】図４に示された分離制御回路の回路図である。
【図８】図７に示された信号のタイミング図の一例を示すものである。
【図９】図４に示された本発明に係るＤＲＡＭにおけるセンス増幅器の動作を示す波形図である。
【符号の説明】
４７ 制御信号発生回路
５１ 第１制御信号発生回路
５３ 第２制御信号発生回路
Claims (7)
- メモリセルアレイブロック（４１）と、
前記メモリセルアレイブロック（４１）に接続されるビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）と、
前記ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）間の電圧差を感知して増幅するセンス増幅器（Ｓ１）と、
分離制御信号（ＰＩＳＯｉ）に応答して前記ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）と前記センス増幅器（Ｓ１）の入力対とを接続する分離トランジスタ対（Ｔ１，Ｔ２）と、
センス増幅器制御信号（ＬＡＰＧ）に応答してメモリセルアレイ電源電圧（Ｖａｒｒａｙ）を前記センス増幅器（Ｓ１）の電源電圧ノード（ＬＡ）に伝達する第１スイッチ（ＳＷ１）と、
前記センス増幅器制御信号（ＬＡＰＧ）に応答して変化する所定の制御信号（ＣＮＴ１）がゲートに印加され、前記分離制御信号（ＰＩＳＯｉ）がソース及びドレインのうちいずれか一つに印加され、前記センス増幅器の電源ノードが前記ソース及びドレインのうち他の一つに接続されているトランジスタで構成される第２スイッチ（ＳＷ３）とを備え、
前記センス増幅器（Ｓ１）の電源電圧として前記メモリセルアレイ電源電圧（Ｖａｒｒａｙ）及び前記分離制御信号（ＰＩＳＯｉ）が併用され、前記メモリセルアレイ電源電圧（Ｖａｒｒａｙ）は、前記分離制御信号（ＰＩＳＯｉ）の最大電圧よりも低く、
前記第２スイッチは、ＮＭＯＳトランジスタであることを特徴とする半導体メモリ装置。 - 第１メモリセルアレイブロック（４１）と、
前記第１メモリセルアレイブロック（４１）に接続される第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）と、
第２メモリセルアレイブロック（４３）と、
前記第２メモリセルアレイブロック（４３）に接続される第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）と、
前記第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）間又は前記第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）間の電圧差を感知して増幅するセンス増幅器（Ｓ１）と、
第１分離制御信号（ＰＩＳＯｉ）に応答して前記第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）と前記センス増幅器（Ｓ１）の入力対とを接続する第１分離トランジスタ対（Ｔ１，Ｔ２）と、
第２分離制御信号（ＰＩＳＯｊ）に応答して前記第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）と前記センス増幅器（Ｓ１）の入力対とを接続する第２分離トランジスタ対（Ｔ９，Ｔ１０）と、
第１等化信号（ＰＥＱｉ）に応答して前記第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）を等化させる第１等化部（Ｅ１）と、
第２等化信号（ＰＥＱｊ）に応答して前記第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）を等化させる第２等化部（Ｅ５）と、
センス増幅器制御信号（ＬＡＰＧ）に応答してメモリセルアレイ電源電圧（Ｖａｒｒａｙ）を前記センス増幅器（Ｓ１）の電源電圧ノード（ＬＡ）に伝達する第１スイッチ（ＳＷ１）と、
前記第２等化信号（ＰＥＱｊ）がハイレベルである状態で前記センス増幅器制御信号（ＬＡＰＧ）に応答して変化する第１制御信号（ＣＮＴ１）がゲートに印加され、前記第１分離制御信号（ＰＩＳＯｉ）がソース及びドレインのうちいずれか一つに印加され、前記センス増幅器の電源ノードが前記ソース及びドレインのうち他の一つに接続されているトランジスタで構成される第２スイッチ（ＳＷ３）と、
前記第１等化信号（ＰＥＱｉ）がハイレベルである状態で前記センス増幅器制御信号（ＬＡＰＧ）に応答して変化する第２制御信号（ＣＮＴ２）がゲートに印加され、前記第２分離制御信号（ＰＩＳＯｊ）がソース及びドレインのうちいずれか一つに印加され、前記センス増幅器の電源ノードが前記ソース及びドレインのうち他の一つに接続されているトランジスタで構成される第３スイッチ（ＳＷ４）とを備え、
前記センス増幅器（Ｓ１）の電源電圧として前記第１分離制御信号（ＰＩＳＯｉ）及び前記第２分離制御信号（ＰＩＳＯｊ）の内いずれか一方及び前記メモリセルアレイ電源電圧（Ｖａｒｒａｙ）が併用され、前記メモリセルアレイ電源電圧（Ｖａｒｒａｙ）は、前記第１分離制御信号（ＰＩＳＯｉ）及び前記第２分離制御信号（ＰＩＳＯｊ）の最大電圧よりも低く、
前記第２スイッチ及び第３スイッチは、ＮＭＯＳトランジスタであることを特徴とする半導体メモリ装置。 - 前記第１制御信号（ＣＮＴ１）を発生する第１制御信号発生回路（５１）を更に備え、前記第１制御信号発生回路（５１）は、
ソース及びドレインの内の一方に前記第２等化信号（ＰＥＱｊ）が印加され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方が前記第１制御信号（ＣＮＴ１）を出力する出力ノードに接続されたＰＭＯＳトランジスタ（Ｐ１）と、
ソース及びドレインの内の一方に前記第２等化信号（ＰＥＱｊ）が印加され、ゲートに前記センス増幅器制御信号の反転信号（ＬＡＮＧ）が印加され、該ソース及びドレインの内の他方が前記出力ノードに接続された第１ＮＭＯＳトランジスタ（Ｎ１）と、
ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタ（Ｎ２）とを含むことを特徴とする請求項２に記載の半導体メモリ装置。 - 前記第２制御信号（ＣＮＴ２）を発生する第２制御信号発生回路（５３）を更に備え、前記第２制御信号発生回路（５３）は、
ソース及びドレインの内の一方に前記第１等化信号（ＰＥＱｉ）が印加され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方が前記第２制御信号（ＣＮＴ２）の出力される出力ノードに接続されたＰＭＯＳトランジスタ（Ｐ２）と、
ソース及びドレインの内の一方に前記第１等化信号（ＰＥＱｉ）が印加され、ゲートに前記センス増幅器制御信号の反転信号（ＬＡＮＧ）が印加され、該ソース及びドレインの内の他方が前記出力ノードに接続された第１ＮＭＯＳトランジスタ（Ｎ３）と、
ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタ（Ｎ４）とを含むことを特徴とする請求項２に記載の半導体メモリ装置。 - 第１メモリセルアレイブロック（４１）と、
前記第１メモリセルアレイブロック（４１）に接続される第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）と、
第２メモリセルアレイブロック（４３）と、
前記第２メモリセルアレイブロック（４３）に接続される第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）と、
第１等化信号（ＰＥＱｉ）に応答して前記第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）を等化させる第１等化部（Ｅ１）と、
第２等化信号（ＰＥＱｊ）に応答して前記第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）を等化させる第２等化部（Ｅ５）と、
前記第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）間又は前記第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）間の電圧差を感知して増幅するセンス増幅器（Ｓ１）と、
第１分離制御信号（ＰＩＳＯｉ）に応答して前記第１ビットライン対（ＢＬ０ｉ，ＢＬ０Ｂｉ）と前記センス増幅器（Ｓ１）の入力対とを接続する第１分離トランジスタ対（Ｔ１，Ｔ２）と、
第２分離制御信号（ＰＩＳＯｊ）に応答して前記第２ビットライン対（ＢＬ０ｊ，ＢＬ０Ｂｊ）と前記センス増幅器（Ｓ１）の入力対とを接続する第２分離トランジスタ対（Ｔ９，Ｔ１０）と、
センス増幅器制御信号（ＬＡＰＧ）に応答してメモリセルアレイ電源電圧（Ｖａｒｒａｙ）を前記センス増幅器（Ｓ１）の電源電圧ノード（ＬＡ）に伝達する第１スイッチ（ＳＷ１）と、
第１制御信号（ＣＮＴ１）がゲートに印加され、前記第１分離制御信号（ＰＩＳＯｉ）がソース及びドレインのうちいずれか一つに印加され、前記センス増幅器の電源ノードが前記ソース及びドレインのうち他の一つに接続されているトランジスタで構成される第２スイッチ（ＳＷ３）と、
第２制御信号（ＣＮＴ２）がゲートに印加され、前記第２分離制御信号（ＰＩＳＯｊ）がソース及びドレインのうちいずれか一つに印加され、前記センス増幅器の電源ノードが前記ソース及びドレインのうち他の一つに接続されているトランジスタで構成される第３スイッチ（ＳＷ４）と、
前記センス増幅器制御信号、前記第１等化信号及び前記第２等化信号に応答して前記第１制御信号及び前記第２制御信号を発生する制御信号発生回路（４７）とを備え、
前記メモリセルアレイ電源電圧（Ｖａｒｒａｙ）は、前記第１分離制御信号（ＰＩＳＯｉ）及び前記第２分離制御信号（ＰＩＳＯｊ）の最大電圧よりも低く、
前記制御信号発生回路（４７）は、
前記第２等化信号（ＰＥＱｊ）がハイレベルである状態で前記センス増幅器制御信号（ＬＡＰＧ）に応答して前記第１制御信号（ＣＮＴ１）を発生する第１制御信号発生回路（５１）と、
前記第１等化信号（ＰＥＱｉ）がハイレベルである状態で前記センス増幅器制御信号（ＬＡＰＧ）に応答して前記第２制御信号（ＣＮＴ２）を発生する第２制御信号発生回路（５３）とを含み、
前記センス増幅器（Ｓ１）の電源電圧として、前記第１分離制御信号（ＰＩＳＯｉ）及び前記第２分離制御信号（ＰＩＳＯｊ）の内いずれか一方と、前記メモリセルアレイ電源電圧（Ｖａｒｒａｙ）とが併用され、
前記第２スイッチ及び第３スイッチは、ＮＭＯＳトランジスタであることを特徴とする半導体メモリ装置。 - 前記第１制御信号発生回路（５１）は、
ソース及びドレインの内の一方に前記第２等化信号（ＰＥＱｊ）が印加され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方が前記第１制御信号（ＣＮＴ１）の出力される出力ノードに接続されたＰＭＯＳトランジスタ（Ｐ１）と、
ソース及びドレインの内の一方に前記第２等化信号（ＰＥＱｊ）が印加され、ゲートに前記センス増幅器制御信号の反転信号（ＬＡＮＧ）が印加され、該ソース及びドレインの内の他方が前記出力ノードに接続された第１ＮＭＯＳトランジスタ（Ｎ１）と、
ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタ（Ｎ２）とを含むことを特徴とする請求項５に記載の半導体メモリ装置。 - 前記第２制御信号発生回路（５３）は、
ソース及びドレインの内の一方に前記第１等化信号（ＰＥＱｉ）が印加され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方が前記第２制御信号（ＣＮＴ２）の出力される出力ノードに接続されたＰＭＯＳトランジスタ（Ｐ２）と、
ソース及びドレインの内の一方に前記第１等化信号（ＰＥＱｉ）が印加され、ゲートに前記センス増幅器制御信号の反転信号（ＬＡＮＧ）が印加され、該ソース及びドレインの内の他方が前記出力ノードに接続された第１ＮＭＯＳトランジスタ（Ｎ３）と、
ソース及びドレインの内の一方が前記出力ノードに接続され、ゲートに前記センス増幅器制御信号（ＬＡＰＧ）が印加され、該ソース及びドレインの内の他方に接地電圧が印加される第２ＮＭＯＳトランジスタ（Ｎ４）とを含むことを特徴とする請求項５に記載の半導体メモリ装置。
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