KR100393224B1 - 비트라인 쌍들의 부하를 차단하는 회로를 구비하는 반도체메모리장치 - Google Patents

비트라인 쌍들의 부하를 차단하는 회로를 구비하는 반도체메모리장치 Download PDF

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Abstract

센스증폭기들의 동작초기에 비트라인 쌍들의 부하를 충분히 차단하여 센스증폭기들의 증폭속도를 충분히 향상시킬 수 있는 반도체 메모리장치가 개시된다. 본 발명에 따른 반도체 메모리장치는 메모리셀 어레이 블록, 비트라인 쌍, 센스증폭기, 분리 트랜지스터 쌍, 제1스위치, 제2스위치, 제어신호 발생회로, 및 분리 제어회로를 구비한다. 비트라인 쌍은 메모리셀 어레이 블록에 접속되고, 센스증폭기는 비트라인 쌍 사이의 전압차를 감지하여 증폭한다. 분리 트랜지스터 쌍은 분리 제어신호에 응답하여 비트라인 쌍과 센스증폭기의 입력 쌍을 연결하거나 분리시킨다. 제1스위치는 센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 센스증폭기의 전원전압 노드로 전달하고, 제2스위치는 제어신호의 활성화에 응답하여 분리 제어신호를 센스증폭기의 전원전압 노드로 전달한다. 특히 제어신호 발생회로는 제어신호를 발생하며 센스증폭기의 동작구간 내의 소정의 제1구간동안 제어신호를 활성화시키고, 분리 제어회로는 분리 제어신호를 발생하며 제어신호가 활성화된 구간 내의 소정의 제2구간동안 분리 제어신호 전송라인을 플로우팅시킨다.

Description

비트라인 쌍들의 부하를 차단하는 회로를 구비하는 반도체 메모리장치{Semiconductor memory device including circuit for blocking load of bitline pair}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 센스증폭기들의 동작초기에 비트라인 쌍들의 부하를 차단하는 회로를 구비하는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치는 대용량화, 고속화, 저전력 소비화를 위해 끊임없이 발전되어 왔다. 특히 디램에서는 저전력 소비화를 위해, 이웃하는 두 개의 메모리셀 어레이 블록들에 의해 공유되는 공유 비트라인 센스증폭기(Shared bitline sense amplier)가 사용되고 또한 공유 비트라인 센스증폭기의 전원전압으로서 메모리셀 어레이 전원전압이 사용된다. 메모리셀 어레이 전원전압은 외부에서 인가되는 외부 전원전압이 내부에서 강하된 전압이다.
도 1은 종래의 디램을 나타내는 도면이고, 도 2는 도 1에 도시된 종래의 디램에서 센스증폭기의 동작을 나타내는 파형도이다.
도 1을 참조하면, 비트라인 센스증폭기들(S1 내지 S4)은 이웃하는 두 개의 메모리셀 어레이 블록들(11,13)에 의해 공유된다. 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)은 초기에 등화회로들(E1 내지 E4)에 의해 Vbl 레벨로 등화되고, 제2메모리셀 어레이 블록(13)에 접속된 비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj)은 초기에 등화회로들(E5 내지 E8)에 의해 Vbl 레벨로 등화된다.
다음에 도 2에 도시된 바와 같이 초기에 제1분리 제어신호(PISOi)와 제2분리 제어신호(PISOj)는 외부 전원전압(Vdd) 레벨이 된다. 이후 예컨대 제1분리 제어신호(PISOi)가 승압전압(Vpp) 레벨이 되고 제2분리 제어신호(PISOj)가 접지전압(Vss) 레벨이 되면, 제1분리 트랜지스터 쌍들(T1 내지 T8)이 턴온되고 제2분리 트랜지스터 쌍들(T9 내지 T16)은 턴오프된다. 즉 제1메모리셀 어레이 블록(11)이 선택되고 제2메모리셀 어레이 블록(13)은 선택되지 않는다.
이후 제1메모리셀 어레이 블록(11)의 메모리셀의 워드라인(WL)이 승압전압(Vpp) 레벨이 되고 또한 센스증폭기 제어신호(LAPG)가 논리"로우"레벨, 센스증폭기 제어신호의 반전신호(LANG)가 논리"하이"레벨이 되면 센스증폭기들(S1 내지 S4)이 동작하기 시작한다. 즉 제1스위치(SW1)가 턴온되어 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)에 공급되고, 제2스위치(SW2)가 턴온되어 접지전압(VSS)이 센스증폭기들(S1 내지 S4)의 접지전압 노드(LAB)에 공급된다. 그러면 센스증폭기들(S1 내지 S4)은 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 데이터를 감지증폭한다.
그런데 도 2에 도시된 방식에서는 센스증폭기들(S1 내지 S4)의 동작초기에 거의 Vpp레벨을 갖는 PISOi에 의해 제1분리 트랜지스터 쌍들(T1 내지 T8)이 미리 턴온됨으로 인하여 선택된 메모리셀 어레이 블록, 즉 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 부하가 커지게 된다. 이로 인하여 센스증폭기들(S1 내지 S4)의 동작특성이 저하되고 증폭속도가 느려지게된다.
도 3은 도 1에 도시된 종래의 디램에서 센스증폭기의 다른 방식의 동작을 나타내는 파형도이다. 도 3에 도시된 방식은 도 2에 도시된 방식의 단점을 개선하기 위한 것이다.
도 3에 도시된 방식에서는 초기에 제1분리 제어신호(PISOi)와 제2분리 제어신호(PISOj)가 외부 전원전압(Vdd) 레벨이 된 다음 센스증폭기들(S1 내지 S4)의 동작초기에 제1분리 제어신호(PISOi)는 외부 전원전압(Vdd) 레벨을 유지하고 제2분리 제어신호(PISOj)는 접지전압(Vss) 레벨이 된다. 센스증폭기들(S1 내지 S4)의 동작중기부터 제1분리 제어신호(PISOi)가 승압전압(Vpp) 레벨이 된다.
따라서 도 3에 도시된 방식에서는 센스증폭기들(S1 내지 S4)의 동작초기에는 Vdd레벨을 갖는 PISOi에 의해 제1분리 트랜지스터 쌍들(T1 내지 T8)이 약하게 턴오프되므로 선택된 메모리셀 어레이 블록, 즉 제1메모리셀 어레이 블록(11)에 접속된 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 부하가 다소 감소된다. 이에 따라 센스증폭기들(S1 내지 S4)의 증폭속도가 도 2에 도시된 방식에 비하여 다소 향상된다.
그러나 센스증폭기들(S1 내지 S4)의 동작초기에 제1분리 트랜지스터 쌍들(T1 내지 T8)이 완전히 턴오프되지 못함으로 인하여 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 부하가 충분히 차단되지는 못한다. 따라서 센스증폭기들(S1 내지 S4)의 증폭속도가 충분히 향상되지는 못하는 단점이 있다.
본 발명이 이루고자하는 기술적 과제는, 센스증폭기들의 동작초기에 비트라인 쌍들의 부하를 충분히 차단하여 센스증폭기들의 증폭속도를 충분히 향상시킬 수 있는 반도체 메모리장치를 제공하는 데 있다.
도 1은 종래의 디램을 나타내는 도면이다.
도 2는 도 1에 도시된 종래의 디램에서 센스증폭기의 동작을 나타내는 파형도이다.
도 3은 도 1에 도시된 종래의 디램에서 센스증폭기의 다른 방식의 동작을 나타내는 파형도이다.
도 4는 본 발명의 제1실시예에 따른 디램을 나타내는 도면이다.
도 5는 도 4에 도시된 제어신호 발생회로의 동작 타이밍도를 나타낸다.
도 6은 도 4에 도시된 분리 제어회로의 동작 타이밍도를 나타낸다.
도 7은 도 4의 본 발명의 제1실시예에 따른 디램에서 센스증폭기의 동작을 나타내는 파형도이다.
도 8은 본 발명의 제2실시예에 따른 디램을 나타내는 도면이다.
도 9는 도 8에 도시된 제어신호 발생회로의 동작 타이밍도를 나타낸다.
도 10은 본 발명의 제3실시예에 따른 디램을 나타내는 도면이다.
도 11은 도 10에 도시된 제어신호 발생회로의 동작 타이밍도를 나타낸다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 메모리장치는, 메모리셀 어레이 블록, 비트라인 쌍, 센스증폭기, 분리 트랜지스터 쌍, 제1스위치, 제2스위치, 제어신호 발생회로, 및 분리 제어회로를 구비하는 것을 특징으로 한다.
상기 비트라인 쌍은 상기 메모리셀 어레이 블록에 접속되고, 상기 센스증폭기는 상기 비트라인 쌍 사이의 전압차를 감지하여 증폭한다. 상기 분리 트랜지스터 쌍은 분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시킨다. 상기 제1스위치는 센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하고, 상기 제2스위치는 제어신호의 활성화에 응답하여 상기 분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달한다.
특히 상기 제어신호 발생회로는 상기 제어신호를 발생하며 상기 센스증폭기의 동작구간 내의 소정의 제1구간동안 상기 제어신호를 활성화시키고, 상기 분리 제어회로는 상기 분리 제어신호를 발생하며 상기 제어신호가 활성화된 구간 내의 소정의 제2구간동안 상기 분리 제어신호 전송라인을 플로우팅시킨다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 메모리장치는, 제1 및 제2메모리셀 어레이 블록들, 제1 및 제2비트라인 쌍들, 제1 및 제2등화부들, 센스증폭기, 제1 및 제2분리 트랜지스터 쌍들, 제1 내지 제3스위치들, 제어신호 발생회로, 및 분리 제어회로를 구비하는 것을 특징으로 한다.
상기 제1비트라인 쌍은 상기 제1메모리셀 어레이 블록에 접속되고, 상기 제2비트라인 쌍은 상기 제2메모리셀 어레이 블록에 접속된다. 상기 제1등화부는 제1등화신호에 응답하여 상기 제1비트라인 쌍을 등화시키고, 상기 제2등화부는 제2등화신호에 응답하여 상기 제2비트라인 쌍을 등화시킨다. 상기 센스증폭기는 상기 제1비트라인 쌍 또는 상기 제2비트라인 쌍 사이의 전압차를 감지하여 증폭한다. 상기 제1분리 트랜지스터 쌍은 제1분리 제어신호에 응답하여 상기 제1비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키고, 상기 제2분리 트랜지스터 쌍은 제2분리 제어신호에 응답하여 상기 제2비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시킨다.
상기 제1스위치는 센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달한다. 상기 제2스위치는 제1제어신호의 활성화에 응답하여 상기 제1분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하고, 상기 제3스위치는 제2제어신호의 활성화에 응답하여 상기 제2분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달한다.
특히 상기 제어신호 발생회로는 상기 제1제어신호 및 제2제어신호를 발생하며 상기 센스증폭기의 동작구간 내의 소정의 제1구간동안 상기 제1제어신호 또는 상기 제2제어신호를 활성화시킨다. 상기 분리 제어회로는 상기 제1분리 제어신호및 제2분리 제어신호를 발생하며, 상기 제1제어신호가 활성화되는 구간 내의 소정의 제2구간동안에 상기 제1분리 제어신호 전송라인을 플로우팅시키거나 또는 상기 제2제어신호가 활성화되는 구간 내의 소정의 제2구간동안에 상기 제2분리 제어신호 전송라인을 플로우팅시킨다.
바람직한 일실시예에 따르면 상기 제어신호 발생회로는, 상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제2등화신호에 응답하여 상기 제1제어신호를 발생하며 상기 센스증폭기의 동작구간 내의 상기 제1구간동안 상기 제1제어신호를 활성화시키는 제1제어신호 발생회로, 및 상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제1등화신호에 응답하여 상기 제2제어신호를 발생하며 상기 제1구간동안 상기 제2제어신호를 활성화시키는 제2제어신호 발생회로를 구비한다.
바람직하기로는 상기 분리 제어회로는 제1분리 제어신호 발생회로와 제2분리 제어신호 발생회로를 구비한다. 상기 제1분리 제어신호 발생회로는 상기 제1분리 제어신호를 발생하며 상기 제1제어신호가 활성화되는 구간 내의 상기 제2구간동안에 상기 제1분리 제어신호 전송라인을 플로우팅시킨다. 상기 제2분리 제어신호 발생회로는 상기 제2분리 제어신호를 발생하며 상기 제2제어신호가 활성화되는 구간 내의 상기 제2구간동안에 상기 제2분리 제어신호 전송라인을 플로우팅시킨다.
바람직한 다른 실시예에 따르면 상기 제어신호 발생회로는, 상기 제2구간에 해당하는 펄스를 갖는 소정의 펄스신호 및 소정의 제1신호에 응답하여 상기 제1제어신호를 발생하며 상기 펄스 구간동안 상기 제1제어신호를 활성화시키는 제1제어신호 발생회로, 및 상기 펄스신호 및 소정의 제2신호에 응답하여 상기 제2제어신호를 발생하며 상기 펄스 구간동안 상기 제2제어신호를 활성화시키는 제2제어신호 발생회로를 구비한다.
상기 제2스위치 및 제3스위치는 엔모스 트랜지스터 또는 피모스 트랜지스터로 구성되는 것이 바람직하다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 제1실시예에 따른 디램을 나타내는 도면이다. 여기에서는 설명을 용이하게 하기 위하여 두 개의 메모리셀 어레이 블록과 이에 관련된 회로들만이 도시된다.
도 4를 참조하면, 본 발명의 제1실시예에 따른 디램은 제1메모리셀 어레이 블록(41), 제1메모리셀 어레이 블록(41)에 접속되는 제1비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi), 및 제1등화신호(PEQi)에 응답하여 제1비트라인 쌍들을 등화시키는 제1등화회로들(E1 내지 E4)을 구비한다. 또한 본 발명의 제1실시예에 따른 디램은 제2메모리셀 어레이 블록(43), 제2메모리셀 어레이 블록(43)에 접속되는 제2비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj), 및 제2등화신호(PEQj)에 응답하여 제2비트라인 쌍들을 등화시키는 제2등화회로들(E5 내지 E8)을 구비한다.
또한 본 발명의 제1실시예에 따른 디램은 제1분리 트랜지스터 쌍들(T1 내지 T8), 제2분리 트랜지스터 쌍들(T9 내지 T16), 공유 센스증폭기들(S1 내지 S4), 제1스위치(SW1), 및 제2스위치(SW2)를 구비한다.
제1분리 트랜지스터 쌍들(T1 내지 T8)은 제1분리 제어신호(PISOi)에 응답하여 제1비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)과 공유 센스증폭기들(S1 내지 S4)의 입력 쌍들을 연결하거나 분리시킨다. 제2분리 트랜지스터 쌍들(T9 내지 T16)은 제2분리 제어신호(PISOj)에 응답하여 제2비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj)과 공유 센스증폭기들(S1 내지 S4)의 입력 쌍들을 연결하거나 분리시킨다. 분리 트랜지스터 쌍들(T1 내지 T16)은 엔모스 트랜지스터로 구성된다.
제1스위치(SW1)는 피모스 트랜지스터로 구성되고 센스증폭기 제어신호(LAPG)에 응답하여 메모리셀 어레이 전원전압(Varray)을 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달한다. 제2스위치(SW2)는 엔모스 트랜지스터로 구성되고 센스증폭기 제어신호(LAPG)의 반전신호(LANG)에 응답하여 접지전압(VSS)을 센스증폭기들(S1 내지 S4)의 접지전압 노드(LAB)로 전달한다. 메모리셀 어레이 전원전압(Varray)은 외부에서 인가되는 외부 전원전압(Vdd)이 전압강하된 전압이다.
공유 센스증폭기들(S1 내지 S4)은 각각의 제1비트라인 쌍 또는 각각의 제2비트라인 쌍 사이의 전압차를 감지하여 증폭한다. 예컨대 제1분리 제어신호(PISOi)가 접지전압(Vss) 레벨이 되고 제2분리 제어신호(PISOj)가 외부 전원전압(Vdd)의 레벨보다 높은 승압전압(Vpp) 레벨이 되는 경우, 제1분리 트랜지스터 쌍들(T1 내지 T8)은 턴오프되고 제2분리 트랜지스터 쌍들(T9 내지 T16)은 턴온된다. 이에 따라 제1비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)과 공유 센스증폭기들(S1 내지 S4)의 입력 쌍들은 분리되고, 제2비트라인 쌍들(BL0j/BL0Bj 내지 BL3j/BL3Bj)과 공유 센스증폭기들(S1 내지 S4)의 입력 쌍들은 연결된다. 따라서 공유 센스증폭기들(S1 내지 S4)은 각각의 제2비트라인 쌍(BL0j/BL0Bj 내지 BL3j/BL3Bj) 사이의 전압차를 감지하여 증폭한다.
이상에서 설명한 구성요소들은 일반적인 종래의 디램의 구성요소들과 동일하며 당업계에서 통상의 지식을 가진자들에게 널리 알려진 사항들이다. 또한 등화회로들(E1 내지 E8)과 센스증폭기들(S1 내지 S4)의 구성 및 동작도 당업계에서 통상의 지식을 가진자들에게 널리 알려진 사항들이므로 여기에서 상세한 설명은 생략된다.
특히 본 발명의 제1실시예에 따른 디램은, 센스증폭기들(S1 내지 S4)의 동작초기에 비트라인 쌍들의 부하를 충분히 차단하여 센스증폭기들(S1 내지 S4)의 증폭속도를 향상시키기 위하여, 제3스위치(SW3), 제4스위치(SW4), 제어신호 발생회로(47A), 및 분리 제어회로(45)를 더 구비한다. 제1실시예에 따른 디램에서는 제3스위치(SW3), 제4스위치(SW4), 및 제어신호 발생회로(47A)가 메모리셀 어레이 블록들 사이에 위치하는 컨졍션(Conjunction) 영역에 배치된다. 분리 제어회로(45)는 주변회로 영역에 배치된다.
제3스위치(SW3)는 제1제어신호(CNT1)의 활성화에 응답하여 제1분리제어신호(PISOi)를 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달한다. 제4스위치(SW4)는 제2제어신호(CNT2)의 활성화에 응답하여 제2분리 제어신호(PISOj)를 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달한다. 여기에서 제3스위치(SW3) 및 제4스위치(SW4)는 엔모스 트랜지스터로 구성된다.
제어신호 발생회로(47A)는 제1제어신호(CNT1) 및 제2제어신호(CNT2)를 발생하며 센스증폭기들(S1 내지 S4)의 동작구간 내의 소정의 제1구간동안 제1제어신호(CNT1) 또는 제2제어신호(CNT2)를 활성화시킨다. 제1구간은 도 5에 도시된 타이밍도에서 CNT1의 논리"하이" 구간에 해당한다.
분리 제어회로(45)는 제1분리 제어신호(PISOi) 및 제2분리 제어신호(PISOj)를 발생한다. 특히 분리 제어회로(45)는 제1제어신호(CNT1)가 활성화되는 제1구간 동안에는 센스증폭기들(S1 내지 S4)의 동작 초기, 즉 상기 제1구간 내의 소정의 제2구간동안 펄스신호(PS)에 의해 제1분리 제어신호(PISOi)를 전송하는 전송라인을 플로우팅시킨다. 즉 펄스신호(PS)의 펄스구간(제2구간) 동안 제1분리 제어신호(PISOi)를 전송하는 전송라인을 플로우팅시킴으로써 전하가 보충되지 않게 된다.
또한 분리 제어회로(45)는 제2제어신호(CNT2)가 활성화되는 제1구간 동안에는 센스증폭기들(S1 내지 S4)의 동작 초기, 즉 상기 제1구간 내의 소정의 제2구간동안 펄스신호(PS)에 의해 제2분리 제어신호(PISOj)를 전송하는 전송라인을 플로우팅시킨다. 즉 펄스신호(PS)의 펄스구간(제2구간) 동안 제2분리 제어신호(PISOj)를 전송하는 전송라인을 플로우팅시킴으로써 전하가 보충되지 않게 된다.
제2구간은 도 6에 도시된 타이밍도에서 펄스신호(PS)의 논리"하이" 펄스 구간에 해당한다.
그러므로 센스증폭기들(S1 내지 S4)의 동작 초기에 제1분리 제어신호(PISOi) 전송라인이 플로우팅되는 구간 동안 제1분리 제어신호(PISOi) 전송라인의 전하가 제3스위치(SW3) 및 센스증폭기들(S1 내지 S4)을 통해 빠르게 방전된다. 또한 센스증폭기들(S1 내지 S4)의 동작 초기에 제2분리 제어신호(PISOj) 전송라인이 플로우팅되는 구간 동안 제2분리 제어신호(PISOj) 전송라인의 전하가 제4스위치(SW4) 및 센스증폭기들(S1 내지 S4)을 통해 빠르게 방전된다.
따라서 본 발명의 제1실시예에 따른 반도체 메모리장치에서는, 도 7에 도시된 바와 같이 센스증폭기들(S1 내지 S4)의 동작초기에 PISOi(또는 PISOj)의 레벨이 외부 전원전압(Vdd)의 레벨보다 충분히 낮아지게 된다. 이에 따라 제1분리 트랜지스터 쌍들(T1 내지 T8)이 완전히 턴오프되므로 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 부하가 충분히 차단되며, 결국 센스증폭기들(S1 내지 S4)의 증폭속도가 충분히 향상된다.
제어신호 발생회로(47A)는 제1제어신호(CNT1)를 발생하는 제1제어신호 발생회로(61)와 제2제어신호(CNT2)를 발생하는 제2제어신호 발생회로(63)를 포함한다. 제1제어신호 발생회로(61)는 센스증폭기 제어신호(LAPG), 센스증폭기 제어신호의 반전신호(LANG), 및 제2등화신호(PEQj)에 응답하여 제1제어신호(CNT1)를 발생한다. 제2제어신호 발생회로(63)는 센스증폭기 제어신호(LAPG), 센스증폭기 제어신호의 반전신호(LANG), 및 제1등화신호(PEQi)에 응답하여 제2제어신호(CNT2)를 발생한다.
제1제어신호 발생회로(61)는 피모스 트랜지스터(P1), 엔모스 트랜지스터(N1), 및 엔모스 트랜지스터(N2)를 포함하여 구성된다. 피모스 트랜지스터(P1)는 소오스 및 드레인중 하나에 제2등화신호(PEQj)가 인가되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나가 제1제어신호(CNT1)가 출력되는 출력노드에 연결된다. 엔모스 트랜지스터(N1)는 소오스 및 드레인중 하나에 제2등화신호(PEQj)가 인가되고 게이트에 센스증폭기 제어신호의 반전신호(LANG)가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결된다. 엔모스 트랜지스터(N2)는 소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나에 접지전압(Vss)이 인가된다.
제2제어신호 발생회로(63)는, 피모스 트랜지스터(P2), 엔모스 트랜지스터(N3), 엔모스 트랜지스터(N4)를 포함하여 구성된다. 피모스 트랜지스터(P2)는 소오스 및 드레인중 하나에 제1등화신호(PEQi)가 인가되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나가 제2제어신호(CNT2)가 출력되는 출력노드에 연결된다. 엔모스 트랜지스터(N3)는 소오스 및 드레인중 하나에 제1등화신호(PEQi)가 인가되고 게이트에 센스증폭기 제어신호의 반전신호(LANG)가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결된다. 엔모스 트랜지스터(N4)는 소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 센스증폭기 제어신호(LAPG)가 인가되며 소오스 및 드레인중 다른 하나에 접지전압(Vss)이 인가된다.
분리 제어회로(45)는 제1분리 제어신호 발생회로(51)와 제2분리 제어신호 발생회로(53)을 포함한다. 제1분리 제어신호 발생회로(51)는 제어신호들(BLEQj,BLSiDP)과 펄스신호(PS)에 응답하여 제1분리 제어신호(PISOi)를 발생하며, 펄스신호(PS)의 펄스구간 동안 제1분리 제어신호(PISOi)를 전송하는 전송라인을 플로우팅시킨다. 제2분리 제어신호 발생회로(53)는 제어신호들(BLEQi,BLSjDP)과 펄스신호(PS)에 응답하여 제2분리 제어신호(PISOj)를 발생하며, 펄스신호(PS)의 펄스구간 동안 제2분리 제어신호(PISOj)를 전송하는 전송라인을 플로우팅시킨다.
제1분리 제어신호 발생회로(51)는 피모스 트랜지스터들(P3,P4,P5)과 엔모스 트랜지스터들(N5,N6,N7)을 포함하여 구성된다. 피모스 트랜지스터(P3)는 제1분리 제어신호(PISOi)가 출력되는 출력노드와 외부 전원전압(Vdd)보다 높은 승압전압(Vpp) 사이에 연결되고 피모스 트랜지스터(P3)의 게이트에는 소정의 신호(BLSiDP)가 인가된다. 엔모스 트랜지스터(N5), 피모스 트랜지스터(P4), 피모스 트랜지스터(P5)는 상기 출력노드와 외부 전원전압(Vdd) 사이에 직렬로 연결되고, 엔모스 트랜지스터(N6)와 엔모스 트랜지스터(N7)는 상기 출력노드와 접지전압(Vss) 사이에 직렬로 연결된다. 엔모스 트랜지스터(N5)와 엔모스 트랜지스터(N7)의 게이트들에는 소정의 신호(BLSiDP)가 인가되고, 피모스 트랜지스터(P4)의 게이트에는 상기 제2구간에 해당하는 펄스를 갖는 소정의 펄스신호(PS)가 인가되며, 피모스 트랜지스터(P5)와 엔모스 트랜지스터(N6)의 게이트들에는 소정의 신호(BLEQj)가 인가된다.
제2분리 제어신호 발생회로(53)는 피모스 트랜지스터들(P6,P7,P8)과 엔모스 트랜지스터들(N8,N9,N10)을 포함하여 구성된다. 피모스 트랜지스터(P6)는 제2분리 제어신호(PISOj)가 출력되는 출력노드와 외부 전원전압(Vdd)보다 높은 승압전압(Vpp) 사이에 연결되고 피모스 트랜지스터(P6)의 게이트에는 소정의 신호(BLSjDP)가 인가된다. 엔모스 트랜지스터(N8), 피모스 트랜지스터(P7), 피모스 트랜지스터(P8)는 상기 출력노드와 외부 전원전압(Vdd) 사이에 직렬로 연결되고, 엔모스 트랜지스터(N9)와 엔모스 트랜지스터(N10)는 상기 출력노드와 접지전압(Vss) 사이에 직렬로 연결된다. 엔모스 트랜지스터(N8)와 엔모스 트랜지스터(N10)의 게이트들에는 소정의 신호(BLSjDP)가 인가되고, 피모스 트랜지스터(P7)의 게이트에는 상기 제2구간에 해당하는 펄스를 갖는 소정의 펄스신호(PS)가 인가되며, 피모스 트랜지스터(P8)와 엔모스 트랜지스터(N9)의 게이트들에는 소정의 신호(BLEQi)가 인가된다.
도 5는 도 4에 도시된 제어신호 발생회로(47A)의 동작 타이밍도를 나타내고, 도 6은 도 4에 도시된 분리 제어회로(45)의 동작 타이밍도를 나타내며, 도 7은 도 4의 본 발명의 제1실시예에 따른 디램에서 센스증폭기(S1 내지 S4)의 동작을 나타내는 파형도이다. 이하 도 5 내지 도 7을 참조하여 제어신호 발생회로(47A), 분리 제어회로(45), 및 센스증폭기(S1 내지 S4)의 동작이 좀더 설명된다.
도 5에 도시된 바와 같이 프리차지(Precharge) 상태에서는 제1등화신호(PEQi)와 제2등화신호(PEQj)가 논리"하이"가 되고 센스증폭기 제어신호(LAPG)는 논리"하이"가 되며 센스증폭기 제어신호의 반전신호(LANG)는 논리"로우"가 된다. 이에 따라 제어신호 발생회로(47A)에서 피모스 트랜지스터(P1), 피모스 트랜지스터(P2), 엔모스 트랜지스터(N1), 및 엔모스 트랜지스터(N3)는 턴오프되고, 엔모스 트랜지스터(N2)와 엔모스 트랜지스터(N4)는 턴온된다. 따라서 제1제어신호(CNT1)와 제2제어신호(CNT2)는 모두 논리"로우"가 된다.
그 결과 도 4에 도시된 제3스위치(SW3)와 제4스위치(SW4)는 턴오프되고 또한 센스증폭기 제어신호(LAPG)는 논리"하이"이고 센스증폭기 제어신호의 반전신호(LANG)는 논리"로우"이므로 제1스위치(SW1)와 제2스위치(SW2)도 턴오프되므로, 도 4에 도시된 센스증폭기들(S1 내지 S4)은 동작되지 않는다.
다음에 예컨대 도 5에 도시된 바와 같이 제2등화신호(PEQj)는 논리"하이"가 유지되고 제1등화신호(PEQi)가 논리"로우"가 되고 센스증폭기 제어신호(LAPG)는 논리"로우"가 되며 센스증폭기 제어신호의 반전신호(LANG)는 논리"하이"가 되면, 피모스 트랜지스터(P1), 피모스 트랜지스터(P2), 엔모스 트랜지스터(N1), 및 엔모스 트랜지스터(N3)는 턴온되고, 엔모스 트랜지스터(N2)와 엔모스 트랜지스터(N4)는 턴오프된다. 이에 따라 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)을 통해 제2등화신호(PEQj)의 논리"하이" 값이 전달되어 제1제어신호(CNT1)가 논리"하이"가 된다. 또한 피모스 트랜지스터(P2)와 엔모스 트랜지스터(N3)을 통해 제1등화신호(PEQi)의 논리"로우" 값이 전달되어 제2제어신호(CNT2)는 논리"로우"가 된다.
그 결과 도 4에 도시된 제3스위치(SW3)가 턴온되고 제4스위치(SW4)는 턴오프된다. 이때 센스증폭기 제어신호(LAPG)는 논리"로우"이고 센스증폭기 제어신호의반전신호(LANG)는 논리"하이"이므로 제1스위치(SW1)와 제2스위치(SW2)는 턴온된다. 따라서 제3스위치(SW3)를 통해 제1분리 제어신호(PISOi)가 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달되고 제1스위치(SW1)를 통해 메모리셀 어레이 전원전압(Varray)이 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달되며 제2스위치(SW2)를 통해 접지전압(Vss)이 센스증폭기들(S1 내지 S4)의 접지전압 노드(LAB)로 전달되어 센스증폭기들(S1 내지 S4)이 동작하기 시작한다.
제2등화신호(PEQj)가 논리"로우"가 되고 제1등화신호(PEQi)가 논리"하이"가 되는 경우에는 제1제어신호(CNT1)가 논리"로우"가 되고 제2제어신호(CNT2)는 논리"하이"가 된다. 그 결과 도 4에 도시된 제3스위치(SW3)가 턴오프되고 제4스위치(SW4)는 턴온된다. 따라서 제4스위치(SW4)를 통해 제2분리 제어신호(PISOj)가 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 전달된다.
한편 분리 제어회로(45)에서는 예컨대 초기에 BLEQj는 논리"로우", BLSiDP는 논리"하이", PS는 논리"로우", BLEQi는 논리"로우", BLSjDP는 논리"하이"가 된다. 이에 따라 제1분리 제어신호 발생회로(51)에서는 P3와 N6는 턴오프되고 P4, P5, N5, 및 N7은 턴온되어 PISOi가 Vdd 레벨이 된다. 또한 제2분리 제어신호 발생회로(53)에서는 P6와 N9는 턴오프되고 P7, P8, N8, 및 N10은 턴온되어 PISOj도 Vdd 레벨이 된다.
다음에 BLEQj는 논리"로우"를 유지하고 BLSiDP와 BLSjDP는 논리"하이"를 유지하고 PS가 논리"하이"가 되며 BLEQi가 논리"하이"가 되면, 제1분리 제어신호 발생회로(51)에서는 P5, N5, 및 N7은 턴온되더라도 P3, P4, N6는 턴오프되므로 PISOi를 전송하는 전송라인이 플로우팅된다. 즉 PS의 논리"하이" 펄스 구간동안 PISOi 전송라인이 플로우팅된다. 제2분리 제어신호 발생회로(53)에서는 N9와 N10이 턴온되므로 PISOj가 접지전압(Vss) 레벨이 된다.
이에 따라 PISOi 전송라인이 플로우팅되는 구간 동안에는 PISOi 전송라인으로 전하가 보충되지 않게 된다. 따라서 상술한 바와 같이 PISOi 전송라인이 플로우팅되는 구간 동안에는 PISOi 전송라인의 전하가 턴온된 제3스위치(SW3) 및 센스증폭기들(S1 내지 S4)을 통해 빠르게 방전되며 PISOi의 전압레벨이 외부 전원전압(Vdd)의 레벨보다 충분히 낮아지게 된다(도 7에서 a부분). 도 7에 센스증폭기들(S1 내지 S4)의 동작시 PISOi와 PISOj의 전압레벨의 변화가 도시되어 있다.
다음에 도 6에 도시된 바와 같이 BLEQj는 논리"로우"를 유지하고 BLSjDP와 BLEQi는 논리"하이"를 유지하며 BLSiDP는 논리"로우", PS가 논리"로우"가 되면, P3가 턴온되어 PISOi는 승압전압(Vpp) 레벨이 된다. PISOj는 접지전압(Vss) 레벨이 유지된다.
따라서 본 발명의 제1실시예에 따른 반도체 메모리장치에서는, 센스증폭기들(S1 내지 S4)의 동작초기에 외부 전원전압(Vdd)의 레벨보다 충분히 낮아진 PISOi에 의해 제1분리 트랜지스터 쌍들(T1 내지 T8)이 완전히 턴오프된다. 이에 따라 센스증폭기들(S1 내지 S4)의 동작초기에 비트라인 쌍들(BL0i/BL0Bi 내지 BL3i/BL3Bi)의 부하가 충분히 차단되며, 결국 센스증폭기들(S1 내지 S4)의 증폭속도가 충분히 향상되는 장점이 있다.
PISOi(또는 PISOj)의 전하가 센스증폭기들(S1 내지 S4)의 전원전압 노드(LA)로 방전되는 범위는 비트라인(BL)의 레벨이 Vdd-Vthn이 될 때 까지이며 이 레벨이 초과될 경우에는 자동으로 엔모스 트랜지스터들(SW3,SW4)이 턴오프된다. 여기에서 Vthn은 엔모스 트랜지스터들(SW3,SW4)의 문턱전압을 나타낸다.
도 8은 본 발명의 제2실시예에 따른 디램을 나타내는 도면이다.
도 8을 참조하면, 본 발명의 제2실시예에 따른 디램은 제1실시예에 따른 디램과 달리 제3스위치(SW3)와 제4스위치(SW4)가 주변회로 영역에 배치되고 제어신호 발생회로(47B)도 주변회로 영역에 배치된다. 또한 제어신호 발생회로(47B)의 구성이 제1실시예의 제어신호 발생회로(47A)의 구성과 다르다. 나머지 구성요소들은 제1실시예의 것들과 동일하다.
제3스위치(SW3)와 제4스위치(SW4)는 엔모스 트랜지스터로 구성된다. 제어신호 발생회로(47B)는 펄스신호(PS)와 신호(BLEQj)에 응답하여 제1제어신호(CNT1)를 발생하는 제1제어신호 발생회로(71), 및 펄스신호(PS)와 신호(BLEQi)에 응답하여 제2제어신호(CNT2)를 발생하는 제2제어신호 발생회로(73)을 포함한다.
제1제어신호 발생회로(71)는 신호(BLEQj)를 반전시키는 인버터(I2), 및 인버터(I2)의 출력신호와 펄스신호(PS)를 논리곱하여 그 결과를 제1제어신호(CNT1)로서 제공하는 앤드게이트(AND2)를 포함하여 구성된다. 제2제어신호 발생회로(73)는 신호(BLEQi)를 반전시키는 인버터(I1), 및 인버터(I1)의 출력신호와 펄스신호(PS)를 논리곱하여 그 결과를 제2제어신호(CNT2)로서 제공하는 앤드게이트(AND1)를 포함하여 구성된다.
도 9는 도 8에 도시된 제어신호 발생회로(47B)의 동작 타이밍도를 나타낸다.
도 9를 참조하면, 초기에 BLEQj가 논리"로우", PS가 논리"로우", BLEQi는 논리"로우"이면 CNT1과 CNT2는 모두 논리"로우"가 된다. 다음에 BLEQj는 논리"로우"를 유지하고 PS가 논리"하이"가 되며 BLEQi가 논리"하이"가 되면, CNT1은 논리"하이"가 되고 CNT2는 논리"로우"가 된다. 즉 CNT1은 펄스신호(PS)와 동일한 신호가 되고 CNT1의 논리"하이" 펄스 구간은 PISOi 전송라인이 플로우팅되는 구간과 동일하다.
따라서 본 발명의 제2실시예에 따른 반도체 메모리장치에서는 PISOi 전송라인이 플로우팅되는 구간동안에만 즉 CNT1의 논리"하이" 펄스 구간동안에만 제3스위치(SW3)가 턴온된다. 제2실시예에 따른 반도체 메모리장치의 기본적인 동작은 제1실시예에 따른 반도체 메모리장치의 동작과 동일하므로 여기에서 상세한 동작 설명은 생략된다.
도 10은 본 발명의 제3실시예에 따른 디램을 나타내는 도면이다.
도 10을 참조하면, 본 발명의 제3실시예에 따른 디램에서는 제3스위치(SW3)와 제4스위치(SW4)가 피모스 트랜지스터로 구성되고 이에 따라 제어신호 발생회로(47C)의 구성이 제2실시예의 제어신호 발생회로(47B)의 구성과 다르다. 제3스위치(SW3), 제4스위치(SW4), 및 제어신호 발생회로(47C)는 주변회로 영역에 배치된다. 나머지 구성요소들은 제1실시예 및 제2실시예의 것들과 동일하다.
제어신호 발생회로(47C)는 펄스신호(PS)와 신호(BLEQj)에 응답하여 제1제어신호(CNT1)를 발생하는 제1제어신호 발생회로(81), 및 펄스신호(PS)와 신호(BLEQi)에 응답하여 제2제어신호(CNT2)를 발생하는 제2제어신호 발생회로(83)을 포함한다.
제1제어신호 발생회로(81)는 신호(BLEQj)를 반전시키는 인버터(I4), 및 인버터(I4)의 출력신호와 펄스신호(PS)를 논리곱하고 그 결과를 반전시켜 제1제어신호(CNT1)로서 제공하는 낸드게이트(ND2)를 포함하여 구성된다. 제2제어신호 발생회로(83)는 신호(BLEQi)를 반전시키는 인버터(I3), 및 인버터(I3)의 출력신호와 펄스신호(PS)를 논리곱하여 그 결과를 반전시켜 제2제어신호(CNT2)로서 제공하는 낸드게이트(ND1)를 포함하여 구성된다.
도 11은 도 10에 도시된 제어신호 발생회로(47C)의 동작 타이밍도를 나타낸다.
도 11을 참조하면, 초기에 BLEQj가 논리"로우", PS가 논리"로우", BLEQi는 논리"로우"이면 CNT1과 CNT2는 모두 논리"하이"가 된다. 다음에 BLEQj는 논리"로우"를 유지하고 PS가 논리"하이"가 되며 BLEQi가 논리"하이"가 되면, CNT1은 논리"로우"가 되고 CNT2는 논리"하이"가 된다. 즉 CNT1은 펄스신호(PS)의 반전신호가 되고 CNT1의 논리"로우" 펄스 구간은 PISOi 전송라인이 플로우팅되는 구간과 동일하다.
따라서 본 발명의 제3실시예에 따른 반도체 메모리장치에서는 PISOi 전송라인이 플로우팅되는 구간동안에만 즉 CNT1의 논리"로우" 펄스 구간동안에만 제3스위치(SW3)가 턴온된다. 제3실시예에 따른 반도체 메모리장치의 기본적인 동작은 제1실시예에 따른 반도체 메모리장치의 동작과 동일하므로 여기에서 상세한 동작 설명은 생략된다.
이상에서 도면과 명세서에서 최적 실시예들이 개시되었다. 또한 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리장치에서는 센스증폭기들의 동작초기에 비트라인 쌍들의 부하가 충분히 차단되므로 센스증폭기들의 증폭속도가 향상되는 장점이 있다.

Claims (19)

  1. 메모리셀 어레이 블록;
    상기 메모리셀 어레이 블록에 접속되는 비트라인 쌍;
    상기 비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기;
    분리 제어신호에 응답하여 상기 비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 분리 트랜지스터 쌍;
    센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치;
    제어신호의 활성화에 응답하여 상기 분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치;
    상기 제어신호를 발생하며 상기 센스증폭기의 동작구간 내의 소정의 제1구간동안 상기 제어신호를 활성화시키는 제어신호 발생회로; 및
    상기 분리 제어신호를 발생하며 상기 제어신호가 활성화된 구간 내의 소정의 제2구간동안 상기 분리 제어신호 전송라인을 플로우팅시키는 분리 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제2스위치는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제2스위치는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  4. 제1메모리셀 어레이 블록;
    상기 제1메모리셀 어레이 블록에 접속되는 제1비트라인 쌍;
    제2메모리셀 어레이 블록;
    상기 제2메모리셀 어레이 블록에 접속되는 제2비트라인 쌍;
    상기 제1비트라인 쌍 또는 상기 제2비트라인 쌍 사이의 전압차를 감지하여 증폭하는 센스증폭기;
    제1분리 제어신호에 응답하여 상기 제1비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제1분리 트랜지스터 쌍;
    제2분리 제어신호에 응답하여 상기 제2비트라인 쌍과 상기 센스증폭기의 입력 쌍을 연결하거나 분리시키는 제2분리 트랜지스터 쌍;
    센스증폭기 제어신호에 응답하여 메모리셀 어레이 전원전압을 상기 센스증폭기의 전원전압 노드로 전달하는 제1스위치;
    제1제어신호의 활성화에 응답하여 상기 제1분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제2스위치;
    제2제어신호의 활성화에 응답하여 상기 제2분리 제어신호를 상기 센스증폭기의 전원전압 노드로 전달하는 제3스위치;
    상기 제1제어신호 및 제2제어신호를 발생하며 상기 센스증폭기의 동작구간 내의 소정의 제1구간동안 상기 제1제어신호 또는 상기 제2제어신호를 활성화시키는 제어신호 발생회로; 및
    상기 제1분리 제어신호 및 제2분리 제어신호를 발생하며, 상기 제1제어신호가 활성화되는 구간 내의 소정의 제2구간동안에 상기 제1분리 제어신호 전송라인을 플로우팅시키거나 또는 상기 제2제어신호가 활성화되는 구간 내의 소정의 제2구간동안에 상기 제2분리 제어신호 전송라인을 플로우팅시키는 분리 제어회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제4항에 있어서, 상기 반도체 메모리장치는,
    제1등화신호에 응답하여 상기 제1비트라인 쌍을 등화시키는 제1등화부; 및
    제2등화신호에 응답하여 상기 제2비트라인 쌍을 등화시키는 제2등화부를 더 구비하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 제어신호 발생회로는,
    상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제2등화신호에 응답하여 상기 제1제어신호를 발생하며 상기 센스증폭기의 동작구간 내의 상기 제1구간동안 상기 제1제어신호를 활성화시키는 제1제어신호 발생회로; 및
    상기 센스증폭기 제어신호, 상기 센스증폭기 제어신호의 반전신호, 및 상기 제1등화신호에 응답하여 상기 제2제어신호를 발생하며 상기 제1구간동안 상기 제2제어신호를 활성화시키는 제2제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  7. 제6항에 있어서, 상기 제2스위치 및 제3스위치는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  8. 제7항에 있어서, 상기 제1제어신호 발생회로는,
    소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 제1제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터;
    소오스 및 드레인중 하나에 상기 제2등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및
    소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제7항에 있어서, 상기 제2제어신호 발생회로는,
    소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 상기 제2제어신호가 출력되는 출력노드에 연결되는 피모스 트랜지스터;
    소오스 및 드레인중 하나에 상기 제1등화신호가 인가되고 게이트에 상기 센스증폭기 제어신호의 반전신호가 인가되며 소오스 및 드레인중 다른 하나가 상기 출력노드에 연결되는 제1엔모스 트랜지스터; 및
    소오스 및 드레인중 하나가 상기 출력노드에 연결되고 게이트에 상기 센스증폭기 제어신호가 인가되며 소오스 및 드레인중 다른 하나에 접지전압이 인가되는 제2엔모스 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  10. 제4항에 있어서, 상기 분리 제어회로는,
    상기 제1분리 제어신호를 발생하며 상기 제1제어신호가 활성화되는 구간 내의 상기 제2구간동안에 상기 제1분리 제어신호 전송라인을 플로우팅시키는 제1분리 제어신호 발생회로; 및
    상기 제2분리 제어신호를 발생하며 상기 제2제어신호가 활성화되는 구간 내의 상기 제2구간동안에 상기 제2분리 제어신호 전송라인을 플로우팅시키는 제2분리 제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제10항에 있어서, 상기 제1분리 제어신호 발생회로는,
    상기 제1분리 제어신호가 출력되는 출력노드와 외부 전원전압보다 높은 승압전압 사이에 연결되는 제1피모스 트랜지스터;
    상기 출력노드와 상기 외부 전원전압 사이에 직렬로 연결되는 제1엔모스 트랜지스터, 제2피모스 트랜지스터, 제3피모스 트랜지스터; 및
    상기 출력노드와 접지전압 사이에 직렬로 연결되는 제2엔모스 트랜지스터와 제3엔모스 트랜지스터를 구비하고,
    상기 제1피모스 트랜지스터, 제1엔모스 트랜지스터, 제3엔모스 트랜지스터의 게이트들에는 소정의 제1신호가 인가되고, 상기 제2피모스 트랜지스터의 게이트에는 상기 제2구간에 해당하는 펄스를 갖는 소정의 펄스신호가 인가되며, 상기 제3피모스 트랜지스터와 상기 제2엔모스 트랜지스터의 게이트에는 소정의 제2신호가 인가되는 것을 특징으로 하는 반도체 메모리장치.
  12. 제10항에 있어서, 상기 제2분리 제어신호 발생회로는,
    상기 제2분리 제어신호가 출력되는 출력노드와 외부 전원전압보다 높은 승압전압 사이에 연결되는 제1피모스 트랜지스터;
    상기 출력노드와 상기 외부 전원전압 사이에 직렬로 연결되는 제1엔모스 트랜지스터, 제2피모스 트랜지스터, 제3피모스 트랜지스터; 및
    상기 출력노드와 접지전압 사이에 직렬로 연결되는 제2엔모스 트랜지스터와 제3엔모스 트랜지스터를 구비하고,
    상기 제1피모스 트랜지스터, 제1엔모스 트랜지스터, 제3엔모스 트랜지스터의 게이트들에는 소정의 제1신호가 인가되고, 상기 제2피모스 트랜지스터의 게이트에는 상기 제2구간에 해당하는 펄스를 갖는 소정의 펄스신호가 인가되며, 상기 제3피모스 트랜지스터와 상기 제2엔모스 트랜지스터의 게이트에는 소정의 제2신호가 인가되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제4항에 있어서, 상기 제어신호 발생회로는,
    상기 제2구간에 해당하는 펄스를 갖는 소정의 펄스신호 및 소정의 제1신호에 응답하여 상기 제1제어신호를 발생하며 상기 펄스 구간동안 상기 제1제어신호를 활성화시키는 제1제어신호 발생회로; 및
    상기 펄스신호 및 소정의 제2신호에 응답하여 상기 제2제어신호를 발생하며 상기 펄스 구간동안 상기 제2제어신호를 활성화시키는 제2제어신호 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  14. 제13항에 있어서, 상기 제2스위치 및 제3스위치는 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  15. 제14항에 있어서, 상기 제1제어신호 발생회로는,
    상기 제1신호를 반전시키는 인버터; 및
    상기 인버터의 출력신호와 상기 펄스신호를 논리곱하여 그 결과를 상기 제1제어신호로서 제공하는 앤드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  16. 제14항에 있어서, 상기 제2제어신호 발생회로는,
    상기 제2신호를 반전시키는 인버터; 및
    상기 인버터의 출력신호와 상기 펄스신호를 논리곱하여 그 결과를 상기 제2제어신호로서 제공하는 앤드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  17. 제13항에 있어서, 상기 제2스위치 및 제3스위치는 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리장치.
  18. 제17항에 있어서, 상기 제1제어신호 발생회로는,
    상기 제1신호를 반전시키는 인버터; 및
    상기 인버터의 출력신호와 상기 펄스신호를 논리곱하고 논리곱된 신호를 반전시켜 그 결과를 상기 제1제어신호로서 제공하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  19. 제17항에 있어서, 상기 제2제어신호 발생회로는,
    상기 제2신호를 반전시키는 인버터; 및
    상기 인버터의 출력신호와 상기 펄스신호를 논리곱하고 논리곱된 신호를 반전시켜 그 결과를 상기 제2제어신호로서 제공하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리장치.
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