KR100222036B1 - 반도체 메모리 장치의 라이트 회로 - Google Patents

반도체 메모리 장치의 라이트 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 라이트 회로를 공개한다. 그 회로는 인에이블 신호에 응답하여 데이타선쌍으로 부터의 신호를 구동하여 전원전압에서 소정전압만큼 감소된 전압 및 접지전압을 입출력선쌍으로 출력하기 위한 라이트 드라이버, 프리차아지 제어신호에 응답하여 상기 입출력선쌍을 상기 전원전압에서 소정전압만큼 감소된 전압으로 프리차아지하고 등화 제어신호에 응답하여 상기 입출력선쌍을 등화하기 위한 입출력선쌍 프리차아지 및 등화수단, 및 열 선택 제어신호에 응답하여 상기 입출력선쌍과 비트선쌍을 연결하기 위한 열 선택 트랜지스터들로 구성되어 있다. 따라서, 라이트 전력 소모를 줄일 수 있다.

Description

반도체 메모리 장치의 라이트 회로
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 메모리 셀에 데이타를 라이트하기 위한 반도체 메모리 장치의 라이트 회로에 관한 것이다.
반도체 메모리 장치의 용량이 증대되면서 시스템에서 요구하는 메모리 장치의 갯수가 점차 줄어들고 있는 추세이다. 반면에 시스템의 동작 주파수는 지속적으로 증대되어 더 빠른 메모리 셀의 데이타 억세스를 필요로 한다. 즉, 시스템의 더 작은 수의 메모리 장치사이에 더 많은 데이타의 교환이 필요하게 되었다.
그러나, 반도체 메모리 장치의 데이타 억세스 타임은 시스템에서 요구되는 만큼 급격하게 증가시키기 어렵기 때문에 단위 반도체 메모리 장치에서 한번에 리드 또는 라이트하는 데이타의 수를 증대시켜 필요한 대역(bandwidth)을 충족시키게 되었다. 그 대표적인 예가 동적 메모리 장치와 논리 회로의 복합화 제품이나 램버스(RAMBUS) 동적 메모리 장치이다. 이와같이 많은 입출력 데이타를 리드 또는 라이트함에 의해서 발생하는 큰 문제점중의 하나의 전력이다. 전력(P)는
Figure kpo00001
으로 나타낼 수 있는데, 이 식에서 C는 캐패시턴스, V는 전압, f는 동작 주파수를 각각 나타낸다. 즉, 입출력 수가 증가하는 만큼 캐패시턴스가 증대되어 메모리 장치의 전력소모가 증가한다는 것이다. 특히 전통적인 라이트 동작에서는 큰 부하의 입출력 선을 전원전압(VCC)과 접지전압(VSS)사이에서 스윙(swing)시키고 있는데, 전력이 V2에 비례함으로 입출력 선의 수가 증대되면 될수록 라이트 전력 소모가 반도체 메모리 장치의 전력의 큰 비중을 차지하게 된다.
도1은 종래의 반도체 메모리 장치의 라이트 회로를 나타내는 것으로, 라이트 드라이버(10), 입출력선쌍 프리차아지 회로(20), 열 선택 트랜지스터들(30, 35), 및 센스 증폭기 및 셀(40)로 구성되어 있다. 라이트 드라이버(10)는 데이타 입력신호(DI)와 제어신호(PDT)를 비논리합하는 NOR게이트(G1), 반전 데이타 입력신호(DIB)와 제어신호(PDT)를 비논리합하는 NOR게이트(G2), NOR게이트(G2)의 출력신호는 반전하는 인버터(G3), NOR게이트(G1)의 출력신호를 반전하는 인버터(G4), NOR게이트(G1)의 출력신호가 인가되는 게이트 전극과 전원전압(VCC)이 인가되는 소오스 전극을 가진 PMOS트랜지스터(P1), PMOS트랜지스터(P1)의 드레인 전극에 연결된 드레인 전극과 인버터(G3)의 출력신호가 인가되는 게이트 전극과 접지전압(VSS)에 연결된 소오스 전극을 가진 NMOS트랜지스터(N1), NOR게이트(G2)의 출력신호가 인가되는 게이트 전극과 전원전압(VCC)이 인가되는 소오스 전극을 가진 PMOS트랜지스터(P2), 및 PMOS트랜지스터(P2)의 드레인 전극에 연결된 드레인 전극과 인버터(G4)의 출력신호가 인가되는 게이트 전극과 접지전압(VSS)이 인가되는 소오스 전극을 가진 NMOS트랜지스터(N2)로 구성되어 있다. 입출력선쌍 프리차아지 회로(20)는 제어신호(PPI)에 응답하여 입출력선쌍(IO, IOB)을 전원전압(VCC)으로 프리차아지하기 위한 NMOS트랜지스터들(N3, N4), 및 제어신호(PPI)에 응답하여 입출력선쌍(IO, IOB)을 등화하기 위한 NMOS트랜지스터(N5)로 구성되어 있다. 열 선택 트랜지스터들(30)은 열선택 신호(CSL1)에 응답하여 입출력선쌍을 노드들(N, NB)과 각각 연결하기 위한 NMOS트랜지스터들(N6, N7)로 구성되고, 열선택 트랜지스터들(35)은 열선택 신호(CSL2)에 응답하여 노드들(N, NB)을 비트선쌍(BL, BLB)과 각각 연결하기 위한 NMOS트랜지스터들(N8, N9)로 구성되어 있다. 센스 증폭기 및 셀(40)은 비트선쌍(BL, BLB)사이에 연결된 센스 증폭기(41), 워드선(WL)에 연결된 게이트 전극과 비트선(BL)에 연결된 드레인 전극을 가진 NMOS트랜지스터(N10), 및 NMOS트랜지스터(N10)의 소오스 전극과 비트선 전압(VBL)사이에 연결된 캐패시터(C)로 구성되어 있다. 상기 구성에서 열 선택 트랜지스터들(30, 31)은 노말 동적 반도체 메모리 장치의 경우에는 열 선택 트랜지스터들(30)만 필요하며, 비데오 램 등에서는 열 선택 트랜지스터들(30, 35)이 모두 필요하다.
도2는 도1에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도2를 이용하여 도1에 나타낸 회로의 라이트 동작을 설명하면 다음과 같다.
제어신호(PDT)가 "로우"레벨이면 데이타 선쌍으로 부터의 데이타 신호(DI, DIB)가 NOR게이트들(G1, G2)을 통하여 반전된다. 인버터들(G3, G4)는 NOR게이트들(G2, G1)의 출력신호들을 각각 반전한다. 따라서, 만일 "하이"레벨의 데이타 신호가 입력되면 NOR게이트(G1, G2)의 출력신호는 각각 "로우"레벨, "하이"레벨이 되고 인버터들(G3, G4)의 출력신호는 각각 "로우"레벨, "하이"레벨이 된다. 그래서, PMOS트랜지스터(P1) 및 NMOS트랜지스터(N2)는 온되고 NMOS트랜지스터(N1) 및 PMOS트랜지스터(P2)는 오프된다. 따라서, 입출력선쌍(IO, IOB)으로 각각 "하이"레벨과 "로우" 레벨의 신호가 출력되는데 이때, 입출력선쌍 프리차아지 회로(20)는 제어신호(PPI)가 "로우"레벨이므로 오프된다. 다음, 열 선택 제어신호(CSL1)가 "하이"레벨이 되면 NMOS트랜지스터들(N6, N7)이 온되고 입출력선쌍(IO, IOB)의 데이타가 노드들(N, NB)로 전송된다. 마찬가지로, 열 선택 제어신호(CSL2)가 "하이"레벨이므로 NMOS트랜지스터들(N8, N9)이 온되어 노드들(N, NB)의 신호가 비트선쌍(BL, BLB)으로 각각 전송된다. 센스 증폭기(41)는 비트선쌍(BL, BLB)의 신호를 감지하여 증폭한다. 메모리 셀은 센스 증폭기(41)에 의해서 증폭된 신호를 캐패시터(C)에 저장한다. 그리고, 제어신호(PPI)가 "하이"레벨이 됨에 의해서 프리차아지 회로(20)가 프리차아지되는 레벨은 VCC-Vt가 된다. 여기에서, Vt는 NMOS트랜지스터의 문턱전압을 나타낸다.
상술한 종래의 반도체 메모리 장치의 라이트 동작시의 문제점은 라이트시에 입출력선쌍이 전원전압에서 접지전압으로 또는 접지전압에서 전원전압으로 풀 스윙(full swing)한다는 점과 라이트 동작시에 입출력선쌍이 등화되지 않기 때문에 전력 소모가 증가한다는 점이다. 그러나, 라이트 드라이버(10)에서 입출력선쌍을 완전한 전원전압으로 구동하더라도 열 선택 트랜지스터들에 의한 문턱전압(Vt)만큼의 전압감소가 발생하여 실제로 비트선쌍의 데이타를 "로우"레벨에서 "하이"레벨로 변환하는데는 풀 스윙을 하지 않게 된다. 특히, 열 선택 트랜지스터들이 2단으로 연결된 경우에는 첫번째 단의 열 선택 트랜지스터들(30)에 의해서 문턱전압(Vt)만큼의 전압 감소가 있게 되어 입출력선쌍의 풀 스윙이 그 효과를 보지 못하게 된다. 그래서, 입출력선쌍에서는 데이타가 풀 스윙을 하지만 열 선택 트랜지스터를 통하여 비트선쌍으로 전달되면 전원전압이 문턱전압만큼 감소하게 됨으로 풀 스윙을 하지 않아도 된다.
따라서, 종래의 반도체 메모리 장치의 "하이"레벨과 "로우"레벨이 반복되는 라이트 동작시에 입출력선쌍이 전원전압과 접지전압을 스윙하는데 필요한 전하를 모두 라이트 드라이버를 구성하는 풀업, 풀다운 트랜지스터를 통하여 충/방전하여 라이트 전력을 증대시킨다는 문제점이 있었다.
본 발명의 목적은 라이트시에 입출력선쌍의 스윙폭을 줄일으로써 라이트 전력 소모를 줄일 수 있는 반도체 메모리 장치의 라이트 회로를 제공하는데 있다.
이와같은 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 라이트 회로는 인에이블 신호에 응답하여 데이타선쌍으로 부터의 신호를 구동하여 전원전압에서 소정전압만큼 감소된 전압 및 접지전압을 입출력선쌍으로 출력하기 위한 라이트 드라이버, 프리차아지 제어신호에 응답하여 상기 입출력선쌍을 상기 전원전압에서 소정전압만큼 감소된 전압으로 프리차아지하고 등화 제어신호에 응답하여 상기 입출력선쌍을 등화하기 위한 입출력선쌍 프리차아지 및 등화수단, 및 열 선택 제어신호에 응답하여 상기 입출력선쌍과 비트선쌍을 연결하기 위한 열 선택 트랜지스터들을 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 라이트 회로의 회로도이다.
도2는 도1에 나타낸 회로의 동작 타이밍도이다.
도3은 본 발명의 반도체 메모리 장치의 라이트 회로의 회로도이다.
도4는 도3에 나타낸 회로의 동작 타이밍도이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 라이트 회로를 설명하면 다음과 같다.
도3은 본 발명의 반도체 메모리 장치의 라이트 회로의 회로도로서, 라이트 드라이버(100), 입출력선쌍 프리차아지 회로(200), 열 선택 트랜지스터들(30, 35), 및 센스 증폭기 및 셀(40)로 구성되어 있다. 라이트 드라이버(100)는 제어신호(PDT)와 데이타 신호(DI)를 비논리합하는 NOR게이트(G5), 제어신호(PDT)와 반전 데이타 신호(DIB)를 비논리합하는 NOR게이트(G6), NOR게이트들(G5, G6)의 출력신호들을 각각 반전하는 인버터들(G7, G8), 인버터(G7)의 출력신호가 인가되는 게이트 전극과 전원전압이 인가되는 드레인 전극을 가진 NMOS트랜지스터(N11), NMOS트랜지스터(N11)의 소오스 전극에 연결된 드레인 전극과 인버터(G8)의 출력신호가 인가되는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(N12), 인버터(G8)의 출력신호가 인가되는 게이트 전극과 전원전압이 인가되는 드레인 전극을 가진 NMOS트랜지스터(N13), 및 NMOS트랜지스터(N13)의 소오스 전극에 연결된 드레인 전극과 인버터(G7)의 출력신호가 인가되는 게이트 전극과 접지전압에 연결된 소오스 전극을 가진 NMOS트랜지스터(N14)로 구성되어 있다. 입출력선쌍 프리차아지 회로(200)는 제어신호(PPI)에 응답하여 온되는 게이트 전극과 입출력선(IO)과 반전 입출력선(IOB)사이에 직렬 연결되어 전원전압(VCC)으로 프리차아지 하기 위한 NMOS트랜지스터들(N15, N16), 및 제어신호(PEQ)에 응답하여 온되어 입출력선쌍을 등화하기 위한 NMOS트랜지스터(N17)로 구성되어 있다. 열 선택 트랜지스터들(30, 35) 및 센스 증폭기 및 셀(40)의 구성은 도1에 나타낸 회로 구성과 동일한다.
도4는 도3에 나타낸 회로의 동작을 설명하기 위한 동작 타이밍도로서, 도4를 이용하여 도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
"하이"레벨의 프리차아지 신호(PPI)에 응답하여 NMOS트랜지스터들(N15, N16)이 온되어 입출력선쌍(IO, IOB)이 VCC-Vt의 레벨로 프리차아지된다. 다음 "로우"레벨의 제어신호(PDT)에 응답하여 라이트 드라이버가 인에이블되어 데이타선쌍으로 부터의 신호들(DI, DIB)을 입력하여 구동하게 된다. 만일 "하이"레벨의 데이타 신호(DI)가 입력되면 인버터들(G7, G8)의 출력신호는 각각 "하이"레벨, "로우"레벨이 되고 NMOS트랜지스터들(N11, N14)는 온되고 NMOS트랜지스터들(N12, N13)은 오프된다. 따라서, 입출력선쌍은 각각 VCC-Vt, VSS로 된다. 이때,제어신호(PPI)가 "로우"레벨이므로 입출력선쌍은 프리차아지되지 않는다. 입출력선쌍으로 전송된 신호는 "하이"레벨의 열 선택 제어신호(CSL1)에 응답하여 노드들(N, NB)로 전송되고 "하이"레벨의 열 선택 제어신호(CSL2)에 응답하여 비트선쌍(BL, BLB)으로 각각 전송된다. 그리고, 제어신호(PDT)가 "하이"레벨이 되면 라이트 드라이버의 출력신호는 하이 임피이던스 상태가 되고 이때, 등화 제어신호(PEQ)가 "하이"레벨이 되어 NMOS트랜지스터(N17)가 온되고 따라서, 입출력선쌍(IO, IOB)이 (VCC-Vt)/2로 등화된다. 이와같은 방법으로 라이트 동작이 수행된다.
즉, 본 발명의 반도체 메모리 장치의 라이트 동작은 라이트 드라이버의 풀업 및 풀다운 트랜지스터를 모두 NMOS트랜지스터로 구성하여 입출력선쌍이 VCC-Vt레벨 또는 VSS레벨이 되도록 하고, 또한, 라이트 드라이버가 데이타 입력이 있을시에 항상 동작하는 것이 아니라 데이타 입력이 있는 반주기 동안만 동작하고 다음 반주기에는 입출력선쌍의 등화동작을 수행하도록 함으로써 입출력선쌍이 VCC-Vt레벨에서 (VCC-Vt)/2레벨 또는 (VCC-Vt)/2레벨에서 VSS레벨로 스윙하도록 하도록 함으로써 라이트 전력 소모를 줄일 수 있다.
따라서, 본 발명의 반도체 메모리 장치의 라이트 회로는 라이트 드라이버의 출력 전압 레벨을 VCC-Vt 및 VSS레벨로 하고 입출력선쌍이 VCC-Vt레벨과 (VCC-Vt)/2레벨사이 및 (VCC-Vt)/2레벨과 VSS레벨사이를 스윙하도록 함으로써 라이트 전력소모를 줄일 수 있다.

Claims (6)

  1. 인에이블 신호에 응답하여 데이타선쌍으로 부터의 신호를 구동하여 전원전압에서 소정전압만큼 감소된 전압 및 접지전압을 입출력선쌍으로 출력하기 위한 라이트 드라이버; 프리차아지 제어신호에 응답하여 상기 입출력선쌍을 상기 전원전압에서 소정전압만큼 감소된 전압으로 프리차아지하고 등화 제어신호에 응답하여 상기 입출력선쌍을 등화하기 위한 입출력선쌍 프리차아지 및 등화수단; 및 열 선택 제어신호에 응답하여 상기 입출력선쌍과 비트선쌍을 연결하기 위한 열 선택 트랜지스터들을 구비한 것을 특징으로 하는 반도체 메모리 장치의 라이트 회로.
  2. 제1항에 있어서, 상기 프리차아지 제어신호는 라이트 동작시에 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치의 라이트 회로.
  3. 제1항에 있어서, 상기 인에이블 신호는 라이트 동작시에 상기 라이트 드라이버를 소정기간 인에이블되었다가 디스에이블되는 것을 특징으로 하는 반도체 메모리 장치의 라이트 회로.
  4. 제1항에 있어서, 상기 등화 제어신호는 라이트 동작시에 상기 등화수단을 소정기간 디스에이블되었다가 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 라이트 회로.
  5. 제1항에 있어서, 상기 라이트 드라이버는 상기 데이타 신호 및 인에이블 신호를 논리합하는 제1논리합수단; 상기 반전 데이타 신호 및 인에이블 신호를 논리합하는 제2논리합수단; 상기 논리합수단의 출력신호에 연결된 게이트 전극과 전원전압이 인가되는 드레인 전극을 가진 제1NMOS트랜지스터; 상기 제1NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 상기 제2논리합수단의 출력신호가 인가되는 게이트 전극과 접지전압이 인가되는 소오스 전극을 가진 제2NMOS트랜지스터; 상기 제2논리합수단의 출력신호가 인가되는 게이트 전극과 전원전압이 인가되는 드레인 전극을 가진 제3NMOS트랜지스터; 및 상기 제3NMOS트랜지스터의 소오스 전극에 연결된 드레인 전극과 상기 제1논리합수단의 출력신호가 인가되는 게이트 전극과 접지전압이 인가되는 소오스 전극을 가진 제4NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 라이트 회로.
  6. 제1항에 있어서, 상기 입출력선쌍 프리차아지 및 등화수단은 상기 입출력선쌍사이에 직렬 연결되고 상기 프리차아지 제어신호에 응답하여 온되는 2개의 직렬 연결된 제5 및 6NMOS트랜지스터; 및 상기 입출력선쌍사이에 연결되고 상기 등화 제어신호에 응답하여 온되는 제7NMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 라이트 회로.
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