JPH06223573A - データ伝送回路 - Google Patents

データ伝送回路

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JPH06223573A
JPH06223573A JP5250929A JP25092993A JPH06223573A JP H06223573 A JPH06223573 A JP H06223573A JP 5250929 A JP5250929 A JP 5250929A JP 25092993 A JP25092993 A JP 25092993A JP H06223573 A JPH06223573 A JP H06223573A
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data
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clock
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Sung-Mo So
ソ サン−モ
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Abstract

(57)【要約】 【目的】データ入力バッファが駆動しなければならない
負荷を低減できるようなデータ伝送回路を提供する。 【構成】データの書き込み時、伝送クロックφWDT によ
り制御される第１、第２トランスミッションゲート１０
０、２００を通して各データを第１、第２ライン３１、
３２に伝送し、第１、第２ライン上の各データを、反転
伝送クロックバーφWDT により制御される第１、第２入
出力バスプルアップ及びダウン回路３００、４００に入
力する。そして、第１及び第２入出力バスプルアップ及
びダウン回路内で第１、第２ライン上の各データの論理
状態を感知し、これと反転した論理状態になるように一
対の入出力バス１３、１４をプルアップ及びプルダウン
して駆動するようにしている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置におけ
るデータ伝送回路に関するもので、特に、ＣＭＯＳ形の
ランダムアクセスメモリ（ＲＡＭ）のデータ入力バッフ
ァから入出力バスにデータを伝送する回路に関するもの
である。
【０００２】
【従来の技術】従来技術によるＣＭＯＳ形のＲＡＭ、例
えばＣＭＯＳ ＤＲＡＭにおいては、データの読み込み
時、ＴＴＬ（トランジスタトランジスタロジック）論理
レベルのデータ信号をＣＭＯＳ論理レベルのデータ信号
に変換するデータ入力バッファを内蔵しており、上記の
データ入力バッファから出力するデータが、データバス
と入出力（Ｉ／Ｏ）バスを通じ、センス増幅器を通じて
行アドレスにより指定された所定のメモリセルに記憶さ
れるようになっていた。
【０００３】したがって、通常のＤＲＡＭにおいては上
記のデータ入力バッファから出力するデータを、データ
バスと入出力バスとを通じてメモリセルアレイに伝送し
なければならないことになっていた。
【０００４】しかし、高密度ＤＲＡＭ、例えば１メガＤ
ＲＡＭの場合、上記のデータバスの寄生容量は大凡１．
５ＰＦであり、入出力バスの寄生容量は３〜４ＰＦ程度
であるので、データ入力バッファはこの寄生容量をみな
負荷として駆動しなければならない負担があるわけであ
る。
【０００５】即ち、従来のデータ伝送回路は図４に図示
した如き構成をしていた。データ入力バッファ１０を通
じて読込まれたデータはデータバス１１及び１２に出力
され、伝送ゲート１及び２がゲート１６に入力する制御
クロックによりＯＮ状態になることにより、上記のデー
タバス１１及び１２にあったデータが各々入出力バス１
３及び１４に伝送され、入出力ゲート４０に入力され
る。この入出力ゲート４０から列アドレス信号をゲート
ライン４１に入力してＭＯＳトランジスタ４３及び４４
が導通され、センスアンプ５０を通じて、行アドレス信
号をロウアドレスライン６４又は６５に入力して、ビッ
トライン６０又は６１上のデータをメモリセル６２又は
６３に記憶させてきた。
【０００６】そして、データ書き込みの前又は完了後に
上記の一対の入出力バス１３及び１４に接続された等化
回路２０を通じて上記の入出力バス１３及び１４を等化
させる。さらに、入出力センスアンプ３０は上記のメモ
リセル６２又は６３に記憶されたデータを読んで、図示
されていない出力データバッファに増幅出力するための
もので、メモリセルからデータを読む時のみ動作する。
【０００７】したがって、従来のデータ伝送回路はデー
タ入力バッファ１０から出力するデータをメモリセル６
２又は６３に書き込むため、各データバス１１及び１２
と各入出力バス１３及び１４の寄生容量をみな負荷とし
て駆動しなければならないのであった。それ故、データ
入力バッファ１０の出力端にあるトランジスタは、上記
の寄生容量をみな充電するために、トランジスタの大き
さが大変大きくなければならないし、且つ伝送速度もお
そく、その電力消費も多いという問題点があった。
【０００８】上記の寄生容量の中で、最も大きな容量に
なる入出力バスの寄生容量を減らすための従来の方法と
しては、メモリの集積度が高く成る程多数のメモリセル
にて構成された多数個のブロックに分離することであっ
た。従って、分離されたブロックの数だけ入出力バスの
対が増加することになり、これによりデータバスから入
出力バスにデータを伝送してやる伝送ゲートの数も増加
するようになる。しかし、データを読み込む書き込みサ
イクルにおいては、いくら多くのブロックに分割されて
入出力バスの対が多くなるとしても、その中の一対の入
出力バスだけが選択されてメモリセルにデータを書き込
むので問題はない。
【０００９】しかし、メモリ容量が増加すればする程、
メモリ装置を製造した時そのテストをすることにおいて
多くの問題がある。即ち、すべてのメモリセルにデータ
を書き込み、読み出すことによるテスト時間が非常に増
加されるようになるため、集積度が高くなる程この問題
は深刻になる。従って、より速いテストをするためには
多くのビットのデータを一度に読み、書かなければなら
ないが、この場合読み込むビットの数だけの入出力バス
がデータ入力バッファと連結されてデータ入力バッファ
の負担が増加するようになる。結局、データ入力バッフ
ァの出力端のトランジスタの大きさを、増加した容量だ
け大きくしなければならなくなり、前述の如くチップの
大きさが増加するという問題点がある。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的はデータ入力バッファが通常の書き込みサイクルに
おいて必要な駆動能力だけでも、テストの時、入出力バ
スを十分に駆動することが出来る回路を提供することに
ある。本発明の他の目的はデータ入力バッファが駆動し
なければならない負荷を減らすことができる回路を提供
することにある。
【００１１】
【問題点をを解決するための手段】上記の目的を達成す
るために本発明では、メモリセルアレイの所定のメモリ
セルにデータの書き込み時、データ入力バッファに入力
するトランジスタトランジスタロジックデータをＣＭＯ
Ｓロジックデータとその反転データに変換して上記のデ
ータ入力バッファから一対のデータバスに各々出力し、
上記の各出力データを、上記の各々のデータバスに接続
され書き込み検出の伝送クロックの印加により導通状態
となる第１及び第２の各トランスミッションゲートを通
じ、この各トランスミッションゲートに各々接続された
一対の入出力バスに各々伝送し、上記の伝送された各々
の入出力バス上のデータを、列アドレス信号の入力によ
って導通される入出力ゲートに接続された一対のビット
ラインに伝送して、上記の所定のメモリセルを選択する
行アドレス信号の入力によって上記の所定のメモリセル
に上記のデータを書き込み、データの書き込みの前又は
完了後に、上記の一対の入出力バスに接続された等化回
路を通じて上記の一対の入出力バスを等化させる半導体
メモリ装置のデータ伝送回路において、上記のデータの
書き込み時に、上記の第１及び第２トランスミッション
ゲートを通った上記の各データを第１及び第２ラインに
伝送し、この第１及び第２ライン上の各々のデータを、
上記の第１及び第２トランスミッションゲートに印加さ
れる書き込み検出の伝送クロックと反転関係のクロック
により制御される第１及び第２入出力バスプルアップ及
びダウン回路に入力し、そして、この第１及び第２入出
力バスプルアップ及びダウン回路内で上記の第１及び第
２ライン上の各々のデータの論理状態を感知し、これと
反転した論理状態になるように上記の一対の入出力バス
をプルアップ及びプルダウンし、一方、データの書き込
みの前又は完了後には、上記の書き込み検出の伝送クロ
ックを上記書き込み時とは反転状態にして印加すること
により上記の第１及び第２トランスミッションゲートを
遮断し、そして、この第１及び第２トランスミッション
ゲートに印加される書き込み検出の伝送クロックと反転
関係のクロックにより制御される上記の第１及び第２入
出力バスプルアップ及びダウン回路によって上記の第１
及び第２ラインを各々プルダウンし、上記の第１及び第
２トランスミッションゲートに印加される書き込み検出
の伝送クロックと入出力バス等化クロックとが印加され
る入出力バス等化及びプルアップ回路によって上記の一
対の入出力バスを充電して等化することを特徴としてい
る。
【００１２】また、上記第１及び第２入出力バスプルア
ップ及びダウン回路の各々を、上記の第１及び第２トラ
ンスミッションゲートに印加される書き込み検出の伝送
クロックと反転関係のクロックがゲートに印加され、チ
ャネル通路が上記の第１又は第２ラインと接地の間に接
続されたＮチャネルＭＯＳトランジスタと、上記の第１
及び第２トランスミッションゲートに印加される書き込
み検出の伝送クロックと反転関係のクロックにより制御
され、上記の第１又は第２ラインの論理データを入力し
て反転するインバータと、上記のインバータの出力論理
データをゲートに入力してチャネル通路が電源供給電圧
と上記の第１又は第２ラインに接続されたＰチャネルＭ
ＯＳトランジスタとで構成することを特徴とする。
【００１３】さらに、上記入出力バス等化及びプルアッ
プ回路を、上記の一対の入出力バスの各バスと電源供給
電圧の間にチャネル通路が各々接続され、各々のゲート
には上記の第１及び第２トランスミッションゲートに印
加される書き込み検出の伝送クロックが印加される一対
のＰチャネルＭＯＳトランジスタと、上記の一対の入出
力バスの間にチャネル通路が接続され、ゲートには入出
力バス等化クロックが入力するＰチャネルＭＯＳトラン
ジスタと、上記の各入出力バスと電源供給電圧の間にチ
ャネル通路が接続され、各ゲートには上記の入出力バス
等化クロックが入力する一対のＰチャネルＭＯＳトラン
ジスタとで構成することを特徴とする。
【００１４】
【実施例】以下、本発明を添付図面を参照して詳細に説
明する。
【００１５】図１は本発明に係るデータ伝送回路のブロ
ック図で、図面中のデータ入力バッファ１０と入出力ゲ
ート４０と入出力センスアンプ３０は各々図４の従来の
回路と同一なもので、それらに対しては同一符号を使用
しており、各データバス１１、１２及び各入出力バス１
３、１４も各々図４の従来と同一符号を使用し、重複す
る説明は省略する。
【００１６】本発明は、データ入力バッファ１０の出力
ラインであるデータバス１１によって接続され、書き込
み検出の伝送クロックバーφWDT の反転パルスφWDT を
入力とする第１トランスミッションゲート１００と、ゲ
ート６００から出力する上記のクロックバーφWDT と反
転されたクロックφWDT を入力すると共に、データ入力
バッファ１０とデータバス１２により接続される第２ト
ランスミッションゲート２００と、上記の第１トランス
ミッションゲート１００とライン３１を介して接続さ
れ、上記のパルスバーφWDT を入力しており、出力ライ
ンが入出力バス１３と接続される第１入出力バスプルア
ップ及びダウン回路３００と、上記の第２トランスミッ
ションゲート２００とライン３２を介して接続され、上
記のパルスバーφWDT を入力し、出力ラインが入出力バ
ス１４と接続される第２入出力バスプルアップ及びダウ
ン回路４００と、入出力バス１３及び１４の両端に接続
され、入出力バス等化クロックバーφIOEQ及び上記のク
ロックφWDT を入力する入出力バス等化及びプルアップ
回路５００、及び上記のクロックバーφWDT を反転する
インバータ６００とで構成される。
【００１７】データ入力バッファ１０からデータが出力
する前にクロックバーφWDT を入力する第１及び第２入
出力バスプルアップ及びダウン回路３００、４００はラ
イン３１及び３２を各々プルダウンして“ロウ”状態に
すると共に、クロックφWDTに依って入出力バス等化及
びプルアップ回路５００は入出力バス１３及び１４を共
に“ハイ”状態にプルアップする。
【００１８】そして、データ入力バッファ１０からデー
タが出力すると、第１及び第２トランスミッションゲー
ト１００、２００はクロックφWDT によってデータバス
１１及び１２上のデータを各々ライン３１及び３２に出
力し、第１及び第２入出力バスプルアップ及びダウン回
路３００、４００は上記のライン３１及び３２上のデー
タを上記のクロックバーφWDT の制御のもとに反転して
入出力バス１３及び１４に各々出力する。
【００１９】したがって、例えばライン３１上のデータ
が“ハイ”状態であれば上記の“ハイ”状態であるライ
ン３１に対応する入出力バス１３は“ロウ”状態にな
り、この状態は入出力バスプルアップ及びダウン回路３
００から帰還され、上記の“ハイ”状態のライン３１を
“ハイ”状態にプルアップして上記のライン３１上のデ
ータである“ハイ”状態を保持するようにする。
【００２０】又、上記の第１及び第２入出力プルアップ
及びダウン回路３００、４００は制御クロックバーφ
WDT と共にデータバス１１及び１２と入出力バス１３及
び１４を完全に分離動作するようにする。入出力バス１
３及び１４上のデータが入出力ゲート４０を通じて読ま
れたのち、入出力バス等化クロックバーφIOEQにより入
出力バス１３と１４とは入出力バス等化及びプルアップ
回路５００によって各々“ハイ”状態にプリチャージさ
れる。
【００２１】図２は本発明に依る図１のブロック図の具
体的回路図を示した図面で、データバス１１及び１２と
入出力バス１３及び１４は図１のデータ入力バッファ１
０と入出力ゲート４０及び入出力センスアンプ３０に各
々接続される。
【００２２】図面の中でＭ1 、Ｍ2 、Ｍ4 、Ｍ7 、
Ｍ9 、Ｍ12は各々ＮチャネルＭＯＳトランジスタであ
り、Ｍ3 、Ｍ5 、Ｍ6 、Ｍ8 、Ｍ10、Ｍ11及びＭ13〜Ｍ
17は各々ＰチャネルＭＯＳトランジスタであり、ＶDDは
電源供給電圧であり、そのほかの符号は図１のものと同
一である。
【００２３】図３のＡ〜Ｈは、本発明に係る具体的回路
図である図２の各部分の波形図を示した図面で、図３の
Ａ及びＢはデータ入力バッファ１０からデータバス１１
及び１２に各々出力するデータバーＤＩＮ及びＤＩＮの
波形図であり、図３のＣ及びＤは書き込み検出の伝送ク
ロックバーφWDT 及び入出力バス等化クロックバーφ
IOEQのタイミング図であり、図３のＥ及びＦは各々第１
及び第２トランスミッションゲート１００及び２００の
出力波形図であり、図３のＧ及びＨは各々入出力バス１
３及び１４の波形図である。
【００２４】以下、図２の作動関係を図３の波形図を参
照して詳細に説明する。
【００２５】先ず、データが入力する前（図３の時間ｔ
1 以前）に書き込み検出の伝送クロックバーφWDT と入
出力バス等化クロックバーφIOEQとはみな“ハイ”状態
で、第１及び第２入出力バスプルアップ及びダウン回路
３００、４００を構成するプルダウントランジスタＭ4
及びＭ9 が各々ＯＮ状態になることによりライン３１及
び３２はみな“ロウ”状態にプルダウンされる。
【００２６】又、上記のクロックバーφWDT をインバー
タ６００が反転したクロックφWDTが、入出力バス等化
及びプルアップ回路５００を構成するＰチャネルＭＯＳ
トランジスタＭ16及びＭ17をＯＮさせて、入出力バス１
３及び１４をみな“ハイ”状態にプルアップさせること
によりプリチャージする。
【００２７】時間ｔ1 以後のデータバス１１及び１２
に、相互に反転関係になるデータバーＤＩＮ及びＤＩＮ
が図３のＡ及びＢに図示した如く各々“ロウ”と“ハ
イ”として示されると仮定する。時間ｔ2 から上記のク
ロックバーφWDT が図３のＣの如く“ロウ”状態になる
と、上記のクロックバーφWDT のインバータ６００を通
じた反転クロックφWDT により、第１及び第２トランス
ミッションゲート１００及び２００を構成するＮチャネ
ルＭＯＳトランジスタＭ1 及びＭ2 がＯＮ状態になるの
で、ライン３１及び３２は各々“ロウ”と“ハイ”状態
となり、ＰチャネルＭＯＳトランジスタＭ16とＭ17とは
ＯＦＦされる。そして、上記のライン３１上の“ロウ”
状態のデータ信号は、第１入出力バスプルアップ及びダ
ウン回路３００を構成するＰチャネルＭＯＳトランジス
タＭ6 のゲートとＮチャネルＭＯＳトランジスタＭ7 の
ゲートに各々入力し、ライン３２上の“ハイ”状態のデ
ータ信号は、第２入出力バスプルアップ及びダウン回路
４００を構成するＰチャネルＭＯＳトランジスタＭ11の
ゲートとＮチャネルＭＯＳトランジスタＭ12のゲートに
各々入力する。
【００２８】したがってクロックφWDT （ロウ状態）と
ライン３１上の“ロウ”状態のデータ信号によりＰチャ
ネルＭＯＳトランジスタＭ5 及びＭ6 がみな導通（Ｍ7
はＯＦＦ状態）して入出力バス１３は電源供給電圧ＶDD
に充電されるし、“ハイ”状態になり、且つこの状態の
帰還に依りＰチャネルＭＯＳトランジスタＭ3 はＯＦＦ
状態になるので入出力バス１３はＶDD（ハイ状態）に充
電される。
【００２９】一方、ライン３２のデータは“ハイ”状態
であるのでＮチャネルＭＯＳトランジスタＭ12がＯＮ状
態になり、入出力バス１４上に充電されていたＶDDの電
圧は、上記のＮチャネルＭＯＳトランジスタＭ12のドレ
インとソースを通じ接地側に放電されて上記の入出力バ
ス１４は“ロウ”状態になる。この状態はＰチャネルＭ
ＯＳトランジスタＭ8 のゲートに帰還されてトランジス
タＭ8 がＯＮ状態になり、ライン３２を電源供給電圧Ｖ
DD（ハイ状態）にして入出力バス１４を完全に“ロウ”
状態にする。
【００３０】それ故、上記の入出力バス１３及び１４の
データは図１の入出力ゲート４０を通じメモリアレイに
入力される。
【００３１】その後時間ｔ3 になると入出力バス等化ク
ロックバーφIOEQが“ロウ”状態になるのでＰチャネル
ＭＯＳトランジスタＭ13、Ｍ14、Ｍ15とが各々導通にな
って、上記の入出力バス１３と１４とをみなＶDDの電圧
に充電すると同時に、クロックバーφWDT の“ハイ”状
態によるインバータ６００の出力によりＰチャネルＭＯ
ＳトランジスタＭ16及びＭ17が導通されて上記の入出力
バス１３及び１４は急速度に“ハイ”状態に充電され
る。
【００３２】
【発明の効果】以上述べてきた如く、本発明に係るデー
タ伝送回路は、入出力バスとトランスミッションゲート
との間に入出力バスプルアップ及びダウン回路を設ける
ことにより、データバスの寄生容量のみがデータ入力バ
ッファの負荷となるので、データ入力バッファのトラン
ジスタの大きさを減らすことができるばかりでなく、ト
ランスミッションゲートとライン３１又は３２の寄生容
量だけを充電する電流を流すことになるので、従来のト
ランスミッションゲートの大きさより１／５位の十分に
小さな大きさに設計することができるという効果を有す
るものである。
【図面の簡単な説明】
【図１】本発明に係るデータ伝送回路を示すブロック
図。
【図２】本発明の実施例を示す回路図。
【図３】図２に示す回路の作動状況を示す波形図。
【図４】従来のデータ伝送回路を示す回路図。
【符号の説明】
１、２ 伝送ゲート １０ データ入力バッファ １１、１２ データバス １３、１４ 入出力バス ２０ 等化回路 ３０ 入出力センスアンプ ３１ ライン（第１ライン） ３２ ライン（第２ライン） ４０ 入出力ゲート ６０、６１ ビットライン ６２、６３ メモリセル ５０ センスアンプ １００ 第１トランスミッションゲート ２００ 第２トランスミッションゲート ３００ 第１入出力バスプルアップ及びダウン回路 ４００ 第２入出力バスプルアップ及びダウン回路 ５００ 入出力バス等化及びプルアップ回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルアレイの所定のメモリセルに
    データの書き込み時、データ入力バッファに入力するト
    ランジスタトランジスタロジックデータをＣＭＯＳロジ
    ックデータとその反転データに変換して上記のデータ入
    力バッファから一対のデータバスに各々出力し、上記の
    各出力データを、上記の各々のデータバスに接続され書
    き込み検出の伝送クロックの印加により導通状態となる
    第１及び第２の各トランスミッションゲートを通じ、こ
    の各トランスミッションゲートに各々接続された一対の
    入出力バスに各々伝送し、上記の伝送された各々の入出
    力バス上のデータを、列アドレス信号の入力によって導
    通される入出力ゲートに接続された一対のビットライン
    に伝送して、上記の所定のメモリセルを選択する行アド
    レス信号の入力によって上記の所定のメモリセルに上記
    のデータを書き込み、データの書き込みの前又は完了後
    に、上記の一対の入出力バスに接続された等化回路を通
    じて上記の一対の入出力バスを等化させる半導体メモリ
    装置のデータ伝送回路において、 上記のデータの書き込み時に、上記の第１及び第２トラ
    ンスミッションゲートを通った上記の各データを第１及
    び第２ラインに伝送し、この第１及び第２ライン上の各
    々のデータを、上記の第１及び第２トランスミッション
    ゲートに印加される書き込み検出の伝送クロックと反転
    関係のクロックにより制御される第１及び第２入出力バ
    スプルアップ及びダウン回路に入力し、そして、この第
    １及び第２入出力バスプルアップ及びダウン回路内で上
    記の第１及び第２ライン上の各々のデータの論理状態を
    感知し、これと反転した論理状態になるように上記の一
    対の入出力バスをプルアップ及びプルダウンし、 一方、データの書き込みの前又は完了後には、上記の書
    き込み検出の伝送クロックを上記書き込み時とは反転状
    態にして印加することにより上記の第１及び第２トラン
    スミッションゲートを遮断し、そして、この第１及び第
    ２トランスミッションゲートに印加される書き込み検出
    の伝送クロックと反転関係のクロックにより制御される
    上記の第１及び第２入出力バスプルアップ及びダウン回
    路によって上記の第１及び第２ラインを各々プルダウン
    し、上記の第１及び第２トランスミッションゲートに印
    加される書き込み検出の伝送クロックと入出力バス等化
    クロックとが印加される入出力バス等化及びプルアップ
    回路によって上記の一対の入出力バスを充電して等化す
    ることを特徴とするデータ伝送回路。
  2. 【請求項２】 第１及び第２入出力バスプルアップ及び
    ダウン回路の各々が、上記の第１及び第２トランスミッ
    ションゲートに印加される書き込み検出の伝送クロック
    と反転関係のクロックがゲートに印加され、チャネル通
    路が上記の第１又は第２ラインと接地の間に接続された
    ＮチャネルＭＯＳトランジスタと、上記の第１及び第２
    トランスミッションゲートに印加される書き込み検出の
    伝送クロックと反転関係のクロックにより制御され、上
    記の第１又は第２ラインの論理データを入力して反転す
    るインバータと、上記のインバータの出力論理データを
    ゲートに入力してチャネル通路が電源供給電圧と上記の
    第１又は第２ラインに接続されたＰチャネルＭＯＳトラ
    ンジスタとで構成されることを特徴とする請求項１記載
    のデータ伝送回路。
  3. 【請求項３】 入出力バス等化及びプルアップ回路が、
    上記の一対の入出力バスの各バスと電源供給電圧の間に
    チャネル通路が各々接続され、各々のゲートには上記の
    第１及び第２トランスミッションゲートに印加される書
    き込み検出の伝送クロックが印加される一対のＰチャネ
    ルＭＯＳトランジスタと、上記の一対の入出力バスの間
    にチャネル通路が接続され、ゲートには入出力バス等化
    クロックが入力するＰチャネルＭＯＳトランジスタと、
    上記の各入出力バスと電源供給電圧の間にチャネル通路
    が接続され、各ゲートには上記の入出力バス等化クロッ
    クが入力する一対のＰチャネルＭＯＳトランジスタとで
    構成されることを特徴とする請求項１記載のデータ伝送
    回路。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890003488B1 (ko) * 1986-06-30 1989-09-22 삼성전자 주식회사 데이터 전송회로
JP2621176B2 (ja) * 1987-05-14 1997-06-18 ソニー株式会社 ワンチツプマイクロコンピユータ
KR900006293B1 (ko) * 1987-06-20 1990-08-27 삼성전자 주식회사 씨모오스 디램의 데이터 전송회로
DE3739467A1 (de) * 1987-11-21 1989-06-01 Philips Nv Schaltungsanordnung fuer eine doppel-busleitung
KR910003594B1 (ko) * 1988-05-13 1991-06-07 삼성전자 주식회사 스페어컬럼(column)선택방법 및 회로
US5159209A (en) * 1991-04-12 1992-10-27 Artisoft, Inc. Circuit to selectively process dip switches onto bus lines
KR940001644B1 (ko) * 1991-05-24 1994-02-28 삼성전자 주식회사 메모리 장치의 입출력 라인 프리차아지 방법
KR940008296B1 (ko) * 1991-06-19 1994-09-10 삼성전자 주식회사 고속 센싱동작을 수행하는 센스앰프
US5283760A (en) * 1991-08-14 1994-02-01 Samsung Electronics Co., Ltd. Data transmission circuit
DE69228919T2 (de) * 1991-12-17 1999-08-26 St Microelectronics Tristate-Treiberschaltung für interne Datenbusleitungen
US5243572A (en) * 1992-01-15 1993-09-07 Motorola, Inc. Deselect circuit
JP2768175B2 (ja) * 1992-10-26 1998-06-25 日本電気株式会社 半導体メモリ
US5546338A (en) * 1994-08-26 1996-08-13 Townsend And Townsend Khourie And Crew Fast voltage equilibration of differential data lines
US6349051B1 (en) * 1998-01-29 2002-02-19 Micron Technology, Inc. High speed data bus
US6721860B2 (en) * 1998-01-29 2004-04-13 Micron Technology, Inc. Method for bus capacitance reduction
US6771536B2 (en) 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS639098A (ja) * 1986-06-30 1988-01-14 サムサン　エレクトロニクス　シーオー．，エルティーディー． デ−タ伝送回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1008518A (en) * 1972-08-07 1977-04-12 Edward J. Boleky (Iii) Dynamic operation of deep-depletion transistors
JPS573289A (en) * 1980-06-04 1982-01-08 Hitachi Ltd Semiconductor storing circuit device
JPS5776925A (en) * 1980-10-29 1982-05-14 Toshiba Corp Mos type circuit
US4686396A (en) * 1985-08-26 1987-08-11 Xerox Corporation Minimum delay high speed bus driver

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS639098A (ja) * 1986-06-30 1988-01-14 サムサン　エレクトロニクス　シーオー．，エルティーディー． デ−タ伝送回路

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