KR0177767B1 - 비트라인 센싱제어회로 및 그 제어방법 - Google Patents

Abstract

1. 청구범위에 기재된 발생이 속하는 기술 분야 :

본 발명은 엔형센스앰프를 공유하는 반도체 메모리장치의 비트라인 센싱제어회로 및 센싱제어방법에 관한 것이다.

2. 발명이 해결하려고 하는 기술적 과제 :

종래에는 인에이블되는 메모리블럭에 포함되는 분리게이트가 도통되는 것과 인에이블되지 않는 메모리블럭에 포함되는 분리게이트가 비도통되는 것이 동시에 수행되었고, 이로 인하여 비트라인의 로딩이 커져서 비트라인의 센싱동작시 센싱마진이 낮았다.

3. 발명의 해결방법의 요지 :

본 발명에서는 입력되는 로우 어드레스에 따라 워드라인이 인에이블되는 시점에서는 인접하는 분리게이트를 모두 비도통시키고 소정의 시간 지연후 활성화되는 워드라인쪽의 포함되는 분리게이트를 도통시켜 엔형센스앰프와 피형센스앰프의 센싱시간을 다르게 하였다.

4. 발명의 중요한 용도 :

상기와 같이 순차적으로 비트라인을 센싱함으로써 비트라인의 센싱마진이 높아지게 되었고 이로 인해 안정적인 반도체 메모리장치가 구현된다.

Description

비트라인 센싱제어회로 및 그 제어방법

제1도는 반도체 메모리의 코아부를 보여주는 개략적 회로도.

제2도는 종래의 비트라인을 센싱하기 위한 각종 제어신호 발생회로도.

제3도는 제2도에 따른 동작 타이밍도.

제4도는 본 발명의 실시예에 따른 비트라인을 센싱하기 위한 각종 제어신호 발생회로도.

제5도 및 제6도는 제1도와 제4도에 따른 비트라인의 센싱동작 타이밍도.

본 발명은 반도체 메모리에 관한 것으로, 특히 액세스 동작 시 비트라인을 센싱하기 위한 제어회로 및 그 제어 방법에 관한 것이다.

반도체 메모리 장치는 고집적화 및 고속화추세로 진척되고 있다. 그중 반도체 메모리의 고속화를 위하여 동기식 메모리와 같이 고속동작에 유리한 메모리 장치가 개발되고 있다. 반도체 메모리의 고속화를 위한 다른 방법으로 기존에 사용되던 노멀동작모드에 여러가지 모드 예컨대, 패스트 페이지모드(fast page mode) 혹은 인스텐디드 데이타 아웃모드(extended data out mode)와 같은 여러가지 모드를 추가하여 사용하고 있다. 집적화를 위해서도 다양한 노력이 시도되고 있다. 상기 집적화를 위한 한 방편으로 비트라인에 연결된 메모리셀의 갯수를 늘리므로써, 한 쌍의 비트라인에 접속되는 센스앰프와 등화회로 및 컬럼선택게이트와 같은 회로들 및 소자들의 갯수를 줄이는 방법은 효율적인 방법의 하나이다. 그런데 상기와 같이 한 쌍의 비트라인에 연결된 메모리 셀의 갯수를 늘리는 방법은 집적화를 위해서 이득이 있는 반면, 늘어 난 메모리 셀의 갯수와 접속되는 비트라인의 길이가 길어지므로 비트라인의 로딩(loading)이 커지게 된다. 이렇게 되면 비트라인의 센싱동작시 센싱 마진이 줄어드는 단점이 발생한다.

제1도는 메모리 셀 어레이와 센싱회로 및 등화회로와 분리게이트 및 컬럼선택게이트를 포함하는 반도체 메모리의 코아(core)부를 보여주는 개략적 블럭도이다.

제1도는 다수의 메모리 어레이블럭중 인접한 2개의 메모리 어레이블럭(2,4)을 보여주고 있다. 상기 2개의 메모리 어레이블럭(2, 4)은 한쌍의 비트라인으로 접속된다. 상기 한쌍의 비트라인사이에는 제1 및 제2피형센스앰프(6, 8)가 접속되고 엔형센스앰프(10) 및 등화회로(12)가 접속된다. 상기 비트라인쌍 사이에는 컬럼선택신호 CSL를 제어 전극으로 입력하는 컬럼선택게이트들(22, 24)이 접속된다. 상기 제1피형센스앰프(6)와 엔형센스앰프(10)사이의 비트라인상에는 제1분리게이트들(14,16)이 형성된다. 제2피형센스앰프(8)와 등화회로(12)사이의 비트라인 상에는 제2분리게이트들(18, 20)이 형성된다. 컬럼선택신호 CSL의 전달유무에 따라 상기 비트라인쌍은 한쌍의 입출력라인 10, 10B과 선택적으로 접속된다. 제1 및 제2피형센스앰프들(6, 8)은 동일한 구성이며 상기 제1 및 제2피형센스앰프들(6, 8)과 엔형센스앰프(10) 및 등화회로(12)의 세부적인 회로구성 및 동작은 당분야에 공공연히 알려져 있다.

제2도는 상기 제1도를 구성하는 비트라인을 센싱하기 위한 각종 제어신호를 발생하는 종래의 회로도이다. 제2도는 제2a, 2b, 2c, 2d, 2e, 2f도로 이루어져 있다.

제2도를 참조하면, 제1도를 구성하는 제1분리게이트들(14, 16)을 제어하기 위한 제1분리게이트신호는 제2메모리 어레이블럭(4)을 지정하는 제2블럭선택신호를 소정시간 지연하여 생성된다. 제2분리 게이트들(18, 20)을 제어하기 위한 제2분리게이트신호은 제1메모리 어레이블럭(2)을 지정하는 제1블럭선택신호을 지연하여 생성된다. 공유블럭 선택신호 ψBLSij는 제1블럭선택신호와 제2블록선택신호를 부논리곱하고 소정 시간 지연하여 생성된다. 워드라인 인에이블신호 ψWL은 로우 어드레스 RAi와 RAiB를 부논리곱한 출력을 디코딩 하여 생성된다. 센싱인에이블신호 ψS는 로우 어드레스 RAi와 RAiB를 부논리 곱한 출력을 소정시간 지연하여 생성된다. 제1 및 제2블럭선택신호,와 센싱인에이블신호 ψS의 반전신호를 부논리합된 출력은 제1버퍼(46)에서 버퍼링 되어 소오스단자가 전원 전압단자에 접속된 피모오스 트랜지스터(48)의 게이트단자로 입력되어 제1 및 제2피형센스앰프(6,8)의 제어신호들 LP1, LP2가 출력된다. 공유블럭선택신호 BLSij와 센싱인에이블신호 ψS의 부논리곱된 출력은 제2버퍼(52)에서 버퍼링되어 소오스단자가 접지전압단자에 접속된 엔모오스 트랜지스터(54)의 게이트단자로 입력되어 엔형센스앰프(10)의 제어신호 LN이 출력된다.

제3도는 제2도에 따른 동작타이밍도이다.

이하 제1도와 제2도 및 제3도를 참조하여 종래의 비트라인의 센싱동작이 설명된다.

제1메모리 어레이블럭(2)에 있는 메모리셀이 선택된다고 가정하고 또 리드동작의 경우, 로우 어드레스 스트로브신호 RASB가 '로우'로 천이됨에 따라 활성화상태가 된다. 로우 어드레스의 입력에 따라 제1분리게이트신호은 '하이'상태를 유지하고 제2분리게이트신호는 '로우'로 천이된다. 또 상기 로우 어드레스의 입력에 따라 상기 로우 어드레스에 해당되는 워드라인 인에이블신호 ψWL가 활성화되고 동시에 센싱 인에이블신호 ψS도 활성화된다. 상기와 같이 로우 어드레스에 해당되는 워드라인이 인에이블 되면 지정된 메모리셀에 저장된 전하와 비트라인에 발생되는 기생캐패시터에 저장된 전하는 차아지셰어링(charge scaring)동작을 수행하게 된다. 상기 차아지 셰어링으로 동작하는 비트라인쌍은 수백밀리 볼트의 전압차이가 발생한다. 한편 제1메모리 어레이블럭(2)을 선택하기 위한 제1블럭선택신호와 상기 센싱 인에이블신호 ψS의 부논리곱된 출력은 제1피형센스앰프(6)의 드라이버(48) 즉, 피모오스 트랜지스터(48)로 전달되며, 이에 따라 상기 제1피형센스앰프(6)로 제어신호 LP1이 전달되고, 동시에 블럭선택신호 ψBLSij와 상기 센싱 인에이블신호 ψS의 부논리곱된 출력은 엔형센스앰프(10)의 드라이버인 엔모오스 트랜지스터(54)로 전달되며, 이에 따라 상기 엔형 센스앰프(10)로 제어신호 LN이 전달된다. 이러한 과정에 의해 상기 제1피형센스앰프(6)과 상기 엔형센스앰프(10)에서는 한번씩의 센싱동작이 수행되어 상기 비트라인쌍은 메모리셀에 저장된 정보의 상태에 따라 전원전압레벨과 접지전압레벨로 디벨로프(develope)된다. 이로써 한 쌍의 비트라인의 센싱동작이 완료된다. 상기와 같이 센싱된 비트라인쌍의 정보는 컬럼선택게이트들(22, 24)이 턴온되면 상기 컬럼선택게이트들(22, 24)를 경유하여 입출력 라인(10, 10B)으로 전달된다. 또 입출력 라인쌍으로 전달된 상기 비트라인쌍의 정보는 도시되지 아니한 입출력선 증폭회로와 출력관련회로를 통하여 칩외부로 출력된다. 이로써 한 비트의 정보를 독출하는 리드동작이 완료된다.

그런데 상기와 같은 종래의 비트라인 센싱제어회로에 의한 비트라인 센싱동작은 하기의 문제점을 갖는다. 예컨대, 제1도를 구성하는 제1메모리 어레이블럭(2)이 선택되는 경우 분리게이트들(14, 16)이 도통되고, 분리게이트들(18, 20)이 비도통되는 시점이 동일하다. 이에 따라 비트라인쌍(15, 17)과 비트라인(23, 25)가 전기적으로 연결되는 바, 비트라인쌍의 로딩이 커지고 그 결과 차아지셰어링 동작에 의해 발생되는 비트라인간의 전압차이가 미세하다. 상기 비트라인 간의 전압차이가 적으면 적을수록 센스앰프에서의 센싱동작이 어렵고 오 동작발생 가능성이 커진다. 즉, 센싱마진이 줄어들게 된다. 집적화되어 한 쌍의 비트라인에 접속되는 메모리 셀들이 늘어나고 이로 인해 비트라인의 로딩이 늘어나는 경우 상술한 센싱동작은 더욱 어렵다. 따라서 고집적화된 반도체 메모리 장치에서 비트라인의 센싱동작 시 오동작이 발생할 가능성은 더욱 커진다.

따라서 본 발명의 목적은 센싱마진을 높인 비트라인 센싱방법을 구현하는데 있다.

본 발명의 다른 목적은 비트라인을 센싱하는데 있어 센싱 마진을 높이므로써 오동작하지 않는 안정적인 반도체 메모리 장치를 제공하는데 있다.

상기 본 발명의 목적을 달성하기 위하여 본 발명에 따른 반도체 메모리장치의 비트라인 센싱 방법은, 제1메모리 어레이블럭이 선택되는 활성화 상태에서 상기 제1메모리 영역의 피형센스앰프가 포함되는 비트라인 영역을 센싱하는 제1센싱과정과, 상기 제1센싱과정에서 제1메모리 어레이블럭의 피형센스앰프가 포함된 비트라인 영역을 센싱한 후 상기 제1메모리 어레이블럭의 엔형센스앰프가 포함되는 비트라인 영역을 센싱하는 제2 센싱과정으로 나뉘어져 비트라인의 센싱이 순차적으로 진행됨을 특징으로 한다.

상기 본 발명의 다른 목적을 달성하기 위하여 블럭 단위로 나뉘어지는 소정 갯수의 메모리 어레이블럭과, 상기 메모리 어레이블럭을 센싱하기 위하여 각 메모리 어레이블럭에 배치된 피형센스앰프와, 인접하는 메모리 어레이블럭을 공유하도록 배치된 엔형센스앰프를 구비하는 반도체 메모리 장치를 구성하는 비트라인 센싱제어회로는, 상보적인 로우 어드레스의 논리조합된 출력에 응답하여 상기 엔형센스앰프의 활성화신호를 출력하는 제1지연수단과, 상기 상보적인 로우 어드레스의 논리조합된 출력에 응답하여 상기 피형센스앰프의 활성화신호를 출력하는 제2지연수단을 구비함을 특징으로 한다. 상기 제1지연수단과 제2지연수단은 각각 다른 시간만큼 지연하므로써 상기 엔형센스앰프와 피형센스앰프는 각각 다른 시점에 활성화됨을 특징으로 한다.

이하 첨부된 도면을 이용하여 본 발명의 바람직한 실시예가 설명된다. 도면들중 종래기술에 의한 소자들 및 회로들과 동일한 구성을 가지며 동일동작을 하는 소자들 및 회로들에 대해서는 동일 참조부호 및 동일 참조번호를 사용할 것이다.

제4도는 본 발명의 실시예에 따른 비트라인을 센싱하기 위한 각종 제어신호의 발생 회로도이다. 제4도는 제4a, 4b, 4c, 4d, 4e, 4f도로 이루어져 있다.

제4도를 참조하면, 제2 블럭선택신호는 제3지연기 56으로 인가되어 소정시간 지연 출력된다. 상기 제3지연기 56으로부터 소정시간 지연된 신호와 제1블럭선택신호는 부논리곱된 후 반전되어 제2분리게이트신호로 생성된다. 제1블럭선택신호는 제4지연기 60으로 인가되어 소정시간 지연 출력된다. 상기 제4지연기 60으로부터 소정시간 지연된 신호와 제2블럭선택신호는 부논리곱된 후 반전되어 제2분리게이트신호로 생성된다. 공유블럭선택신호는 제1블럭선택신호와 제2블럭선택신호를 부논리 곱하고 소정시간 지연하여 생성된다. 워드라인 인에이블신호 ψWL은 로우 어드레스 RAi와 RAiB의 부논리곱한 출력을 디코더(40)에서 디코딩하여 생성된다. 센싱 인에이블신호 ψS는 로우 어드레스 RAi와 RAiB의 부논리곱한 출력을 제1지연부(42)를 통해 소정시간 지연되어 생성된다. 센싱인에이블신호 ψSD는 로우 어드레스들 RAi와 RAiB의 부논리곱한 출력을 제2지연부(64)에서 소정시간 지연되어 생성된다. 센싱 인에이블신호 ψS와 센싱인에이블신호 ψSD는 활성화시점이 각각 다르다. 제1 및 제2블럭 선택신호,와 반전된 센싱 인에이블신호 ψS는 부논리합된 후 제1버퍼(46)에서 버퍼링되고, 소오스단자가 전원전압단자에 접속된 피모오스트랜지스터(48)의 게이트단자로 입력되어 제1 및 제2피형센스앰프들(6, 8)의 제어신호들 LP1 및 LP2가 출력된다. 공유블럭선택신호 ψBLSi, 센싱인에이블신호 ψS의 부논리곱된 출력은 제2버퍼(52)에서 버퍼링되어 소오스단자가 접지전압단자에 접속된 엔모오스 트랜지스터(54)의 게이트단자로 입력되어 엔형센스앰프(10)의 제어신호 LN이 출력된다.

제5도는 제4a, 4b, 4c도에 따른 비트라인의 센싱동작 타이밍도이다.

제5도에 나타낸 바와 같이 제1메모리 어레이를 구성하는 메모리셀이 선택되는 경우 제1분리게이트신호는 소정간격의 펄스신호에 해당하는 시간동안 비활성화 상태가 된다. 제2 메모리 어레이를 구성하는 메모리셀이 선택되는 경우는 제2분리 게이트신호가 소정간격의 펄스신호에 해당하는 시간동안 비활성화 상태가 된다.

제6도는 제1도 및 제4도에 따른 비트라인의 센싱동작 타이밍도이다.

제1도와 제4도 및 제5도를 참조하여 본 발명의 실시예에 따른 비트라인의 센싱동작이 설명된다.

종래의 경우와 마찬가지로 제1메모리 어레이블럭(2)에 있는 메모리 셀이 선택된다고 가정하고 또 리드동작의 경우, 로우 어드레스 스트로브신호 RASB가 '로우'로 천이됨에 따라 활성화동작상태가 된다. 로우 어드레스의 입력에 따라 제1분리게이트신호은 소정시간 '로우'상태로 천이되었다가 '하이'상태로 되는 펄스이고, 제2분리게이트신호는 상기 제1블럭선택신호에 응답하여 '로우'로 천이된다. 또 상기 로우 어드레스의 입력에 따라 로우 어드레스에 해당되는 워드라인 인에이블신호 ψWL가 활성화되고 동시에 센싱인에이블신호 ψS도 활성화되며, 상기 센싱인에이블신호 ψS보다 소정의 시간동안 지연된 지연센싱인에이블신호 ψSD가 활성화된다. 상기와 같이 로우 어드레스에 해당되는 워드라인이 인에이블되면 지정된 메모리셀에 저장된 전하와 비트라인에 발생되는 기생캐패시터에 저장된 전하간에는 차아지셰어링(charge sharing)동작이 수행되는데, 종래와 달리 메모리셀과 전체비트라인이 센싱되지 않고 제1도를 구성하는 제1피형센스앰프(6)영역까지 즉, 비트라인쌍(15, 17)만 1차적으로 차아지셰어링동작을 수행하게 된다. 상기 차아지셰어링으로 비트라인쌍은 종래의 수백밀리볼트보다 약간 커진 전압차이를 발생한다. 한편 제1메모리 어레이블럭을 입력하기 위한 제1블럭선택신호와 상기 센싱인에이블신호 ψS의 부논리합된 출력은 제1피형센스앰프(6)의 드라이버(48)로 전달되어 상기 제1피형센스앰프(6)로 제어신호 LP1이 전달되고 동시에 공유블럭선택신호 ψBLSij와 상기 지연된 센싱인에이블신호 ψSD이 부논리곱된 출력은 엔형센스앰프(10)의 드라이버(54)로 전달되어 상기 엔형센스앰프(10)로 제어신호 LN이 전달된다. 이에 따라 상기 제1피형센스앰프(6)에서 1차적으로 센싱동작이 수행되고, 제1분리 게이트신호가 '로우'에서 '하이'로 천이된 후 상기 엔형센스앰프(10)에서 2차적으로 센싱동작이 수행되어 상기 비트라인쌍은 메모리셀에 저장된 정보의 상태에 따라 전원전압레벨과 접지전압레벨로 디벨로프(Develope)된다. 이로써 한 쌍의 비트라인의 센싱동작이 완료된다. 이렇게 센싱된 비트라인쌍의 정보는 컬럼선택게이트들(22, 24)이 턴온되면 상기 컬럼선택게이트들(22, 24)을 경유하여 입출력라인(10,10B)로 전달된다. 또 입출력라인쌍(10, 10B)으로 전달된 상기 비트라인쌍(10,10B)의 정보는 도시되지 아니한 입출력증폭회로 및 출력회로를 통하여 칩외부로 출력된다. 이로써 한 비트의 정보를 독출하는 리드동작이 완료된다.

결국 상기 본 발명의 실시예에 따라 순차적으로 비트라인이 센싱되면 센싱동작이 종래보다 원할하게 수행된다. 즉, 센싱마진이 높아지게 된다.

이와 같이 비트라인 센싱을 순차적으로 수행하는 회로는 전원전압레벨이 저전원전압이고 고집적화 될수록 더욱 큰 효과를 기대할 수 있으므로, 종래보다 더욱 안정적인 메모리장치가 구현된다.

Claims (5)

1. 인접하는 메모리 어레이블럭이 제1 및 제2분리게이트에 의하여 분리되며, 엔형센스앰프를 공유하는 반도체 메모리장치의 비트라인 센싱제어방법에 있어서, 제1메모리 어레이블럭이 선택되는 활성화상태에서 상기 제1메모리영역의 피형센스앰프가 포함되는 비트라인영역을 센싱하는 제1센싱과정과, 상기 제1센싱과정에서 상기 피형센스앰프가 포함된 비트라인영역을 센싱하고 일정시간 후 상기 엔형센스앰프가 포함되는 비트라인영역을 센싱하는 제2센싱과정 나뉘어져 비트라인의 센싱이 순차적으로 진행됨을 특징으로 하는 반도체 메모리장치의 비트라인 센싱제어방법.
2. 제1항에 있어서, 상기 제1센싱과정은 상기 제1 및 제2분리게이트가 턴오프상태에서 상기 비트라인을 센싱함을 특징으로 하는 반도체 메모리장치의 비트라인 센싱제어방법.
3. 제1항에 있어서, 상기 제2센싱과정에서 상기 제1분리게이트는 턴온되고 상기 제2분리게이트는 턴오프된 상태에서 상기 비트라인을 센싱함을 특징으로 하는 반도체 메모리장치의 센싱제어방법.
4. 블럭단위로 나뉘어지는 소정갯수의 메모리 어레이블럭과, 상기 메모리 어레이블럭을 센싱하기 위하여 각 메모리 어레이블럭에 배치된 피형센스앰프와, 인접하는 메모리 어레이블럭을 공유하도록 배치된 엔형센스앰프를 구비하는 반도체 메모리장치의 비트라인 센싱제어회로에 있어서, 상보적인 로우 어드레스의 논리조합된 출력에 응답하여 상기 엔형센스앰프의 활성화신호를 출력하는 제1지연부와, 상기 상보적인 로우 어드레스의 논리조합된 출력에 응답하여 상기 피형센스앰프의 활성화신호를 출력하는 제2지연부를 구비함을 특징으로 하는 반도체 메모리장치의 비트라인 센싱제어회로.
5. 제4항에 있어서, 상기 제1지연부와 제2지연부는, 각각 다른 시간만큼 지연하므로써 상기 엔형센스앰프와 피형센스앰프는 각각 다른 시점에 활성화됨을 특징으로 하는 반도체 메모리장치의 비트라인 센싱제어회로.